JPH02259811A - Ｂｉｃｍｏｓ正供給電圧基準 - Google Patents
Ｂｉｃｍｏｓ正供給電圧基準Info
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- JPH02259811A JPH02259811A JP1329786A JP32978689A JPH02259811A JP H02259811 A JPH02259811 A JP H02259811A JP 1329786 A JP1329786 A JP 1329786A JP 32978689 A JP32978689 A JP 32978689A JP H02259811 A JPH02259811 A JP H02259811A
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- 239000003990 capacitor Substances 0.000 claims abstract description 6
- 230000007423 decrease Effects 0.000 claims description 4
- 230000008878 coupling Effects 0.000 claims 2
- 238000010168 coupling process Methods 0.000 claims 2
- 238000005859 coupling reaction Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 5
- 230000007704 transition Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
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- 239000007787 solid Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
扶１０Ｌ野
本発明はＢ Ｉ ＣＭＯＳ電圧基準回路に関するもので
あって、更に詳細には、ＥＰＲＯＭ用のそのような基準
目間に関するものである。
あって、更に詳細には、ＥＰＲＯＭ用のそのような基準
目間に関するものである。
【未及ｌ
典型的な従来の正電圧基準源を第１図に示しである。電
圧基準が、正電圧供給源ＶＣＣへ結合されているバイポ
ーラトランジスタ１２からライン１０上に供給される。
圧基準が、正電圧供給源ＶＣＣへ結合されているバイポ
ーラトランジスタ１２からライン１０上に供給される。
電流源１４が必要な電流を供給する。トランジスタ１２
は、電圧供給源ｖＣＣへ結合されている抵抗１６によっ
てバイアスされる。第二電流源１８は、トランジスタ１
２のベースへ適宜の電流を供給し、基準ラインｌＯに適
宜の電圧レベルを与える。
は、電圧供給源ｖＣＣへ結合されている抵抗１６によっ
てバイアスされる。第二電流源１８は、トランジスタ１
２のベースへ適宜の電流を供給し、基準ラインｌＯに適
宜の電圧レベルを与える。
第２図は、ＥＣＬメモリ用のこのような基準発生器回路
２０の典型的な使用例を示している。基準ライン１０は
１行デコード回路２４内の抵抗２２を介して行ライン０
，１．２へそれぞれ接続されている。理解される如く、
多数の行ラインが接続されている場合、第１図の回路は
、電流源１４の最大電流量に到達し、従って基準ライン
１０における電圧をプルダウンする。この減少は、第３
図に示してあり、即ち行うイン１が高へ移行するが行ラ
イン０が未だ放電されていないスイッチング期間２６の
期間中、基準ラインに行ライン２上の高値の誤った表示
を与える。第１図における電流源１４が十分な行ライン
の間で分割されていると、各行ラインに対する電流の量
は減少し、従って電圧レベルを低下させる。非選択状態
とされた行を迅速に放電するのに十分な電流がないと、
アドレスアクセスの速度は低下する。
２０の典型的な使用例を示している。基準ライン１０は
１行デコード回路２４内の抵抗２２を介して行ライン０
，１．２へそれぞれ接続されている。理解される如く、
多数の行ラインが接続されている場合、第１図の回路は
、電流源１４の最大電流量に到達し、従って基準ライン
１０における電圧をプルダウンする。この減少は、第３
図に示してあり、即ち行うイン１が高へ移行するが行ラ
イン０が未だ放電されていないスイッチング期間２６の
期間中、基準ラインに行ライン２上の高値の誤った表示
を与える。第１図における電流源１４が十分な行ライン
の間で分割されていると、各行ラインに対する電流の量
は減少し、従って電圧レベルを低下させる。非選択状態
とされた行を迅速に放電するのに十分な電流がないと、
アドレスアクセスの速度は低下する。
１つの解決方法は、行ラインの容量を放電するための放
電回路を付加し、電圧基準回路から必要とされる電流量
を制限することである。しかしながら、このことは、各
行ラインに対して別々の放電回路が必要とされるので、
かなりの量の回路を付加することとなる。このような放
電回路は、１９８３年のＩ ＥＥＥインターナショナル
・ソリッドステート・サーキッツ、技術文献の会議要録
。
電回路を付加し、電圧基準回路から必要とされる電流量
を制限することである。しかしながら、このことは、各
行ラインに対して別々の放電回路が必要とされるので、
かなりの量の回路を付加することとなる。このような放
電回路は、１９８３年のＩ ＥＥＥインターナショナル
・ソリッドステート・サーキッツ、技術文献の会議要録
。
１０８−１０９頁に示されている。
１−囮
本発明は、以上の点に鑑みなされたものであって、上述
したごとき従来技術の欠点を解消し、正電圧源から基準
電圧レベルを発生することの可能な改良した基準回路を
提供することである。
したごとき従来技術の欠点を解消し、正電圧源から基準
電圧レベルを発生することの可能な改良した基準回路を
提供することである。
１−滅
本発明は、バイポーラ出力トランジスタを使用して電圧
基準レベルを提供し、基準出力ライン上に基準電圧を供
給するものである。基準出力ライン上の負荷に応答して
出力トランジスタのベースへの電流を変化させるために
制御回路を使用している。更に、この制御回路は、出力
トランジスタへ基準レベルを供給する。ＢＩＣＭＯＳプ
ロセスを使用して、同一チップ上に、ＭＯ５制御回路と
バイポーラ出力トランジスタとを形成する。この制御回
路によって与えられる電圧基準は、正電圧供給源と電流
源との間に結合されている抵抗によって与えられる電圧
レベルから派生される。
基準レベルを提供し、基準出力ライン上に基準電圧を供
給するものである。基準出力ライン上の負荷に応答して
出力トランジスタのベースへの電流を変化させるために
制御回路を使用している。更に、この制御回路は、出力
トランジスタへ基準レベルを供給する。ＢＩＣＭＯＳプ
ロセスを使用して、同一チップ上に、ＭＯ５制御回路と
バイポーラ出力トランジスタとを形成する。この制御回
路によって与えられる電圧基準は、正電圧供給源と電流
源との間に結合されている抵抗によって与えられる電圧
レベルから派生される。
好適実施例においては、この制御回路は、基準回路の出
力電流に応答して出力トランジスタベース電流を制御し
且つ同時的に該基準ライン出力を基準電圧レベルに保持
するべく配設されたＭＯＳノ トランジスタから構成されている。一実施例においては
、ＰＭＯＳトランジスタのソース及びドレインが、基準
出力端と出力トランジスタのベースとの間に結合されて
いる。従って、出力トランジスタのベース電流は、基準
出力端へ結合されて、トラッキングを与える。第二実施
例においては、電流ミラー形態を使用している。
力電流に応答して出力トランジスタベース電流を制御し
且つ同時的に該基準ライン出力を基準電圧レベルに保持
するべく配設されたＭＯＳノ トランジスタから構成されている。一実施例においては
、ＰＭＯＳトランジスタのソース及びドレインが、基準
出力端と出力トランジスタのベースとの間に結合されて
いる。従って、出力トランジスタのベース電流は、基準
出力端へ結合されて、トラッキングを与える。第二実施
例においては、電流ミラー形態を使用している。
電圧供給源と基準ライン出力端との間にコンデンサを結
合して、振動を抑圧している。出力バイポーラトランジ
スタのベースへ抵抗を結合してバイアス動作を与えてい
る。
合して、振動を抑圧している。出力バイポーラトランジ
スタのベースへ抵抗を結合してバイアス動作を与えてい
る。
１鳳１
以下、添付の図面を参考に１本発明の具体的実施の態様
に付いて詳細に説明する。
に付いて詳細に説明する。
第４図は、本発明の一実施例に基づいて構成された電圧
基準回路を示している。出力基準ライン２８は、バイポ
ーラ出力トランジスタ３０のコレクタへ結合されている
。トランジスタ３０のコレクタは、コンデンサ３２を介
して、正電圧供給源ＶＣＣへ結合されている。トランジ
スタ３０のベースは、抵抗３４によって、接地基準レベ
ルへ結合されている。制御回路３６は、トランジスタ３
０のコレクタ及びベースへ接合されており、且つ基準ラ
イン２８を抵抗３８及び電流源４０を具備する電圧基準
レベル設定用回路へ接続させている。
基準回路を示している。出力基準ライン２８は、バイポ
ーラ出力トランジスタ３０のコレクタへ結合されている
。トランジスタ３０のコレクタは、コンデンサ３２を介
して、正電圧供給源ＶＣＣへ結合されている。トランジ
スタ３０のベースは、抵抗３４によって、接地基準レベ
ルへ結合されている。制御回路３６は、トランジスタ３
０のコレクタ及びベースへ接合されており、且つ基準ラ
イン２８を抵抗３８及び電流源４０を具備する電圧基準
レベル設定用回路へ接続させている。
制御回路３６は、抵抗・３８及び電流源４０からの電圧
基準を基準ライン２８へ供給するばかりではなく、ライ
ン２８上の負荷に応答してトランジスタ３０のベースへ
の電流を制御する。抵抗３４は、トランジスタ３０を適
切な動作レベルへバイアスするために使用されている。
基準を基準ライン２８へ供給するばかりではなく、ライ
ン２８上の負荷に応答してトランジスタ３０のベースへ
の電流を制御する。抵抗３４は、トランジスタ３０を適
切な動作レベルへバイアスするために使用されている。
コンデンサ３２は、振動の発生を抑圧するために付加さ
れている。
れている。
第５図は、第４図の制御回路の第一実施例を示している
。理解される如く制御回路３６はトランジスタ４２及び
４４を有している。抵抗３８は。
。理解される如く制御回路３６はトランジスタ４２及び
４４を有している。抵抗３８は。
必要とされ且つ正電圧源ｖｃｃに対して基準とされる所
要の電圧レベルを発生する。ＰＭＯＳＩ−ランジスタ４
４は、ＰＭＯＳトランジスタ４２用の適切なゲート電圧
を発生し、トランジスタ４２のソースが所要の基準電圧
と等しいことを確保する。トランジスタ４２は、更に、
ＤＣ動作電流を設定し、且つ遷移モード高電流動作期間
中バイポーラトランジスタ３０ヘベース電流を供給する
。
要の電圧レベルを発生する。ＰＭＯＳＩ−ランジスタ４
４は、ＰＭＯＳトランジスタ４２用の適切なゲート電圧
を発生し、トランジスタ４２のソースが所要の基準電圧
と等しいことを確保する。トランジスタ４２は、更に、
ＤＣ動作電流を設定し、且つ遷移モード高電流動作期間
中バイポーラトランジスタ３０ヘベース電流を供給する
。
トランジスタ４４及び４２は、トランジスタ３０のベー
スを駆動するための電流ミラーを形成する。従って、電
流源４０における電流■１は、トランジスタ３０のベー
ス内に電流Ｉ ｔとして判定される。抵抗３４の値は、
トランジスタ３ｏによる導電度を所望レベルに与えるべ
く選択される。
スを駆動するための電流ミラーを形成する。従って、電
流源４０における電流■１は、トランジスタ３０のベー
ス内に電流Ｉ ｔとして判定される。抵抗３４の値は、
トランジスタ３ｏによる導電度を所望レベルに与えるべ
く選択される。
増加した負荷に起因してライン２８上の電圧が上昇する
と、ＰＭＯＳ）−ランジスタ４２を介してより多くの電
流がトランジスタ３０のベースへ供給され、トランジス
タ３０は、ライン２８上の基準電圧をプルダウンしよう
とする。ライン２８上の基準電圧が減少すると、ＰＭＯ
Ｓトランジスタ４２を介しての電流の流れが減少し、ト
ランジスタ３０へのベース電流を減少させ、そのことは
電圧基準レベルが上昇することことを許容する。トラン
ジスタ４２及び抵抗３４を介して流れるＤＣ電流は、ト
ランジスタ３０をその適切な動作レベルにバイアスさせ
る。第５図の構成は、非常に高い遷移モード能力を有す
る低ＤＣ動作電流の利点を有している。従って、定常動
作において殆ど電流が使用されることがなく、大量の電
流が電圧レベルをスイッチングするために供給すること
が可能である。
と、ＰＭＯＳ）−ランジスタ４２を介してより多くの電
流がトランジスタ３０のベースへ供給され、トランジス
タ３０は、ライン２８上の基準電圧をプルダウンしよう
とする。ライン２８上の基準電圧が減少すると、ＰＭＯ
Ｓトランジスタ４２を介しての電流の流れが減少し、ト
ランジスタ３０へのベース電流を減少させ、そのことは
電圧基準レベルが上昇することことを許容する。トラン
ジスタ４２及び抵抗３４を介して流れるＤＣ電流は、ト
ランジスタ３０をその適切な動作レベルにバイアスさせ
る。第５図の構成は、非常に高い遷移モード能力を有す
る低ＤＣ動作電流の利点を有している。従って、定常動
作において殆ど電流が使用されることがなく、大量の電
流が電圧レベルをスイッチングするために供給すること
が可能である。
第６図は、第４図の回路の別の形態を示している。この
場合においても、抵抗３８は、電圧基準を発生し、それ
は、ＰＭＯＳトランジスタ４６のゲートへ供給される。
場合においても、抵抗３８は、電圧基準を発生し、それ
は、ＰＭＯＳトランジスタ４６のゲートへ供給される。
トランジスタ４６は、別のＰＭＯＳトランジスタ４８へ
結合されており、このトランジスタ４８のゲートはトラ
ンジスタ４６のゲートと等しくなろうとする。トランジ
スタ５０及び５２から構成される電流ミラーの一方の脚
部であるトランジスタ５０によって電流がトランジスタ
４６及び４８へ供給される。この電流ミラーの他方の脚
部は電流源５４を有している。トランジスタ４６及び４
８は、差動増幅器を形成し、それはトランジスタ３０の
ベースを駆動する。トランジスタ３０の利得と結合され
ている差動゛増幅器は、トランジスタ４８のゲートを基
準レベルへ強制的に設定させる。ライン２８上の基準電
圧が上昇すると、トランジスタ４８を介して、より少な
い電流が流れ、且つトランジスタ４６を介してトランジ
スタ３０のベースへより多（の電流が流れ、トランジス
タ３０はライン２８上の電圧基準レベルをプルダウンす
る傾向となる。
結合されており、このトランジスタ４８のゲートはトラ
ンジスタ４６のゲートと等しくなろうとする。トランジ
スタ５０及び５２から構成される電流ミラーの一方の脚
部であるトランジスタ５０によって電流がトランジスタ
４６及び４８へ供給される。この電流ミラーの他方の脚
部は電流源５４を有している。トランジスタ４６及び４
８は、差動増幅器を形成し、それはトランジスタ３０の
ベースを駆動する。トランジスタ３０の利得と結合され
ている差動゛増幅器は、トランジスタ４８のゲートを基
準レベルへ強制的に設定させる。ライン２８上の基準電
圧が上昇すると、トランジスタ４８を介して、より少な
い電流が流れ、且つトランジスタ４６を介してトランジ
スタ３０のベースへより多（の電流が流れ、トランジス
タ３０はライン２８上の電圧基準レベルをプルダウンす
る傾向となる。
トランジスタ４６及び４８のドレインにおける負荷を等
しくするために、トランジスタ４８のドレインと負電圧
基準との間にダイオード５６を付加して、抵抗３４と並
列しているトランジスタ３０のベース・エミッタ接合の
ダイオード降下と対応させている。抵抗３４と対応させ
るために、ダイオード５６と並列して抵抗５８が付加さ
れている。トランジスタ４６及び４８は、変（Ｊ、する
ドレイン対ソース電圧レベルに対し一定の電流基準レベ
ルを与えるための長チャンネル長装置である。
しくするために、トランジスタ４８のドレインと負電圧
基準との間にダイオード５６を付加して、抵抗３４と並
列しているトランジスタ３０のベース・エミッタ接合の
ダイオード降下と対応させている。抵抗３４と対応させ
るために、ダイオード５６と並列して抵抗５８が付加さ
れている。トランジスタ４６及び４８は、変（Ｊ、する
ドレイン対ソース電圧レベルに対し一定の電流基準レベ
ルを与えるための長チャンネル長装置である。
このことが可能であるのは、ドレイン電流が増加するか
又はドレイン対ソース電圧が変化する場合に、長チャン
ネル長は、ゲート対ソース電圧（ｖｇ、）’がレベルオ
フして比較的一定となるからである。第６図の実施例は
、第５図の実施例よりもより高いＤＣ動作電流を有して
いるが、基準電圧は一層正確である。
又はドレイン対ソース電圧が変化する場合に、長チャン
ネル長は、ゲート対ソース電圧（ｖｇ、）’がレベルオ
フして比較的一定となるからである。第６図の実施例は
、第５図の実施例よりもより高いＤＣ動作電流を有して
いるが、基準電圧は一層正確である。
以上、本発明の具体的実施の態様について詳細に説明し
たが１本発明はこれら具体例にのみ限定されるべきもの
ではなく１本発明の技術的範囲を逸脱することなしに１
種々の変形が可能であることは勿論である０例＾ば、ト
ランジスタ３０をバイアスするために異なった回路を使
用することも可能であり、バイポーラトランジスタ３０
をＮＭＯＳトランジスタとすることも可能であり、又抵
抗３８をダイオードと置換することも可能である。
たが１本発明はこれら具体例にのみ限定されるべきもの
ではなく１本発明の技術的範囲を逸脱することなしに１
種々の変形が可能であることは勿論である０例＾ば、ト
ランジスタ３０をバイアスするために異なった回路を使
用することも可能であり、バイポーラトランジスタ３０
をＮＭＯＳトランジスタとすることも可能であり、又抵
抗３８をダイオードと置換することも可能である。
第１図は従来の電圧基準源を示した回路図、第２図は基
準発生器回路を使用する従来のＥＣＬメモリアレイを示
したブロック図、第３図は従来技術に基づ（電圧基準回
路上の複数個の行の選択の電圧効果を示した説明図、第
４図は本発明の一実施例に基づいて構成された基準回路
を示した概略図、第５図は第４図の基準回路の第一実施
例を示した概略図、第６図は第４図の基準回路の別の実
施例を示した概略図、である。 （符号の説明） ２８：出力基準ライン ３０：バイポーラ出力トランジスタ ３２：コンデンサ ３４：抵抗 ３６：制御回路 ３８：抵抗 ４０：電流源 ＦＩＧ、 ７ ＦＩＧ、 ４ ＣＣ ＦＩＧ、２ ＦＩＧ、 ３ ＦＩＧ、５ ＦＩＧ、 ６
準発生器回路を使用する従来のＥＣＬメモリアレイを示
したブロック図、第３図は従来技術に基づ（電圧基準回
路上の複数個の行の選択の電圧効果を示した説明図、第
４図は本発明の一実施例に基づいて構成された基準回路
を示した概略図、第５図は第４図の基準回路の第一実施
例を示した概略図、第６図は第４図の基準回路の別の実
施例を示した概略図、である。 （符号の説明） ２８：出力基準ライン ３０：バイポーラ出力トランジスタ ３２：コンデンサ ３４：抵抗 ３６：制御回路 ３８：抵抗 ４０：電流源 ＦＩＧ、 ７ ＦＩＧ、 ４ ＣＣ ＦＩＧ、２ ＦＩＧ、 ３ ＦＩＧ、５ ＦＩＧ、 ６
Claims (1)
- 【特許請求の範囲】 １、正電圧供給源から基準電圧レベルを発生する基準回
路において、前記正電圧供給源に結合されておりノード
に基準電圧レベルを確立する手段、前記基準電圧レベル
の出力を供給する基準回路出力端に結合されている出力
電極を持った出力トランジスタ、前記ノードと前記出力
電極と前記出力トランジスタの制御電極との間に結合さ
れており前記ノードからの前記第一電圧レベルを前記出
力電極へ供給し前記基準電圧レベルにおける増加に応答
して前記制御電極への電流を増加させ且つ前記基準電圧
レベルにおける減少に応答して前記制御電極への電流を
減少させる制御回路手段、を有することを特徴とする基
準回路。 ２、特許請求の範囲第１項において、前記基準電圧レベ
ルを確立する手段が、前記正電圧供給源へ結合されてい
る第一抵抗、前記第一抵抗と前記第一電流源との間のノ
ードにおいて第一電圧レベルを発生するために前記抵抗
に結合されている第一電流源、を有することを特徴とす
る基準回路。 ３、特許請求の範囲第１項において、前記出力トランジ
スタがバイポーラトランジスタであることを特徴とする
基準回路。 ４、特許請求の範囲第１項において、更に、前記出力電
極を前記正電圧供給源へ結合するコンデンサを有してい
ることを特徴とする基準回路。 ５、特許請求の範囲第１項において、更に、前記バイポ
ーラトランジスタのベースを、前記正電圧供給源に関し
て負の基準電圧へ結合させるバイアス用抵抗を有するこ
とを特徴とする基準回路。 ６、特許請求の範囲第１項において、前記制御回路手段
が、前記第一抵抗に結合されている第一出力電極と前記
第一電流源へ結合されている第二出力電極と前記第二出
力電極へ結合されているゲートとを持った第一ＭＯＳト
ランジスタ、前記基準回路出力端へ結合されている第一
出力電極と前記バイポーラトランジスタの前記ベースへ
結合されている第二出力電極と前記第一ＭＯＳトランジ
スタの前記ゲートへ結合されているゲートとを持った第
二ＭＯＳトランジスタ、を有することを特徴とする基準
回路。 ７、特許請求の範囲第６項において、前記ＭＯＳトラン
ジスタがＰＭＯＳトランジスタであることを特徴とする
基準回路。 ８、特許請求の範囲第１項において、前記制御回路手段
が、第一及び第二ＭＯＳトランジスタの差動対を有して
おり、前記第一ＭＯＳトランジスタのゲートは前記ノー
ドへ結合されており且つその第一出力電極は前記バイポ
ーラトランジスタの前記ベースへ結合されており、前記
第二ＭＯＳトランジスタのゲートは前記基準回路出力端
へ結合されていることを特徴とする基準回路。 ９、特許請求の範囲第８項において、更に、前記第一及
び第二ＭＯＳトランジスタの第二出力電極へ結合されて
いる第一脚部と第二電流源へ結合されている第二脚部を
持った電流ミラー回路を有することを特徴とする基準回
路。 １０、正電圧供給源から基準電圧レベルを発生する基準
回路において、前記正電圧供給源へ結合されておりノー
ドにおいて電圧基準レベルを確立するための手段、前記
基準電圧レベルの出力を供給する基準回路出力端へ結合
されている出力電極を持った出力トランジスタ、前記ノ
ードへ結合されている第一脚部及び前記基準回路出力端
へ結合されている第二脚部及び前記出力トランジスタの
制御電極を持った電流ミラー、を有することを特徴とす
る基準回路。 １１、正電圧供給源から基準電圧レベルを発生する基準
回路において、前記正電圧供給源へ結合されておりノー
ドにおいて電圧基準レベルを確立する手段、前記基準電
圧レベルの出力を供給する基準回路出力端へ結合されて
いる出力電極を持った出力トランジスタ、第一及び第二
脚部を持った電流ミラー、制御電極が前記ノード及び前
記基準回路出力端へそれぞれ結合されている第一及び第
二差動トランジスタを持った前記電流ミラーの第一脚部
へ結合されている差動増幅器、を有しており、前記第一
差動トランジスタの出力電極が前記出力トランジスタの
制御電極へ結合されていることを特徴とする基準回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US28796788A | 1988-12-21 | 1988-12-21 | |
| US287,967 | 1988-12-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02259811A true JPH02259811A (ja) | 1990-10-22 |
Family
ID=23105152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1329786A Pending JPH02259811A (ja) | 1988-12-21 | 1989-12-21 | Ｂｉｃｍｏｓ正供給電圧基準 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0374782B1 (ja) |
| JP (1) | JPH02259811A (ja) |
| KR (1) | KR900010781A (ja) |
| CA (1) | CA1317344C (ja) |
| DE (1) | DE68921311T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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