JPH03278741A - インターフェイスｉｃのスタンバイ回路 - Google Patents
インターフェイスｉｃのスタンバイ回路Info
- Publication number
- JPH03278741A JPH03278741A JP7987090A JP7987090A JPH03278741A JP H03278741 A JPH03278741 A JP H03278741A JP 7987090 A JP7987090 A JP 7987090A JP 7987090 A JP7987090 A JP 7987090A JP H03278741 A JPH03278741 A JP H03278741A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- standby
- input signal
- receiver
- line driver
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 abstract description 21
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はインターフェイスＩＣのスタンバイ回路に関す
る。
る。
従来、この種のインターフェイスＩＣのスタンバイ状態
の切替は、ＩＣ外部に配設したコントロールビンに制御
電圧を印加する方法で制御されていた。
の切替は、ＩＣ外部に配設したコントロールビンに制御
電圧を印加する方法で制御されていた。
上述した従来のインターフェイスＩＣのスタンバイ切替
は、ＩＣ外部に配設したコントロールビンを介して制御
されているので、コントロールビンに与える切替制御用
の電圧をマイマン等によって制御しなければならないと
いう欠点がある。
は、ＩＣ外部に配設したコントロールビンを介して制御
されているので、コントロールビンに与える切替制御用
の電圧をマイマン等によって制御しなければならないと
いう欠点がある。
また、レシーバ入力が無い場合でも、ラインドライバに
対する電源供給動作は入力時と同じ状態におかれ、無駄
な電力消費が避けられないという欠点がある。
対する電源供給動作は入力時と同じ状態におかれ、無駄
な電力消費が避けられないという欠点がある。
本発明のインターフェイスＩＣのスタンバイ回路は、レ
シーバへの入力信号の有無に対応し前記入力信号不在の
ときは自動的にラインドライバをスタンバイ状態に切り
替えるスタンバイ回路を備えて構成される。
シーバへの入力信号の有無に対応し前記入力信号不在の
ときは自動的にラインドライバをスタンバイ状態に切り
替えるスタンバイ回路を備えて構成される。
次に、図面を参照して本発明の説明する。
第１図は本発明のインターフェイスＩＣのスタンバイ回
路の一実施例の回路図である。第１図に示す実施例はＲ
５−２３２のインターフェイス規格にもとづいてインタ
ーフェイスを行う場合を例とし、本発明に直接かかわる
スタンバイ回路１６のほか、インターフェイスＩＣにス
タンバイ回路１６とともに組み込まれるレシーバ回路２
と、ドライバ回路２４と、発振回路２６とチャージポン
プ回路３２とを併記して示す。
路の一実施例の回路図である。第１図に示す実施例はＲ
５−２３２のインターフェイス規格にもとづいてインタ
ーフェイスを行う場合を例とし、本発明に直接かかわる
スタンバイ回路１６のほか、インターフェイスＩＣにス
タンバイ回路１６とともに組み込まれるレシーバ回路２
と、ドライバ回路２４と、発振回路２６とチャージポン
プ回路３２とを併記して示す。
スタンバイ回路１６は２つのコンパレータ８゜１０と、
２つのトランジスタ１８．２０のほか抵抗６，９．１２
および１８．２１と、コンデンサ２３を備えて成る。
２つのトランジスタ１８．２０のほか抵抗６，９．１２
および１８．２１と、コンデンサ２３を備えて成る。
レシーバ回路２は、入力段のみを示し、抵抗３．４とイ
ンバータ３７から成る。
ンバータ３７から成る。
ドライバ回路２４は、ラインドライバとして機能し、第
１図には出力段におけるインバータ３８のみを示す。
１図には出力段におけるインバータ３８のみを示す。
発振回路２６は、発信周波数を決定するＣＲ回路を形成
する抵抗２７，２８．２９と、コンデンサ３１と、トラ
ンジスタ３０を示す。
する抵抗２７，２８．２９と、コンデンサ３１と、トラ
ンジスタ３０を示す。
チャージポンプ回路３２は、発振回路２６と連接して動
作し、発振回路２６に発振電源を供給し、これら２つの
連接回路によって発振周波数に対応した電圧を発生する
形式で±ＩＯＶの電圧をドライバ回路２４に供給する０
本実施例では、＋５Ｖから±１０■の電圧を得る、いわ
ばＤＣ−ＤＣコンバータとしての機能をこれら２つの連
接回路によって確保している。なお、チャージポンプ回
路３２には、付加コンデンサ３３，３４，３５゜３６を
併記して示す。
作し、発振回路２６に発振電源を供給し、これら２つの
連接回路によって発振周波数に対応した電圧を発生する
形式で±ＩＯＶの電圧をドライバ回路２４に供給する０
本実施例では、＋５Ｖから±１０■の電圧を得る、いわ
ばＤＣ−ＤＣコンバータとしての機能をこれら２つの連
接回路によって確保している。なお、チャージポンプ回
路３２には、付加コンデンサ３３，３４，３５゜３６を
併記して示す。
次に、第１図の実施例の動作について説明する。
まず、本実施例の動作の特徴について要約すると次のと
おりである。
おりである。
本実施例では、Ｒ８−２３２のインターフェイス規格に
もとづいてインターフェイスを行なう場合を例として説
明する。スタンバイ回路１６でレシーバ回路２の入力電
圧ＶＩＮの有無を判定するためには、Ｒ５−２３２イン
ターフエイスのスレッショールド＋３■と一３Ｖを利用
し、入力電圧ＶＩＮがこのスレッショールド電圧を超え
る時、すなわり、＋ ３ Ｖ ＜ Ｖ Ｉ ＮまたはＶ
ＩＮ＜−３Ｖの時に入力信号有りと判定し、 ３ Ｖ
＜ Ｖ ＩＮ＜ ＋ ３ Ｖの時は入力信号無しと判定
する。従って、スタンバイ回路１６の２つのコンパレー
タ８，１０のスレッショールド電圧Ｖａ７．Ｖｂｌ １
はＶａ＝３Ｖ、Ｖ＝−３Ｖに設定しておく。コネクタオ
ープン状態等で入力電圧ＶＢＨが無い場合には、コンパ
レータ８，１０に対するコンパレータ人力１５はレシー
バ回路２の抵抗３によりプルダウンされているのでＧＮ
Ｄ （グランド）レベルに保持される。
もとづいてインターフェイスを行なう場合を例として説
明する。スタンバイ回路１６でレシーバ回路２の入力電
圧ＶＩＮの有無を判定するためには、Ｒ５−２３２イン
ターフエイスのスレッショールド＋３■と一３Ｖを利用
し、入力電圧ＶＩＮがこのスレッショールド電圧を超え
る時、すなわり、＋ ３ Ｖ ＜ Ｖ Ｉ ＮまたはＶ
ＩＮ＜−３Ｖの時に入力信号有りと判定し、 ３ Ｖ
＜ Ｖ ＩＮ＜ ＋ ３ Ｖの時は入力信号無しと判定
する。従って、スタンバイ回路１６の２つのコンパレー
タ８，１０のスレッショールド電圧Ｖａ７．Ｖｂｌ １
はＶａ＝３Ｖ、Ｖ＝−３Ｖに設定しておく。コネクタオ
ープン状態等で入力電圧ＶＢＨが無い場合には、コンパ
レータ８，１０に対するコンパレータ人力１５はレシー
バ回路２の抵抗３によりプルダウンされているのでＧＮ
Ｄ （グランド）レベルに保持される。
スタンバイ状態においては、消費電圧を低減される為、
本実施例ではラインドライバたるドライバ回路２４を出
力段のインバータ３８に対する８点２２の電圧でハイイ
ンピーダンスとして停止させ、発振回路２６についても
発振周波数を決めているＣＲのＲの値を変更する事によ
りスタンバイ状態の発振周波数を動作状態発振周波数よ
りも下げて低消費化を計っている。
本実施例ではラインドライバたるドライバ回路２４を出
力段のインバータ３８に対する８点２２の電圧でハイイ
ンピーダンスとして停止させ、発振回路２６についても
発振周波数を決めているＣＲのＲの値を変更する事によ
りスタンバイ状態の発振周波数を動作状態発振周波数よ
りも下げて低消費化を計っている。
次に、実施例を具体的動作内容について説明する。
第２図および第３図はそれぞれ、第１図のスタンバイ回
路１６のレシーバ入力時と無人力時の主要信号のタイミ
ングチャートである。以下、第２．３図を併用しつつ第
１図の実施例の説明を続行する。
路１６のレシーバ入力時と無人力時の主要信号のタイミ
ングチャートである。以下、第２．３図を併用しつつ第
１図の実施例の説明を続行する。
レジ−バカ端子１に信号が入力されず、入力電圧ＶＩＮ
が零の時（コネクタオーブン状態等）は、コンパレータ
入力１５は抵抗３によりプルダウンされているのでＧＮ
Ｄレベルに保持される。スタンバイ回路１６のコンパレ
ータ８，１０のスレッショールド電圧はＶａ７＝３Ｖ、
Ｖｂ １１＝−３Ｖに設定しているので、トランジスタ
１９とトランジスタ２０はいずれもオフ状態となり、Ａ
点３７．８点２２とも第３図（ｂ）、（Ｃ）に示す如く
＋５■になる。
が零の時（コネクタオーブン状態等）は、コンパレータ
入力１５は抵抗３によりプルダウンされているのでＧＮ
Ｄレベルに保持される。スタンバイ回路１６のコンパレ
ータ８，１０のスレッショールド電圧はＶａ７＝３Ｖ、
Ｖｂ １１＝−３Ｖに設定しているので、トランジスタ
１９とトランジスタ２０はいずれもオフ状態となり、Ａ
点３７．８点２２とも第３図（ｂ）、（Ｃ）に示す如く
＋５■になる。
８点２２が＋５Ｖになるとこの＋５■を受けるインバー
タ３８をハイインピーダンス状態としてドライバ回路２
４の動作を停止させ、さらに、発振回路２６のトランジ
スタ３０がオン状態となって発振周波数を下げる。この
ことは、トランジスタ３０をオン／オフによって発振周
波数を決定するＣＲのＲの抵抗値を変えることによって
行われる。すなわち、トランジスタ３０がオンとすると
、抵抗値は抵抗２７と抵抗２８の和になり、トランジス
タ３０がオフすると、抵抗値は抵抗２７と抵抗２つの和
になる。ここで抵抗値を抵抗２９より抵抗２８を大きく
とると、トランジスタ３０がオンした時の場合が発振周
波数を下げられる。
タ３８をハイインピーダンス状態としてドライバ回路２
４の動作を停止させ、さらに、発振回路２６のトランジ
スタ３０がオン状態となって発振周波数を下げる。この
ことは、トランジスタ３０をオン／オフによって発振周
波数を決定するＣＲのＲの抵抗値を変えることによって
行われる。すなわち、トランジスタ３０がオンとすると
、抵抗値は抵抗２７と抵抗２８の和になり、トランジス
タ３０がオフすると、抵抗値は抵抗２７と抵抗２つの和
になる。ここで抵抗値を抵抗２９より抵抗２８を大きく
とると、トランジスタ３０がオンした時の場合が発振周
波数を下げられる。
レシーバ入力端子１に信号が入力された時、すなわち、
＋３Ｖ＜ｖＩＮまたはＶ ＩＮ＜ ３ Ｖ （７）時
はコンパレータ８，１ｏによってＡ点３７は０■になる
。この時、入力電圧ＶＩＨは、−３Ｖと３Ｖの間を通過
する。この際、Ａ点３７は＋５■になるので、２１とコ
ンデンサ２３によってフィルターを形成して、この＋５
Ｖを除去する。この状態を第２図に示す。８点２２がＯ
Ｖになると、ドライバ回路２４が動作し、さらに発振回
路２６の発振周波数がスタンバイ時より上がる。
＋３Ｖ＜ｖＩＮまたはＶ ＩＮ＜ ３ Ｖ （７）時
はコンパレータ８，１ｏによってＡ点３７は０■になる
。この時、入力電圧ＶＩＨは、−３Ｖと３Ｖの間を通過
する。この際、Ａ点３７は＋５■になるので、２１とコ
ンデンサ２３によってフィルターを形成して、この＋５
Ｖを除去する。この状態を第２図に示す。８点２２がＯ
Ｖになると、ドライバ回路２４が動作し、さらに発振回
路２６の発振周波数がスタンバイ時より上がる。
こうして、レシーバ入力の信号の有無に対応して自動的
にスタンバイ状態の設定が可能となり、また無通信時の
電力消費を著しく抑えたすることができる。
にスタンバイ状態の設定が可能となり、また無通信時の
電力消費を著しく抑えたすることができる。
以上説明したように本発明は、レシーバ入力への信号の
有無により自動的にスタンバイ状態に切り替えるととも
にスタンバイ状態においてはラインドライバの動作を停
止させてラインドライバに流れる電流をカットし、さら
に発振回路の発振周波数を低下させてラインドライバ電
源における電流を抑圧することにより、通信を行わない
時の消費電力を自動的に抑圧できる効果がある。
有無により自動的にスタンバイ状態に切り替えるととも
にスタンバイ状態においてはラインドライバの動作を停
止させてラインドライバに流れる電流をカットし、さら
に発振回路の発振周波数を低下させてラインドライバ電
源における電流を抑圧することにより、通信を行わない
時の消費電力を自動的に抑圧できる効果がある。
第１図は本発明のインターフェイスＩＣのスタンバイ回
路の一実施例の回路図、第２図は第１図の実施例のスタ
ンバイ回路の主要信号のレシーバ入力時のタイミングチ
ャート、第３図は第１図の実施例のスタンバイ回路のレ
シーバ無人力時のタイミングチャートである。 １・・・レシーバ入力端子、２・・・レシーバ回路、３
．４，６，９，１２，１８，２１．２７〜２９・・・抵
抗、７・・・スレッショールド電圧Ｖａ、８゜１０・・
・コンパレータ、１１・・・スレッショールド電圧Ｖｂ
、１５・・・コンパレータ入力、１６・・・スタンバイ
回路、２２・・・Ｂ点、２３．３１．３３〜３５・・・
コンデンサ、２４・・・ドライバ回路、２５・・・出力
端子、２６・・・発振回路、３０・・・トランジスタ、
３２・・・チャージポンプ回路、３７．１８・・・・・
・インバータ。
路の一実施例の回路図、第２図は第１図の実施例のスタ
ンバイ回路の主要信号のレシーバ入力時のタイミングチ
ャート、第３図は第１図の実施例のスタンバイ回路のレ
シーバ無人力時のタイミングチャートである。 １・・・レシーバ入力端子、２・・・レシーバ回路、３
．４，６，９，１２，１８，２１．２７〜２９・・・抵
抗、７・・・スレッショールド電圧Ｖａ、８゜１０・・
・コンパレータ、１１・・・スレッショールド電圧Ｖｂ
、１５・・・コンパレータ入力、１６・・・スタンバイ
回路、２２・・・Ｂ点、２３．３１．３３〜３５・・・
コンデンサ、２４・・・ドライバ回路、２５・・・出力
端子、２６・・・発振回路、３０・・・トランジスタ、
３２・・・チャージポンプ回路、３７．１８・・・・・
・インバータ。
Claims (1)
- レシーバへの入力信号の有無に対応して前記入力信号不
在のときは自動的にラインドライバをスタンバイ状態に
切り替えるスタンバイ回路を備えて成ることを特徴とす
るインターフエイスＩＣのスタンバイ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7987090A JPH03278741A (ja) | 1990-03-28 | 1990-03-28 | インターフェイスｉｃのスタンバイ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7987090A JPH03278741A (ja) | 1990-03-28 | 1990-03-28 | インターフェイスｉｃのスタンバイ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03278741A true JPH03278741A (ja) | 1991-12-10 |
Family
ID=13702250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7987090A Pending JPH03278741A (ja) | 1990-03-28 | 1990-03-28 | インターフェイスｉｃのスタンバイ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03278741A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420528A (en) * | 1993-05-06 | 1995-05-30 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit having a function of reducing a consumed current |
| WO1998037632A1 (en) * | 1997-02-21 | 1998-08-27 | Telefonaktiebolaget Lm Ericsson (Publ) | Input buffer circuit |
-
1990
- 1990-03-28 JP JP7987090A patent/JPH03278741A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420528A (en) * | 1993-05-06 | 1995-05-30 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit having a function of reducing a consumed current |
| WO1998037632A1 (en) * | 1997-02-21 | 1998-08-27 | Telefonaktiebolaget Lm Ericsson (Publ) | Input buffer circuit |
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