JP2004215035A - 入力回路 - Google Patents
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Abstract
【課題】素子耐圧を超える高電圧が印加されるのを防止し、且つ、活性状態／待機状態を高速に切り替え可能な入力回路を提供すること。
【解決手段】ｐＭＯＳＴｒ１４（第１の電流制御手段）をオフして待機状態に切り替えると、第１の差動増幅回路１５の出力電圧レベルはｎＭＯＳＴｒ２５（第１の電流源）を介して接地電位に放電され、レベルシフト回路１６のｎＭＯＳＴｒ２６はオフされる。レベルシフト回路１６の出力電圧レベルはｎＭＯＳＴｒ２７（第２の電流源）を介して接地電位の第２電源Ｖ２に放電される。よって、第３機能ブロック入力信号ＩＮ３の電圧レベルは第２電源Ｖ２付近まで速やかに引き下げられる。
【選択図】 図２
【解決手段】ｐＭＯＳＴｒ１４（第１の電流制御手段）をオフして待機状態に切り替えると、第１の差動増幅回路１５の出力電圧レベルはｎＭＯＳＴｒ２５（第１の電流源）を介して接地電位に放電され、レベルシフト回路１６のｎＭＯＳＴｒ２６はオフされる。レベルシフト回路１６の出力電圧レベルはｎＭＯＳＴｒ２７（第２の電流源）を介して接地電位の第２電源Ｖ２に放電される。よって、第３機能ブロック入力信号ＩＮ３の電圧レベルは第２電源Ｖ２付近まで速やかに引き下げられる。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、入力回路に関するものである。
一般に半導体集積回路装置の入力回路には、外部インターフェースに対応する外部電源と内部回路に対応する内部電源の２系統の電源電圧で動作し、外部から入力される信号電圧レベルを内部電源に適応した信号電圧レベルにシフトするレベルシフト機能が備えられている。このような入力回路では、近年の低消費電力化及び高速化の要求に応えるべく、待機状態には消費電流を削減するとともに、活性状態／待機状態の切り替えを高速に行うことが求められている。
【０００２】
【従来の技術】
従来、入力回路として、例えば以下に記述する構成がある。
図２１は、第１の従来例の入力回路を示す回路図である（特許文献１；図１１参照）。
【０００３】
この入力回路１５０は、第１〜第３機能ブロックからなり、第１機能ブロックは第１の差動増幅回路１５１、第２機能ブロックはレベルシフト回路１５２、第３機能ブロックは第２の差動増幅回路１５３によって構成されている。
【０００４】
第１の差動増幅回路１５１及びレベルシフト回路１５２は第１電源Ｖ１と第２電源Ｖ２の間に接続され、第２の差動増幅回路１５３は第３電源Ｖ３と第４電源Ｖ４の間に接続されている。
【０００５】
この場合、第２及び第４電源Ｖ２，Ｖ４は例えば接地電源、第１電源Ｖ１は外部電源に対応する電源、第３電源Ｖ３は内部電源に対応する電源に設定され、第３電源Ｖ３は第１電源Ｖ１よりも低電位の電源に設定されている。
【０００６】
第１の差動増幅回路１５１は、第１電源Ｖ１に並列に接続される抵抗１５４ａ，１５４ｂと、外部入力信号である第１及び第２入力信号ＩＮＡ，ＩＮＢがそれぞれゲートに入力されるｎＭＯＳＴｒ１５５，１５６と、定電流源１５７とから構成され、第１及び第２入力信号ＩＮＡ，ＩＮＢの電位差を増幅して出力する。
【０００７】
ここで、第１及び第２入力信号ＩＮＡ，ＩＮＢは、互いに相補な信号又は一方の信号の電圧振幅に対して他方の信号が中間電位（定電圧）となるように生成される差動信号である。
【０００８】
レベルシフト回路１５２は、ｎＭＯＳＴｒ１５８と定電流源１５９とから構成され、ｎＭＯＳＴｒ１５８のゲートに入力される第１の差動増幅回路１５１の出力電圧レベルを第３電源Ｖ３（内部電源）に適応した電圧レベルにシフトして出力する。
【０００９】
第２の差動増幅回路１５３には、レベルシフト回路１５２の出力信号が差動入力される。ここでは、例えばプラス入力端子にレベルシフト回路１５２の出力信号が入力され、その入力信号の電圧振幅に対して中間電位となる定電圧信号がマイナス入力端子に入力される。そして、第２の差動増幅回路１５３は、各入力信号の電位差を増幅して出力する。
【００１０】
図２２は、上記のように構成される入力回路１５０の活性状態を示す動作波形図である。
ここでは、例えば、第１電源Ｖ１が２．５Ｖ，第２電源Ｖ２が０．０Ｖ，第３電源Ｖ３が１．２Ｖ，第４電源Ｖ４が０．０Ｖ、第１の差動増幅回路１５１に入力される外部入力信号（図中、第１機能ブロック入力信号ＩＮ１）の電圧レベルを２．２Ｖ／１．８Ｖとしている。
【００１１】
第１の差動増幅回路１５１は、第１機能ブロック入力信号ＩＮ１の電位差（０．４Ｖ）を増幅して第２機能ブロック入力信号ＩＮ２を生成する。この第２機能ブロック入力信号ＩＮ２の電圧レベルは、第１の差動増幅回路１５１の構成や素子の能力、温度条件、プロセス条件等により変動するが、およそ０．５Ｖ〜２．５Ｖ程度に分布する。
【００１２】
レベルシフト回路１５２は、第２機能ブロック入力信号ＩＮ２の電圧レベルを第３電源Ｖ３に適応した０．０Ｖ〜１．２Ｖに分布する電圧レベルにシフトして第３機能ブロック入力信号ＩＮ３を生成する。
【００１３】
上記のように、入力回路１５０では、第１の差動増幅回路１５１と第２の差動増幅回路１５３との間にレベルシフト回路１５２を設けることで、第２の差動増幅回路１５３に第３電源Ｖ３（１．２Ｖ）以上の電圧が印加されないようにしている。
【００１４】
これは、一般に、第３電源Ｖ３（内部電源）で動作する第２の差動増幅回路１５３は、第１電源Ｖ１（外部電源）で動作する第１の差動増幅回路１５１及びレベルシフト回路１５２とトランジスタの構造が異なるためである。
【００１５】
例えば、第２の差動増幅回路１５３を構成するトランジスタは、第１の差動増幅回路１５１及びレベルシフト回路１５２を構成するトランジスタよりもゲート酸化膜厚が薄い。換言すれば、第２の差動増幅回路１５３の素子耐圧（具体的にはゲート耐圧）は、第１の差動増幅回路１５１及びレベルシフト回路１５２のそれよりも低く設計されている。
【００１６】
このため、第２の差動増幅回路１５３にトランジスタのゲート耐圧を超える高電圧（この場合、第１電源Ｖ１）が印加されると素子が損傷を受けて、入力回路１５０の誤動作の原因となる。これは、信頼性を低下させることになる。
【００１７】
特に近年は、製造プロセス技術の進化によって、内部回路を構成するトランジスタの微細化が進み、それに伴い内部電源（＝第３電源Ｖ３）の低電圧化が急速に進行してきている。一方、外部電源（＝第１電源Ｖ１）は、外部インターフェース等の外的要因に依存して低電圧化されるためにその進行は遅い。
【００１８】
その結果、第１電源Ｖ１と第３電源Ｖ３との電位差はますます大きくなってきており、入力回路１５０においては、第１の差動増幅回路１５１の出力電圧レベルを低電圧の第３電源Ｖ３に対応した第２の差動増幅回路１５３で受信できる適正な範囲の電圧レベルにまで確実にシフトさせる必要がある。
【００１９】
【特許文献１】
特開２０００−１８３７２３号公報
【００２０】
【発明が解決しようとする課題】
ところで、上記のような入力回路１５０では、活性状態のみならず、待機状態或いは活性／待機状態の切り替え時の如何なる場合においても、第２の差動増幅回路１５３（第３機能ブロック）にそのトランジスタのゲート耐圧を超える高電圧が印加されることがないよう配慮する必要がある。なお、待機状態は、例えば入力回路１５０の定電流源１５７，１５９を遮断して、入力回路１５０の消費電流を削減する機能である。
【００２１】
図２３は、第１の従来例（入力回路１５０）の活性／待機状態の切り替え時を示す動作波形図である。尚、第１〜第４電源Ｖ１〜Ｖ４及び第１機能ブロック入力信号ＩＮ１（外部入力信号）の電圧レベルは図２２と同様である。
【００２２】
今、時刻ｔ１で定電流源１５７，１５９が遮断（電流値「０」に制御）され、待機状態に移行すると、第２機能ブロック入力信号ＩＮ２の電圧レベル（第１の差動増幅回路１５１の出力電圧）は第１電源Ｖ１（２．５Ｖ）付近まで引き上げられる。
【００２３】
すると、レベルシフト回路１５２のｎＭＯＳＴｒ１５８がオンされ、第３機能ブロック入力信号ＩＮ３の電圧レベル（レベルシフト回路１５２の出力電圧）も同様に第１電源Ｖ１（２．５Ｖ）付近まで引き上げられる。
【００２４】
従って、第１の従来例の構成では、活性／待機状態の切り替え時に、第２の差動増幅回路１５３に第３電源Ｖ３（１．２Ｖ）を超える（すなわちゲート耐圧を超える）電圧が印加されてしまうという問題があった。
【００２５】
そこで、この問題を解決する手段として、例えば以下のような構成がある。
図２４は、第２の従来例の入力回路を示す回路図である。
この入力回路１６０は、第１の従来例（入力回路１５０）の第１の差動増幅回路１５１の構成を変更したものであり、その他は同様な構成である。
【００２６】
同図に示すように、第１の差動増幅回路１６１は、第１及び第２入力信号ＩＮＡ，ＩＮＢがそれぞれゲートに入力されるｐＭＯＳＴｒ１６２，１６３と、カレントミラー回路を構成するｎＭＯＳＴｒ１６４，１６５と、定電流源１６６とから構成されている。定電流源１６６は、その一端が第１電源Ｖ１に接続され、他端がｐＭＯＳＴｒ１６２，１６３のソースに接続されている。
【００２７】
第１の差動増幅回路１６１は、前記と同様、第１及び第２入力信号ＩＮＡ，ＩＮＢの電位差を増幅した信号を出力するようになっている。ちなみに、この第１の差動増幅回路１６１は、接地電位付近の入力信号レベルを増幅する場合に適している。
【００２８】
図２５は、第２の従来例（入力回路１６０）の活性／待機状態の切り替え時を示す動作波形図である。
ここでは、第１〜第４電源Ｖ１〜Ｖ４の電圧を図２３と同様とし、第１機能ブロック入力信号ＩＮ１（外部入力信号）の電圧レベルを１．７Ｖ／１．３Ｖとしている。
【００２９】
今、時刻ｔ１で定電流源１６６，１５９が遮断され、待機状態に移行すると、第２機能ブロック入力信号ＩＮ２の電圧レベル（第１の差動増幅回路１６１の出力電圧）は第２電源Ｖ２（接地電位０．０Ｖ）付近まで引き下げられ、それを受けてレベルシフト回路１５２のｎＭＯＳＴｒ１５８はオフに制御される。
【００３０】
しかしながら、このｎＭＯＳＴｒ１５８のゲート電位は、該ｎＭＯＳＴｒ１５８を直ちにオフする閾値以下とはならず、それがオフされる時間は、第１の差動増幅回路１６１の出力電圧レベル（ｐＭＯＳＴｒ１６３とｎＭＯＳＴｒ１６５の接続点の電圧）が接地電位に放電される時間に依存する。
【００３１】
このため、過渡状態において、定電流源１５９が遮断された後、ｎＭＯＳＴｒ１５８がオフする時間ΔＴの間で、第３機能ブロック入力信号ＩＮ３の電圧レベル（レベルシフト回路１５２の出力電圧）が一時的に第１電源Ｖ１（２．５Ｖ）付近にまで引き上げられる。
【００３２】
その結果、第２の差動増幅回路１５３には、第１の従来例と同様に、第３電源Ｖ３（１．２Ｖ）を超える（すなわちゲート耐圧を超える）電圧が印加されてしまう。
【００３３】
こうしたケースを回避する方法の一つとして、例えば第２機能ブロックの定電流源１５９が遮断される（電流値が「０」になる）時間を変更するタイミング設計が考えられる。この場合には、図２５においてｎＭＯＳＴｒ１５８がオフする時間ΔＴが０以下となるようにタイミング設計を実施し、定電流源１５９の電流値が「０」になる時間を意図的に遅延させることで、第２の差動増幅回路１５３にゲート耐圧を超える電圧が印加されるのを防止することができる。
【００３４】
しかしながら、このようなタイミング設計は、結果として活性状態から待機状態に移行する速度を低下させるだけでなく、その後、再び待機状態から活性状態に復帰する際の速度も低下させてしまう。このことは、高速動作を実現する上で好ましくない。従って、第２の従来例の構成では、第１の従来例が抱える問題を解決することができなかった。
【００３５】
ちなみに、こうした第１及び第２の従来例が抱える問題は、供給電源が負電位の電源である場合にも同様に生じており、以下にその一例について説明する。
図２６は、第３の従来例の入力回路を示す回路図である。
【００３６】
この入力回路１７０には、第１〜第４電源Ｖ１１〜Ｖ１４が供給される。
ここでは、例えば、第１及び第３電源Ｖ１１，Ｖ１３が負電位の電源、第２及び第４電源Ｖ１２，Ｖ１４が接地電源に設定されている。尚、第３電源Ｖ１３は第１電源Ｖ１１よりも低電位（この場合は絶対値が低電位）に設定される電源である（｜第１電源−第２電源｜＞｜第３電源−第４電源｜）。
【００３７】
同図に示すように、入力回路１７０には、前記と同様、第１の差動増幅回路１７１と、レベルシフト回路１７２と、第２の差動増幅回路１７３とが備えられている。
【００３８】
第１の差動増幅回路１７１は、第１の従来例と同様、抵抗素子１７４，１７５と、第１及び第２入力信号ＩＮＡ，ＩＮＢがそれぞれゲートに入力されるｎＭＯＳＴｒ１７６，１７７と、定電流源１７８（ｎＭＯＳＴｒ）とから構成されている。
【００３９】
各抵抗素子１７４，１７５の一端は第２電源Ｖ１２（接地電源）に接続され、他端はｎＭＯＳＴｒ１７６，１７７のドレインにそれぞれ接続されている。ｎＭＯＳＴｒ１７６，１７７のソースは、定電流源１７８を介して第１電源Ｖ１１（負電源）に接続されている。そして、定電流源１７８を構成するｎＭＯＳＴｒのゲートには、そのトランジスタのオン／オフを制御する電流制御信号Ｓ１が入力される。
【００４０】
レベルシフト回路１７２は、ｐＭＯＳＴｒ１７９と定電流源１８０（ｐＭＯＳＴｒ）とから構成されている。ｐＭＯＳＴｒ１７９のゲートには、第１の差動増幅回路１７１の出力電圧が入力され、定電流源１８０を構成するｐＭＯＳＴｒのゲートには、そのトランジスタのオン／オフを制御する電流制御信号バーＳ１（但し、各信号Ｓ１，バーＳ１は互いに相補な信号）が入力される。
【００４１】
図２７は、第３の従来例（入力回路１７０）の活性／待機状態の切り替え時を示す動作波形図である。
ここでは、例えば、第１電源Ｖ１１が−３．３Ｖ，第２電源Ｖ１２が０．０Ｖ，第３電源Ｖ１３が−１．２Ｖ，第４電源Ｖ１４が０．０Ｖ、外部入力信号（図中、第１機能ブロック入力信号ＩＮ１）の電圧レベルを−２．０Ｖ／−２．４Ｖとする。
【００４２】
今、時刻ｔ１で、Ｌレベルの電流制御信号Ｓ１（Ｈレベルの電流制御信号バーＳ１）によって定電流源１７８，１８０が遮断され、待機状態に移行すると、第２機能ブロック入力信号ＩＮ２の電圧レベル（第１の差動増幅回路１７１の出力電圧）は第２電源Ｖ１２（接地電位０．０Ｖ）付近まで引き上げられる。従って、レベルシフト回路１７２のｐＭＯＳＴｒ１７９はオフに制御される。
【００４３】
しかしながら、この場合も過渡状態において、定電流源１８０（ｐＭＯＳＴｒ）が遮断された後、ｐＭＯＳＴｒ１７９がオフする時間ΔＴの間で、第３機能ブロック入力信号ＩＮ３の電圧レベル（レベルシフト回路１７２の出力電圧）が一時的に第１電源Ｖ１１（−３．３Ｖ）付近にまで引き下げられる。
【００４４】
その結果、第２の差動増幅回路１７３には、第３電源Ｖ１３（−１．２Ｖ）を超える（すなわちゲート耐圧を超える）高電圧（この場合は絶対値）が印加されてしまう。
【００４５】
第２の従来例と同様、これを回避する手段として、図２７においてｐＭＯＳＴｒ１７９がオフする時間ΔＴが０以下となるようにタイミング設計を実施し、定電流源１８０を構成するｐＭＯＳＴｒがオフする時間を意図的に遅延させる方法がある。しかし、この方法では、上記で説明したように、高速化の要求に応えることができない。
【００４６】
本発明は、上記のような問題点を解決するためになされたものであって、その目的は、活性状態／待機状態或いはその切り替え時に素子耐圧を超える高電圧が印加されるのを防止し、且つ、活性状態／待機状態を高速に切り替え可能な入力回路を提供することにある。
【００４７】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明によれば、第１電源と絶対値で該第１電源より小さい値の第２電源の供給に基づいて、第１機能ブロック入力信号の電位差を増幅して第２機能ブロック入力信号を生成する第１の差動増幅回路を含む第１機能ブロックと、前記第１電源と前記第２電源の供給に基づいて、前記第２機能ブロック入力信号の電圧レベルをシフトして第３機能ブロック入力信号を生成するレベルシフト回路を含む第２機能ブロックと、第３電源と絶対値で該第３電源より小さい値の第４電源の供給に基づいて、前記第３機能ブロック入力信号の電位差を増幅して出力する第２の差動増幅回路を含む第３機能ブロックとを備える入力回路であって、前記第１電源と前記第１の差動増幅回路との間に直列に接続され、活性状態と待機状態とを切り替える第１の電流制御手段と、前記待機状態への切り替え時に前記第３機能ブロック入力信号の電圧レベルが前記第３電源と前記第４電源の間の電圧レベルとなるように、前記レベルシフト回路の出力端子の電圧を放電又は充電させる手段とを備えている。この構成によって、第３機能ブロック入力信号の電圧レベルは第３電源と第４電源の間の電圧レベルに速やかに引き上げられる又は引き下げられる。よって、第２の差動増幅回路に素子耐圧を超える高電圧（或いは絶対値が高電圧）が印加されることは防止され、信頼性を向上させることができる。
【００４８】
請求項２に記載の発明によれば、前記第１電源と前記第２電源の電位差の絶対値が前記第３電源と前記第４電源の電位差の絶対値よりも大きく設定される入力回路において、該入力回路に供給される電源が正電源あるいは負電源のいずれの場合であっても、第３機能ブロック入力信号の電圧レベルを第３電源と第４電源の間の電圧レベルに速やかに引き上げる又は引き下げることができる。
【００４９】
請求項３に記載の発明によれば、前記第２電源及び前記第４電源はそれぞれ接地電源であり、前記待機状態への切り替え時に、前記レベルシフト回路の出力端子の電圧は前記第２電源に放電又は充電される。
【００５０】
請求項４に記載の発明によれば、前記待機状態への切り替え時に、前記第１の差動増幅回路の出力端子の電圧は前記第２電源に放電又は充電される。よって、待機状態への切り替え時に、前記第２機能ブロック入力信号ＩＮ２の電圧レベルは前記第２電源付近に速やかに引き上げられる又は引き下げられる。
【００５１】
請求項５に記載の発明によれば、前記第１の電流制御手段は、前記待機状態への切り替え時に、前記第１の差動増幅回路への前記第１電源の供給を遮断する電流制御信号がゲートに供給されるトランジスタで構成されている。この構成によって、待機状態での第１の差動増幅回路の消費電流を削減できる。
【００５２】
請求項６に記載の発明によれば、前記第１の差動増幅回路は、前記第１の電流制御手段と異なる導電型のトランジスタで構成され、ゲートに前記第１機能ブロック入力信号が差動入力される一対のトランジスタと、前記一対のトランジスタと前記第１の電流制御手段との間に接続される第１の負荷回路と、前記一対のトランジスタと同一導電型のトランジスタで構成され、前記一対のトランジスタと前記第２電源との間に接続される第１の電流源とを備え、前記第１の電流源を構成するトランジスタのゲートには該トランジスタを常時オン状態にする電圧が供給される。従って、待機状態への切り替え時に、第１の差動増幅回路の出力端子の電圧は、第１の電流源を介して第２電源に放電又は充電される。
【００５３】
請求項７に記載の発明によれば、前記第１の差動増幅回路は、前記第１の電流制御手段と同一導電型のトランジスタで構成され、ゲートに前記第１機能ブロック入力信号が差動入力される一対のトランジスタと、前記一対のトランジスタと前記第２電源との間に接続される第１の負荷回路とを備える。この構成では、待機状態における第１の差動増幅回路の電流源が第１の電流制御手段によって共用される。
【００５４】
請求項８に記載の発明によれば、前記レベルシフト回路は、ドレインが前記第１電源に接続され、ゲートに前記第２機能ブロック入力信号が入力されるレベルシフト用トランジスタと、前記レベルシフト用トランジスタと同一導電型のトランジスタで構成され、前記レベルシフト用トランジスタと前記第２電源との間に接続される第２の電流源とを備え、前記第２の電流源を構成するトランジスタのゲートには該トランジスタを常時オン状態にする電圧が供給される。従って、待機状態への切り替え時に、レベルシフト回路の出力端子の電圧は、第２の電流源を介して第２電源に放電又は充電される。
【００５５】
請求項９に記載の発明によれば、前記レベルシフト用トランジスタと前記第２の電流源との間には、レベルシフト量を調整する第２の負荷回路が設けられる。この構成によって、レベルシフト回路から出力される第３機能ブロック入力信号の電圧レベルが第２の差動増幅回路の素子耐圧を超える高電圧（或いは絶対値が高電圧）となることは確実に防止される。
【００５６】
請求項１０に記載の発明によれば、前記第１の差動増幅回路と前記レベルシフト回路の接続点には、前記第１機能ブロック入力信号の供給が遮断されるときに、前記第１の差動増幅回路の出力端子の電圧を前記第２電源に充電又は放電させる第３の電流制御手段が接続される。この構成によって、第１機能ブロック入力信号の電圧レベルに依らずに、第１の差動増幅回路から出力される第２機能ブロック入力信号の電圧レベルを第２電源付近まで速やかに下降又は上昇させることができる。
【００５７】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図３に従って説明する。
【００５８】
図１は、本実施形態の入力回路の原理回路図である。
入力回路１０には、第１〜第４電源Ｖ１〜Ｖ４が供給される。
ここで、本実施形態では、第２及び第４電源Ｖ２，Ｖ４が例えば接地電源に設定され、第１及び第３電源Ｖ１，Ｖ３が正電位の電源に設定される場合を想定して説明する。尚、第１電源Ｖ１は外部電源に対応する電源、第３電源Ｖ３は内部電源に対応する電源であって、第３電源Ｖ３は第１電源Ｖ１よりも低電位に設定される電源である。
【００５９】
この入力回路１０は、第１〜第３機能ブロック１１〜１３からなる。第１及び第２機能ブロック１１，１２は、第１電源Ｖ１と第２電源Ｖ２の間に接続され、第３機能ブロック１３は、第３電源Ｖ３と第４電源Ｖ４の間に接続されている。
【００６０】
第１機能ブロック１１には、第１の電流制御手段としてのｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳＴｒ）１４と第１の差動増幅回路１５とが備えられている。第１の差動増幅回路１５は、差動入力される外部入力信号としての第１機能ブロック入力信号ＩＮ１の電位差を増幅して第２機能ブロック入力信号ＩＮ２を生成する。
【００６１】
第２機能ブロック１２には、レベルシフト回路１６が備えられている。レベルシフト回路１６は、前記第２機能ブロック入力信号ＩＮ２の電圧レベルを、内部電源に対応した第３電源Ｖ３に適応する電圧レベルにシフトして第３機能ブロック入力信号ＩＮ３を生成する。
【００６２】
第３機能ブロック１３には、第２の差動増幅回路１７が備えられている。第２の差動増幅回路１７は、差動入力される前記第３機能ブロック入力信号ＩＮ３の電位差を増幅して生成した信号を内部回路に供給する。
【００６３】
図２は、入力回路１０の具体的構成を示す回路図である。
第１の差動増幅回路１５は、第１の負荷回路としてのカレントミラー回路を構成するｐＭＯＳＴｒ２１，２２と、各ｐＭＯＳＴｒ２１，２２にそれぞれ直列に接続されるｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯＳＴｒ）２３，２４と、第１の電流源としてのｎＭＯＳＴｒ２５とから構成されている。
【００６４】
前記ｐＭＯＳＴｒ１４（第１の電流制御手段）のソースは第１電源Ｖ１に接続され、そのドレインは前記カレントミラー回路を構成するｐＭＯＳＴｒ２１，２２のソースに接続されている。ｐＭＯＳＴｒ１４のゲートには、該ｐＭＯＳＴｒ１４のオン／オフを制御する電流制御信号Ｓ１が供給される。
【００６５】
ｐＭＯＳＴｒ２１，２２のゲートは、互いに接続されるとともに、ｐＭＯＳＴｒ２１のドレインと接続されている。また、ｐＭＯＳＴｒ２１，２２のドレインは、前記ｎＭＯＳＴｒ２３，２４のドレインとそれぞれ接続されている。
【００６６】
ｎＭＯＳＴｒ２３，２４のソースは前記ｎＭＯＳＴｒ２５のドレインと接続され、該ｎＭＯＳＴｒ２５のソースは第２電源Ｖ２に接続されている。そのｎＭＯＳＴｒ２５のゲートには、該ｎＭＯＳＴｒ２５をオンすることのできる閾値以上の電圧である第１電源Ｖ１が供給される。
【００６７】
そして、ｎＭＯＳＴｒ２３，２４のゲートには、前記第１機能ブロック入力信号ＩＮ１（外部入力信号）として与えられる第１及び第２入力信号ＩＮＡ，ＩＮＢが入力される。尚、第１及び第２入力信号ＩＮＡ，ＩＮＢは、本実施形態では互いに相補（逆相）な信号である。
【００６８】
このように構成される第１の差動増幅回路１５は、電流制御信号Ｓ１によってｐＭＯＳＴｒ１４がオンされるとき、第１及び第２入力信号ＩＮＡ，ＩＮＢの電位差を増幅して第２機能ブロック入力信号ＩＮ２を生成する。
【００６９】
レベルシフト回路１６は、レベルシフト用トランジスタとしてのｎＭＯＳＴｒ２６と、第２の電流源としてのｎＭＯＳＴｒ２７とから構成されている。
ｎＭＯＳＴｒ２６のドレインは第１電源Ｖ１に接続され、そのゲートには前記第２機能ブロック入力信号ＩＮ２が入力される。ｎＭＯＳＴｒ２６のソースはｎＭＯＳＴｒ２７のドレインに接続され、該ｎＭＯＳＴｒ２７のソースは第２電源Ｖ２に接続されている。そのｎＭＯＳＴｒ２７のゲートには、該ｎＭＯＳＴｒ２７をオンすることのできる閾値以上の電圧である第１電源Ｖ１が供給される。
【００７０】
このように構成されるレベルシフト回路１６は、前記第２機能ブロック入力信号ＩＮ２の電圧レベルを第３電源Ｖ３と第４電源Ｖ４（接地電源）の範囲に分布する電圧レベルにシフトして第３機能ブロック入力信号ＩＮ３を生成する。換言すれば、レベルシフト回路１６を構成するｎＭＯＳＴｒ２６，２７は、第２機能ブロック入力信号ＩＮ２の電圧レベルを第３電源Ｖ３に適応する電圧レベルにシフトすることのできる駆動能力に設計されている。
【００７１】
第２の差動増幅回路１７は、前記第１の差動増幅回路１５と同様に構成され、差動入力される前記第３機能ブロック入力信号ＩＮ３の電位差を増幅して内部回路に出力する。尚、本実施形態では、第２の差動増幅回路１７のプラス入力端子にレベルシフト回路１６の出力信号が入力され、マイナス入力端子にその出力信号の電圧振幅に対し中間電位となる定電圧信号が入力されるようになっている。
【００７２】
ここで、上記したように、第２の差動増幅回路１７には、第１電源Ｖ１よりも低電圧に設定される第３電源Ｖ３が供給される。このため、第２の差動増幅回路１７は、第１の差動増幅回路１５やレベルシフト回路１６に比べてそれらを構成するトランジスタのゲート酸化膜が薄く形成されている。
【００７３】
すなわち、第２の差動増幅回路１７を構成するトランジスタは、第３電源Ｖ３の電圧値に対応するゲート酸化膜厚で形成され、それらのゲート耐圧（素子耐圧）は第１の差動増幅回路１５やレベルシフト回路１６を構成するトランジスタのゲート耐圧に比べて低い。
【００７４】
上記のように構成された入力回路１０は、Ｌレベルの電流制御信号Ｓ１によって、前記第１機能ブロック１１（図１参照）のｐＭＯＳＴｒ１４がオンされるとき活性状態となる。尚、本実施形態の入力回路１０にて、活性状態における動作は、図２２に示す従来例の活性状態における動作と同様であるため、ここでは詳細な説明を省略する。
【００７５】
次に、入力回路１０が活性状態から待機状態に切り替えられる時の動作について説明する。
入力回路１０は、Ｈレベルの電流制御信号Ｓ１によって、前記ｐＭＯＳＴｒ１４がオフされるとき待機状態となる（すなわちｐＭＯＳＴｒ１４に流れる電流値が「０」となるように制御される）。
【００７６】
図３は、活性／待機状態の切り替え時を示す動作波形図である。
ここでは、例えば、第１電源Ｖ１が２．５Ｖ，第２電源Ｖ２が０．０Ｖ，第３電源Ｖ３が１．２Ｖ，第４電源Ｖ４が０．０Ｖ、第１機能ブロック入力信号ＩＮ１（外部入力信号）の電圧レベルが２．２Ｖ／１．８Ｖである場合を想定する。
【００７７】
今、時刻ｔ１で、電流制御信号Ｓ１がＬレベルからＨレベルに切り替わり、それを受けてｐＭＯＳＴｒ１４がオフされ、待機状態に移行する。
その際、第１の差動増幅回路１５の出力電圧レベル（ｐＭＯＳＴｒ２２とｎＭＯＳＴｒ２４の接続点の電圧）は、ｎＭＯＳＴｒ２４及び第１の電流源であるｎＭＯＳＴｒ２５を介して接地電位に放電される。よって、第２機能ブロック入力信号ＩＮ２の電圧レベルは、第２電源Ｖ２（０．０Ｖ）付近まで速やかに引き下げられる。
【００７８】
従って、レベルシフト回路１６のｎＭＯＳＴｒ２６は直ちにオフされ、同レベルシフト回路１６の出力電圧レベル（ｎＭＯＳＴｒ２６，２７の接続点の電圧）は、第２の電流源であるｎＭＯＳＴｒ２７を介して接地電位に放電される。よって、第３機能ブロック入力信号ＩＮ３の電圧レベルは、第２電源Ｖ２（０．０Ｖ）付近まで速やかに引き下げられる。
【００７９】
このため、待機状態への切り替え時に、第２の差動増幅回路１７にトランジスタのゲート耐圧を超える電圧が供給されることは確実に防止される。つまり、第２の差動増幅回路１７に、第３電源Ｖ３（１．２Ｖ）を超える高電圧の第１電源Ｖ１（２．５Ｖ）は印加されない。
【００８０】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）待機状態への切り替え時、第１の差動増幅回路１５の出力電圧レベルは第１の電流源であるｎＭＯＳＴｒ２５を介して接地電位に放電され、レベルシフト回路１６のｎＭＯＳＴｒ２６は直ちにオフされる。レベルシフト回路１６の出力電圧レベルは第２の電流源であるｎＭＯＳＴｒ２７を介して接地電位に放電される。よって、第３機能ブロック入力信号ＩＮ３の電圧レベルは第２電源Ｖ２（０．０Ｖ）付近まで速やかに引き下げられ、第２の差動増幅回路１７に素子耐圧を超える高電圧の第１電源Ｖ１が印加されることは防止される。従って、信頼性の高い入力回路１０を提供することができる。
【００８１】
（２）本実施形態では、第１の差動増幅回路１５のｎＭＯＳＴｒ２５（第１の電流源）のゲート、レベルシフト回路１６のｎＭＯＳＴｒ２６（第２の電流源）のゲートはそれぞれ第１電源Ｖ１と接続される。従って、待機状態において、各電流源は遮断されない（ｎＭＯＳＴｒ２５，２６はオフされない）。その結果、第１及び第２機能ブロック１１，１２の出力端子（第１の差動増幅回路１５及びレベルシフト回路１６の出力端子）がハイインピーダンス状態（フローティング状態ともいう）になることは回避される。
【００８２】
（３）本実施形態では、活性状態／待機状態、或いはその切り替え時の如何なる場合であっても、第２の差動増幅回路１７にゲート耐圧を超える高電圧が供給されることを確実に防止することができる。
【００８３】
（４）本実施形態では、待機状態への切り替え時に、第２の差動増幅回路１７に高電圧が印加されないようにするためのタイミング設計は当然ながら不要である。換言すれば、第１機能ブロック１１に設けられたｐＭＯＳＴｒ１４をオフすることによって、直ちに待機状態に切り替えることができる。従って、待機状態への切り替えを高速に行うことが可能となるとともに、その後、再び活性状態に復帰する際の切り替えも高速に行うことが可能となる。
【００８４】
（５）本実施形態では、第１機能ブロック１１に設けられたｐＭＯＳＴｒ１４をオフすることによって、待機状態には、第１及び第２機能ブロック１１，１２で消費される電流を削減することができる。従って、待機状態における入力回路１０の消費電流を削減し、低消費電力化を実現することができる。
【００８５】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図４に従って説明する。
図４は、第二実施形態の入力回路３０の構成を示す回路図である。
【００８６】
この入力回路３０は、上述した第一実施形態の入力回路１０の第１及び第２機能ブロック１１，１２（図１参照）の構成を変更したものである。尚、第一実施形態と同様な構成部分には同一符号を付して詳細な説明を省略する。
【００８７】
前記第１機能ブロック１１には、前記ｐＭＯＳＴｒ１４（第１の電流制御手段）と第１の差動増幅回路３１とが備えられている。第１の差動増幅回路３１は、第一実施形態に示す第１の差動増幅回路１５の第１の負荷回路の構成（図２参照）を、カレントミラー回路を形成するｐＭＯＳＴｒ２１，２２から、各ゲートが互いのドレインに接続されたｐＭＯＳＴｒ３２，３３に変更したものである。
【００８８】
そして、第１の差動増幅回路３１は、第１及び第２入力信号ＩＮＡ，ＩＮＢの電位差を増幅して、互いに相補な信号となるｐＭＯＳＴｒ３３とｎＭＯＳＴｒ２４の接続点の電圧、ｐＭＯＳＴｒ３２とｎＭＯＳＴｒ２３の接続点の電圧をそれぞれ出力する。
【００８９】
前記第２機能ブロック１２には、第２の電流制御手段としてのｐＭＯＳＴｒ３４ａ，３４ｂとレベルシフト回路３５とが備えられている。このレベルシフト回路３５は、第１の差動増幅回路３１の出力電圧（第２機能ブロック入力信号ＩＮ２）がゲートに供給されるｎＭＯＳＴｒ３６ａ，３６ｂ（レベルシフト用トランジスタ）と、第１電源Ｖ１がゲートに供給されるｎＭＯＳＴｒ３７ａ，３７ｂ（第２の電流源）とから構成されている。
【００９０】
詳述すると、前記ｎＭＯＳＴｒ３６ａのゲートには、第１の差動増幅回路３１の一方の出力であるｐＭＯＳＴｒ３３とｎＭＯＳＴｒ２４の接続点の電圧が入力される。また、前記ｎＭＯＳＴｒ３６ｂのゲートには、第１の差動増幅回路３１の他方の出力であるｐＭＯＳＴｒ３２とｎＭＯＳＴｒ２３の接続点の電圧が入力される。
【００９１】
このように構成された入力回路３０では、第２の差動増幅回路１７に差動入力される第３機能ブロック入力信号ＩＮ３が互いに相補な信号として与えられる。そして、入力回路３０は、電流制御信号Ｓ１によって各ｐＭＯＳＴｒ１４，３４ａ，３４ｂがオンされるとき活性状態となり、反対にオフされるとき待機状態となる。活性状態においては、前記と同様、レベルシフト回路３５は、第３電源Ｖ３に適応する電圧レベルにシフトして生成した第３機能ブロック入力信号ＩＮ３を第２の差動増幅回路１７に供給する。
【００９２】
また、活性状態から待機状態への切り替え時において、レベルシフト回路３５の出力電圧レベル（ｎＭＯＳＴｒ３６ａ，３７ａの接続点の電圧、ｎＭＯＳＴｒ３６ｂ，３７ｂの接続点の電圧）は、ｎＭＯＳＴｒ３７ａ，３７ｂを介して第２電源Ｖ２（接地電位；０．０Ｖ）に放電される。よって、前記と同様、待機状態への切り替え時において、第３機能ブロック入力信号ＩＮ３は第２電源Ｖ２（接地電位）付近まで速やかに引き下げられる（図３参照）。
【００９３】
従って、第一実施形態と同様な効果を奏する。加えて、本実施形態では、第２機能ブロック１２にｐＭＯＳＴｒ３４ａ，３４ｂ（第２の電流制御手段）を設けたことによって、待機状態では、同ブロック１２内の漏れ電流成分をさらに削減して更なる低消費電力化を図ることができる。
【００９４】
（第三実施形態）
以下、本発明を具体化した第三実施形態を図５に従って説明する。
図５は、第三実施形態の入力回路４０の構成を示す回路図である。
【００９５】
この入力回路４０は、上述した第一実施形態の入力回路１０の第１及び第２機能ブロック１１，１２（図１参照）の構成を変更したものである。尚、第一実施形態と同様な構成部分には同一符号を付して詳細な説明を省略する。
【００９６】
前記第１機能ブロック１１には、前記ｐＭＯＳＴｒ１４（第１の電流制御手段）と第１の差動増幅回路４１とが備えられている。第１の差動増幅回路４１は、第一実施形態に示す第１の差動増幅回路１５の第１の負荷回路の構成（図２参照）を、カレントミラー回路を形成するｐＭＯＳＴｒ２１，２２から、各ゲートに閾値以下の電圧である第２電源Ｖ２が供給されるｐＭＯＳＴｒ４２，４３に変更したものである。
【００９７】
前記第２機能ブロック１２には、レベルシフト回路４４が備えられている。レベルシフト回路４４は、前記ｎＭＯＳＴｒ２６，２７と、それらのトランジスタの間に接続される第２の負荷回路としてのｎＭＯＳＴｒ４５とから構成されている。ｎＭＯＳＴｒ４５は、ダイオード接続した構成である。
【００９８】
詳述すると、ｎＭＯＳＴｒ４５は、レベルシフト量を調整するトランジスタとして機能し、レベルシフト回路４４の出力電圧レベルを同ｎＭＯＳＴｒ４５の閾値電圧分降下させる。よって、本実施形態では、第３機能ブロック入力信号ＩＮ３の電圧レベルを第一及び第二実施形態に比べてより低レベル側（第２電源Ｖ２側）にシフトさせることができる。
【００９９】
ちなみに、上記のようにレベルシフト量を調整する他の方法として、ｎＭＯＳＴｒ２６（レベルシフト用トランジスタ）のオン抵抗を大きく設定する方法が考えられるが、この方法は、レベルシフト回路４４の動作速度を低下させることになり、高速化に適さない。
【０１００】
従って、本実施形態では、上記第一実施形態で奏する効果に加え、活性状態においては、動作速度を低下させることなく、第２の差動増幅回路１７（第３機能ブロック１３）に第３電源Ｖ３を超える高電圧が印加されることを確実に防止することができる。
【０１０１】
（第四実施形態）
以下、本発明を具体化した第四実施形態を図６に従って説明する。
図６は、第四実施形態の入力回路５０の構成を示す回路図である。
【０１０２】
この入力回路５０は、上述した各実施形態の構成を一部組み合わせて構成されている。尚、各実施形態とそれぞれ同様な構成部分には同一符号を付して詳細な説明を省略する。
【０１０３】
前記第１機能ブロック１１には、前記ｐＭＯＳＴｒ１４（第１の電流制御手段）と第１の差動増幅回路５１とが備えられている。
第１の差動増幅回路５１は、第１及び第２入力信号ＩＮＡ，ＩＮＢの電位差を増幅して、互いに相補な信号となるｐＭＯＳＴｒ２２とｎＭＯＳＴｒ２４の接続点の電圧、ｐＭＯＳＴｒ２１とｎＭＯＳＴｒ２３の接続点の電圧をそれぞれ出力する。
【０１０４】
前記第２機能ブロック１２には、前記ｐＭＯＳＴｒ３４ａ，３４ｂ（第２の電流制御手段）とレベルシフト回路５２とが備えられている。
レベルシフト回路５２は、第二実施形態に示すレベルシフト回路３５（図４参照）に、第三実施形態と同様なレベルシフト量を調整する第２の負荷回路としてのｎＭＯＳＴｒ４５ａ，４５ｂ（ダイオード接続したトランジスタ）を追加した構成である。
【０１０５】
そして、この入力回路５０では、第二実施形態と同様に、第２の差動増幅回路１７に差動入力される第３機能ブロック入力信号ＩＮ３が互いに相補な信号として与えられる。このように構成された入力回路５０では、上記各実施形態でそれぞれ奏する効果を得ることができる。
【０１０６】
（第五実施形態）
以下、本発明を具体化した第五実施形態を図７及び図８に従って説明する。
図７は、第五実施形態の入力回路６０の構成を示す回路図である。
【０１０７】
この入力回路６０は、上述した第一実施形態の入力回路１０の第１及び第２機能ブロック１１，１２（図１参照）の構成を変更したものである。尚、第一実施形態と同様な構成部分には同一符号を付して詳細な説明を省略する。
【０１０８】
前記第１機能ブロック１１には、前記ｐＭＯＳＴｒ１４（第１の電流制御手段）と第１の差動増幅回路６１と第３の電流制御手段としてのｎＭＯＳＴｒ６２ａ，６２ｂとが備えられている。
【０１０９】
第１の差動増幅回路６１は、第一実施形態に示す第１の差動増幅回路１５の第１の負荷回路の構成（図２参照）を、カレントミラー回路を形成するｐＭＯＳＴｒ２１，２２から、抵抗素子６３，６４に変更したものである。第１の差動増幅回路６１は、第１及び第２入力信号ＩＮＡ，ＩＮＢの電位差を増幅して互いに相補な信号をそれぞれ出力する。
【０１１０】
前記ｎＭＯＳＴｒ６２ａ，６２ｂ（第３の電流制御手段）のソースはそれぞれ第２電源Ｖ２に接続され、ゲートにはそれぞれ前記電流制御信号Ｓ１が入力される。
【０１１１】
そして、ｎＭＯＳＴｒ６２ａのドレインは前記第１の差動増幅回路６１の一方の出力端である抵抗素子６４とｎＭＯＳＴｒ２４の接続点と接続され、ｎＭＯＳＴｒ６２ｂのドレインは前記第１の差動増幅回路６１の他方の出力端である抵抗素子６３とｎＭＯＳＴｒ２３の接続点と接続されている。
【０１１２】
前記第２機能ブロック１２には、上記第二実施形態に示すレベルシフト回路３５（図４参照）が備えられている。すなわち、レベルシフト回路３５を構成するｎＭＯＳＴｒ３６ａ，３６ｂには、前記第１の差動増幅回路６１から出力される相補信号がそれぞれ入力される。
【０１１３】
図８は、上記のように構成された入力回路６０の活性／待機状態の切り替え時を示す動作波形図である。
ここでは、第１〜第４電源Ｖ１〜Ｖ４の電圧値及び第１機能ブロック入力信号ＩＮ１（外部入力信号）の電圧レベルを図３と同様とし、第１機能ブロック入力信号ＩＮ１の供給が待機状態に移行する際に停止される（信号電圧レベルがＬレベル（第２電源Ｖ２；０．０Ｖ）になる）場合を想定する。
【０１１４】
今、第１機能ブロック入力信号ＩＮ１がＬレベル（０．０Ｖ）になる。すなわち、第１及び第２入力信号ＩＮＡ，ＩＮＢがＬレベルになり、それを受ける第１の差動増幅回路６１のｎＭＯＳＴｒ２３，２４はそれぞれオフされる。
【０１１５】
次に、時刻ｔ１で電流制御信号Ｓ１がＬレベルからＨレベルに切り替わり、それを受けてｐＭＯＳＴｒ１４がオフされ、待機状態に移行する。また、この時、Ｈレベルの電流制御信号Ｓ１によって、ｎＭＯＳＴｒ６２ａ，６２ｂはオンされる。
【０１１６】
待機状態に移行すると、第１の差動増幅回路６１の出力電圧レベル（抵抗素子６４とｎＭＯＳＴｒ２４の接続点の電圧、抵抗素子６３とｎＭＯＳＴｒ２３の接続点の電圧）は、第３の電流制御手段であるｎＭＯＳＴｒ６２ａ，６２ｂを介して接地電位に放電される。よって、第２機能ブロック入力信号ＩＮ２の電圧レベルは第２電源Ｖ２（０．０Ｖ）付近まで速やかに引き下げられる。
【０１１７】
従って、ｎＭＯＳＴｒ３６ａ，３６ｂは直ちにオフされ、レベルシフト回路３５の出力電圧レベル（ｎＭＯＳＴｒ３６ａ，３７ａの接続点の電圧、ｎＭＯＳＴｒ３６ｂ，３７ｂの接続点の電圧）は、ｎＭＯＳＴｒ３７ａ，３７ｂを介して接地電位に放電される。よって、第３機能ブロック入力信号ＩＮ３の電圧レベルは第２電源Ｖ２（０．０Ｖ）付近まで速やかに引き下げられる。
【０１１８】
上記のように、本実施形態では、待機状態への切り替え時、第１機能ブロック入力信号ＩＮ１（外部入力信号）の供給が停止される場合において、ｎＭＯＳＴｒ２３，２４がオフされることにより第２機能ブロック入力信号ＩＮ２の電圧レベルが一時的に高電圧になることが防止される。
【０１１９】
従って、本実施形態の構成によれば、第１機能ブロック入力信号ＩＮ１の電圧レベルに依らず、待機状態への切り替え時に第３機能ブロック入力信号ＩＮ３の電圧レベルが一時的に高電圧になることが防止され、第２の差動増幅回路１７にゲート耐圧を超える電圧が印加されることが確実に防止される。
【０１２０】
尚、本実施形態では、第１の差動増幅回路６１に設けられるｎＭＯＳＴｒ２５のゲートに、第１電源Ｖ１に代えて電流制御信号Ｓ１の逆相信号を供給してもよい。すなわち、第１機能ブロック入力信号ＩＮ１（外部入力信号）の供給が停止される場合にあっては、待機状態への切り替え時にｐＭＯＳＴｒ１４（第１の電流制御手段）とともにｎＭＯＳＴｒ２５（第１の電流源）をオフさせるようにしてもよい。
【０１２１】
（第六実施形態）
以下、本発明を具体化した第六実施形態を図９及び図１０に従って説明する。
図９は、第六実施形態の入力回路７０の構成を示す回路図である。
【０１２２】
この入力回路７０は、上述した第一実施形態の入力回路１０の第１機能ブロック１１（図１参照）の構成を変更したものである。尚、第一各実施形態と同様な構成部分には同一符号を付して詳細な説明を省略する。
【０１２３】
前記第１機能ブロック１１には、前記ｐＭＯＳＴｒ１４（第１の電流制御手段）と第１の差動増幅回路７１とが備えられている。
本実施形態では、第１の差動増幅回路７１は、第１及び第２入力信号ＩＮＡ，ＩＮＢを受けるトランジスタがｐＭＯＳＴｒ７２，７３で構成され、カレントミラー回路を形成するトランジスタがｎＭＯＳＴｒ７４，７５で構成されている。そして、第１の差動増幅回路７１に備えられる第１の電流源が前記ｐＭＯＳＴｒ１４によって共有されている。ちなみに、このように構成される第１の差動増幅回路７１は、接地電位付近の入力信号レベルを増幅する場合に適している。
【０１２４】
図１０は、本実施形態の入力回路７０の活性／待機状態の切り替え時を示す動作波形図である。
ここでは、第１〜第４電源Ｖ１〜Ｖ４の電圧値を図３と同様とし、第１機能ブロック入力信号ＩＮ１（外部入力信号）の電圧レベルが１．３Ｖ／０．９Ｖである場合を想定する。
【０１２５】
同図に示すように、第一実施形態と同様、待機状態への切り替え時には、第２及び第３機能ブロック入力信号ＩＮ２，ＩＮ３の電圧レベルを第２電源Ｖ２（０．０Ｖ）付近まで速やかに引き下げることができる。
【０１２６】
従って、第一実施形態と同様の効果を奏する。加えて、本実施形態では、第１及び第２入力信号ＩＮＡ，ＩＮＢを受けるトランジスタをｐＭＯＳＴｒ７２，７３で構成することで、第１の差動増幅回路７１に備えられる第１の電流源をｐＭＯＳＴｒ１４（第１の電流制御手段）と共有することが可能である。
【０１２７】
（第七実施形態）
以下、本発明を具体化した第七実施形態を図１１〜１３に従って説明する。
図１１は、第七実施形態の入力回路８０を示す原理回路図である。
【０１２８】
尚、本実施形態は、供給電源が負電位の電源である場合について、上述した第一実施形態の入力回路１０（図１，図２参照）を導電型の異なるトランジスタによって構成したものである。
【０１２９】
入力回路８０には、第１〜第４電源Ｖ１１〜Ｖ１４が供給される。
ここでは、第２及び第４電源Ｖ１２，Ｖ１４が例えば接地電源に設定され、第１及び第３電源Ｖ１１，Ｖ１３が負電源に設定される場合を想定する。
【０１３０】
尚、第１電源Ｖ１１は外部電源に対応する電源、第３電源Ｖ１３は内部電源に対応する電源であって、第３電源Ｖ１３は第１電源Ｖ１１よりも低電位（この場合は絶対値）に設定される電源である（｜第１電源−第２電源｜＞｜第３電源−第４電源｜）。
【０１３１】
この入力回路８０は、第１〜第３機能ブロック８１〜８３からなる。第１及び第２機能ブロック８１，８２は、第１電源Ｖ１１と第２電源Ｖ１２の間に接続され、第３機能ブロック８３は、第３電源Ｖ１３と第４電源Ｖ１４の間に接続されている。
【０１３２】
第１機能ブロック８１には、ｎＭＯＳＴｒ８４（第１の電流制御手段）と第１の差動増幅回路８５とが備えられている。第１の差動増幅回路８５は、差動入力される第１機能ブロック入力信号ＩＮ１（外部入力信号）の電位差を増幅して第２機能ブロック入力信号ＩＮ２を生成する。
【０１３３】
第２機能ブロック８２には、レベルシフト回路８６が備えられている。レベルシフト回路８６は、前記第２機能ブロック入力信号ＩＮ２の電圧レベルを、内部電源に対応した第３電源Ｖ１３に適応する電圧レベルにシフトして第３機能ブロック入力信号ＩＮ３を生成する。
【０１３４】
第３機能ブロック８３には、第２の差動増幅回路８７が備えられている。第２の差動増幅回路８７は、差動入力される前記第３機能ブロック入力信号ＩＮ３の電位差を増幅して生成した信号を内部回路に供給する。
【０１３５】
図１２は、入力回路８０の具体的構成を示す回路図である。
第１の差動増幅回路８５は、カレントミラー回路（第１の負荷回路）を構成するｎＭＯＳＴｒ９１，９２と、各ｎＭＯＳＴｒ９１，９２にそれぞれ直列に接続されるｐＭＯＳＴｒ９３，９４と、ｐＭＯＳＴｒ９５（第１の電流源）とから構成されている。
【０１３６】
前記ｎＭＯＳＴｒ８４（第１の電流制御手段）のソースは第１電源Ｖ１１に接続され、そのドレインは前記ｎＭＯＳＴｒ９１，９２のソースに接続されている。ｎＭＯＳＴｒ８４のゲートには、該ｎＭＯＳＴｒ８４のオン／オフを制御する電流制御信号Ｓ１が供給される。
【０１３７】
ｎＭＯＳＴｒ９１，９２のゲートは、互いに接続されるとともに、ｎＭＯＳＴｒ９１のドレインと接続されている。また、ｎＭＯＳＴｒ９１，９２のドレインは、前記ｐＭＯＳＴｒ９３，９４のドレインとそれぞれ接続されている。
【０１３８】
ｐＭＯＳＴｒ９３，９４のソースは前記ｐＭＯＳＴｒ９５のドレインと接続され、該ｐＭＯＳＴｒ９５のソースは第２電源Ｖ１２に接続されている。そのｐＭＯＳＴｒ９５のゲートには、該ｐＭＯＳＴｒ９５をオンすることのできる閾値以下の電圧である第１電源Ｖ１１が供給される。
【０１３９】
そして、ｐＭＯＳＴｒ９３，９４のゲートには、第１及び第２入力信号ＩＮＡ，ＩＮＢが入力される。尚、第１及び第２入力信号ＩＮＡ，ＩＮＢは、本実施形態では互いに相補（逆相）な信号である。
【０１４０】
このように構成される第１の差動増幅回路８５は、電流制御信号Ｓ１によってｎＭＯＳＴｒ８４がオンされるとき、第１及び第２入力信号ＩＮＡ，ＩＮＢの電位差を増幅して第２機能ブロック入力信号ＩＮ２を生成する。
【０１４１】
レベルシフト回路８６は、ｐＭＯＳＴｒ９６（レベルシフト用トランジスタ）と、ｐＭＯＳＴｒ９７（第２の電流源）とから構成されている。
ｐＭＯＳＴｒ９６のドレインは第１電源Ｖ１１に接続され、そのゲートには前記第２機能ブロック入力信号ＩＮ２が入力される。ｐＭＯＳＴｒ９６のソースはｐＭＯＳＴｒ９７のドレインに接続され、該ｐＭＯＳＴｒ９７のソースは第２電源Ｖ１２に接続されている。そのｐＭＯＳＴｒ９７のゲートには、該ｐＭＯＳＴｒ９７をオンすることのできる閾値以下の電圧である第１電源Ｖ１１が供給される。
【０１４２】
このように構成されるレベルシフト回路８６は、前記第２機能ブロック入力信号ＩＮ２の電圧レベルを第３電源Ｖ１３と第４電源Ｖ１４（接地電源）の範囲に分布する電圧レベルにシフトして第３機能ブロック入力信号ＩＮ３を生成する。換言すれば、レベルシフト回路８６を構成するｐＭＯＳＴｒ９６，９７は、第２機能ブロック入力信号ＩＮ２の電圧レベルを第３電源Ｖ１３に適応する電圧レベルにシフトすることのできる駆動能力に設計されている。
【０１４３】
第２の差動増幅回路８７は、前記第１の差動増幅回路８５と同様に構成され、差動入力される前記第３機能ブロック入力信号ＩＮ３の電位差を増幅して内部回路に出力する。尚、本実施形態では、第２の差動増幅回路８７のプラス入力端子にレベルシフト回路８６の出力信号が入力され、マイナス入力端子にその出力信号の電圧振幅に対し中間電位となる定電圧信号が入力されるようになっている。
【０１４４】
ここで、上記したように、第２の差動増幅回路８７には、第１電源Ｖ１１よりも低電圧に設定される第３電源Ｖ１３が供給される。このため、第２の差動増幅回路８７は、第１の差動増幅回路８５やレベルシフト回路８６に比べてそれらを構成するトランジスタのゲート酸化膜が薄く形成されている。
【０１４５】
すなわち、第２の差動増幅回路８７を構成するトランジスタは、第３電源Ｖ１３の電圧値に対応するゲート酸化膜厚で形成され、それらのゲート耐圧（素子耐圧）は第１の差動増幅回路８５やレベルシフト回路８６を構成するトランジスタのゲート耐圧に比べて低い。
【０１４６】
上記のように構成された入力回路８０は、Ｈレベルの電流制御信号Ｓ１によって、前記第１機能ブロック８１（図１１参照）のｎＭＯＳＴｒ８４がオンされるとき活性状態となる。尚、本実施形態の入力回路８０にて、活性状態における動作は、従来例の活性状態における動作と同様であるため、ここでは詳細な説明を省略する。
【０１４７】
次に、入力回路８０が活性状態から待機状態に切り替えられる時の動作について説明する。
入力回路８０は、Ｌレベルの電流制御信号Ｓ１によって、前記ｎＭＯＳＴｒ８４がオフされるとき待機状態となる（すなわちｎＭＯＳＴｒ８４に流れる電流値が「０」となるように制御される）。
【０１４８】
図１３は、活性／待機状態の切り替え時を示す動作波形図である。
ここでは、例えば、第１電源Ｖ１１が−３．３Ｖ，第２電源Ｖ１２が０．０Ｖ，第３電源Ｖ１３が−１．２Ｖ，第４電源Ｖ１４が０．０Ｖ、第１機能ブロック入力信号ＩＮ１（外部入力信号）の電圧レベルが−２．４Ｖ／−２．０Ｖである場合を想定する。
【０１４９】
今、時刻ｔ１で、電流制御信号Ｓ１がＨレベルからＬレベルに切り替わり、それを受けてｎＭＯＳＴｒ８４がオフされ、待機状態に移行する。
その際、第１の差動増幅回路８５の出力電圧レベル（ｎＭＯＳＴｒ９２とｐＭＯＳＴｒ９４の接続点の電圧）は、第１の電流源であるｐＭＯＳＴｒ９５及びｐＭＯＳＴｒ９４を介して第２電源Ｖ１２に充電される。よって、第２機能ブロック入力信号ＩＮ２の電圧レベルは、第２電源Ｖ１２（０．０Ｖ）付近まで速やかに引き上げられる。
【０１５０】
従って、レベルシフト回路８６のｐＭＯＳＴｒ９６は直ちにオフされ、同レベルシフト回路８６の出力電圧レベル（ｐＭＯＳＴｒ９６，９７の接続点の電圧）は、第２の電流源であるｐＭＯＳＴｒ９７を介して第２電源Ｖ１２に充電される。よって、第３機能ブロック入力信号ＩＮ３の電圧レベルは、第２電源Ｖ１２（０．０Ｖ）付近まで速やかに引き上げられる。
【０１５１】
このため、待機状態への切り替え時に、第２の差動増幅回路８７にトランジスタのゲート耐圧を超える電圧が供給されることは確実に防止される。つまり、第２の差動増幅回路８７に、第３電源Ｖ１３（−１．２Ｖ）を超える高電圧（この場合は絶対値）の第１電源Ｖ１１（−３．３Ｖ）は印加されない。
【０１５２】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）待機状態への切り替え時、第１の差動増幅回路８５の出力電圧レベルは第１の電流源であるｐＭＯＳＴｒ９５を介して第２電源Ｖ１２（接地電位）に充電され、レベルシフト回路８６のｐＭＯＳＴｒ９６は直ちにオフされる。レベルシフト回路８６の出力電圧レベルは第２の電流源であるｐＭＯＳＴｒ９７を介して第２電源Ｖ１２（接地電位）に充電される。よって、第３機能ブロック入力信号ＩＮ３の電圧レベルは第２電源Ｖ１２付近まで速やかに引き上げられ、第２の差動増幅回路８７に素子耐圧を超える高電圧（この場合は絶対値）の第１電源Ｖ１１が印加されることは防止される。従って、信頼性の高い入力回路８０を提供することができる。
【０１５３】
（２）本実施形態では、第１の差動増幅回路８５のｐＭＯＳＴｒ９５（第１の電流源）のゲート、レベルシフト回路８６のｐＭＯＳＴｒ９６（第２の電流源）のゲートはそれぞれ第１電源Ｖ１１と接続される。従って、待機状態において、各電流源は遮断されない（ｐＭＯＳＴｒ９５，９６はオフされない）。その結果、第１及び第２機能ブロック８１，８２の出力端子（第１の差動増幅回路８５及びレベルシフト回路８６の出力端子）がハイインピーダンス状態（フローティング状態ともいう）になることは回避される。
【０１５４】
（３）本実施形態では、活性状態／待機状態、或いはその切り替え時の如何なる場合であっても、第２の差動増幅回路８７にゲート耐圧を超える高電圧（この場合は絶対値）が供給されることを確実に防止することができる。
【０１５５】
（４）本実施形態では、待機状態への切り替え時に、第２の差動増幅回路８７に高電圧（絶対値）が印加されないようにするためのタイミング設計は当然ながら不要である。換言すれば、第１機能ブロック８１に設けられたｎＭＯＳＴｒ８４をオフすることによって、直ちに待機状態に切り替えることができる。従って、待機状態への切り替えを高速に行うことが可能となるとともに、その後、再び活性状態に復帰する際の切り替えも高速に行うことが可能となる。
【０１５６】
（５）本実施形態では、第１機能ブロック８１に設けられたｎＭＯＳＴｒ８４をオフすることによって、待機状態には、第１及び第２機能ブロック８１，８２で消費される電流を削減することができる。従って、待機状態における入力回路８０の消費電流を削減し、低消費電力化を実現することができる。
【０１５７】
（第八実施形態）
以下、本発明を具体化した第八実施形態を図１４に従って説明する。
図１４は、第八実施形態の入力回路１００の構成を示す回路図である。
【０１５８】
尚、本実施形態は、供給電源が負電位の電源である場合について、上述した第二実施形態の入力回路３０（図４参照）を導電型の異なるトランジスタによって構成したものである。尚、第七実施形態と同様な構成部分には同一符号を付して詳細な説明を省略する。
【０１５９】
前記第１機能ブロック８１には、前記ｎＭＯＳＴｒ８４（第１の電流制御手段）と第１の差動増幅回路１０１とが備えられている。第１の差動増幅回路１０１は、第七実施形態に示す第１の差動増幅回路８５の第１の負荷回路の構成（図４参照）を、カレントミラー回路を形成するｎＭＯＳＴｒ９１，９２から、各ゲートが互いのドレインに接続されたｎＭＯＳＴｒ１０２，１０３に変更したものである。
【０１６０】
そして、第１の差動増幅回路１０１は、第１及び第２入力信号ＩＮＡ，ＩＮＢの電位差を増幅して、互いに相補な信号となるｎＭＯＳＴｒ１０３とｐＭＯＳＴｒ９４の接続点の電圧、ｎＭＯＳＴｒ１０２とｐＭＯＳＴｒ９３の接続点の電圧をそれぞれ出力する。
【０１６１】
前記第２機能ブロック８２には、第２の電流制御手段としてのｎＭＯＳＴｒ１０４ａ，１０４ｂとレベルシフト回路１０５とが備えられている。このレベルシフト回路１０５は、前記第１の差動増幅回路１０１の出力電圧（第２機能ブロック入力信号ＩＮ２）がゲートに供給されるｐＭＯＳＴｒ１０６ａ，１０６ｂ（レベルシフト用トランジスタ）と、第１電源Ｖ１１がゲートに供給されるｐＭＯＳＴｒ１０７ａ，１０７ｂ（第２の電流源）とから構成される。
【０１６２】
詳述すると、前記ｐＭＯＳＴｒ１０６ａのゲートには、第１の差動増幅回路１０１の一方の出力であるｎＭＯＳＴｒ１０３とｐＭＯＳＴｒ９４の接続点の電圧が入力される。また、前記ｐＭＯＳＴｒ１０６ｂのゲートには、第１の差動増幅回路１０１の他方の出力であるｎＭＯＳＴｒ１０２とｐＭＯＳＴｒ９３の接続点の電圧が入力される。
【０１６３】
このように構成された入力回路１００では、第２の差動増幅回路８７に差動入力される第３機能ブロック入力信号ＩＮ３が、互いに相補な信号として与えられる。
【０１６４】
そして、入力回路１００は、電流制御信号Ｓ１によって各ｎＭＯＳＴｒ８４，１０４ａ，１０４ｂがオンされるとき活性状態となり、反対にオフされるとき待機状態となる。活性状態においては、前記と同様、レベルシフト回路１０５は、第３電源Ｖ１３に適応する電圧レベルにシフトして生成した第３機能ブロック入力信号ＩＮ３を第２の差動増幅回路８７に供給する。
【０１６５】
また、活性状態から待機状態への切り替え時において、レベルシフト回路１０５の出力電圧レベル（ｐＭＯＳＴｒ１０６ａ，１０７ａの接続点の電圧、ｐＭＯＳＴｒ１０６ｂ，１０７ｂの接続点の電圧）は、ｐＭＯＳＴｒ１０７ａ，１０７ｂを介して第２電源Ｖ１２に充電される。よって、前記と同様、待機状態への切り替え時において、第３機能ブロック入力信号ＩＮ３は第２電源Ｖ１２（接地電位）付近まで速やかに引き上げられる（図１３参照）。
【０１６６】
従って、第七実施形態と同様な効果を奏する。加えて、本実施形態では、第２機能ブロック８２にｎＭＯＳＴｒ１０４ａ，１０４ｂ（第２の電流制御手段）を設けたことによって、待機状態では、同ブロック８２内の漏れ電流成分をさらに削減して更なる低消費電力化を図ることができる。
【０１６７】
（第九実施形態）
以下、本発明を具体化した第九実施形態を図１５に従って説明する。
図１５は、第九実施形態の入力回路１１０の構成を示す回路図である。
【０１６８】
尚、本実施形態は、供給電源が負電位の電源である場合について、上述した第三実施形態の入力回路４０（図５参照）を導電型の異なるトランジスタによって構成したものである。尚、第七実施形態と同様な構成部分には同一符号を付して詳細な説明を省略する。
【０１６９】
前記第１機能ブロック８１には、前記ｎＭＯＳＴｒ８４（第１の電流制御手段）と第１の差動増幅回路１１１とが備えられている。
第１の差動増幅回路１１１は、第七実施形態に示す第１の差動増幅回路８５の第１の負荷回路の構成（図１２参照）を、カレントミラー回路を形成するｎＭＯＳＴｒ９１，９２から、各ゲートに閾値以上の電圧である第２電源Ｖ１２が供給されるｎＭＯＳＴｒ１１２，１１３に変更したものである。
【０１７０】
前記第２機能ブロック８２には、レベルシフト回路１１４が備えられている。レベルシフト回路１１４は、前記ｐＭＯＳＴｒ９６，９７と、それらのトランジスタの間に接続される第２の負荷回路としてのｐＭＯＳＴｒ１１５とから構成されている。ｐＭＯＳＴｒ１１５は、ダイオード接続した構成である。
【０１７１】
詳述すると、ｐＭＯＳＴｒ１１５は、レベルシフト量を調整するトランジスタとして機能し、レベルシフト回路１１４の出力電圧レベルを同ｐＭＯＳＴｒ１１５の閾値電圧分降下させる。よって、本実施形態では、第３機能ブロック入力信号ＩＮ３の電圧レベルを第七及び第八実施形態に比べてより高レベル側（第２電源Ｖ１２側）にシフトさせることができる。
【０１７２】
ちなみに、上記のようにレベルシフト量を調整する他の方法として、ｐＭＯＳＴｒ９６（レベルシフト用トランジスタ）のオン抵抗を大きく設定する方法が考えられるが、この方法は、レベルシフト回路１１４の動作速度を低下させることになり、高速化に適さない。
【０１７３】
従って、本実施形態では、上記第七実施形態で奏する効果に加え、活性状態においては、動作速度を低下させることなく、第２の差動増幅回路８７（第３機能ブロック８３）に第３電源Ｖ１３を超える高電圧（この場合は絶対値）が印加されることを確実に防止することができる。
【０１７４】
（第十実施形態）
以下、本発明を具体化した第十実施形態を図１６に従って説明する。
図１６は、第十実施形態の入力回路１２０の構成を示す回路図である。
【０１７５】
尚、本実施形態は、供給電源が負電位の電源である場合について、上述した第四実施形態の入力回路５０（図６参照）を導電型の異なるトランジスタによって構成したものである。尚、上記第七〜第九実施形態と同様な構成部分には同一符号を付して詳細な説明を省略する。
【０１７６】
前記第１機能ブロック８１には、前記ｎＭＯＳＴｒ８４（第１の電流制御手段）と第１の差動増幅回路１２１とが備えられている。
第１の差動増幅回路１２１は、第１及び第２入力信号ＩＮＡ，ＩＮＢの電位差を増幅して、互いに相補な信号となるｎＭＯＳＴｒ９２とｐＭＯＳＴｒ９４の接続点の電圧、ｎＭＯＳＴｒ９１とｐＭＯＳＴｒ９３の接続点の電圧をそれぞれ出力する。
【０１７７】
前記第２機能ブロック８２には、前記ｎＭＯＳＴｒ１０４ａ，１０４ｂ（第２の電流制御手段）とレベルシフト回路１２２とが備えられている。レベルシフト回路１２２は、第八実施形態に示すレベルシフト回路１０５（図１４参照）に、第九実施形態と同様なレベルシフト量を調整する第２の負荷回路としてのｐＭＯＳＴｒ１１５ａ，１１５ｂ（ダイオード接続したトランジスタ）を追加した構成である。
【０１７８】
そして、この入力回路１２０では、第八実施形態と同様に、第２の差動増幅回路８７に差動入力される第３機能ブロック入力信号ＩＮ３が互いに相補な信号として与えられる。このように構成された入力回路１２０では、上記第七〜第九実施形態でそれぞれ奏する効果を得ることができる。
【０１７９】
（第十一実施形態）
以下、本発明を具体化した第十一実施形態を図１７及び図１８に従って説明する。
【０１８０】
図１７は、第十一実施形態の入力回路１３０の構成を示す回路図である。
尚、本実施形態は、供給電源が負電位の電源である場合について、上述した第五実施形態の入力回路６０（図７参照）を導電型の異なるトランジスタによって構成したものである。尚、上記第七〜第十実施形態と同様な構成部分には同一符号を付して詳細な説明を省略する。
【０１８１】
前記第１機能ブロック８１には、前記ｎＭＯＳＴｒ８４（第１の電流制御手段）と第１の差動増幅回路１３１と第３の電流制御手段としてのｐＭＯＳＴｒ１３２ａ，１３２ｂとが備えられている。
【０１８２】
第１の差動増幅回路１３１は、第七実施形態に示す第１の差動増幅回路８５の第１の負荷回路の構成（図１２参照）を、カレントミラー回路を形成するｎＭＯＳＴｒ９１，９２から、抵抗素子１３３，１３４に変更したものである。第１の差動増幅回路１３１は、第１及び第２入力信号ＩＮＡ，ＩＮＢの電位差を増幅して互いに相補な信号をそれぞれ出力する。
【０１８３】
前記ｐＭＯＳＴｒ１３２ａ，１３２ｂ（第３の電流制御手段）のソースはそれぞれ第２電源Ｖ１２（接地電位）に接続され、ゲートにはそれぞれ前記電流制御信号Ｓ１が入力される。
【０１８４】
そして、ｐＭＯＳＴｒ１３２ａのドレインは前記第１の差動増幅回路１３１の一方の出力端である抵抗素子１３４とｐＭＯＳＴｒ９４の接続点と接続され、ｐＭＯＳＴｒ１３２ｂのドレインは前記第１の差動増幅回路１３１の他方の出力端である抵抗素子１３３とｐＭＯＳＴｒ９３の接続点と接続されている。
【０１８５】
前記第２機能ブロック８２には、上記第八実施形態に示すレベルシフト回路１０５（図１４参照）が備えられている。すなわち、レベルシフト回路１０５を構成するｐＭＯＳＴｒ１０６ａ，１０６ｂには、前記第１の差動増幅回路１３１から出力される相補信号がそれぞれ入力される。
【０１８６】
図１８は、上記のように構成された入力回路１３０の活性／待機状態の切り替え時を示す動作波形図である。
ここでは、第１〜第４電源Ｖ１１〜Ｖ１４の電圧値及び第１機能ブロック入力信号ＩＮ１（外部入力信号）の電圧レベルを図１３と同様とし、第１機能ブロック入力信号ＩＮ１の供給が待機状態に移行する際に停止される（信号電圧レベルがＨレベル（第２電源Ｖ１２；０．０Ｖ）になる）場合を想定する。
【０１８７】
今、第１機能ブロック入力信号ＩＮ１がＨレベル（０．０Ｖ）になる。すなわち、第１及び第２入力信号ＩＮＡ，ＩＮＢがＨレベルになり、それを受ける第１の差動増幅回路１３１のｐＭＯＳＴｒ９３，９４はそれぞれオフされる。
【０１８８】
次に、時刻ｔ１で電流制御信号Ｓ１がＨレベルからＬレベルに切り替わり、それを受けてｎＭＯＳＴｒ８４がオフされ、待機状態に移行する。また、この時、Ｌレベルの電流制御信号Ｓ１によって、ｐＭＯＳＴｒ１３２ａ，１３２ｂはオンされる。
【０１８９】
待機状態に移行すると、第１の差動増幅回路１３１の出力電圧レベル（抵抗素子１３４とｐＭＯＳＴｒ９４の接続点の電圧、抵抗素子１３３とｐＭＯＳＴｒ９３の接続点の電圧）は、第３の電流制御手段であるｐＭＯＳＴｒ１３２ａ，１３２ｂを介して第２電源Ｖ１２に充電される。よって、第２機能ブロック入力信号ＩＮ２の電圧レベルは第２電源Ｖ１２（０．０Ｖ）付近まで速やかに引き上げられる。
【０１９０】
従って、ｐＭＯＳＴｒ１０６ａ，１０６ｂは直ちにオフされ、レベルシフト回路１０５の出力電圧レベル（ｐＭＯＳＴｒ１０６ａ，１０７ａの接続点の電圧、ｐＭＯＳＴｒ１０６ｂ，１０７ｂの接続点の電圧）は、ｐＭＯＳＴｒ１０７ａ，１０７ｂを介して第２電源Ｖ１２に充電される。よって、第３機能ブロック入力信号ＩＮ３の電圧レベルは第２電源Ｖ１２（０．０Ｖ）付近まで速やかに引き上げられる。
【０１９１】
上記のように、本実施形態では、待機状態への切り替え時、第１機能ブロック入力信号ＩＮ１（外部入力信号）の供給が停止される場合において、ｐＭＯＳＴｒ９３，９４がオフされることにより第２機能ブロック入力信号ＩＮ２の電圧レベルが一時的に高電圧（この場合は絶対値）になることが防止される。
【０１９２】
従って、本実施形態の構成によれば、第１機能ブロック入力信号ＩＮ１の電圧レベルに依らず、待機状態への切り替え時に第３機能ブロック入力信号ＩＮ３の電圧レベルが一時的に高電圧（絶対値）になることが防止され、第２の差動増幅回路８７にゲート耐圧を超える電圧が印加されることが確実に防止される。
【０１９３】
尚、本実施形態では、第１の差動増幅回路１３１に設けられるｐＭＯＳＴｒ９５のゲートに、第１電源Ｖ１１に代えて電流制御信号Ｓ１の逆相信号を供給してもよい。すなわち、第１機能ブロック入力信号ＩＮ１（外部入力信号）の供給が停止される場合にあっては、待機状態への切り替え時にｎＭＯＳＴｒ８４（第１の電流制御手段）とともにｐＭＯＳＴｒ９５（第１の電流源）をオフさせるようにしてもよい。
【０１９４】
（第十二実施形態）
以下、本発明を具体化した第十二実施形態を図１９及び図２０に従って説明する。
【０１９５】
図１９は、第十二実施形態の入力回路１４０の構成を示す回路図である。
尚、本実施形態は、供給電源が負電位の電源である場合について、上述した第六実施形態の入力回路７０（図９参照）を導電型の異なるトランジスタによって構成したものである。尚、上記第七実施形態と同様な構成部分には同一符号を付して詳細な説明を省略する。
【０１９６】
前記第１機能ブロック８１には、前記ｎＭＯＳＴｒ８４（第１の電流制御手段）と第１の差動増幅回路１４１とが備えられている。
本実施形態では、第１の差動増幅回路１４１は、第１及び第２入力信号ＩＮＡ，ＩＮＢを受けるトランジスタがｎＭＯＳＴｒ１４２，１４３で構成され、カレントミラー回路を形成するトランジスタがｐＭＯＳＴｒ１４４，１４５で構成されている。そして、第１の差動増幅回路１４１に備えられる第１の電流源が前記ｎＭＯＳＴｒ８４によって共有されている。ちなみに、このように構成される第１の差動増幅回路１４１は、接地電位付近の入力信号レベルを増幅する場合に適している。
【０１９７】
図２０は、本実施形態の入力回路１４０の活性／待機状態の切り替え時を示す動作波形図である。
ここでは、第１〜第４電源Ｖ１１〜Ｖ１４の電圧値を図１３と同様とし、第１機能ブロック入力信号ＩＮ１（外部入力信号）の電圧レベルが接地電位付近の−１．３Ｖ／−０．９Ｖである場合を想定する。
【０１９８】
同図に示すように、第七実施形態と同様、待機状態への切り替え時には、第２及び第３機能ブロック入力信号ＩＮ２，ＩＮ３の電圧レベルを第２電源Ｖ１２（０．０Ｖ）付近まで速やかに引き上げることができる。
【０１９９】
従って、第七実施形態と同様の効果を奏する。加えて、本実施形態では、第１及び第２入力信号ＩＮＡ，ＩＮＢを受けるトランジスタをｎＭＯＳＴｒ１４２，１４３で構成することで、第１の差動増幅回路１４１に備えられる第１の電流源をｎＭＯＳＴｒ８４（第１の電流制御手段）と共有することが可能である。
【０２００】
尚、上記各実施形態は、以下の態様で実施してもよい。
・各実施形態の構成のみならず、供給電源が正電源の場合にあっては、第一〜第六実施形態の構成を適宜組み合わせた構成としてもよい。また、供給電源が負電源の場合にあっては、第七〜第十二実施形態の構成を適宜組み合わせた構成としてもよい。
【０２０１】
上記各実施形態の特徴をまとめると以下のようになる。
（付記１） 第１電源と、絶対値で該第１電源より小さい値の第２電源の供給に基づいて、第１機能ブロック入力信号の電位差を増幅して第２機能ブロック入力信号を生成する第１の差動増幅回路を含む第１機能ブロックと、
前記第１電源と前記第２電源の供給に基づいて、前記第２機能ブロック入力信号の電圧レベルをシフトして第３機能ブロック入力信号を生成するレベルシフト回路を含む第２機能ブロックと、
第３電源と、絶対値で該第３電源より小さい値の第４電源の供給に基づいて、前記第３機能ブロック入力信号の電位差を増幅して出力する第２の差動増幅回路を含む第３機能ブロックとを備える入力回路であって、
前記第１電源と前記第１の差動増幅回路との間に直列に接続され、活性状態と待機状態とを切り替える第１の電流制御手段と、
前記待機状態への切り替え時に、前記第３機能ブロック入力信号の電圧レベルが前記第３電源と前記第４電源の間の電圧レベルとなるように、前記レベルシフト回路の出力端子の電圧を放電又は充電させる手段と
を備えることを特徴とする入力回路。
（付記２） 前記第１電源と前記第２電源の電位差の絶対値は、前記第３電源と前記第４電源の電位差の絶対値よりも大きいことを特徴とする付記１記載の入力回路。
（付記３） 前記第２電源及び前記第４電源はそれぞれ接地電源であり、前記待機状態への切り替え時に、前記レベルシフト回路の出力端子の電圧を前記第２電源に放電又は充電させることを特徴とする付記１又は２記載の入力回路。
（付記４） 前記待機状態への切り替え時に、前記第１の差動増幅回路の出力端子の電圧を前記第２電源に放電又は充電させる手段を備えていることを特徴とする付記３記載の入力回路。
（付記５） 前記第２の差動増幅回路を構成するトランジスタのゲート酸化膜は前記第１の差動増幅回路及び前記レベルシフト回路を構成するトランジスタのゲート酸化膜に比べて薄いことを特徴とする付記１乃至４の何れか一記載の入力回路。
（付記６） 前記第２の差動増幅回路を構成するトランジスタの素子耐圧は前記第１の差動増幅回路及び前記レベルシフト回路を構成するトランジスタの素子耐圧に比べて低いことを特徴とする付記１乃至４の何れか一記載の入力回路。
（付記７） 前記第１の電流制御手段は、
前記待機状態への切り替え時に、前記第１の差動増幅回路への前記第１電源の供給を遮断する電流制御信号がゲートに供給されるトランジスタで構成されることを特徴とする付記１乃至６の何れか一記載の入力回路。
（付記８） 前記第１の差動増幅回路は、
前記第１の電流制御手段と異なる導電型のトランジスタで構成され、ゲートに前記第１機能ブロック入力信号が差動入力される一対のトランジスタと、
前記一対のトランジスタと前記第１の電流制御手段との間に接続される第１の負荷回路と、
前記一対のトランジスタと同一導電型のトランジスタで構成され、前記一対のトランジスタと前記第２電源との間に接続される第１の電流源とを備え、
前記第１の電流源を構成するトランジスタのゲートには該トランジスタを常時オン状態にする電圧が供給されることを特徴とする付記１乃至７の何れか一記載の入力回路。
（付記９） 前記第１の差動増幅回路は、
前記第１の電流制御手段と同一導電型のトランジスタで構成され、ゲートに前記第１機能ブロック入力信号が差動入力される一対のトランジスタと、
前記一対のトランジスタと前記第２電源との間に接続される第１の負荷回路とを備えることを特徴とする付記１乃至７の何れか一記載の入力回路。
（付記１０） 前記第１の電流制御手段は、前記活性状態では前記第１の差動増幅回路の電流源として機能することを特徴とする付記９記載の入力回路。
（付記１１） 前記第１の負荷回路は、前記一対のトランジスタと異なる導電型の一対のトランジスタからなるカレントミラー回路であることを特徴とする付記８乃至１０の何れか一記載の入力回路。
（付記１２） 前記第１の負荷回路は、前記一対のトランジスタと異なる導電型の一対のトランジスタからなり、互いのゲートとドレインとが相互に接続されてなることを特徴とする付記８乃至１０の何れか一記載の入力回路。
（付記１３） 前記第１の負荷回路は、前記一対のトランジスタと異なる導電型の一対のトランジスタからなり、互いのゲートには前記第２電源が供給されることを特徴とする付記８乃至１０の何れか一記載の入力回路。
（付記１４） 前記第１の負荷回路は、前記一対のトランジスタにそれぞれ直列に接続される抵抗素子からなることを特徴とする付記８乃至１０の何れか一記載の入力回路。
（付記１５） 前記レベルシフト回路は、
ドレインが前記第１電源に接続され、ゲートに前記第２機能ブロック入力信号が入力されるレベルシフト用トランジスタと、
前記レベルシフト用トランジスタと同一導電型のトランジスタで構成され、前記レベルシフト用トランジスタと前記第２電源との間に接続される第２の電流源とを備え、
前記第２の電流源を構成するトランジスタのゲートには該トランジスタを常時オン状態にする電圧が供給されることを特徴とする付記１乃至１４の何れか一記載の入力回路。
（付記１６） 前記レベルシフト用トランジスタと前記第１電源との間には、前記待機状態への切り替え時に、前記レベルシフト回路への前記第１電源の供給を遮断する第２の電流制御手段が設けられることを特徴とする付記１５記載の入力回路。
（付記１７） 前記第２の電流制御手段は、
前記第１の電流制御手段と同一導電型のトランジスタで構成され、ゲートには前記電流制御信号が供給されることを特徴とする付記１６記載の入力回路。
（付記１８） 前記レベルシフト用トランジスタと前記第２の電流源との間には、レベルシフト量を調整する第２の負荷回路が設けられることを特徴とする付記１５乃至１７の何れか一記載の入力回路。
（付記１９） 前記第２の負荷回路は、ダイオード接続したトランジスタで構成されることを特徴とする付記１８記載の入力回路。
（付記２０） 前記第１の差動増幅回路と前記レベルシフト回路の接続点には、前記第１機能ブロック入力信号の供給が遮断されるときに、前記第１の差動増幅回路の出力端子の電圧を前記第２電源に充電又は放電させる第３の電流制御手段が接続されることを特徴とする付記１乃至１９の何れか一記載の入力回路。
（付記２１） 前記第３の電流制御手段は、
前記第１の電流制御手段と異なる導電型のトランジスタで構成され、ドレインが前記第１の差動増幅回路の出力端子及び前記レベルシフト用トランジスタのゲートと接続され、ソースが前記第２電源に接続され、ゲートには前記電流制御信号が供給されることを特徴とする付記２０記載の入力回路。
【０２０２】
【発明の効果】
以上詳述したように、本発明によれば、活性状態／待機状態或いはその切り替え時に素子耐圧を超える高電圧が印加されるのを防止し、且つ、活性状態／待機状態を高速に切り替え可能な入力回路を提供することができる。
【図面の簡単な説明】
【図１】第一実施形態の入力回路を示す原理回路図である。
【図２】第一実施形態の入力回路の構成を示す回路図である。
【図３】第一実施形態の活性／待機状態の切り替え時を示す動作波形図である。
【図４】第二実施形態の入力回路の構成を示す回路図である。
【図５】第三実施形態の入力回路の構成を示す回路図である。
【図６】第四実施形態の入力回路の構成を示す回路図である。
【図７】第五実施形態の入力回路の構成を示す回路図である。
【図８】第五実施形態の活性／待機状態の切り替え時を示す動作波形図である。
【図９】第六実施形態の入力回路の構成を示す回路図である。
【図１０】第六実施形態の活性／待機状態の切り替え時を示す動作波形図である。
【図１１】第七実施形態の入力回路を示す原理回路図である。
【図１２】第七実施形態の入力回路の構成を示す回路図である。
【図１３】第七実施形態の活性／待機状態の切り替え時を示す動作波形図である。
【図１４】第八実施形態の入力回路の構成を示す回路図である。
【図１５】第九実施形態の入力回路の構成を示す回路図である。
【図１６】第十実施形態の入力回路の構成を示す回路図である。
【図１７】第十一実施形態の入力回路の構成を示す回路図である。
【図１８】第十一実施形態の活性／待機状態の切り替え時を示す動作波形図である。
【図１９】第十二実施形態の入力回路の構成を示す回路図である。
【図２０】第十二実施形態の活性／待機状態の切り替え時を示す動作波形図である。
【図２１】第１の従来例の入力回路を示す回路図である。
【図２２】入力回路の活性状態を示す動作波形図である。
【図２３】第１の従来例の活性／待機状態の切り替え時を示す動作波形図である。
【図２４】第２の従来例の入力回路を示す回路図である。
【図２５】第２の従来例の活性／待機状態の切り替え時を示す動作波形図である。
【図２６】第３の従来例の入力回路を示す回路図である。
【図２７】第３の従来例の活性／待機状態の切り替え時を示す動作波形図である。
【符号の説明】
Ｓ１ 電流制御信号
Ｖ１，Ｖ１１ 第１電源
Ｖ２，Ｖ１２ 第２電源
Ｖ３，Ｖ１３ 第３電源
Ｖ４，Ｖ１４ 第４電源
ＩＮ１ 第１機能ブロック入力信号（外部入力信号）
ＩＮ２ 第２機能ブロック入力信号
ＩＮ３ 第３機能ブロック入力信号
１０，３０，４０，５０，６０，７０，８０，１００，１１０，１２０，１３０，１４０ 入力回路
１１，８１ 第１機能ブロック
１２，８２ 第２機能ブロック
１３，８３ 第３機能ブロック
１４，８４ 第１の電流制御手段
１５，３１，４１，５１，６１，７１，８５，１０１，１１０，１２１，１３１，１４１ 第１の差動増幅回路
１６，３５，４４，５２，８６，１０５，１１４，１２２ レベルシフト回路
１７，８７ 第２の差動増幅回路
【発明の属する技術分野】
本発明は、入力回路に関するものである。
一般に半導体集積回路装置の入力回路には、外部インターフェースに対応する外部電源と内部回路に対応する内部電源の２系統の電源電圧で動作し、外部から入力される信号電圧レベルを内部電源に適応した信号電圧レベルにシフトするレベルシフト機能が備えられている。このような入力回路では、近年の低消費電力化及び高速化の要求に応えるべく、待機状態には消費電流を削減するとともに、活性状態／待機状態の切り替えを高速に行うことが求められている。
【０００２】
【従来の技術】
従来、入力回路として、例えば以下に記述する構成がある。
図２１は、第１の従来例の入力回路を示す回路図である（特許文献１；図１１参照）。
【０００３】
この入力回路１５０は、第１〜第３機能ブロックからなり、第１機能ブロックは第１の差動増幅回路１５１、第２機能ブロックはレベルシフト回路１５２、第３機能ブロックは第２の差動増幅回路１５３によって構成されている。
【０００４】
第１の差動増幅回路１５１及びレベルシフト回路１５２は第１電源Ｖ１と第２電源Ｖ２の間に接続され、第２の差動増幅回路１５３は第３電源Ｖ３と第４電源Ｖ４の間に接続されている。
【０００５】
この場合、第２及び第４電源Ｖ２，Ｖ４は例えば接地電源、第１電源Ｖ１は外部電源に対応する電源、第３電源Ｖ３は内部電源に対応する電源に設定され、第３電源Ｖ３は第１電源Ｖ１よりも低電位の電源に設定されている。
【０００６】
第１の差動増幅回路１５１は、第１電源Ｖ１に並列に接続される抵抗１５４ａ，１５４ｂと、外部入力信号である第１及び第２入力信号ＩＮＡ，ＩＮＢがそれぞれゲートに入力されるｎＭＯＳＴｒ１５５，１５６と、定電流源１５７とから構成され、第１及び第２入力信号ＩＮＡ，ＩＮＢの電位差を増幅して出力する。
【０００７】
ここで、第１及び第２入力信号ＩＮＡ，ＩＮＢは、互いに相補な信号又は一方の信号の電圧振幅に対して他方の信号が中間電位（定電圧）となるように生成される差動信号である。
【０００８】
レベルシフト回路１５２は、ｎＭＯＳＴｒ１５８と定電流源１５９とから構成され、ｎＭＯＳＴｒ１５８のゲートに入力される第１の差動増幅回路１５１の出力電圧レベルを第３電源Ｖ３（内部電源）に適応した電圧レベルにシフトして出力する。
【０００９】
第２の差動増幅回路１５３には、レベルシフト回路１５２の出力信号が差動入力される。ここでは、例えばプラス入力端子にレベルシフト回路１５２の出力信号が入力され、その入力信号の電圧振幅に対して中間電位となる定電圧信号がマイナス入力端子に入力される。そして、第２の差動増幅回路１５３は、各入力信号の電位差を増幅して出力する。
【００１０】
図２２は、上記のように構成される入力回路１５０の活性状態を示す動作波形図である。
ここでは、例えば、第１電源Ｖ１が２．５Ｖ，第２電源Ｖ２が０．０Ｖ，第３電源Ｖ３が１．２Ｖ，第４電源Ｖ４が０．０Ｖ、第１の差動増幅回路１５１に入力される外部入力信号（図中、第１機能ブロック入力信号ＩＮ１）の電圧レベルを２．２Ｖ／１．８Ｖとしている。
【００１１】
第１の差動増幅回路１５１は、第１機能ブロック入力信号ＩＮ１の電位差（０．４Ｖ）を増幅して第２機能ブロック入力信号ＩＮ２を生成する。この第２機能ブロック入力信号ＩＮ２の電圧レベルは、第１の差動増幅回路１５１の構成や素子の能力、温度条件、プロセス条件等により変動するが、およそ０．５Ｖ〜２．５Ｖ程度に分布する。
【００１２】
レベルシフト回路１５２は、第２機能ブロック入力信号ＩＮ２の電圧レベルを第３電源Ｖ３に適応した０．０Ｖ〜１．２Ｖに分布する電圧レベルにシフトして第３機能ブロック入力信号ＩＮ３を生成する。
【００１３】
上記のように、入力回路１５０では、第１の差動増幅回路１５１と第２の差動増幅回路１５３との間にレベルシフト回路１５２を設けることで、第２の差動増幅回路１５３に第３電源Ｖ３（１．２Ｖ）以上の電圧が印加されないようにしている。
【００１４】
これは、一般に、第３電源Ｖ３（内部電源）で動作する第２の差動増幅回路１５３は、第１電源Ｖ１（外部電源）で動作する第１の差動増幅回路１５１及びレベルシフト回路１５２とトランジスタの構造が異なるためである。
【００１５】
例えば、第２の差動増幅回路１５３を構成するトランジスタは、第１の差動増幅回路１５１及びレベルシフト回路１５２を構成するトランジスタよりもゲート酸化膜厚が薄い。換言すれば、第２の差動増幅回路１５３の素子耐圧（具体的にはゲート耐圧）は、第１の差動増幅回路１５１及びレベルシフト回路１５２のそれよりも低く設計されている。
【００１６】
このため、第２の差動増幅回路１５３にトランジスタのゲート耐圧を超える高電圧（この場合、第１電源Ｖ１）が印加されると素子が損傷を受けて、入力回路１５０の誤動作の原因となる。これは、信頼性を低下させることになる。
【００１７】
特に近年は、製造プロセス技術の進化によって、内部回路を構成するトランジスタの微細化が進み、それに伴い内部電源（＝第３電源Ｖ３）の低電圧化が急速に進行してきている。一方、外部電源（＝第１電源Ｖ１）は、外部インターフェース等の外的要因に依存して低電圧化されるためにその進行は遅い。
【００１８】
その結果、第１電源Ｖ１と第３電源Ｖ３との電位差はますます大きくなってきており、入力回路１５０においては、第１の差動増幅回路１５１の出力電圧レベルを低電圧の第３電源Ｖ３に対応した第２の差動増幅回路１５３で受信できる適正な範囲の電圧レベルにまで確実にシフトさせる必要がある。
【００１９】
【特許文献１】
特開２０００−１８３７２３号公報
【００２０】
【発明が解決しようとする課題】
ところで、上記のような入力回路１５０では、活性状態のみならず、待機状態或いは活性／待機状態の切り替え時の如何なる場合においても、第２の差動増幅回路１５３（第３機能ブロック）にそのトランジスタのゲート耐圧を超える高電圧が印加されることがないよう配慮する必要がある。なお、待機状態は、例えば入力回路１５０の定電流源１５７，１５９を遮断して、入力回路１５０の消費電流を削減する機能である。
【００２１】
図２３は、第１の従来例（入力回路１５０）の活性／待機状態の切り替え時を示す動作波形図である。尚、第１〜第４電源Ｖ１〜Ｖ４及び第１機能ブロック入力信号ＩＮ１（外部入力信号）の電圧レベルは図２２と同様である。
【００２２】
今、時刻ｔ１で定電流源１５７，１５９が遮断（電流値「０」に制御）され、待機状態に移行すると、第２機能ブロック入力信号ＩＮ２の電圧レベル（第１の差動増幅回路１５１の出力電圧）は第１電源Ｖ１（２．５Ｖ）付近まで引き上げられる。
【００２３】
すると、レベルシフト回路１５２のｎＭＯＳＴｒ１５８がオンされ、第３機能ブロック入力信号ＩＮ３の電圧レベル（レベルシフト回路１５２の出力電圧）も同様に第１電源Ｖ１（２．５Ｖ）付近まで引き上げられる。
【００２４】
従って、第１の従来例の構成では、活性／待機状態の切り替え時に、第２の差動増幅回路１５３に第３電源Ｖ３（１．２Ｖ）を超える（すなわちゲート耐圧を超える）電圧が印加されてしまうという問題があった。
【００２５】
そこで、この問題を解決する手段として、例えば以下のような構成がある。
図２４は、第２の従来例の入力回路を示す回路図である。
この入力回路１６０は、第１の従来例（入力回路１５０）の第１の差動増幅回路１５１の構成を変更したものであり、その他は同様な構成である。
【００２６】
同図に示すように、第１の差動増幅回路１６１は、第１及び第２入力信号ＩＮＡ，ＩＮＢがそれぞれゲートに入力されるｐＭＯＳＴｒ１６２，１６３と、カレントミラー回路を構成するｎＭＯＳＴｒ１６４，１６５と、定電流源１６６とから構成されている。定電流源１６６は、その一端が第１電源Ｖ１に接続され、他端がｐＭＯＳＴｒ１６２，１６３のソースに接続されている。
【００２７】
第１の差動増幅回路１６１は、前記と同様、第１及び第２入力信号ＩＮＡ，ＩＮＢの電位差を増幅した信号を出力するようになっている。ちなみに、この第１の差動増幅回路１６１は、接地電位付近の入力信号レベルを増幅する場合に適している。
【００２８】
図２５は、第２の従来例（入力回路１６０）の活性／待機状態の切り替え時を示す動作波形図である。
ここでは、第１〜第４電源Ｖ１〜Ｖ４の電圧を図２３と同様とし、第１機能ブロック入力信号ＩＮ１（外部入力信号）の電圧レベルを１．７Ｖ／１．３Ｖとしている。
【００２９】
今、時刻ｔ１で定電流源１６６，１５９が遮断され、待機状態に移行すると、第２機能ブロック入力信号ＩＮ２の電圧レベル（第１の差動増幅回路１６１の出力電圧）は第２電源Ｖ２（接地電位０．０Ｖ）付近まで引き下げられ、それを受けてレベルシフト回路１５２のｎＭＯＳＴｒ１５８はオフに制御される。
【００３０】
しかしながら、このｎＭＯＳＴｒ１５８のゲート電位は、該ｎＭＯＳＴｒ１５８を直ちにオフする閾値以下とはならず、それがオフされる時間は、第１の差動増幅回路１６１の出力電圧レベル（ｐＭＯＳＴｒ１６３とｎＭＯＳＴｒ１６５の接続点の電圧）が接地電位に放電される時間に依存する。
【００３１】
このため、過渡状態において、定電流源１５９が遮断された後、ｎＭＯＳＴｒ１５８がオフする時間ΔＴの間で、第３機能ブロック入力信号ＩＮ３の電圧レベル（レベルシフト回路１５２の出力電圧）が一時的に第１電源Ｖ１（２．５Ｖ）付近にまで引き上げられる。
【００３２】
その結果、第２の差動増幅回路１５３には、第１の従来例と同様に、第３電源Ｖ３（１．２Ｖ）を超える（すなわちゲート耐圧を超える）電圧が印加されてしまう。
【００３３】
こうしたケースを回避する方法の一つとして、例えば第２機能ブロックの定電流源１５９が遮断される（電流値が「０」になる）時間を変更するタイミング設計が考えられる。この場合には、図２５においてｎＭＯＳＴｒ１５８がオフする時間ΔＴが０以下となるようにタイミング設計を実施し、定電流源１５９の電流値が「０」になる時間を意図的に遅延させることで、第２の差動増幅回路１５３にゲート耐圧を超える電圧が印加されるのを防止することができる。
【００３４】
しかしながら、このようなタイミング設計は、結果として活性状態から待機状態に移行する速度を低下させるだけでなく、その後、再び待機状態から活性状態に復帰する際の速度も低下させてしまう。このことは、高速動作を実現する上で好ましくない。従って、第２の従来例の構成では、第１の従来例が抱える問題を解決することができなかった。
【００３５】
ちなみに、こうした第１及び第２の従来例が抱える問題は、供給電源が負電位の電源である場合にも同様に生じており、以下にその一例について説明する。
図２６は、第３の従来例の入力回路を示す回路図である。
【００３６】
この入力回路１７０には、第１〜第４電源Ｖ１１〜Ｖ１４が供給される。
ここでは、例えば、第１及び第３電源Ｖ１１，Ｖ１３が負電位の電源、第２及び第４電源Ｖ１２，Ｖ１４が接地電源に設定されている。尚、第３電源Ｖ１３は第１電源Ｖ１１よりも低電位（この場合は絶対値が低電位）に設定される電源である（｜第１電源−第２電源｜＞｜第３電源−第４電源｜）。
【００３７】
同図に示すように、入力回路１７０には、前記と同様、第１の差動増幅回路１７１と、レベルシフト回路１７２と、第２の差動増幅回路１７３とが備えられている。
【００３８】
第１の差動増幅回路１７１は、第１の従来例と同様、抵抗素子１７４，１７５と、第１及び第２入力信号ＩＮＡ，ＩＮＢがそれぞれゲートに入力されるｎＭＯＳＴｒ１７６，１７７と、定電流源１７８（ｎＭＯＳＴｒ）とから構成されている。
【００３９】
各抵抗素子１７４，１７５の一端は第２電源Ｖ１２（接地電源）に接続され、他端はｎＭＯＳＴｒ１７６，１７７のドレインにそれぞれ接続されている。ｎＭＯＳＴｒ１７６，１７７のソースは、定電流源１７８を介して第１電源Ｖ１１（負電源）に接続されている。そして、定電流源１７８を構成するｎＭＯＳＴｒのゲートには、そのトランジスタのオン／オフを制御する電流制御信号Ｓ１が入力される。
【００４０】
レベルシフト回路１７２は、ｐＭＯＳＴｒ１７９と定電流源１８０（ｐＭＯＳＴｒ）とから構成されている。ｐＭＯＳＴｒ１７９のゲートには、第１の差動増幅回路１７１の出力電圧が入力され、定電流源１８０を構成するｐＭＯＳＴｒのゲートには、そのトランジスタのオン／オフを制御する電流制御信号バーＳ１（但し、各信号Ｓ１，バーＳ１は互いに相補な信号）が入力される。
【００４１】
図２７は、第３の従来例（入力回路１７０）の活性／待機状態の切り替え時を示す動作波形図である。
ここでは、例えば、第１電源Ｖ１１が−３．３Ｖ，第２電源Ｖ１２が０．０Ｖ，第３電源Ｖ１３が−１．２Ｖ，第４電源Ｖ１４が０．０Ｖ、外部入力信号（図中、第１機能ブロック入力信号ＩＮ１）の電圧レベルを−２．０Ｖ／−２．４Ｖとする。
【００４２】
今、時刻ｔ１で、Ｌレベルの電流制御信号Ｓ１（Ｈレベルの電流制御信号バーＳ１）によって定電流源１７８，１８０が遮断され、待機状態に移行すると、第２機能ブロック入力信号ＩＮ２の電圧レベル（第１の差動増幅回路１７１の出力電圧）は第２電源Ｖ１２（接地電位０．０Ｖ）付近まで引き上げられる。従って、レベルシフト回路１７２のｐＭＯＳＴｒ１７９はオフに制御される。
【００４３】
しかしながら、この場合も過渡状態において、定電流源１８０（ｐＭＯＳＴｒ）が遮断された後、ｐＭＯＳＴｒ１７９がオフする時間ΔＴの間で、第３機能ブロック入力信号ＩＮ３の電圧レベル（レベルシフト回路１７２の出力電圧）が一時的に第１電源Ｖ１１（−３．３Ｖ）付近にまで引き下げられる。
【００４４】
その結果、第２の差動増幅回路１７３には、第３電源Ｖ１３（−１．２Ｖ）を超える（すなわちゲート耐圧を超える）高電圧（この場合は絶対値）が印加されてしまう。
【００４５】
第２の従来例と同様、これを回避する手段として、図２７においてｐＭＯＳＴｒ１７９がオフする時間ΔＴが０以下となるようにタイミング設計を実施し、定電流源１８０を構成するｐＭＯＳＴｒがオフする時間を意図的に遅延させる方法がある。しかし、この方法では、上記で説明したように、高速化の要求に応えることができない。
【００４６】
本発明は、上記のような問題点を解決するためになされたものであって、その目的は、活性状態／待機状態或いはその切り替え時に素子耐圧を超える高電圧が印加されるのを防止し、且つ、活性状態／待機状態を高速に切り替え可能な入力回路を提供することにある。
【００４７】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明によれば、第１電源と絶対値で該第１電源より小さい値の第２電源の供給に基づいて、第１機能ブロック入力信号の電位差を増幅して第２機能ブロック入力信号を生成する第１の差動増幅回路を含む第１機能ブロックと、前記第１電源と前記第２電源の供給に基づいて、前記第２機能ブロック入力信号の電圧レベルをシフトして第３機能ブロック入力信号を生成するレベルシフト回路を含む第２機能ブロックと、第３電源と絶対値で該第３電源より小さい値の第４電源の供給に基づいて、前記第３機能ブロック入力信号の電位差を増幅して出力する第２の差動増幅回路を含む第３機能ブロックとを備える入力回路であって、前記第１電源と前記第１の差動増幅回路との間に直列に接続され、活性状態と待機状態とを切り替える第１の電流制御手段と、前記待機状態への切り替え時に前記第３機能ブロック入力信号の電圧レベルが前記第３電源と前記第４電源の間の電圧レベルとなるように、前記レベルシフト回路の出力端子の電圧を放電又は充電させる手段とを備えている。この構成によって、第３機能ブロック入力信号の電圧レベルは第３電源と第４電源の間の電圧レベルに速やかに引き上げられる又は引き下げられる。よって、第２の差動増幅回路に素子耐圧を超える高電圧（或いは絶対値が高電圧）が印加されることは防止され、信頼性を向上させることができる。
【００４８】
請求項２に記載の発明によれば、前記第１電源と前記第２電源の電位差の絶対値が前記第３電源と前記第４電源の電位差の絶対値よりも大きく設定される入力回路において、該入力回路に供給される電源が正電源あるいは負電源のいずれの場合であっても、第３機能ブロック入力信号の電圧レベルを第３電源と第４電源の間の電圧レベルに速やかに引き上げる又は引き下げることができる。
【００４９】
請求項３に記載の発明によれば、前記第２電源及び前記第４電源はそれぞれ接地電源であり、前記待機状態への切り替え時に、前記レベルシフト回路の出力端子の電圧は前記第２電源に放電又は充電される。
【００５０】
請求項４に記載の発明によれば、前記待機状態への切り替え時に、前記第１の差動増幅回路の出力端子の電圧は前記第２電源に放電又は充電される。よって、待機状態への切り替え時に、前記第２機能ブロック入力信号ＩＮ２の電圧レベルは前記第２電源付近に速やかに引き上げられる又は引き下げられる。
【００５１】
請求項５に記載の発明によれば、前記第１の電流制御手段は、前記待機状態への切り替え時に、前記第１の差動増幅回路への前記第１電源の供給を遮断する電流制御信号がゲートに供給されるトランジスタで構成されている。この構成によって、待機状態での第１の差動増幅回路の消費電流を削減できる。
【００５２】
請求項６に記載の発明によれば、前記第１の差動増幅回路は、前記第１の電流制御手段と異なる導電型のトランジスタで構成され、ゲートに前記第１機能ブロック入力信号が差動入力される一対のトランジスタと、前記一対のトランジスタと前記第１の電流制御手段との間に接続される第１の負荷回路と、前記一対のトランジスタと同一導電型のトランジスタで構成され、前記一対のトランジスタと前記第２電源との間に接続される第１の電流源とを備え、前記第１の電流源を構成するトランジスタのゲートには該トランジスタを常時オン状態にする電圧が供給される。従って、待機状態への切り替え時に、第１の差動増幅回路の出力端子の電圧は、第１の電流源を介して第２電源に放電又は充電される。
【００５３】
請求項７に記載の発明によれば、前記第１の差動増幅回路は、前記第１の電流制御手段と同一導電型のトランジスタで構成され、ゲートに前記第１機能ブロック入力信号が差動入力される一対のトランジスタと、前記一対のトランジスタと前記第２電源との間に接続される第１の負荷回路とを備える。この構成では、待機状態における第１の差動増幅回路の電流源が第１の電流制御手段によって共用される。
【００５４】
請求項８に記載の発明によれば、前記レベルシフト回路は、ドレインが前記第１電源に接続され、ゲートに前記第２機能ブロック入力信号が入力されるレベルシフト用トランジスタと、前記レベルシフト用トランジスタと同一導電型のトランジスタで構成され、前記レベルシフト用トランジスタと前記第２電源との間に接続される第２の電流源とを備え、前記第２の電流源を構成するトランジスタのゲートには該トランジスタを常時オン状態にする電圧が供給される。従って、待機状態への切り替え時に、レベルシフト回路の出力端子の電圧は、第２の電流源を介して第２電源に放電又は充電される。
【００５５】
請求項９に記載の発明によれば、前記レベルシフト用トランジスタと前記第２の電流源との間には、レベルシフト量を調整する第２の負荷回路が設けられる。この構成によって、レベルシフト回路から出力される第３機能ブロック入力信号の電圧レベルが第２の差動増幅回路の素子耐圧を超える高電圧（或いは絶対値が高電圧）となることは確実に防止される。
【００５６】
請求項１０に記載の発明によれば、前記第１の差動増幅回路と前記レベルシフト回路の接続点には、前記第１機能ブロック入力信号の供給が遮断されるときに、前記第１の差動増幅回路の出力端子の電圧を前記第２電源に充電又は放電させる第３の電流制御手段が接続される。この構成によって、第１機能ブロック入力信号の電圧レベルに依らずに、第１の差動増幅回路から出力される第２機能ブロック入力信号の電圧レベルを第２電源付近まで速やかに下降又は上昇させることができる。
【００５７】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図３に従って説明する。
【００５８】
図１は、本実施形態の入力回路の原理回路図である。
入力回路１０には、第１〜第４電源Ｖ１〜Ｖ４が供給される。
ここで、本実施形態では、第２及び第４電源Ｖ２，Ｖ４が例えば接地電源に設定され、第１及び第３電源Ｖ１，Ｖ３が正電位の電源に設定される場合を想定して説明する。尚、第１電源Ｖ１は外部電源に対応する電源、第３電源Ｖ３は内部電源に対応する電源であって、第３電源Ｖ３は第１電源Ｖ１よりも低電位に設定される電源である。
【００５９】
この入力回路１０は、第１〜第３機能ブロック１１〜１３からなる。第１及び第２機能ブロック１１，１２は、第１電源Ｖ１と第２電源Ｖ２の間に接続され、第３機能ブロック１３は、第３電源Ｖ３と第４電源Ｖ４の間に接続されている。
【００６０】
第１機能ブロック１１には、第１の電流制御手段としてのｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳＴｒ）１４と第１の差動増幅回路１５とが備えられている。第１の差動増幅回路１５は、差動入力される外部入力信号としての第１機能ブロック入力信号ＩＮ１の電位差を増幅して第２機能ブロック入力信号ＩＮ２を生成する。
【００６１】
第２機能ブロック１２には、レベルシフト回路１６が備えられている。レベルシフト回路１６は、前記第２機能ブロック入力信号ＩＮ２の電圧レベルを、内部電源に対応した第３電源Ｖ３に適応する電圧レベルにシフトして第３機能ブロック入力信号ＩＮ３を生成する。
【００６２】
第３機能ブロック１３には、第２の差動増幅回路１７が備えられている。第２の差動増幅回路１７は、差動入力される前記第３機能ブロック入力信号ＩＮ３の電位差を増幅して生成した信号を内部回路に供給する。
【００６３】
図２は、入力回路１０の具体的構成を示す回路図である。
第１の差動増幅回路１５は、第１の負荷回路としてのカレントミラー回路を構成するｐＭＯＳＴｒ２１，２２と、各ｐＭＯＳＴｒ２１，２２にそれぞれ直列に接続されるｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯＳＴｒ）２３，２４と、第１の電流源としてのｎＭＯＳＴｒ２５とから構成されている。
【００６４】
前記ｐＭＯＳＴｒ１４（第１の電流制御手段）のソースは第１電源Ｖ１に接続され、そのドレインは前記カレントミラー回路を構成するｐＭＯＳＴｒ２１，２２のソースに接続されている。ｐＭＯＳＴｒ１４のゲートには、該ｐＭＯＳＴｒ１４のオン／オフを制御する電流制御信号Ｓ１が供給される。
【００６５】
ｐＭＯＳＴｒ２１，２２のゲートは、互いに接続されるとともに、ｐＭＯＳＴｒ２１のドレインと接続されている。また、ｐＭＯＳＴｒ２１，２２のドレインは、前記ｎＭＯＳＴｒ２３，２４のドレインとそれぞれ接続されている。
【００６６】
ｎＭＯＳＴｒ２３，２４のソースは前記ｎＭＯＳＴｒ２５のドレインと接続され、該ｎＭＯＳＴｒ２５のソースは第２電源Ｖ２に接続されている。そのｎＭＯＳＴｒ２５のゲートには、該ｎＭＯＳＴｒ２５をオンすることのできる閾値以上の電圧である第１電源Ｖ１が供給される。
【００６７】
そして、ｎＭＯＳＴｒ２３，２４のゲートには、前記第１機能ブロック入力信号ＩＮ１（外部入力信号）として与えられる第１及び第２入力信号ＩＮＡ，ＩＮＢが入力される。尚、第１及び第２入力信号ＩＮＡ，ＩＮＢは、本実施形態では互いに相補（逆相）な信号である。
【００６８】
このように構成される第１の差動増幅回路１５は、電流制御信号Ｓ１によってｐＭＯＳＴｒ１４がオンされるとき、第１及び第２入力信号ＩＮＡ，ＩＮＢの電位差を増幅して第２機能ブロック入力信号ＩＮ２を生成する。
【００６９】
レベルシフト回路１６は、レベルシフト用トランジスタとしてのｎＭＯＳＴｒ２６と、第２の電流源としてのｎＭＯＳＴｒ２７とから構成されている。
ｎＭＯＳＴｒ２６のドレインは第１電源Ｖ１に接続され、そのゲートには前記第２機能ブロック入力信号ＩＮ２が入力される。ｎＭＯＳＴｒ２６のソースはｎＭＯＳＴｒ２７のドレインに接続され、該ｎＭＯＳＴｒ２７のソースは第２電源Ｖ２に接続されている。そのｎＭＯＳＴｒ２７のゲートには、該ｎＭＯＳＴｒ２７をオンすることのできる閾値以上の電圧である第１電源Ｖ１が供給される。
【００７０】
このように構成されるレベルシフト回路１６は、前記第２機能ブロック入力信号ＩＮ２の電圧レベルを第３電源Ｖ３と第４電源Ｖ４（接地電源）の範囲に分布する電圧レベルにシフトして第３機能ブロック入力信号ＩＮ３を生成する。換言すれば、レベルシフト回路１６を構成するｎＭＯＳＴｒ２６，２７は、第２機能ブロック入力信号ＩＮ２の電圧レベルを第３電源Ｖ３に適応する電圧レベルにシフトすることのできる駆動能力に設計されている。
【００７１】
第２の差動増幅回路１７は、前記第１の差動増幅回路１５と同様に構成され、差動入力される前記第３機能ブロック入力信号ＩＮ３の電位差を増幅して内部回路に出力する。尚、本実施形態では、第２の差動増幅回路１７のプラス入力端子にレベルシフト回路１６の出力信号が入力され、マイナス入力端子にその出力信号の電圧振幅に対し中間電位となる定電圧信号が入力されるようになっている。
【００７２】
ここで、上記したように、第２の差動増幅回路１７には、第１電源Ｖ１よりも低電圧に設定される第３電源Ｖ３が供給される。このため、第２の差動増幅回路１７は、第１の差動増幅回路１５やレベルシフト回路１６に比べてそれらを構成するトランジスタのゲート酸化膜が薄く形成されている。
【００７３】
すなわち、第２の差動増幅回路１７を構成するトランジスタは、第３電源Ｖ３の電圧値に対応するゲート酸化膜厚で形成され、それらのゲート耐圧（素子耐圧）は第１の差動増幅回路１５やレベルシフト回路１６を構成するトランジスタのゲート耐圧に比べて低い。
【００７４】
上記のように構成された入力回路１０は、Ｌレベルの電流制御信号Ｓ１によって、前記第１機能ブロック１１（図１参照）のｐＭＯＳＴｒ１４がオンされるとき活性状態となる。尚、本実施形態の入力回路１０にて、活性状態における動作は、図２２に示す従来例の活性状態における動作と同様であるため、ここでは詳細な説明を省略する。
【００７５】
次に、入力回路１０が活性状態から待機状態に切り替えられる時の動作について説明する。
入力回路１０は、Ｈレベルの電流制御信号Ｓ１によって、前記ｐＭＯＳＴｒ１４がオフされるとき待機状態となる（すなわちｐＭＯＳＴｒ１４に流れる電流値が「０」となるように制御される）。
【００７６】
図３は、活性／待機状態の切り替え時を示す動作波形図である。
ここでは、例えば、第１電源Ｖ１が２．５Ｖ，第２電源Ｖ２が０．０Ｖ，第３電源Ｖ３が１．２Ｖ，第４電源Ｖ４が０．０Ｖ、第１機能ブロック入力信号ＩＮ１（外部入力信号）の電圧レベルが２．２Ｖ／１．８Ｖである場合を想定する。
【００７７】
今、時刻ｔ１で、電流制御信号Ｓ１がＬレベルからＨレベルに切り替わり、それを受けてｐＭＯＳＴｒ１４がオフされ、待機状態に移行する。
その際、第１の差動増幅回路１５の出力電圧レベル（ｐＭＯＳＴｒ２２とｎＭＯＳＴｒ２４の接続点の電圧）は、ｎＭＯＳＴｒ２４及び第１の電流源であるｎＭＯＳＴｒ２５を介して接地電位に放電される。よって、第２機能ブロック入力信号ＩＮ２の電圧レベルは、第２電源Ｖ２（０．０Ｖ）付近まで速やかに引き下げられる。
【００７８】
従って、レベルシフト回路１６のｎＭＯＳＴｒ２６は直ちにオフされ、同レベルシフト回路１６の出力電圧レベル（ｎＭＯＳＴｒ２６，２７の接続点の電圧）は、第２の電流源であるｎＭＯＳＴｒ２７を介して接地電位に放電される。よって、第３機能ブロック入力信号ＩＮ３の電圧レベルは、第２電源Ｖ２（０．０Ｖ）付近まで速やかに引き下げられる。
【００７９】
このため、待機状態への切り替え時に、第２の差動増幅回路１７にトランジスタのゲート耐圧を超える電圧が供給されることは確実に防止される。つまり、第２の差動増幅回路１７に、第３電源Ｖ３（１．２Ｖ）を超える高電圧の第１電源Ｖ１（２．５Ｖ）は印加されない。
【００８０】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）待機状態への切り替え時、第１の差動増幅回路１５の出力電圧レベルは第１の電流源であるｎＭＯＳＴｒ２５を介して接地電位に放電され、レベルシフト回路１６のｎＭＯＳＴｒ２６は直ちにオフされる。レベルシフト回路１６の出力電圧レベルは第２の電流源であるｎＭＯＳＴｒ２７を介して接地電位に放電される。よって、第３機能ブロック入力信号ＩＮ３の電圧レベルは第２電源Ｖ２（０．０Ｖ）付近まで速やかに引き下げられ、第２の差動増幅回路１７に素子耐圧を超える高電圧の第１電源Ｖ１が印加されることは防止される。従って、信頼性の高い入力回路１０を提供することができる。
【００８１】
（２）本実施形態では、第１の差動増幅回路１５のｎＭＯＳＴｒ２５（第１の電流源）のゲート、レベルシフト回路１６のｎＭＯＳＴｒ２６（第２の電流源）のゲートはそれぞれ第１電源Ｖ１と接続される。従って、待機状態において、各電流源は遮断されない（ｎＭＯＳＴｒ２５，２６はオフされない）。その結果、第１及び第２機能ブロック１１，１２の出力端子（第１の差動増幅回路１５及びレベルシフト回路１６の出力端子）がハイインピーダンス状態（フローティング状態ともいう）になることは回避される。
【００８２】
（３）本実施形態では、活性状態／待機状態、或いはその切り替え時の如何なる場合であっても、第２の差動増幅回路１７にゲート耐圧を超える高電圧が供給されることを確実に防止することができる。
【００８３】
（４）本実施形態では、待機状態への切り替え時に、第２の差動増幅回路１７に高電圧が印加されないようにするためのタイミング設計は当然ながら不要である。換言すれば、第１機能ブロック１１に設けられたｐＭＯＳＴｒ１４をオフすることによって、直ちに待機状態に切り替えることができる。従って、待機状態への切り替えを高速に行うことが可能となるとともに、その後、再び活性状態に復帰する際の切り替えも高速に行うことが可能となる。
【００８４】
（５）本実施形態では、第１機能ブロック１１に設けられたｐＭＯＳＴｒ１４をオフすることによって、待機状態には、第１及び第２機能ブロック１１，１２で消費される電流を削減することができる。従って、待機状態における入力回路１０の消費電流を削減し、低消費電力化を実現することができる。
【００８５】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図４に従って説明する。
図４は、第二実施形態の入力回路３０の構成を示す回路図である。
【００８６】
この入力回路３０は、上述した第一実施形態の入力回路１０の第１及び第２機能ブロック１１，１２（図１参照）の構成を変更したものである。尚、第一実施形態と同様な構成部分には同一符号を付して詳細な説明を省略する。
【００８７】
前記第１機能ブロック１１には、前記ｐＭＯＳＴｒ１４（第１の電流制御手段）と第１の差動増幅回路３１とが備えられている。第１の差動増幅回路３１は、第一実施形態に示す第１の差動増幅回路１５の第１の負荷回路の構成（図２参照）を、カレントミラー回路を形成するｐＭＯＳＴｒ２１，２２から、各ゲートが互いのドレインに接続されたｐＭＯＳＴｒ３２，３３に変更したものである。
【００８８】
そして、第１の差動増幅回路３１は、第１及び第２入力信号ＩＮＡ，ＩＮＢの電位差を増幅して、互いに相補な信号となるｐＭＯＳＴｒ３３とｎＭＯＳＴｒ２４の接続点の電圧、ｐＭＯＳＴｒ３２とｎＭＯＳＴｒ２３の接続点の電圧をそれぞれ出力する。
【００８９】
前記第２機能ブロック１２には、第２の電流制御手段としてのｐＭＯＳＴｒ３４ａ，３４ｂとレベルシフト回路３５とが備えられている。このレベルシフト回路３５は、第１の差動増幅回路３１の出力電圧（第２機能ブロック入力信号ＩＮ２）がゲートに供給されるｎＭＯＳＴｒ３６ａ，３６ｂ（レベルシフト用トランジスタ）と、第１電源Ｖ１がゲートに供給されるｎＭＯＳＴｒ３７ａ，３７ｂ（第２の電流源）とから構成されている。
【００９０】
詳述すると、前記ｎＭＯＳＴｒ３６ａのゲートには、第１の差動増幅回路３１の一方の出力であるｐＭＯＳＴｒ３３とｎＭＯＳＴｒ２４の接続点の電圧が入力される。また、前記ｎＭＯＳＴｒ３６ｂのゲートには、第１の差動増幅回路３１の他方の出力であるｐＭＯＳＴｒ３２とｎＭＯＳＴｒ２３の接続点の電圧が入力される。
【００９１】
このように構成された入力回路３０では、第２の差動増幅回路１７に差動入力される第３機能ブロック入力信号ＩＮ３が互いに相補な信号として与えられる。そして、入力回路３０は、電流制御信号Ｓ１によって各ｐＭＯＳＴｒ１４，３４ａ，３４ｂがオンされるとき活性状態となり、反対にオフされるとき待機状態となる。活性状態においては、前記と同様、レベルシフト回路３５は、第３電源Ｖ３に適応する電圧レベルにシフトして生成した第３機能ブロック入力信号ＩＮ３を第２の差動増幅回路１７に供給する。
【００９２】
また、活性状態から待機状態への切り替え時において、レベルシフト回路３５の出力電圧レベル（ｎＭＯＳＴｒ３６ａ，３７ａの接続点の電圧、ｎＭＯＳＴｒ３６ｂ，３７ｂの接続点の電圧）は、ｎＭＯＳＴｒ３７ａ，３７ｂを介して第２電源Ｖ２（接地電位；０．０Ｖ）に放電される。よって、前記と同様、待機状態への切り替え時において、第３機能ブロック入力信号ＩＮ３は第２電源Ｖ２（接地電位）付近まで速やかに引き下げられる（図３参照）。
【００９３】
従って、第一実施形態と同様な効果を奏する。加えて、本実施形態では、第２機能ブロック１２にｐＭＯＳＴｒ３４ａ，３４ｂ（第２の電流制御手段）を設けたことによって、待機状態では、同ブロック１２内の漏れ電流成分をさらに削減して更なる低消費電力化を図ることができる。
【００９４】
（第三実施形態）
以下、本発明を具体化した第三実施形態を図５に従って説明する。
図５は、第三実施形態の入力回路４０の構成を示す回路図である。
【００９５】
この入力回路４０は、上述した第一実施形態の入力回路１０の第１及び第２機能ブロック１１，１２（図１参照）の構成を変更したものである。尚、第一実施形態と同様な構成部分には同一符号を付して詳細な説明を省略する。
【００９６】
前記第１機能ブロック１１には、前記ｐＭＯＳＴｒ１４（第１の電流制御手段）と第１の差動増幅回路４１とが備えられている。第１の差動増幅回路４１は、第一実施形態に示す第１の差動増幅回路１５の第１の負荷回路の構成（図２参照）を、カレントミラー回路を形成するｐＭＯＳＴｒ２１，２２から、各ゲートに閾値以下の電圧である第２電源Ｖ２が供給されるｐＭＯＳＴｒ４２，４３に変更したものである。
【００９７】
前記第２機能ブロック１２には、レベルシフト回路４４が備えられている。レベルシフト回路４４は、前記ｎＭＯＳＴｒ２６，２７と、それらのトランジスタの間に接続される第２の負荷回路としてのｎＭＯＳＴｒ４５とから構成されている。ｎＭＯＳＴｒ４５は、ダイオード接続した構成である。
【００９８】
詳述すると、ｎＭＯＳＴｒ４５は、レベルシフト量を調整するトランジスタとして機能し、レベルシフト回路４４の出力電圧レベルを同ｎＭＯＳＴｒ４５の閾値電圧分降下させる。よって、本実施形態では、第３機能ブロック入力信号ＩＮ３の電圧レベルを第一及び第二実施形態に比べてより低レベル側（第２電源Ｖ２側）にシフトさせることができる。
【００９９】
ちなみに、上記のようにレベルシフト量を調整する他の方法として、ｎＭＯＳＴｒ２６（レベルシフト用トランジスタ）のオン抵抗を大きく設定する方法が考えられるが、この方法は、レベルシフト回路４４の動作速度を低下させることになり、高速化に適さない。
【０１００】
従って、本実施形態では、上記第一実施形態で奏する効果に加え、活性状態においては、動作速度を低下させることなく、第２の差動増幅回路１７（第３機能ブロック１３）に第３電源Ｖ３を超える高電圧が印加されることを確実に防止することができる。
【０１０１】
（第四実施形態）
以下、本発明を具体化した第四実施形態を図６に従って説明する。
図６は、第四実施形態の入力回路５０の構成を示す回路図である。
【０１０２】
この入力回路５０は、上述した各実施形態の構成を一部組み合わせて構成されている。尚、各実施形態とそれぞれ同様な構成部分には同一符号を付して詳細な説明を省略する。
【０１０３】
前記第１機能ブロック１１には、前記ｐＭＯＳＴｒ１４（第１の電流制御手段）と第１の差動増幅回路５１とが備えられている。
第１の差動増幅回路５１は、第１及び第２入力信号ＩＮＡ，ＩＮＢの電位差を増幅して、互いに相補な信号となるｐＭＯＳＴｒ２２とｎＭＯＳＴｒ２４の接続点の電圧、ｐＭＯＳＴｒ２１とｎＭＯＳＴｒ２３の接続点の電圧をそれぞれ出力する。
【０１０４】
前記第２機能ブロック１２には、前記ｐＭＯＳＴｒ３４ａ，３４ｂ（第２の電流制御手段）とレベルシフト回路５２とが備えられている。
レベルシフト回路５２は、第二実施形態に示すレベルシフト回路３５（図４参照）に、第三実施形態と同様なレベルシフト量を調整する第２の負荷回路としてのｎＭＯＳＴｒ４５ａ，４５ｂ（ダイオード接続したトランジスタ）を追加した構成である。
【０１０５】
そして、この入力回路５０では、第二実施形態と同様に、第２の差動増幅回路１７に差動入力される第３機能ブロック入力信号ＩＮ３が互いに相補な信号として与えられる。このように構成された入力回路５０では、上記各実施形態でそれぞれ奏する効果を得ることができる。
【０１０６】
（第五実施形態）
以下、本発明を具体化した第五実施形態を図７及び図８に従って説明する。
図７は、第五実施形態の入力回路６０の構成を示す回路図である。
【０１０７】
この入力回路６０は、上述した第一実施形態の入力回路１０の第１及び第２機能ブロック１１，１２（図１参照）の構成を変更したものである。尚、第一実施形態と同様な構成部分には同一符号を付して詳細な説明を省略する。
【０１０８】
前記第１機能ブロック１１には、前記ｐＭＯＳＴｒ１４（第１の電流制御手段）と第１の差動増幅回路６１と第３の電流制御手段としてのｎＭＯＳＴｒ６２ａ，６２ｂとが備えられている。
【０１０９】
第１の差動増幅回路６１は、第一実施形態に示す第１の差動増幅回路１５の第１の負荷回路の構成（図２参照）を、カレントミラー回路を形成するｐＭＯＳＴｒ２１，２２から、抵抗素子６３，６４に変更したものである。第１の差動増幅回路６１は、第１及び第２入力信号ＩＮＡ，ＩＮＢの電位差を増幅して互いに相補な信号をそれぞれ出力する。
【０１１０】
前記ｎＭＯＳＴｒ６２ａ，６２ｂ（第３の電流制御手段）のソースはそれぞれ第２電源Ｖ２に接続され、ゲートにはそれぞれ前記電流制御信号Ｓ１が入力される。
【０１１１】
そして、ｎＭＯＳＴｒ６２ａのドレインは前記第１の差動増幅回路６１の一方の出力端である抵抗素子６４とｎＭＯＳＴｒ２４の接続点と接続され、ｎＭＯＳＴｒ６２ｂのドレインは前記第１の差動増幅回路６１の他方の出力端である抵抗素子６３とｎＭＯＳＴｒ２３の接続点と接続されている。
【０１１２】
前記第２機能ブロック１２には、上記第二実施形態に示すレベルシフト回路３５（図４参照）が備えられている。すなわち、レベルシフト回路３５を構成するｎＭＯＳＴｒ３６ａ，３６ｂには、前記第１の差動増幅回路６１から出力される相補信号がそれぞれ入力される。
【０１１３】
図８は、上記のように構成された入力回路６０の活性／待機状態の切り替え時を示す動作波形図である。
ここでは、第１〜第４電源Ｖ１〜Ｖ４の電圧値及び第１機能ブロック入力信号ＩＮ１（外部入力信号）の電圧レベルを図３と同様とし、第１機能ブロック入力信号ＩＮ１の供給が待機状態に移行する際に停止される（信号電圧レベルがＬレベル（第２電源Ｖ２；０．０Ｖ）になる）場合を想定する。
【０１１４】
今、第１機能ブロック入力信号ＩＮ１がＬレベル（０．０Ｖ）になる。すなわち、第１及び第２入力信号ＩＮＡ，ＩＮＢがＬレベルになり、それを受ける第１の差動増幅回路６１のｎＭＯＳＴｒ２３，２４はそれぞれオフされる。
【０１１５】
次に、時刻ｔ１で電流制御信号Ｓ１がＬレベルからＨレベルに切り替わり、それを受けてｐＭＯＳＴｒ１４がオフされ、待機状態に移行する。また、この時、Ｈレベルの電流制御信号Ｓ１によって、ｎＭＯＳＴｒ６２ａ，６２ｂはオンされる。
【０１１６】
待機状態に移行すると、第１の差動増幅回路６１の出力電圧レベル（抵抗素子６４とｎＭＯＳＴｒ２４の接続点の電圧、抵抗素子６３とｎＭＯＳＴｒ２３の接続点の電圧）は、第３の電流制御手段であるｎＭＯＳＴｒ６２ａ，６２ｂを介して接地電位に放電される。よって、第２機能ブロック入力信号ＩＮ２の電圧レベルは第２電源Ｖ２（０．０Ｖ）付近まで速やかに引き下げられる。
【０１１７】
従って、ｎＭＯＳＴｒ３６ａ，３６ｂは直ちにオフされ、レベルシフト回路３５の出力電圧レベル（ｎＭＯＳＴｒ３６ａ，３７ａの接続点の電圧、ｎＭＯＳＴｒ３６ｂ，３７ｂの接続点の電圧）は、ｎＭＯＳＴｒ３７ａ，３７ｂを介して接地電位に放電される。よって、第３機能ブロック入力信号ＩＮ３の電圧レベルは第２電源Ｖ２（０．０Ｖ）付近まで速やかに引き下げられる。
【０１１８】
上記のように、本実施形態では、待機状態への切り替え時、第１機能ブロック入力信号ＩＮ１（外部入力信号）の供給が停止される場合において、ｎＭＯＳＴｒ２３，２４がオフされることにより第２機能ブロック入力信号ＩＮ２の電圧レベルが一時的に高電圧になることが防止される。
【０１１９】
従って、本実施形態の構成によれば、第１機能ブロック入力信号ＩＮ１の電圧レベルに依らず、待機状態への切り替え時に第３機能ブロック入力信号ＩＮ３の電圧レベルが一時的に高電圧になることが防止され、第２の差動増幅回路１７にゲート耐圧を超える電圧が印加されることが確実に防止される。
【０１２０】
尚、本実施形態では、第１の差動増幅回路６１に設けられるｎＭＯＳＴｒ２５のゲートに、第１電源Ｖ１に代えて電流制御信号Ｓ１の逆相信号を供給してもよい。すなわち、第１機能ブロック入力信号ＩＮ１（外部入力信号）の供給が停止される場合にあっては、待機状態への切り替え時にｐＭＯＳＴｒ１４（第１の電流制御手段）とともにｎＭＯＳＴｒ２５（第１の電流源）をオフさせるようにしてもよい。
【０１２１】
（第六実施形態）
以下、本発明を具体化した第六実施形態を図９及び図１０に従って説明する。
図９は、第六実施形態の入力回路７０の構成を示す回路図である。
【０１２２】
この入力回路７０は、上述した第一実施形態の入力回路１０の第１機能ブロック１１（図１参照）の構成を変更したものである。尚、第一各実施形態と同様な構成部分には同一符号を付して詳細な説明を省略する。
【０１２３】
前記第１機能ブロック１１には、前記ｐＭＯＳＴｒ１４（第１の電流制御手段）と第１の差動増幅回路７１とが備えられている。
本実施形態では、第１の差動増幅回路７１は、第１及び第２入力信号ＩＮＡ，ＩＮＢを受けるトランジスタがｐＭＯＳＴｒ７２，７３で構成され、カレントミラー回路を形成するトランジスタがｎＭＯＳＴｒ７４，７５で構成されている。そして、第１の差動増幅回路７１に備えられる第１の電流源が前記ｐＭＯＳＴｒ１４によって共有されている。ちなみに、このように構成される第１の差動増幅回路７１は、接地電位付近の入力信号レベルを増幅する場合に適している。
【０１２４】
図１０は、本実施形態の入力回路７０の活性／待機状態の切り替え時を示す動作波形図である。
ここでは、第１〜第４電源Ｖ１〜Ｖ４の電圧値を図３と同様とし、第１機能ブロック入力信号ＩＮ１（外部入力信号）の電圧レベルが１．３Ｖ／０．９Ｖである場合を想定する。
【０１２５】
同図に示すように、第一実施形態と同様、待機状態への切り替え時には、第２及び第３機能ブロック入力信号ＩＮ２，ＩＮ３の電圧レベルを第２電源Ｖ２（０．０Ｖ）付近まで速やかに引き下げることができる。
【０１２６】
従って、第一実施形態と同様の効果を奏する。加えて、本実施形態では、第１及び第２入力信号ＩＮＡ，ＩＮＢを受けるトランジスタをｐＭＯＳＴｒ７２，７３で構成することで、第１の差動増幅回路７１に備えられる第１の電流源をｐＭＯＳＴｒ１４（第１の電流制御手段）と共有することが可能である。
【０１２７】
（第七実施形態）
以下、本発明を具体化した第七実施形態を図１１〜１３に従って説明する。
図１１は、第七実施形態の入力回路８０を示す原理回路図である。
【０１２８】
尚、本実施形態は、供給電源が負電位の電源である場合について、上述した第一実施形態の入力回路１０（図１，図２参照）を導電型の異なるトランジスタによって構成したものである。
【０１２９】
入力回路８０には、第１〜第４電源Ｖ１１〜Ｖ１４が供給される。
ここでは、第２及び第４電源Ｖ１２，Ｖ１４が例えば接地電源に設定され、第１及び第３電源Ｖ１１，Ｖ１３が負電源に設定される場合を想定する。
【０１３０】
尚、第１電源Ｖ１１は外部電源に対応する電源、第３電源Ｖ１３は内部電源に対応する電源であって、第３電源Ｖ１３は第１電源Ｖ１１よりも低電位（この場合は絶対値）に設定される電源である（｜第１電源−第２電源｜＞｜第３電源−第４電源｜）。
【０１３１】
この入力回路８０は、第１〜第３機能ブロック８１〜８３からなる。第１及び第２機能ブロック８１，８２は、第１電源Ｖ１１と第２電源Ｖ１２の間に接続され、第３機能ブロック８３は、第３電源Ｖ１３と第４電源Ｖ１４の間に接続されている。
【０１３２】
第１機能ブロック８１には、ｎＭＯＳＴｒ８４（第１の電流制御手段）と第１の差動増幅回路８５とが備えられている。第１の差動増幅回路８５は、差動入力される第１機能ブロック入力信号ＩＮ１（外部入力信号）の電位差を増幅して第２機能ブロック入力信号ＩＮ２を生成する。
【０１３３】
第２機能ブロック８２には、レベルシフト回路８６が備えられている。レベルシフト回路８６は、前記第２機能ブロック入力信号ＩＮ２の電圧レベルを、内部電源に対応した第３電源Ｖ１３に適応する電圧レベルにシフトして第３機能ブロック入力信号ＩＮ３を生成する。
【０１３４】
第３機能ブロック８３には、第２の差動増幅回路８７が備えられている。第２の差動増幅回路８７は、差動入力される前記第３機能ブロック入力信号ＩＮ３の電位差を増幅して生成した信号を内部回路に供給する。
【０１３５】
図１２は、入力回路８０の具体的構成を示す回路図である。
第１の差動増幅回路８５は、カレントミラー回路（第１の負荷回路）を構成するｎＭＯＳＴｒ９１，９２と、各ｎＭＯＳＴｒ９１，９２にそれぞれ直列に接続されるｐＭＯＳＴｒ９３，９４と、ｐＭＯＳＴｒ９５（第１の電流源）とから構成されている。
【０１３６】
前記ｎＭＯＳＴｒ８４（第１の電流制御手段）のソースは第１電源Ｖ１１に接続され、そのドレインは前記ｎＭＯＳＴｒ９１，９２のソースに接続されている。ｎＭＯＳＴｒ８４のゲートには、該ｎＭＯＳＴｒ８４のオン／オフを制御する電流制御信号Ｓ１が供給される。
【０１３７】
ｎＭＯＳＴｒ９１，９２のゲートは、互いに接続されるとともに、ｎＭＯＳＴｒ９１のドレインと接続されている。また、ｎＭＯＳＴｒ９１，９２のドレインは、前記ｐＭＯＳＴｒ９３，９４のドレインとそれぞれ接続されている。
【０１３８】
ｐＭＯＳＴｒ９３，９４のソースは前記ｐＭＯＳＴｒ９５のドレインと接続され、該ｐＭＯＳＴｒ９５のソースは第２電源Ｖ１２に接続されている。そのｐＭＯＳＴｒ９５のゲートには、該ｐＭＯＳＴｒ９５をオンすることのできる閾値以下の電圧である第１電源Ｖ１１が供給される。
【０１３９】
そして、ｐＭＯＳＴｒ９３，９４のゲートには、第１及び第２入力信号ＩＮＡ，ＩＮＢが入力される。尚、第１及び第２入力信号ＩＮＡ，ＩＮＢは、本実施形態では互いに相補（逆相）な信号である。
【０１４０】
このように構成される第１の差動増幅回路８５は、電流制御信号Ｓ１によってｎＭＯＳＴｒ８４がオンされるとき、第１及び第２入力信号ＩＮＡ，ＩＮＢの電位差を増幅して第２機能ブロック入力信号ＩＮ２を生成する。
【０１４１】
レベルシフト回路８６は、ｐＭＯＳＴｒ９６（レベルシフト用トランジスタ）と、ｐＭＯＳＴｒ９７（第２の電流源）とから構成されている。
ｐＭＯＳＴｒ９６のドレインは第１電源Ｖ１１に接続され、そのゲートには前記第２機能ブロック入力信号ＩＮ２が入力される。ｐＭＯＳＴｒ９６のソースはｐＭＯＳＴｒ９７のドレインに接続され、該ｐＭＯＳＴｒ９７のソースは第２電源Ｖ１２に接続されている。そのｐＭＯＳＴｒ９７のゲートには、該ｐＭＯＳＴｒ９７をオンすることのできる閾値以下の電圧である第１電源Ｖ１１が供給される。
【０１４２】
このように構成されるレベルシフト回路８６は、前記第２機能ブロック入力信号ＩＮ２の電圧レベルを第３電源Ｖ１３と第４電源Ｖ１４（接地電源）の範囲に分布する電圧レベルにシフトして第３機能ブロック入力信号ＩＮ３を生成する。換言すれば、レベルシフト回路８６を構成するｐＭＯＳＴｒ９６，９７は、第２機能ブロック入力信号ＩＮ２の電圧レベルを第３電源Ｖ１３に適応する電圧レベルにシフトすることのできる駆動能力に設計されている。
【０１４３】
第２の差動増幅回路８７は、前記第１の差動増幅回路８５と同様に構成され、差動入力される前記第３機能ブロック入力信号ＩＮ３の電位差を増幅して内部回路に出力する。尚、本実施形態では、第２の差動増幅回路８７のプラス入力端子にレベルシフト回路８６の出力信号が入力され、マイナス入力端子にその出力信号の電圧振幅に対し中間電位となる定電圧信号が入力されるようになっている。
【０１４４】
ここで、上記したように、第２の差動増幅回路８７には、第１電源Ｖ１１よりも低電圧に設定される第３電源Ｖ１３が供給される。このため、第２の差動増幅回路８７は、第１の差動増幅回路８５やレベルシフト回路８６に比べてそれらを構成するトランジスタのゲート酸化膜が薄く形成されている。
【０１４５】
すなわち、第２の差動増幅回路８７を構成するトランジスタは、第３電源Ｖ１３の電圧値に対応するゲート酸化膜厚で形成され、それらのゲート耐圧（素子耐圧）は第１の差動増幅回路８５やレベルシフト回路８６を構成するトランジスタのゲート耐圧に比べて低い。
【０１４６】
上記のように構成された入力回路８０は、Ｈレベルの電流制御信号Ｓ１によって、前記第１機能ブロック８１（図１１参照）のｎＭＯＳＴｒ８４がオンされるとき活性状態となる。尚、本実施形態の入力回路８０にて、活性状態における動作は、従来例の活性状態における動作と同様であるため、ここでは詳細な説明を省略する。
【０１４７】
次に、入力回路８０が活性状態から待機状態に切り替えられる時の動作について説明する。
入力回路８０は、Ｌレベルの電流制御信号Ｓ１によって、前記ｎＭＯＳＴｒ８４がオフされるとき待機状態となる（すなわちｎＭＯＳＴｒ８４に流れる電流値が「０」となるように制御される）。
【０１４８】
図１３は、活性／待機状態の切り替え時を示す動作波形図である。
ここでは、例えば、第１電源Ｖ１１が−３．３Ｖ，第２電源Ｖ１２が０．０Ｖ，第３電源Ｖ１３が−１．２Ｖ，第４電源Ｖ１４が０．０Ｖ、第１機能ブロック入力信号ＩＮ１（外部入力信号）の電圧レベルが−２．４Ｖ／−２．０Ｖである場合を想定する。
【０１４９】
今、時刻ｔ１で、電流制御信号Ｓ１がＨレベルからＬレベルに切り替わり、それを受けてｎＭＯＳＴｒ８４がオフされ、待機状態に移行する。
その際、第１の差動増幅回路８５の出力電圧レベル（ｎＭＯＳＴｒ９２とｐＭＯＳＴｒ９４の接続点の電圧）は、第１の電流源であるｐＭＯＳＴｒ９５及びｐＭＯＳＴｒ９４を介して第２電源Ｖ１２に充電される。よって、第２機能ブロック入力信号ＩＮ２の電圧レベルは、第２電源Ｖ１２（０．０Ｖ）付近まで速やかに引き上げられる。
【０１５０】
従って、レベルシフト回路８６のｐＭＯＳＴｒ９６は直ちにオフされ、同レベルシフト回路８６の出力電圧レベル（ｐＭＯＳＴｒ９６，９７の接続点の電圧）は、第２の電流源であるｐＭＯＳＴｒ９７を介して第２電源Ｖ１２に充電される。よって、第３機能ブロック入力信号ＩＮ３の電圧レベルは、第２電源Ｖ１２（０．０Ｖ）付近まで速やかに引き上げられる。
【０１５１】
このため、待機状態への切り替え時に、第２の差動増幅回路８７にトランジスタのゲート耐圧を超える電圧が供給されることは確実に防止される。つまり、第２の差動増幅回路８７に、第３電源Ｖ１３（−１．２Ｖ）を超える高電圧（この場合は絶対値）の第１電源Ｖ１１（−３．３Ｖ）は印加されない。
【０１５２】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）待機状態への切り替え時、第１の差動増幅回路８５の出力電圧レベルは第１の電流源であるｐＭＯＳＴｒ９５を介して第２電源Ｖ１２（接地電位）に充電され、レベルシフト回路８６のｐＭＯＳＴｒ９６は直ちにオフされる。レベルシフト回路８６の出力電圧レベルは第２の電流源であるｐＭＯＳＴｒ９７を介して第２電源Ｖ１２（接地電位）に充電される。よって、第３機能ブロック入力信号ＩＮ３の電圧レベルは第２電源Ｖ１２付近まで速やかに引き上げられ、第２の差動増幅回路８７に素子耐圧を超える高電圧（この場合は絶対値）の第１電源Ｖ１１が印加されることは防止される。従って、信頼性の高い入力回路８０を提供することができる。
【０１５３】
（２）本実施形態では、第１の差動増幅回路８５のｐＭＯＳＴｒ９５（第１の電流源）のゲート、レベルシフト回路８６のｐＭＯＳＴｒ９６（第２の電流源）のゲートはそれぞれ第１電源Ｖ１１と接続される。従って、待機状態において、各電流源は遮断されない（ｐＭＯＳＴｒ９５，９６はオフされない）。その結果、第１及び第２機能ブロック８１，８２の出力端子（第１の差動増幅回路８５及びレベルシフト回路８６の出力端子）がハイインピーダンス状態（フローティング状態ともいう）になることは回避される。
【０１５４】
（３）本実施形態では、活性状態／待機状態、或いはその切り替え時の如何なる場合であっても、第２の差動増幅回路８７にゲート耐圧を超える高電圧（この場合は絶対値）が供給されることを確実に防止することができる。
【０１５５】
（４）本実施形態では、待機状態への切り替え時に、第２の差動増幅回路８７に高電圧（絶対値）が印加されないようにするためのタイミング設計は当然ながら不要である。換言すれば、第１機能ブロック８１に設けられたｎＭＯＳＴｒ８４をオフすることによって、直ちに待機状態に切り替えることができる。従って、待機状態への切り替えを高速に行うことが可能となるとともに、その後、再び活性状態に復帰する際の切り替えも高速に行うことが可能となる。
【０１５６】
（５）本実施形態では、第１機能ブロック８１に設けられたｎＭＯＳＴｒ８４をオフすることによって、待機状態には、第１及び第２機能ブロック８１，８２で消費される電流を削減することができる。従って、待機状態における入力回路８０の消費電流を削減し、低消費電力化を実現することができる。
【０１５７】
（第八実施形態）
以下、本発明を具体化した第八実施形態を図１４に従って説明する。
図１４は、第八実施形態の入力回路１００の構成を示す回路図である。
【０１５８】
尚、本実施形態は、供給電源が負電位の電源である場合について、上述した第二実施形態の入力回路３０（図４参照）を導電型の異なるトランジスタによって構成したものである。尚、第七実施形態と同様な構成部分には同一符号を付して詳細な説明を省略する。
【０１５９】
前記第１機能ブロック８１には、前記ｎＭＯＳＴｒ８４（第１の電流制御手段）と第１の差動増幅回路１０１とが備えられている。第１の差動増幅回路１０１は、第七実施形態に示す第１の差動増幅回路８５の第１の負荷回路の構成（図４参照）を、カレントミラー回路を形成するｎＭＯＳＴｒ９１，９２から、各ゲートが互いのドレインに接続されたｎＭＯＳＴｒ１０２，１０３に変更したものである。
【０１６０】
そして、第１の差動増幅回路１０１は、第１及び第２入力信号ＩＮＡ，ＩＮＢの電位差を増幅して、互いに相補な信号となるｎＭＯＳＴｒ１０３とｐＭＯＳＴｒ９４の接続点の電圧、ｎＭＯＳＴｒ１０２とｐＭＯＳＴｒ９３の接続点の電圧をそれぞれ出力する。
【０１６１】
前記第２機能ブロック８２には、第２の電流制御手段としてのｎＭＯＳＴｒ１０４ａ，１０４ｂとレベルシフト回路１０５とが備えられている。このレベルシフト回路１０５は、前記第１の差動増幅回路１０１の出力電圧（第２機能ブロック入力信号ＩＮ２）がゲートに供給されるｐＭＯＳＴｒ１０６ａ，１０６ｂ（レベルシフト用トランジスタ）と、第１電源Ｖ１１がゲートに供給されるｐＭＯＳＴｒ１０７ａ，１０７ｂ（第２の電流源）とから構成される。
【０１６２】
詳述すると、前記ｐＭＯＳＴｒ１０６ａのゲートには、第１の差動増幅回路１０１の一方の出力であるｎＭＯＳＴｒ１０３とｐＭＯＳＴｒ９４の接続点の電圧が入力される。また、前記ｐＭＯＳＴｒ１０６ｂのゲートには、第１の差動増幅回路１０１の他方の出力であるｎＭＯＳＴｒ１０２とｐＭＯＳＴｒ９３の接続点の電圧が入力される。
【０１６３】
このように構成された入力回路１００では、第２の差動増幅回路８７に差動入力される第３機能ブロック入力信号ＩＮ３が、互いに相補な信号として与えられる。
【０１６４】
そして、入力回路１００は、電流制御信号Ｓ１によって各ｎＭＯＳＴｒ８４，１０４ａ，１０４ｂがオンされるとき活性状態となり、反対にオフされるとき待機状態となる。活性状態においては、前記と同様、レベルシフト回路１０５は、第３電源Ｖ１３に適応する電圧レベルにシフトして生成した第３機能ブロック入力信号ＩＮ３を第２の差動増幅回路８７に供給する。
【０１６５】
また、活性状態から待機状態への切り替え時において、レベルシフト回路１０５の出力電圧レベル（ｐＭＯＳＴｒ１０６ａ，１０７ａの接続点の電圧、ｐＭＯＳＴｒ１０６ｂ，１０７ｂの接続点の電圧）は、ｐＭＯＳＴｒ１０７ａ，１０７ｂを介して第２電源Ｖ１２に充電される。よって、前記と同様、待機状態への切り替え時において、第３機能ブロック入力信号ＩＮ３は第２電源Ｖ１２（接地電位）付近まで速やかに引き上げられる（図１３参照）。
【０１６６】
従って、第七実施形態と同様な効果を奏する。加えて、本実施形態では、第２機能ブロック８２にｎＭＯＳＴｒ１０４ａ，１０４ｂ（第２の電流制御手段）を設けたことによって、待機状態では、同ブロック８２内の漏れ電流成分をさらに削減して更なる低消費電力化を図ることができる。
【０１６７】
（第九実施形態）
以下、本発明を具体化した第九実施形態を図１５に従って説明する。
図１５は、第九実施形態の入力回路１１０の構成を示す回路図である。
【０１６８】
尚、本実施形態は、供給電源が負電位の電源である場合について、上述した第三実施形態の入力回路４０（図５参照）を導電型の異なるトランジスタによって構成したものである。尚、第七実施形態と同様な構成部分には同一符号を付して詳細な説明を省略する。
【０１６９】
前記第１機能ブロック８１には、前記ｎＭＯＳＴｒ８４（第１の電流制御手段）と第１の差動増幅回路１１１とが備えられている。
第１の差動増幅回路１１１は、第七実施形態に示す第１の差動増幅回路８５の第１の負荷回路の構成（図１２参照）を、カレントミラー回路を形成するｎＭＯＳＴｒ９１，９２から、各ゲートに閾値以上の電圧である第２電源Ｖ１２が供給されるｎＭＯＳＴｒ１１２，１１３に変更したものである。
【０１７０】
前記第２機能ブロック８２には、レベルシフト回路１１４が備えられている。レベルシフト回路１１４は、前記ｐＭＯＳＴｒ９６，９７と、それらのトランジスタの間に接続される第２の負荷回路としてのｐＭＯＳＴｒ１１５とから構成されている。ｐＭＯＳＴｒ１１５は、ダイオード接続した構成である。
【０１７１】
詳述すると、ｐＭＯＳＴｒ１１５は、レベルシフト量を調整するトランジスタとして機能し、レベルシフト回路１１４の出力電圧レベルを同ｐＭＯＳＴｒ１１５の閾値電圧分降下させる。よって、本実施形態では、第３機能ブロック入力信号ＩＮ３の電圧レベルを第七及び第八実施形態に比べてより高レベル側（第２電源Ｖ１２側）にシフトさせることができる。
【０１７２】
ちなみに、上記のようにレベルシフト量を調整する他の方法として、ｐＭＯＳＴｒ９６（レベルシフト用トランジスタ）のオン抵抗を大きく設定する方法が考えられるが、この方法は、レベルシフト回路１１４の動作速度を低下させることになり、高速化に適さない。
【０１７３】
従って、本実施形態では、上記第七実施形態で奏する効果に加え、活性状態においては、動作速度を低下させることなく、第２の差動増幅回路８７（第３機能ブロック８３）に第３電源Ｖ１３を超える高電圧（この場合は絶対値）が印加されることを確実に防止することができる。
【０１７４】
（第十実施形態）
以下、本発明を具体化した第十実施形態を図１６に従って説明する。
図１６は、第十実施形態の入力回路１２０の構成を示す回路図である。
【０１７５】
尚、本実施形態は、供給電源が負電位の電源である場合について、上述した第四実施形態の入力回路５０（図６参照）を導電型の異なるトランジスタによって構成したものである。尚、上記第七〜第九実施形態と同様な構成部分には同一符号を付して詳細な説明を省略する。
【０１７６】
前記第１機能ブロック８１には、前記ｎＭＯＳＴｒ８４（第１の電流制御手段）と第１の差動増幅回路１２１とが備えられている。
第１の差動増幅回路１２１は、第１及び第２入力信号ＩＮＡ，ＩＮＢの電位差を増幅して、互いに相補な信号となるｎＭＯＳＴｒ９２とｐＭＯＳＴｒ９４の接続点の電圧、ｎＭＯＳＴｒ９１とｐＭＯＳＴｒ９３の接続点の電圧をそれぞれ出力する。
【０１７７】
前記第２機能ブロック８２には、前記ｎＭＯＳＴｒ１０４ａ，１０４ｂ（第２の電流制御手段）とレベルシフト回路１２２とが備えられている。レベルシフト回路１２２は、第八実施形態に示すレベルシフト回路１０５（図１４参照）に、第九実施形態と同様なレベルシフト量を調整する第２の負荷回路としてのｐＭＯＳＴｒ１１５ａ，１１５ｂ（ダイオード接続したトランジスタ）を追加した構成である。
【０１７８】
そして、この入力回路１２０では、第八実施形態と同様に、第２の差動増幅回路８７に差動入力される第３機能ブロック入力信号ＩＮ３が互いに相補な信号として与えられる。このように構成された入力回路１２０では、上記第七〜第九実施形態でそれぞれ奏する効果を得ることができる。
【０１７９】
（第十一実施形態）
以下、本発明を具体化した第十一実施形態を図１７及び図１８に従って説明する。
【０１８０】
図１７は、第十一実施形態の入力回路１３０の構成を示す回路図である。
尚、本実施形態は、供給電源が負電位の電源である場合について、上述した第五実施形態の入力回路６０（図７参照）を導電型の異なるトランジスタによって構成したものである。尚、上記第七〜第十実施形態と同様な構成部分には同一符号を付して詳細な説明を省略する。
【０１８１】
前記第１機能ブロック８１には、前記ｎＭＯＳＴｒ８４（第１の電流制御手段）と第１の差動増幅回路１３１と第３の電流制御手段としてのｐＭＯＳＴｒ１３２ａ，１３２ｂとが備えられている。
【０１８２】
第１の差動増幅回路１３１は、第七実施形態に示す第１の差動増幅回路８５の第１の負荷回路の構成（図１２参照）を、カレントミラー回路を形成するｎＭＯＳＴｒ９１，９２から、抵抗素子１３３，１３４に変更したものである。第１の差動増幅回路１３１は、第１及び第２入力信号ＩＮＡ，ＩＮＢの電位差を増幅して互いに相補な信号をそれぞれ出力する。
【０１８３】
前記ｐＭＯＳＴｒ１３２ａ，１３２ｂ（第３の電流制御手段）のソースはそれぞれ第２電源Ｖ１２（接地電位）に接続され、ゲートにはそれぞれ前記電流制御信号Ｓ１が入力される。
【０１８４】
そして、ｐＭＯＳＴｒ１３２ａのドレインは前記第１の差動増幅回路１３１の一方の出力端である抵抗素子１３４とｐＭＯＳＴｒ９４の接続点と接続され、ｐＭＯＳＴｒ１３２ｂのドレインは前記第１の差動増幅回路１３１の他方の出力端である抵抗素子１３３とｐＭＯＳＴｒ９３の接続点と接続されている。
【０１８５】
前記第２機能ブロック８２には、上記第八実施形態に示すレベルシフト回路１０５（図１４参照）が備えられている。すなわち、レベルシフト回路１０５を構成するｐＭＯＳＴｒ１０６ａ，１０６ｂには、前記第１の差動増幅回路１３１から出力される相補信号がそれぞれ入力される。
【０１８６】
図１８は、上記のように構成された入力回路１３０の活性／待機状態の切り替え時を示す動作波形図である。
ここでは、第１〜第４電源Ｖ１１〜Ｖ１４の電圧値及び第１機能ブロック入力信号ＩＮ１（外部入力信号）の電圧レベルを図１３と同様とし、第１機能ブロック入力信号ＩＮ１の供給が待機状態に移行する際に停止される（信号電圧レベルがＨレベル（第２電源Ｖ１２；０．０Ｖ）になる）場合を想定する。
【０１８７】
今、第１機能ブロック入力信号ＩＮ１がＨレベル（０．０Ｖ）になる。すなわち、第１及び第２入力信号ＩＮＡ，ＩＮＢがＨレベルになり、それを受ける第１の差動増幅回路１３１のｐＭＯＳＴｒ９３，９４はそれぞれオフされる。
【０１８８】
次に、時刻ｔ１で電流制御信号Ｓ１がＨレベルからＬレベルに切り替わり、それを受けてｎＭＯＳＴｒ８４がオフされ、待機状態に移行する。また、この時、Ｌレベルの電流制御信号Ｓ１によって、ｐＭＯＳＴｒ１３２ａ，１３２ｂはオンされる。
【０１８９】
待機状態に移行すると、第１の差動増幅回路１３１の出力電圧レベル（抵抗素子１３４とｐＭＯＳＴｒ９４の接続点の電圧、抵抗素子１３３とｐＭＯＳＴｒ９３の接続点の電圧）は、第３の電流制御手段であるｐＭＯＳＴｒ１３２ａ，１３２ｂを介して第２電源Ｖ１２に充電される。よって、第２機能ブロック入力信号ＩＮ２の電圧レベルは第２電源Ｖ１２（０．０Ｖ）付近まで速やかに引き上げられる。
【０１９０】
従って、ｐＭＯＳＴｒ１０６ａ，１０６ｂは直ちにオフされ、レベルシフト回路１０５の出力電圧レベル（ｐＭＯＳＴｒ１０６ａ，１０７ａの接続点の電圧、ｐＭＯＳＴｒ１０６ｂ，１０７ｂの接続点の電圧）は、ｐＭＯＳＴｒ１０７ａ，１０７ｂを介して第２電源Ｖ１２に充電される。よって、第３機能ブロック入力信号ＩＮ３の電圧レベルは第２電源Ｖ１２（０．０Ｖ）付近まで速やかに引き上げられる。
【０１９１】
上記のように、本実施形態では、待機状態への切り替え時、第１機能ブロック入力信号ＩＮ１（外部入力信号）の供給が停止される場合において、ｐＭＯＳＴｒ９３，９４がオフされることにより第２機能ブロック入力信号ＩＮ２の電圧レベルが一時的に高電圧（この場合は絶対値）になることが防止される。
【０１９２】
従って、本実施形態の構成によれば、第１機能ブロック入力信号ＩＮ１の電圧レベルに依らず、待機状態への切り替え時に第３機能ブロック入力信号ＩＮ３の電圧レベルが一時的に高電圧（絶対値）になることが防止され、第２の差動増幅回路８７にゲート耐圧を超える電圧が印加されることが確実に防止される。
【０１９３】
尚、本実施形態では、第１の差動増幅回路１３１に設けられるｐＭＯＳＴｒ９５のゲートに、第１電源Ｖ１１に代えて電流制御信号Ｓ１の逆相信号を供給してもよい。すなわち、第１機能ブロック入力信号ＩＮ１（外部入力信号）の供給が停止される場合にあっては、待機状態への切り替え時にｎＭＯＳＴｒ８４（第１の電流制御手段）とともにｐＭＯＳＴｒ９５（第１の電流源）をオフさせるようにしてもよい。
【０１９４】
（第十二実施形態）
以下、本発明を具体化した第十二実施形態を図１９及び図２０に従って説明する。
【０１９５】
図１９は、第十二実施形態の入力回路１４０の構成を示す回路図である。
尚、本実施形態は、供給電源が負電位の電源である場合について、上述した第六実施形態の入力回路７０（図９参照）を導電型の異なるトランジスタによって構成したものである。尚、上記第七実施形態と同様な構成部分には同一符号を付して詳細な説明を省略する。
【０１９６】
前記第１機能ブロック８１には、前記ｎＭＯＳＴｒ８４（第１の電流制御手段）と第１の差動増幅回路１４１とが備えられている。
本実施形態では、第１の差動増幅回路１４１は、第１及び第２入力信号ＩＮＡ，ＩＮＢを受けるトランジスタがｎＭＯＳＴｒ１４２，１４３で構成され、カレントミラー回路を形成するトランジスタがｐＭＯＳＴｒ１４４，１４５で構成されている。そして、第１の差動増幅回路１４１に備えられる第１の電流源が前記ｎＭＯＳＴｒ８４によって共有されている。ちなみに、このように構成される第１の差動増幅回路１４１は、接地電位付近の入力信号レベルを増幅する場合に適している。
【０１９７】
図２０は、本実施形態の入力回路１４０の活性／待機状態の切り替え時を示す動作波形図である。
ここでは、第１〜第４電源Ｖ１１〜Ｖ１４の電圧値を図１３と同様とし、第１機能ブロック入力信号ＩＮ１（外部入力信号）の電圧レベルが接地電位付近の−１．３Ｖ／−０．９Ｖである場合を想定する。
【０１９８】
同図に示すように、第七実施形態と同様、待機状態への切り替え時には、第２及び第３機能ブロック入力信号ＩＮ２，ＩＮ３の電圧レベルを第２電源Ｖ１２（０．０Ｖ）付近まで速やかに引き上げることができる。
【０１９９】
従って、第七実施形態と同様の効果を奏する。加えて、本実施形態では、第１及び第２入力信号ＩＮＡ，ＩＮＢを受けるトランジスタをｎＭＯＳＴｒ１４２，１４３で構成することで、第１の差動増幅回路１４１に備えられる第１の電流源をｎＭＯＳＴｒ８４（第１の電流制御手段）と共有することが可能である。
【０２００】
尚、上記各実施形態は、以下の態様で実施してもよい。
・各実施形態の構成のみならず、供給電源が正電源の場合にあっては、第一〜第六実施形態の構成を適宜組み合わせた構成としてもよい。また、供給電源が負電源の場合にあっては、第七〜第十二実施形態の構成を適宜組み合わせた構成としてもよい。
【０２０１】
上記各実施形態の特徴をまとめると以下のようになる。
（付記１） 第１電源と、絶対値で該第１電源より小さい値の第２電源の供給に基づいて、第１機能ブロック入力信号の電位差を増幅して第２機能ブロック入力信号を生成する第１の差動増幅回路を含む第１機能ブロックと、
前記第１電源と前記第２電源の供給に基づいて、前記第２機能ブロック入力信号の電圧レベルをシフトして第３機能ブロック入力信号を生成するレベルシフト回路を含む第２機能ブロックと、
第３電源と、絶対値で該第３電源より小さい値の第４電源の供給に基づいて、前記第３機能ブロック入力信号の電位差を増幅して出力する第２の差動増幅回路を含む第３機能ブロックとを備える入力回路であって、
前記第１電源と前記第１の差動増幅回路との間に直列に接続され、活性状態と待機状態とを切り替える第１の電流制御手段と、
前記待機状態への切り替え時に、前記第３機能ブロック入力信号の電圧レベルが前記第３電源と前記第４電源の間の電圧レベルとなるように、前記レベルシフト回路の出力端子の電圧を放電又は充電させる手段と
を備えることを特徴とする入力回路。
（付記２） 前記第１電源と前記第２電源の電位差の絶対値は、前記第３電源と前記第４電源の電位差の絶対値よりも大きいことを特徴とする付記１記載の入力回路。
（付記３） 前記第２電源及び前記第４電源はそれぞれ接地電源であり、前記待機状態への切り替え時に、前記レベルシフト回路の出力端子の電圧を前記第２電源に放電又は充電させることを特徴とする付記１又は２記載の入力回路。
（付記４） 前記待機状態への切り替え時に、前記第１の差動増幅回路の出力端子の電圧を前記第２電源に放電又は充電させる手段を備えていることを特徴とする付記３記載の入力回路。
（付記５） 前記第２の差動増幅回路を構成するトランジスタのゲート酸化膜は前記第１の差動増幅回路及び前記レベルシフト回路を構成するトランジスタのゲート酸化膜に比べて薄いことを特徴とする付記１乃至４の何れか一記載の入力回路。
（付記６） 前記第２の差動増幅回路を構成するトランジスタの素子耐圧は前記第１の差動増幅回路及び前記レベルシフト回路を構成するトランジスタの素子耐圧に比べて低いことを特徴とする付記１乃至４の何れか一記載の入力回路。
（付記７） 前記第１の電流制御手段は、
前記待機状態への切り替え時に、前記第１の差動増幅回路への前記第１電源の供給を遮断する電流制御信号がゲートに供給されるトランジスタで構成されることを特徴とする付記１乃至６の何れか一記載の入力回路。
（付記８） 前記第１の差動増幅回路は、
前記第１の電流制御手段と異なる導電型のトランジスタで構成され、ゲートに前記第１機能ブロック入力信号が差動入力される一対のトランジスタと、
前記一対のトランジスタと前記第１の電流制御手段との間に接続される第１の負荷回路と、
前記一対のトランジスタと同一導電型のトランジスタで構成され、前記一対のトランジスタと前記第２電源との間に接続される第１の電流源とを備え、
前記第１の電流源を構成するトランジスタのゲートには該トランジスタを常時オン状態にする電圧が供給されることを特徴とする付記１乃至７の何れか一記載の入力回路。
（付記９） 前記第１の差動増幅回路は、
前記第１の電流制御手段と同一導電型のトランジスタで構成され、ゲートに前記第１機能ブロック入力信号が差動入力される一対のトランジスタと、
前記一対のトランジスタと前記第２電源との間に接続される第１の負荷回路とを備えることを特徴とする付記１乃至７の何れか一記載の入力回路。
（付記１０） 前記第１の電流制御手段は、前記活性状態では前記第１の差動増幅回路の電流源として機能することを特徴とする付記９記載の入力回路。
（付記１１） 前記第１の負荷回路は、前記一対のトランジスタと異なる導電型の一対のトランジスタからなるカレントミラー回路であることを特徴とする付記８乃至１０の何れか一記載の入力回路。
（付記１２） 前記第１の負荷回路は、前記一対のトランジスタと異なる導電型の一対のトランジスタからなり、互いのゲートとドレインとが相互に接続されてなることを特徴とする付記８乃至１０の何れか一記載の入力回路。
（付記１３） 前記第１の負荷回路は、前記一対のトランジスタと異なる導電型の一対のトランジスタからなり、互いのゲートには前記第２電源が供給されることを特徴とする付記８乃至１０の何れか一記載の入力回路。
（付記１４） 前記第１の負荷回路は、前記一対のトランジスタにそれぞれ直列に接続される抵抗素子からなることを特徴とする付記８乃至１０の何れか一記載の入力回路。
（付記１５） 前記レベルシフト回路は、
ドレインが前記第１電源に接続され、ゲートに前記第２機能ブロック入力信号が入力されるレベルシフト用トランジスタと、
前記レベルシフト用トランジスタと同一導電型のトランジスタで構成され、前記レベルシフト用トランジスタと前記第２電源との間に接続される第２の電流源とを備え、
前記第２の電流源を構成するトランジスタのゲートには該トランジスタを常時オン状態にする電圧が供給されることを特徴とする付記１乃至１４の何れか一記載の入力回路。
（付記１６） 前記レベルシフト用トランジスタと前記第１電源との間には、前記待機状態への切り替え時に、前記レベルシフト回路への前記第１電源の供給を遮断する第２の電流制御手段が設けられることを特徴とする付記１５記載の入力回路。
（付記１７） 前記第２の電流制御手段は、
前記第１の電流制御手段と同一導電型のトランジスタで構成され、ゲートには前記電流制御信号が供給されることを特徴とする付記１６記載の入力回路。
（付記１８） 前記レベルシフト用トランジスタと前記第２の電流源との間には、レベルシフト量を調整する第２の負荷回路が設けられることを特徴とする付記１５乃至１７の何れか一記載の入力回路。
（付記１９） 前記第２の負荷回路は、ダイオード接続したトランジスタで構成されることを特徴とする付記１８記載の入力回路。
（付記２０） 前記第１の差動増幅回路と前記レベルシフト回路の接続点には、前記第１機能ブロック入力信号の供給が遮断されるときに、前記第１の差動増幅回路の出力端子の電圧を前記第２電源に充電又は放電させる第３の電流制御手段が接続されることを特徴とする付記１乃至１９の何れか一記載の入力回路。
（付記２１） 前記第３の電流制御手段は、
前記第１の電流制御手段と異なる導電型のトランジスタで構成され、ドレインが前記第１の差動増幅回路の出力端子及び前記レベルシフト用トランジスタのゲートと接続され、ソースが前記第２電源に接続され、ゲートには前記電流制御信号が供給されることを特徴とする付記２０記載の入力回路。
【０２０２】
【発明の効果】
以上詳述したように、本発明によれば、活性状態／待機状態或いはその切り替え時に素子耐圧を超える高電圧が印加されるのを防止し、且つ、活性状態／待機状態を高速に切り替え可能な入力回路を提供することができる。
【図面の簡単な説明】
【図１】第一実施形態の入力回路を示す原理回路図である。
【図２】第一実施形態の入力回路の構成を示す回路図である。
【図３】第一実施形態の活性／待機状態の切り替え時を示す動作波形図である。
【図４】第二実施形態の入力回路の構成を示す回路図である。
【図５】第三実施形態の入力回路の構成を示す回路図である。
【図６】第四実施形態の入力回路の構成を示す回路図である。
【図７】第五実施形態の入力回路の構成を示す回路図である。
【図８】第五実施形態の活性／待機状態の切り替え時を示す動作波形図である。
【図９】第六実施形態の入力回路の構成を示す回路図である。
【図１０】第六実施形態の活性／待機状態の切り替え時を示す動作波形図である。
【図１１】第七実施形態の入力回路を示す原理回路図である。
【図１２】第七実施形態の入力回路の構成を示す回路図である。
【図１３】第七実施形態の活性／待機状態の切り替え時を示す動作波形図である。
【図１４】第八実施形態の入力回路の構成を示す回路図である。
【図１５】第九実施形態の入力回路の構成を示す回路図である。
【図１６】第十実施形態の入力回路の構成を示す回路図である。
【図１７】第十一実施形態の入力回路の構成を示す回路図である。
【図１８】第十一実施形態の活性／待機状態の切り替え時を示す動作波形図である。
【図１９】第十二実施形態の入力回路の構成を示す回路図である。
【図２０】第十二実施形態の活性／待機状態の切り替え時を示す動作波形図である。
【図２１】第１の従来例の入力回路を示す回路図である。
【図２２】入力回路の活性状態を示す動作波形図である。
【図２３】第１の従来例の活性／待機状態の切り替え時を示す動作波形図である。
【図２４】第２の従来例の入力回路を示す回路図である。
【図２５】第２の従来例の活性／待機状態の切り替え時を示す動作波形図である。
【図２６】第３の従来例の入力回路を示す回路図である。
【図２７】第３の従来例の活性／待機状態の切り替え時を示す動作波形図である。
【符号の説明】
Ｓ１ 電流制御信号
Ｖ１，Ｖ１１ 第１電源
Ｖ２，Ｖ１２ 第２電源
Ｖ３，Ｖ１３ 第３電源
Ｖ４，Ｖ１４ 第４電源
ＩＮ１ 第１機能ブロック入力信号（外部入力信号）
ＩＮ２ 第２機能ブロック入力信号
ＩＮ３ 第３機能ブロック入力信号
１０，３０，４０，５０，６０，７０，８０，１００，１１０，１２０，１３０，１４０ 入力回路
１１，８１ 第１機能ブロック
１２，８２ 第２機能ブロック
１３，８３ 第３機能ブロック
１４，８４ 第１の電流制御手段
１５，３１，４１，５１，６１，７１，８５，１０１，１１０，１２１，１３１，１４１ 第１の差動増幅回路
１６，３５，４４，５２，８６，１０５，１１４，１２２ レベルシフト回路
１７，８７ 第２の差動増幅回路
Claims (10)
- 第１電源と、絶対値で該第１電源より小さい値の第２電源の供給に基づいて、第１機能ブロック入力信号の電位差を増幅して第２機能ブロック入力信号を生成する第１の差動増幅回路を含む第１機能ブロックと、
前記第１電源と前記第２電源の供給に基づいて、前記第２機能ブロック入力信号の電圧レベルをシフトして第３機能ブロック入力信号を生成するレベルシフト回路を含む第２機能ブロックと、
第３電源と、絶対値で該第３電源より小さい値の第４電源の供給に基づいて、前記第３機能ブロック入力信号の電位差を増幅して出力する第２の差動増幅回路を含む第３機能ブロックとを備える入力回路であって、
前記第１電源と前記第１の差動増幅回路との間に直列に接続され、活性状態と待機状態とを切り替える第１の電流制御手段と、
前記待機状態への切り替え時に、前記第３機能ブロック入力信号の電圧レベルが前記第３電源と前記第４電源の間の電圧レベルとなるように、前記レベルシフト回路の出力端子の電圧を放電又は充電させる手段と
を備えることを特徴とする入力回路。 - 前記第１電源と前記第２電源の電位差の絶対値は、前記第３電源と前記第４電源の電位差の絶対値よりも大きいことを特徴とする請求項１記載の入力回路。
- 前記第２電源及び前記第４電源はそれぞれ接地電源であり、前記待機状態への切り替え時に、前記レベルシフト回路の出力端子の電圧を前記第２電源に放電又は充電させることを特徴とする請求項１又は２記載の入力回路。
- 前記待機状態への切り替え時に、前記第１の差動増幅回路の出力端子の電圧を前記第２電源に放電又は充電させる手段を備えていることを特徴とする請求項３記載の入力回路。
- 前記第１の電流制御手段は、
前記待機状態への切り替え時に、前記第１の差動増幅回路への前記第１電源の供給を遮断する電流制御信号がゲートに供給されるトランジスタで構成されることを特徴とする請求項１乃至４の何れか一項記載の入力回路。 - 前記第１の差動増幅回路は、
前記第１の電流制御手段と異なる導電型のトランジスタで構成され、ゲートに前記第１機能ブロック入力信号が差動入力される一対のトランジスタと、
前記一対のトランジスタと前記第１の電流制御手段との間に接続される第１の負荷回路と、
前記一対のトランジスタと同一導電型のトランジスタで構成され、前記一対のトランジスタと前記第２電源との間に接続される第１の電流源とを備え、
前記第１の電流源を構成するトランジスタのゲートには該トランジスタを常時オン状態にする電圧が供給されることを特徴とする請求項１乃至５の何れか一項記載の入力回路。 - 前記第１の差動増幅回路は、
前記第１の電流制御手段と同一導電型のトランジスタで構成され、ゲートに前記第１機能ブロック入力信号が差動入力される一対のトランジスタと、
前記一対のトランジスタと前記第２電源との間に接続される第１の負荷回路とを備えることを特徴とする請求項１乃至５の何れか一項記載の入力回路。 - 前記レベルシフト回路は、
ドレインが前記第１電源に接続され、ゲートに前記第２機能ブロック入力信号が入力されるレベルシフト用トランジスタと、
前記レベルシフト用トランジスタと同一導電型のトランジスタで構成され、前記レベルシフト用トランジスタと前記第２電源との間に接続される第２の電流源とを備え、
前記第２の電流源を構成するトランジスタのゲートには該トランジスタを常時オン状態にする電圧が供給されることを特徴とする請求項１乃至７の何れか一項記載の入力回路。 - 前記レベルシフト用トランジスタと前記第２の電流源との間には、レベルシフト量を調整する第２の負荷回路が設けられることを特徴とする請求項８記載の入力回路。
- 前記第１の差動増幅回路と前記レベルシフト回路の接続点には、前記第１機能ブロック入力信号の供給が遮断されるときに、前記第１の差動増幅回路の出力端子の電圧を前記第２電源に充電又は放電させる第３の電流制御手段が接続されることを特徴とする請求項１乃至９の何れか一項記載の入力回路。
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