KR20030003903A

KR20030003903A - 지연 시간 조절을 위한 디지탈 위상 보간 회로 및 지연시간 조절 방법

Info

Publication number: KR20030003903A
Application number: KR1020010039759A
Authority: KR
Inventors: 서일원; 김규현
Original assignee: 삼성전자 주식회사
Priority date: 2001-07-04
Filing date: 2001-07-04
Publication date: 2003-01-14
Also published as: US20030006817A1; KR100378202B1; US6525584B2

Abstract

지연 시간 조절을 위한 디지탈 위상 보간 회로 및 지연 시간 조절 방법이 개시된다. 본 발명에 따른 지연 시간 조절을 위한 디지탈 위상 보간 회로는, 서로 다른 위상 지연을 갖는 제1신호와 제2신호로부터 출력 신호의 지연 시간을 조절하기 위한 위상 보간 회로에 있어서, 제1~제N(>1)지연 스테이지들을 구비한다. 제1~제N 지연 스테이지들은 서로 직렬 연결되어 동일한 내부 구조를 가지며, 각 스테이지마다 해당 위상 보간 축을 결정하여 출력한다. 또한, 제1~제N 지연 스테이지들은 제1반전부, 위상 혼합부, 제2반전부 및 멀티플렉서를 구비한다. 제1반전부는 이전 스테이지로부터 입력되는 제1, 제2입력 신호를 각각 반전시킨다. 위상 혼합부는 반전된 제1, 제2입력 신호를 위상 혼합하여 각각 제1~제N위상 혼합 신호를 출력한다. 제2반전부는 제1반전부의 출력 신호들을 각각 반전시킨다. 멀티플렉서는 출력 신호의 위상 지연을 결정하기 위한 소정의 선택 신호에 응답하여, 제2반전부에서 출력되는 제1, 제2입력 신호 중 하나와, 제1~제N위상 혼합 신호 중 해당 스테이지의 위상 혼합 신호를 위상 보간 축으로 결정하여 다음 스테이지의 제1, 제2입력 신호로서 인가한다. 본 발명에 따르면, 최소 지연 스텝 개수에 따른 스테이지의 수가 증가되더라도 각 스테이지를 구성하는 인버터들의 개수가 동일하므로, 전체 회로 면적과 소비 전류를 줄일 수 있다는 효과가 있다.

Description

지연 시간 조절을 위한 디지탈 위상 보간 회로 및 지연 시간 조절 방법{Digital phase interpolator for controlling delay time and method thereof}

본 발명은 반도체 집적 회로에 관한 것으로서, 특히, 반도체 집적 회로 내부의 미세한 지연 시간을 조절하기 위한 디지탈 위상 보간 회로 및 지연 시간 조절 방법에 관한 것이다.

일반적으로, 반도체 회로 내부에는 여러 가지의 용도로, 신호들의 미세한 지연시간을 조절하는 회로가 이용된다. 특히, 디지탈 방식을 사용하는 반도체 회로 의 경우에, 내부 클럭 신호 등의 지연시간을 조절하기 위한 용도로써, 디지탈 위상 보간 회로(Interpolator)가 이용된다.

도 1은 종래의 지연 시간을 조절하기 위한 디지탈 위상 보간 회로를 설명하기 위한 회로도로서, 인버터들(100, 105)과 제1~제3지연 스테이지들(110, 120, 130)로 구성된다. 도 1은 9개의 최소 지연 스텝(minimum delay step)을 갖는 디지탈 위상 보간 회로를 나타낸다.

도 1을 참조하면, 인버터들(100, 105)은 각각 제1신호(IN1)와 제2 신호(IN2)를 반전시키고, 반전된 신호들을 출력한다. 이 때, 제1스테이지(110)의 인버터들(112,114)은 인버터(100)의 출력 신호를 반전시키고, 인버터들(116, 118)은 인버터(105)의 출력 신호를 반전시킨다. 여기에서, 인버터들(114,116)은 서로 다른 위상 지연을 갖는 제1신호(IN1)와 제2신호(IN2)의 위상을 혼합하여 두 신호의 중간적인 위상을 갖는 위상 혼합 신호를 생성하여 제2스테이지(120)로 인가한다.

전술한 예에서와 같이, 최소 지연 스텝이 9일 때, 제2스테이지(120)와 제3스테이지(130)는 제1스테이지(110)의 인버터들보다 더 많은 인버터들로 구성된다. 따라서, 제2스테이지(120)의 출력 신호는 5개이고, 제3스테이지(130)의 출력 신호는 9개로 점차 증가된다. 즉, 9스텝을 갖는 위상 보간 회로를 설계하기 위해서는, 전체 24개의 인버터들이 요구된다. 각 스테이지마다 요구되는 인버터들의 개수는 N(I)= 2*N(I-1)-1에 의해 구해질 수 있다. 여기에서, N(I-1)은 I를 기준으로 이전 스테이지의 인버터의 개수를 나타낸다.

도 2는 도 1에 도시된 회로에서 출력 신호가 생성되는 과정을 나타내는 도면으로서, 각 스테이지들(110~130)에서 생성되는 출력 신호의 수는 점차 증가된다. 도 1 및 도 2를 참조하면, 제3스테이지(130)에서 출력되는 신호들(D1~D9) 중 어느 하나가 선택되어 출력 신호(SOUT)가 된다.

이와 같이 위상 보간 회로에서는, 높은 해상도를 얻기 위해 최소 지연 스텝(STEP)을 작게하는 경우에, 위상을 혼합(phase blending)하기 위한 블럭, 예를 들어 인버터의 개수가 증가된다. 또한, 최소 지연 스텝의 수만큼 각 스테이지의 수가 증가하고, 각 스테이지에서 출력되는 신호의 수가 점차 증가된다. 즉, 종래의 경우에는, 스테이지의 수가 증가될수록 출력 신호의 경로가 증가되어 전체 회로 면적과 소비 전류가 증가된다는 문제점이 발생된다. 또한, 위상 지연 조절 시 선형적인 출력 특성을 얻기 위해, 각 스테이지 내부 인버터들의 로딩(loading)을 매칭시키기 어려워진다. 각 인버터들의 로딩을 매칭시키고자 하면, 실제로 요구되는 인버터들의 수가 증가되어 회로 면적은 더 증가될 수 있다. 결과적으로, 종래의 디지탈위상 보간 회로는 전류 소비와 면적 면에서 뿐만 아니라, 선형적인 출력 특성 면에서도 효율적이지 못하다는 단점이 있다.

본 발명이 이루고자하는 기술적 과제는, 위상 보간이 이루어지는 축을 미리 선택하여 다음 스테이지로 전달함으로써, 회로 면적과 소비 전류를 줄이면서 선형적인 출력 특성을 얻을 수 있는 지연 시간 조절을 위한 디지탈 위상 보간 회로를 제공하는데 있다.

본 발명이 이루고자하는 다른 기술적 과제는, 상기 디지탈 위상 보간 회로에서 수행되는 지연 조절 방법을 제공하는데 있다.

도 1은 종래의 위상 보간 회로를 설명하기 위한 회로도이다.

도 2는 도 1에 도시된 회로의 출력 신호 생성 과정을 설명하기 위한 도면이다.

도 3은 본 발명의 실시예에 따른 지연 시간 조절을 위한 디지탈 위상 보간 회로를 나타내는 블럭도이다.

도 4는 도 3에 도시된 회로의 출력 신호 생성 과정을 설명하기 위한 도면이다.

도 5는 도 3에 도시된 회로의 각 스테이지를 설명하기 위한 상세한 회로도이다.

도 6은 도 5에 도시된 회로의 각 스테이지에서 위상 혼합부를 설명하기 위한 상세한 회로도이다.

도 7은 도 6에 도시된 회로의 입출력 신호를 설명하기 위한 파형도이다.

도 8은 도 3에 도시된 위상 보간 회로에서 수행되는 지연 시간 조절 방법을 설명하기 위한 플로우차트이다.

상기 과제를 이루기위해, 본 발명에 따른 지연 시간 조절을 위한 디지탈 위상 보간 회로는, 서로 다른 위상 지연을 갖는 제1신호와 제2신호로부터 출력 신호의 지연 시간을 조절하기 위한 위상 보간 회로에 있어서, 제1~제N(>1)지연 스테이지들을 구비한다. 제1~제N 지연 스테이지들은 서로 직렬 연결되어 동일한 내부 구조를 가지며, 각 스테이지마다 해당 위상 보간 축을 결정하여 출력한다. 또한, 제1~제N 지연 스테이지들은 제1반전부, 위상 혼합부, 제2반전부 및 멀티플렉서를 구비한다. 제1반전부는 이전 스테이지로부터 입력되는 제1, 제2입력 신호를 각각 반전시킨다. 위상 혼합부는 반전된 제1, 제2입력 신호를 위상 혼합하여 각각 제1~제N위상 혼합 신호를 출력한다. 제2반전부는 제1반전부의 출력 신호들을 각각 반전시킨다. 멀티플렉서는 출력 신호의 위상 지연을 결정하기 위한 소정의 선택 신호에응답하여, 제2반전부에서 출력되는 제1, 제2입력 신호 중 하나와, 제1~제N위상 혼합 신호 중 해당 스테이지의 위상 혼합 신호를 위상 보간 축으로 결정하여 다음 스테이지의 제1, 제2입력 신호로서 인가한다.

상기 다른 과제를 이루기위해, 본 발명에 따른 지연 시간 조절 방법은, 서로 직렬 연결되고, 동일한 구조를 갖는 N(>1)개의 지연 스테이지들을 포함하며, 서로 다른 위상 차를 갖는 제1, 제2입력 신호를 위상 보간하여 출력 신호의 지연시간을 조절하는 위상 보간 회로의 지연 시간 조절 방법에 있어서, (a)~(e)단계를 구비한다. (a)단계는 각 스테이지에 입력되는 제1, 제2입력 신호를 위상 혼합하여 제1~제N위상 혼합 신호를 생성한다. (b)단계는 위상 지연된 출력 신호와 기준 클럭 신호를 비교하여, 위상 결정을 위한 선택 신호를 생성한다. (c)단계는 선택 신호에 응답하여 제1,제2입력 신호 중 하나와, 제1~제N스테이지 중 해당 스테이지의 위상 혼합 신호를 위상 보간 축으로 결정하여 각각 다음 스테이지의 제1, 제2입력 신호로 전달한다. (d)단계는 스테이지가 완료되었는가를 판단하고, 스테이지가 완료되었으면 스테이지들 중 마지막 스테이지에서 출력되는 두 신호들 중 하나를 위상 지연된 출력 신호로서 생성한다. (e)단계는 스테이지가 완료되지 않았으면, 나머지 스테이지들에 대하여 (a)~(d)단계를 반복 수행한다.

이하, 본 발명에 따른 지연 시간 조절을 위한 디지탈 위상 보간 회로 및 지연 조절 방법에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.

도 3은 본 발명의 실시예에 따른 지연 조절을 위한 디지탈 위상 보간 회로를 설명하기 위한 회로도이다. 도 3을 참조하면 디지탈 위상 보간 회로는 인버터들(300, 305) 및 서로 직렬 연결되고, 동일한 내부 구조를 갖는 제1~제3지연 스테이지들(310~330)로 구성된다.

인버터들(300, 305)은 각각 제1신호(IN1)와 제2신호(IN2)를 반전시키는 반전 버퍼의 역할을 하며, 반전된 신호를 각각 IN1B와 IN2B로서 출력한다. 여기에서, 제1신호(IN1)와 제2신호(IN2)는 서로 다른 지연 시간을 갖는 신호이며, 예를 들어, 기준 클럭 신호(미도시)를 소정 시간씩 지연시킨 결과에 의해 구해질 수 있다. 또한, 본 발명의 위상 보간 회로에서 나타낼 수 있는 최소 지연 스텝이 N개라면, 제1신호(IN1)와 제2신호(IN2) 사이의 구간이 N개의 스텝으로 구분된다.

제1지연 스테이지(310)는 인버터들(300, 305)에서 출력되는 각 신호들(IN1B, IN2B)을 입력하고, 상기 신호들에 의해 내부적으로 제1위상 혼합 신호(미도시)를 생성한다. 또한, 제1지연 스테이지(310)는 생성된 제1위상 혼합 신호와, 상기 입력 신호들(IN1B, IN2B) 중 선택된 신호만을 위상 보간 축으로 결정하여 출력 신호(OUT1, OUT2)를 생성한다.

제2지연 스테이지(320)는 제1스테이지(310)에서 출력되는 신호들(OUT1, OUT2)을 각각 제1, 제2입력 신호로서 인가하고, 두 입력 신호들로부터 제2위상 혼합 신호(미도시)를 생성한다. 또한, 제2스테이지(320)는 생성된 제2위상 혼합 신호와 입력 신호들(OUT1, OUT2) 중 선택된 신호만을 위상 보간 축으로 결정하여 출력 신호(OUT3, OUT4)를 생성한다.

제3지연 스테이지(330)는 제2지연 스테이지(320)에서 출력되는 두 신호(OUT3, OUT4)를 각각 제1, 제2입력 신호로서 인가하고, 두 입력 신호들로부터제3위상 혼합 신호(미도시)를 생성한다. 또한, 제3스테이지(330)는 제3위상 혼합 신호와 입력 신호들(OUT3, OUT4) 중 선택된 신호만을 위상 보간 축으로 결정하여 출력 신호를 생성한다. 여기에서, 제3스테이지(330)의 출력 신호는 Di와 Di+1로 표시된다. 즉, 본 발명의 실시예에서와 같이, 최소 지연 스텝의 개수가 9개일 때, 각 스텝에 해당하는 신호를 D1~D9로 표시하면 제3스테이지(330)의 출력 신호(Di, Di+1)는 상기 D1~D9중 연속적인 두 신호가 된다. 예를 들어, Di가 D3이면, Di+1은 D4가 될 수 있다. 제1~제3지연 스테이지(310~330)의 구체적인 구성에 대해서는 도 5를 참조하여 상세히 설명된다. 제3지연 스테이지(330)의 두 출력 신호 중 하나가 실제적인 지연 출력 신호(SOUT)가 된다. 도 3에는 9개의 최소 지연 스텝을 갖는 경우에 대한 예를 도시한 것이며, 최소 지연 스텝의 개수에 따라서 스테이지의 수는 변경될 수 있다.

도 4는 도 3에 도시된 회로의 출력 신호 생성 과정을 설명하기 위한 도면이다. 도 4를 참조하면, 각 스테이지에서 출력되는 신호는 두 개씩이며, 전술한 바와 같이, 각 스테이지의 출력 신호는 이전 스테이지에서 출력되는 두 신호들 간의 위상 혼합 신호(도 4에서 위상 혼합신호는 각각 PB1~PB3로 표시됨)와, 이전 스테이지에서 출력되는 두 신호들 중 어느 하나를 포함한다. 도 4를 참조하면, 제1지연 스테이지(310)에서 생성되는 제1위상 혼합 신호(PB1)는 두 입력 신호(IN1, IN2)의 중간적인 위상을 갖는 신호이고, 제2위상 혼합 신호(PB2)는 제2지연 스테이지(320)의 입력 신호(OUT1,OUT2)의 중간적인 위상을 갖는 신호가 된다. 도 4에서 최종적인 출력 신호(SOUT)는 D4인 경우를 나타낸다.

도 5는 도 3에 도시된 회로에서 각 지연 스테이지(310~330)의 구조를 설명하기 위한 상세한 회로도이다. 도 5를 참조하면, 제1지연 스테이지(310)는 인버터들(510, 520), 인버터들(530, 540), 위상 혼합부(550), 멀티플렉서(560) 및 위상 결정부(570)로 구성된다.

인버터들(510,520)은 각각 도 3의 반전 버퍼들(300, 305)에서 출력되는 신호 (IN1B, IN2B)를 반전시키고, 반전된 신호를 각각 IN1D와 IN2D로서 출력한다. 여기에서, 인버터들(510, 520)은 제1반전부로 통합되어 명명될 수 있다. 인버터들(530, 540)은 각각 인버터(510, 520)의 출력 신호를 반전시키고, 반전된 신호를 출력한다. 여기에서, 인버터들(530, 540)은 제2반전부로 통합되어 명명될 수 있다.

위상 혼합부(550)는 제1반전부를 구성하는 각 인버터들(510, 520)의 출력 신호들(IN1D,IN2D)을 입력하고, IN1D와 IN2D 사이의 중간적인 위상을 갖는 제1위상 혼합 신호(PB1)를 생성한다. 이러한 기능을 위해, 위상 혼합부(550)는 출력이 서로 연결되는 인버터들(552, 554)을 포함한다. 위상 혼합부(550)에서 출력되는 위상 혼합 신호(PB1)의 출력 레벨은 하이 또는 로우 레벨로만 설정되는 것이 아니라, 입력 신호(IN1D, IN2D)의 상태에 따라서 하이 레벨(예를 들어, 전원 전압)과 로우 레벨(예를 들어, 접지) 사이의 전압 레벨로 설정될 수 있다. 구체적인 위상 혼합부(550)의 구성 및 동작에 대해서는 도 6과 도 7을 참조하여 상세히 설명된다.

위상 결정부(570)는 외부의 기준 클럭 신호(RCLK)와 최종적인 스테이지, 예를 들어, 제3스테이지(330)에서 출력되는 지연된 출력 신호(SOUT)의 위상을 비교하고, 비교된 결과에 의해 상기 출력 신호의 위상 지연을 결정하기 위한 선택 신호(SEL)를 생성한다. 이러한 기능을 위해, 위상 결정부(570)는 각 스테이지들 외부에 구비되는 상태 머신(state machine)(미도시) 또는 쉬프트 레지스터 (미도시)에 의해 동작이 제어될 수 있다. 다른 예로써, 위상 결정부(570) 내부에 상기 상태 머신 또는 쉬프트 레지스터를 구비할 수 있다. 상태 머신은 각 지연 스테이지들(310~330)에 입력되는 입력 신호들과, 각 제1~제3위상 혼합 신호들(PB1, PB2, PB3)의 위상 상태를 저장한다. 따라서, 상태 머신은 상기 지연된 출력 신호(SOUT)의 위상과 기준 클럭 신호(RCLK)의 위상을 비교한 결과에 따라서 해당 신호들을 선택하도록 제어한다. 또한, 위상 결정부(570) 내부에 쉬프트 레지스터(미도시)가 구비되는 경우에, 쉬프트 레지스터는 각 지연 스테이지 (310~330)에 입력되는 신호들과, 제1~제3위상 혼합 신호들(PB1, PB2, PB3)의 위상 상태를 코드 값으로 저장한다. 따라서, 쉬프트 레지스터(미도시)는 지연된 출력 신호(SOUT)와 기준 클럭 신호(RCLK)의 위상을 비교한 결과에 응답하여 코드 값을 제어함으로써 해당 신호를 선택하도록 선택 신호(SEL)를 생성한다.

다른 예로써, 상기 위상 결정부(570)는 각 스테이지들마다 구비되지 않고, 하나의 위상 결정부가 스테이지들 외부에 구비되어 선택 신호(SEL)를 생성할 수 있다. 이 때, 생성된 선택 신호(SEL)는 각 스테이지들(310~330)의 멀티플렉서들에 인가된다.

멀티플렉서(560)는 선택 신호(SEL)에 응답하여, 인버터(530, 540)에서 출력되는 신호들 중 하나와, 제1위상 혼합 신호(PB1)를 위상 보간 축으로 결정하여 출력 신호(OUT1, OUT2)로서 생성한다.

구체적으로 도시되지는 않았으나, 제2, 제3지연 스테이지(320, 330)의 구성도 제1지연 스테이지(310)와 동일하다. 본 발명에서 각각의 스테이지 (310~330)에 사용되는 인버터들의 갯수는 모두 6개로 동일하므로, 전체적인 회로 면적을 줄일 수 있고, 각각의 출력 경로를 동일하게 함으로써 전류 소비를 줄일 수 있다. 또한, 모두 동일한 구조로 연결되어 있어 각 인버터들의 로딩을 매칭 시키기에 유리하므로 회로 면적 면에서 이점이 있음을 알 수 있다.

도 6은 도 5에 도시된 각 스테이지의 구성에서 위상 혼합부(550)를 설명하기 위한 회로도이다. 도 6을 참조하면, 인버터(522)는 직렬 연결된 PMOS 트랜지스터(MP61)와 NMOS트랜지스터(MN61)로 구성되고, 인버터(524)는 직렬 연결된 PMOS트랜지스터(MP62)와 NMOS 트랜지스터(MN62)로 구성된다. PMOS 트랜지스터들 (MP61, MP62)의 소스는 전원 전압(Vcc)과 연결되며, NMOS 트랜지스터들(MN61, MN62)의 소스는 접지 전압(GND)과 연결된다. 또한, PMOS트랜지스터(MP61)와 NMOS트랜지스터(MN61)의 게이트는 입력 신호(IN1D)와 연결되고, PMOS트랜지스터 (MP62)와 NMOS트랜지스터(MN62)의 게이트는 입력 신호(IN2D)와 연결된다.

도 7은 도 6에 도시된 위상 혼합부(550)의 입력 신호와 출력 신호를 설명하기 위한 도면이다. 도 7을 참조하면, 참조 부호 72와 74는 입력 신호(IN1D, IN2D)를 나타내고, 76은 제1위상 혼합 신호(PB1)를 나타내고, 78은 제1위상 혼합 신호(PB1)를 반전시켜 얻어지는 신호를 나타낸다.

도 6에 도시된 제1위상 혼합부(550)의 동작을 설명하면 다음과 같다. 먼저,도 6의 입력 신호들(IN1D, IN2D)이 모두 로우 레벨일 때는, 인버터(522)의 PMOS트랜지스터(MP61)와 인버터(524)의 PMOS트랜지스터(MP62)가 턴온되어 위상 혼합 신호(PB1)는 도 7에서와 같이 하이 레벨로 유지된다. 이 때, IN1D가 먼저 로우 레벨에서 하이 레벨이 천이되면, 인버터(522)의 NMOS트랜지스터(MP61)가 턴온되면서 PB1의 전위가 낮아지게 된다. 이 때, IN2D는 아직 하이 레벨이 되지 않았으므로, PMOS트랜지스터(MP62)는 계속 턴온된 상태로 유지된다. 따라서, 제1위상 혼합 신호(PB1)의 전위는 NMOS트랜지스터(MN61)의 턴온 저항값과, 인버터(524)의 PMOS트랜지스터(MP62)의 턴온 저항 값에 상응하는 전압으로 결정된다. 만일, NMOS트랜지스터(MN61)와 PMOS트랜지스터(MP62)의 사이즈가 같고 턴온 저항 값이 동일하다면, 위상 혼합 신호(PB1, 76)는 VCC/2가 될 수 있다. 이 때, 제2신호(IN2D)가 로우 레벨에서 하이 레벨이 되면 위상 혼합 신호(PB1, 76)는 완전히 로우 레벨이 된다. 따라서, 입력 신호(IN1D, IN2D)에 대해 위상이 반전된 상태인 위상 혼합신호(PB1)를 반전시킨 신호(78)는 두 신호들(IN1D, IN2D) 사이의 중간적인 위상 지연을 갖는 신호가 되는 것을 알 수 있다.

도 7에서는 입력 신호(IN1D, IN2D)의 위상 차가 큰 경우에 대한 출력 신호를 나타내지만, 실제로 두 입력 신호의 위상 차가 작고 기울기가 큰 경우에는 도 7에서와 같이, 위상 혼합 신호(PB1,76)에서 전압 레벨이 VCC/2로 유지되는 부분은 잘 나타나지 않는다.

도 8은 본 발명의 실시예에 따른 지연 시간 조절을 위한 디지탈 위상 보간 회로에서 수행되는 지연 시간 조절 방법을 설명하기 위한 플로우차트이다.

도 3~도 8을 참조하여, 본 발명에 따른 디지탈 위상 보간 회로의 지연 시간 조절 방법이 구체적으로 설명된다. 우선, 본 발명의 위상 보간 회로에서 각 지연 스테이지(310~330)에 입력되는 제1, 제2입력 신호가 위상 혼합되어 제1~제N (실시예에서 N은 3)위상 혼합 신호가 생성된다(제800단계). 제1지연 스테이지(310)의 입력 신호는 도 5의 IN1B, IN2B이고, 제2스테이지(320)에서의 입력 신호는 OUT1, OUT2가 된다. 예를 들어, 제1지연 스테이지(310)는 제1, 제2입력 신호(IN1B, IN2B)를 수신하여 두 신호들의 위상을 혼합한 위상 혼합 신호(PB1)를 생성한다. 또한, 제2, 제3지연 스테이지(320,330)는 각각 입력 신호들(OUT1/OUT2)과 입력 신호들(OUT3/OUT4) 의 위상을 각각 혼합하여 제2, 제3위상 혼합 신호(PB2, PB3)를 생성한다. 이 때, 위상 지연된 출력 신호(SOUT)와 기준 클럭 신호(RCLK)의 비교에 의해 출력 신호의 위상을 결정하기 위한 선택 신호(SEL)가 생성된다(제810단계).

각 스테이지(310~330)에서는 선택 신호(SEL)에 응답하여, 각 스테이지 (310~330)에 입력되는 두 입력 신호 중 하나와, 해당 스테이지의 위상 혼합 신호(PB1~PB3 중 하나)를 위상 보간 축으로 결정하여 각각 다음 스테이지의 제1, 제2입력 신호로서 전달한다(제820단계). 이 때, 스테이지가 완료되었는지가 판단된다(제830단계). 만일, 스테이지가 완료되었다면, 제800단계로 진행하여 800~830 단계가 반복 수행된다. 반면, 스테이지가 완료되었으면, 상기 스테이지들 중 마지막 스테이지에서 출력되는 두 신호들 중 하나가 위상 지연된 출력 신호(SOUT)로서 생성된다(제840단계).

즉, 본 발명에서는 종래의 경우와 달리, 직렬 연결된 각 스테이지들에서,최소 지연 스텝을 갖는 전체 N개의 신호들 중에서 중간적인 위상을 갖는 위상 혼합 신호만을 위상 보간 축으로서 다음 스테이지로 전달함으로써 출력 신호의 경로가 동일하게 설정될 수 있다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명에 따르면, 최소 지연 스텝 개수에 따른 스테이지의 수가 증가되더라도 각 스테이지를 구성하는 인버터들의 개수가 동일하므로, 전체 회로 면적과 소비 전류를 줄일 수 있다는 효과가 있다. 또한, 각 스테이지를 구성하는 인버터들의 로딩을 매칭시키는 것이 유리하므로, 지연 스테이지의 개수를 증가시키더라도 선형적인 출력 특성을 얻을 수 있다는 효과가 있다.

Claims

서로 다른 위상 지연을 갖는 제1신호와 제2신호로부터 출력 신호의 지연 시간을 조절하기 위한 위상 보간 회로에 있어서,

서로 직렬 연결되어 동일한 내부 구조를 가지며, 각 스테이지마다 해당 위상 보간 축을 결정하여 출력하는 제1~제N(>1) 지연 스테이지들을 구비하고,

상기 제1~제N지연 스테이지들은,

이전 스테이지로부터 입력되는 제1, 제2입력 신호를 각각 반전시키는 제1반전부;

상기 반전된 제1, 제2입력 신호를 위상 혼합하여 각각 제1~제N위상 혼합 신호를 출력하는 위상 혼합부;

상기 제1반전부의 출력 신호들을 각각 반전시키는 제2반전부;

상기 출력 신호의 위상 지연을 결정하기 위한 소정의 선택 신호에 응답하여, 상기 제2반전부에서 출력되는 상기 제1, 제2입력 신호 중 하나와, 상기 제1~제N위상 혼합 신호 중 해당 스테이지의 위상 혼합 신호를 위상 보간 축으로 결정하여 다음 스테이지의 제1, 제2입력 신호로서 인가하는 멀티플렉서를 구비하고,

상기 제N 스테이지의 멀티플렉서에서 출력되는 신호 중 하나가 상기 위상 보간 회로의 출력 신호인 것을 특징으로 하는 위상 보간 회로.
제1항에 있어서, 상기 각 위상 혼합부는,

상기 제1, 제2입력 신호를 각각 반전시키고, 출력이 서로 연결된 인버터들을 포함하며, 상기 각 제1~제N위상 혼합 신호는 상기 제1입력 신호와 상기 제2입력 신호 사이의 중간적인 위상을 갖도록 설정되는 것을 특징으로 하는 위상 보간 회로.
제1항에 있어서, 상기 제1~제N스테이지는,

상기 출력 신호와 소정의 기준 클럭 신호의 위상을 비교하고, 상기 비교된결과에 응답하여 상기 선택 신호를 생성하는 위상 결정부를 각각 더 구비하는 것을 특징으로 하는 위상 보간 회로.
제3항에 있어서, 상기 각 위상 결정부는,

상기 각 지연 스테이지들에 입력되는 제1, 제2입력 신호와 상기 제1~제N위상 혼합 신호들의 위상 상태를 저장하는 상태 머신을 구비하고, 상기 위상 보간 회로의 출력 신호와 상기 기준 클럭 신호의 위상을 비교한 결과에 응답하여 해당 신호들을 선택하도록 상기 선택 신호를 생성하는 것을 특징으로 하는 위상 보간 회로.
제3항에 있어서, 상기 각 위상 결정부는,

상기 각 지연 스테이지에 입력되는 제1, 제2입력 신호와 상기 제1~제N위상 혼합 신호들의 위상 상태를 코드 값으로 저장하는 쉬프트 레지스터를 구비하며, 상기 위상 보간 회로의 출력 신호와 상기 기준 클럭 신호의 위상을 비교한 결과에 응답하여 해당 신호들을 선택하도록 상기 코드 값을 변경시키는 것을 특징으로 하는 위상 보간 회로.
제3항에 있어서, 상기 위상 보간 회로는,

상기 각 N개의 지연 스테이지에 입력되는 제1, 제2입력 신호와 상기 제1~제N위상 혼합 신호들의 위상 상태를 저장하는 상태 머신을 더 구비하고, 상기 상태 머신에 의해 상기 위상 결정부를 제어하는 것을 특징으로 하는 위상 보간 회로.
제3항에 있어서, 상기 위상 보간 회로는,

상기 각 N개의 지연 스테이지에 입력되는 제1, 제2입력 신호와 상기 제1~제N위상 혼합 신호들의 위상 상태를 저장하는 쉬프트 레지스터를 더 구비하고, 상기 쉬프트 레지스터에 의해 상기 위상 결정부를 제어하는 것을 특징으로 하는 위상 보간 회로.
제1항에 있어서, 상기 위상 보간 회로는,

상기 위상 지연된 출력 신호와 소정의 기준 클럭 신호의 위상을 비교한 결과에 응답하여 상기 선택 신호를 생성하고, 상기 생성된 선택 신호를 상기 각 제1~제N스테이지의 멀티플렉서들로 인가하는 위상 결정부를 더 구비하는 것을 특징으로 하는 위상 보간 회로.
제1항에 있어서, 상기 위상 보간 회로는,

상기 제1, 제2신호를 각각 반전시키고, 상기 반전된 신호를 상기 제1스테이지의 제1, 제2입력 신호로서 인가하는 제1반전 버퍼부를 더 구비하는 것을 특징으로 하는 위상 보간 회로.
제9항에 있어서, 상기 위상 보간 회로는,

상기 제N 스테이지의 멀티플렉서에서 출력되는 신호 중 하나를 반전시키고,상기 반전된 신호를 상기 위상 보간 회로의 출력 신호로서 생성하는 제2반전 버퍼부를 더 구비하는 것을 특징으로 하는 위상 보간 회로.
서로 직렬 연결되고, 동일한 구조를 갖는 N(>1)개의 지연 스테이지들을 포함하며, 서로 다른 위상 차를 갖는 제1, 제2입력 신호를 위상 보간하여 출력 신호의 지연시간을 조절하는 위상 보간 회로의 지연 시간 조절 방법에 있어서,

(a)상기 각 스테이지에 입력되는 제1, 제2입력 신호를 위상 혼합하여 제1~제N위상 혼합 신호를 생성하는 단계;

(b)위상 지연된 출력 신호와 기준 클럭 신호를 비교하여, 위상 결정을 위한 선택 신호를 생성하는 단계;

(c)상기 선택 신호에 응답하여 상기 제1,제2입력 신호 중 하나와, 상기 제1~제N스테이지 중 해당 스테이지의 위상 혼합 신호를 위상 보간 축으로 결정하여 각각 다음 스테이지의 제1, 제2입력 신호로 전달하는 단계;

(d)스테이지가 완료되었는가를 판단하고, 상기 스테이지가 완료되었으면 상기 스테이지들 중 마지막 스테이지에서 출력되는 두 신호들 중 하나를 상기 위상 지연된 출력 신호로서 생성하는 단계; 및

(e)상기 스테이지가 완료되지 않았으면, 나머지 스테이지들에 대하여 상기 (a)~(d)단계를 반복 수행하는 단계를 구비하는 것을 특징으로하는 지연 시간 조절 방법.
제11항에 있어서, 상기 (a)단계는,

상기 각 스테이지에 입력되는 제1, 제2입력 신호를 위상 혼합하여 상기 제1, 제2입력 신호의 중간적인 위상을 갖도록 상기 제1~제N위상 혼합 신호를 생성하는 것을 특징으로 하는 지연 시간 조절 방법.