JPWO2008126292A1 - 遅延時間計測方法、遅延時間調整方法及び可変遅延回路 - Google Patents
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Abstract
可変遅延回路1は、遅延素子D1〜Dnが直列に接続された多段遅延回路20と、1個又は複数個の遅延素子D1〜Dnに基準クロックを通過させて得られる遅延量が違う遅延信号のうちいずれかを選択する選択部21と、複数の遅延信号から順次選択した信号の信号論理を、基準クロックに同期した判定タイミングでそれぞれ判定する判定部23と、この判定タイミングにおいて基準クロックの論理に変化が生じている遅延素子Dm、Dkを少なくとも2個検出する変化点検出部24と備え、検出された2個の遅延素子Dm、Dkにそれぞれ至るまでにクロック信号が通過する遅延素子の個数の差(k−m)を所望の遅延時間を生じる遅延素子の個数として用いる。
Description
本発明は、半導体集積回路に実装される遅延回路およびこのような遅延回路の遅延時間を調整する遅延時間調整方法に関する。
半導体集積回路における同期転送方式のデータ転送に関わるタイミングのマージンを増やすために、対象となる信号に遅延時間を持たせる技術が確立されている。近年のデータ転送スピードの高速化に伴って、より細かいステップでかつ正確に遅延時間の調整ができる遅延信号生成回路が求められている。
図1は、下記の特許文献1に開示される従来の遅延信号生成回路の回路構成図である。遅延信号生成回路90は、基準クロックを遅延させるN個の遅延素子91と、遅延対象信号であるA信号を遅延させるS個の遅延素子92と、基準クロックの立ち下がり時に各遅延素子91の内容をラッチするラッチ回路93と、ラッチ回路13のラッチ内容から保持内容が「Hi」の遅延素子91の段数を検出する判定回路94と、判定回路94からの制御信号に従ってA信号の遅延信号を取り出す遅延素子92を選択するセレクタ95と、を備え、遅延対象信号を遅延させる遅延素子数を、基準クロックのパルス長と1つの遅延素子の遅延時間との比に応じて調整することによって、温度変化や電圧変化が遅延量に及ぼす影響を避ける。
なお下記特許文献2には、外部クロック信号の1周期分のパルス信号が所定時間内に可変遅延回路のどこまで伝搬するかを検出し、遅延制御値の初期値を決定する初期遅延制御値決定回路を備えた同期型半導体記憶装置が開示されている。
また下記特許文献3には、外部クロックと複数の参照クロックの位相を比較して同期に必要な遅延回路の遅延段数を検出する制御回路を持つクロック再生回路が開示されている。
また下記特許文献3には、外部クロックと複数の参照クロックの位相を比較して同期に必要な遅延回路の遅延段数を検出する制御回路を持つクロック再生回路が開示されている。
半導体集積回路内の遅延素子の伝播遅延時間は、温度変化や供給される電圧の変化に伴って変化し、このような遅延素子の伝播遅延変化が高速データ転送の実現を妨げる一要因となっている。
また、半導体集積回路を製造した製造プロセスやデザインルールの違いによっても、各素子の伝播遅延時間は異なるため、半導体集積回路の製造プロセスを変更する際にはそのプロセスに合わせて遅延回路を設計し直す必要があった。
また、半導体集積回路を製造した製造プロセスやデザインルールの違いによっても、各素子の伝播遅延時間は異なるため、半導体集積回路の製造プロセスを変更する際にはそのプロセスに合わせて遅延回路を設計し直す必要があった。
このような問題は、特許文献1に開示される遅延信号生成回路90においても生じる。図2は、図1に示す遅延信号生成回路のラッチ回路の入力容量を示す図である。図示する通り遅延信号生成回路90は各遅延素子91の出力をラッチ回路93によりラッチする。このためラッチ回路93には各遅延素子91の出力を保持するフリップフロップ(FF)96などの記憶手段が設けられ、その入力端子には入力容量Ciが付随する。
したがって、基準クロックを遅延させる各遅延素子91と遅延対象信号を遅延させる各遅延素子92とでは遅延時間が異なり、このため遅延信号生成回路90が、基準クロックのパルス長と遅延素子91の遅延時間との比に応じて各遅延素子92の数を調整しても、遅延対象信号に与えるはずの遅延時間と実際の遅延時間との間にズレが生じる。
さらに、この入力容量Ciに起因する遅延素子91と遅延素子92との遅延時間の差は、温度変化や動作電圧の変化、半導体製造プロセスの違いによって変化するため、遅延対象信号に与えるはずの遅延時間と実際の遅延時間との間のズレは、これら温度変化、動作電圧の変化及び半導体製造プロセスの違いによって変動する。
したがって、基準クロックを遅延させる各遅延素子91と遅延対象信号を遅延させる各遅延素子92とでは遅延時間が異なり、このため遅延信号生成回路90が、基準クロックのパルス長と遅延素子91の遅延時間との比に応じて各遅延素子92の数を調整しても、遅延対象信号に与えるはずの遅延時間と実際の遅延時間との間にズレが生じる。
さらに、この入力容量Ciに起因する遅延素子91と遅延素子92との遅延時間の差は、温度変化や動作電圧の変化、半導体製造プロセスの違いによって変化するため、遅延対象信号に与えるはずの遅延時間と実際の遅延時間との間のズレは、これら温度変化、動作電圧の変化及び半導体製造プロセスの違いによって変動する。
上記問題点に鑑み、本発明は、外部環境(温度、電圧)の変化や影響を受けず、かつ実装に用いる半導体製造プロセスを変更した場合でも回路の基本構成を変更する必要がない遅延回路を提供することを目的とする。
上記目的を達成するため、本発明では、基準クロックが入力される多段遅延回路から順次取り出した、異なる遅延量を有する複数の遅延信号のそれぞれについて、基準クロックに同期した判定タイミングでその信号論理を判定する。
そして、この判定タイミングにおいて基準クロックの論理に変化が生じている遅延素子を少なくとも2個検出し、検出された2個の遅延素子にそれぞれ至るまでにクロック信号が通過する遅延素子の個数の差分を、所望の遅延時間を生じる遅延素子の個数として決定する。
そしてこのように決定した遅延素子の個数を所定の遅延時間設定値に乗じて入力信号を通過させる遅延素子の使用数を決定し、入力信号が入力された多段遅延回路から、この使用数の遅延素子によって遅延させた信号を取り出す。
そして、この判定タイミングにおいて基準クロックの論理に変化が生じている遅延素子を少なくとも2個検出し、検出された2個の遅延素子にそれぞれ至るまでにクロック信号が通過する遅延素子の個数の差分を、所望の遅延時間を生じる遅延素子の個数として決定する。
そしてこのように決定した遅延素子の個数を所定の遅延時間設定値に乗じて入力信号を通過させる遅延素子の使用数を決定し、入力信号が入力された多段遅延回路から、この使用数の遅延素子によって遅延させた信号を取り出す。
上述のように、多段遅延回路から異なる遅延量を有する遅延信号を順次取り出して、基準クロックに同期した判定タイミングでその信号論理を判定することによって、従来の遅延信号生成回路が、多段遅延回路から同じタイミングで取り出した信号論理を保持するために使用していたラッチ回路が不要となる。これにより、基準クロックを遅延させる遅延素子と遅延対象信号を遅延させる各遅延素子との間の遅延時間の差がなくなる。
したがって、多段遅延回路により基準クロックを遅延させて基準クロックのパルス長と遅延素子1つの遅延時間の間の比を測定して、この測定値に基づいて遅延対象信号を遅延させる遅延素子数を調整する場合に、基準クロックを遅延させる遅延回路の遅延時間と遅延対象信号を遅延させる遅延回路の遅延時間とに、外部環境(温度、電圧)の変化や製造プロセスの違いによる変化が生じても、これらが相殺し合うため外部環境や製造プロセスの違いによる影響を受けない遅延回路を実現することが可能となる。
したがって、多段遅延回路により基準クロックを遅延させて基準クロックのパルス長と遅延素子1つの遅延時間の間の比を測定して、この測定値に基づいて遅延対象信号を遅延させる遅延素子数を調整する場合に、基準クロックを遅延させる遅延回路の遅延時間と遅延対象信号を遅延させる遅延回路の遅延時間とに、外部環境(温度、電圧)の変化や製造プロセスの違いによる変化が生じても、これらが相殺し合うため外部環境や製造プロセスの違いによる影響を受けない遅延回路を実現することが可能となる。
また上述のように、所望の遅延時間を生じる遅延素子の個数として決定する際に、基準クロックの論理に変化が生じている2個の遅延素子にそれぞれ至るまでにクロック信号が通過する遅延素子の個数の差分を算出することによって、遅延素子による遅延時間以外の固定遅延時間(配線遅延など)を相殺することができる。
本発明の第1形態による遅延時間計測方法においては、複数の遅延素子が直列に接続された多段遅延回路に基準クロックを入力し、1個又は複数個の遅延素子に基準クロックを通過させて得られる遅延量が異なる複数の遅延信号のうちから順次選択した各遅延信号の信号論理を基準クロックに同期した判定タイミングで判定し、この判定タイミングにおいて基準クロックの論理に変化が生じている遅延素子を少なくとも2個検出し、検出された2個の遅延素子にそれぞれ至るまでにクロック信号が通過する遅延素子の個数の差分を所望の遅延時間を生じる遅延素子の個数として決定する。
本発明の第2形態による遅延時間調整方法においては、第1形態による遅延時間計測方法にて使用された多段遅延回路を第1の多段遅延回路として、直列に接続された複数の遅延素子により構成される第2の多段遅延回路へ入力信号を入力し、第1形態による遅延時間計測方法にて決定した遅延素子の個数を所定の遅延時間設定値に乗ずることによって入力信号を通過させる遅延素子の使用数を決定し、この使用数の遅延素子によって遅延させた入力信号を第2の多段遅延回路から取り出す。
また本発明の第3形態の可変遅延回路は、複数の遅延素子が直列に接続された多段遅延回路と、1個又は複数個の遅延素子に基準クロックを通過させて得られる遅延量が異なる複数の遅延信号のうち任意の信号を選択する選択部と、選択部を用いて複数の遅延信号から順次選択した各遅延信号の信号論理を、基準クロックに同期した判定タイミングでそれぞれ判定する判定部と、この判定タイミングにおいて基準クロックの論理に変化が生じている遅延素子を少なくとも2個検出する変化点検出部を備え、検出された2個の遅延素子にそれぞれ至るまでにクロック信号が通過する遅延素子の個数の差分を、所望の遅延時間を生じる遅延素子の個数として用いる。
1 可変遅延回路
2 測定回路
3 遅延回路
20、30 多段遅延回路
21、31 選択回路
2 測定回路
3 遅延回路
20、30 多段遅延回路
21、31 選択回路
以下、添付する図面を参照して本発明の実施例を説明する。図3は、本発明の実施例による可変遅延回路の回路構成図である。図示するとおり可変遅延回路1は、測定回路2と遅延回路3を有しており、測定回路2は、基準クロックを入力してこの基準クロックの1周期が、所定の遅延素子の何個分の伝搬遅延時間に相当するかを測定する。
また遅延回路3は、測定回路2により測定された、基準クロックの1周期に相当する伝搬遅延時間を生じる遅延素子の数を示す情報と、遅延対象信号に与える遅延時間を定める遅延時間設定情報に基づいて、遅延対象信号を遅らせるために使用する遅延素子の数を決定し、入力した遅延対象信号を遅延させる。
また遅延回路3は、測定回路2により測定された、基準クロックの1周期に相当する伝搬遅延時間を生じる遅延素子の数を示す情報と、遅延対象信号に与える遅延時間を定める遅延時間設定情報に基づいて、遅延対象信号を遅らせるために使用する遅延素子の数を決定し、入力した遅延対象信号を遅延させる。
図4は、図3に示す判定回路2の概略構成図である。計測回路2は、直列に接続したn個(nは自然数)の遅延素子D1〜Dnにより基準クロックを遅延させる多段遅延回路20と、それぞれの遅延素子D1〜Dnからの出力信号を選択する選択回路21と、遅延素子D1〜Dnのそれぞれの出力信号を選択回路21に順番に選択させる選択制御信号を生成する選択制御信号生成部22と、選択回路21によって選択された遅延素子の各出力信号の信号論理を基準クロックの立ち上がりエッジにて判定する判定回路23を備えている。
図示するとおり多段遅延回路20内において初めに基準クロックが入力される遅延素子を遅延素子D1とし、この遅延素子D1の素子番号を「1」とする。そして、素子番号「i」の遅延素子Diの直後に接続される遅延素子を素子番号「i+1」の遅延素子Di+1と示すことにする。
図示するとおり多段遅延回路20内において初めに基準クロックが入力される遅延素子を遅延素子D1とし、この遅延素子D1の素子番号を「1」とする。そして、素子番号「i」の遅延素子Diの直後に接続される遅延素子を素子番号「i+1」の遅延素子Di+1と示すことにする。
選択制御信号生成部22は、基準クロックのパルス数をnまで数える単純なカウンタ回路として構成してよい。そして基準クロックのパルス数を数えたカウント数を選択制御信号として用いることにより、選択回路21が出力信号を取り出すべき遅延素子D1〜Dnの素子番号i(i=1〜n)を指定する。
選択制御信号は選択回路21と後述する変化点検出部24とへ出力され、カウント数がnまで至るか変化点検出部24からのリセット信号を入力したときカウント数を「1」へ戻す。
選択制御信号は選択回路21と後述する変化点検出部24とへ出力され、カウント数がnまで至るか変化点検出部24からのリセット信号を入力したときカウント数を「1」へ戻す。
判定回路2は更に変化点検出部24及び遅延素子数決定部25を備える。
選択回路21が、遅延素子D1の出力信号から順に、素子番号iを1つずつ増加させながら遅延素子Diの出力信号を順次選択し、選択された各出力信号について判定回路23が信号論理を判定すると、変化点検出部24は、各出力信号について信号論理が「Lo」から「Hi」へ変化する素子番号iを少なくとも2つ検出し、このような変化が生じた素子番号m及びkを出力する。
選択回路21が、遅延素子D1の出力信号から順に、素子番号iを1つずつ増加させながら遅延素子Diの出力信号を順次選択し、選択された各出力信号について判定回路23が信号論理を判定すると、変化点検出部24は、各出力信号について信号論理が「Lo」から「Hi」へ変化する素子番号iを少なくとも2つ検出し、このような変化が生じた素子番号m及びkを出力する。
図5は、本発明の実施例による遅延時間計測方法のフローチャートである。
ステップS10において基準クロックを多段遅延回路20へ入力し、ステップS11において、選択制御信号生成部22がカウントするカウント数を「1」へ戻すことにより選択制御信号をリセットする。
ステップS10において基準クロックを多段遅延回路20へ入力し、ステップS11において、選択制御信号生成部22がカウントするカウント数を「1」へ戻すことにより選択制御信号をリセットする。
ステップS12において選択制御信号生成部22により生成される選択制御信号を、選択回路21に入力することによって、遅延素子D1の出力信号を選択して判定回路23に入力し、ステップS13では、判定回路23が、入力された信号の信号論理を、基準クロックの立ち上がりエッジのタイミングで判定する。ステップS12及びS13は、ステップS16において選択制御信号の値を1つずつ増加させながら反復され、この反復ループはステップS17の判定ステップによって中断されるまで反復される。
図6は、基準クロックと各遅延信号を示すタイムチャートである。図示するとおり基準クロックは、遅延素子を通過する毎に遅延素子1個当たりの伝播遅延が加算されていく。
図示の例では、遅延素子D1から遅延素子Dm−1までは、これらの遅延素子からの出力信号の信号論理が、判定回路23にてレベル「Lo」であると判定される。そして、遅延素子Dm又はDm+1において出力信号の信号論理がレベル「Hi」であると判定され、これら遅延素子Dmにて信号論理の変化が生じたことが確認出来る。この判定により、遅延素子m個の伝播遅延の合計が基準クロック0.5周期分に相当することが分かる。
したがって、ステップS14において変化点検出部24は、この信号論理の変化を検出すると、ステップS15において素子番号「m」を記憶する。
図示の例では、遅延素子D1から遅延素子Dm−1までは、これらの遅延素子からの出力信号の信号論理が、判定回路23にてレベル「Lo」であると判定される。そして、遅延素子Dm又はDm+1において出力信号の信号論理がレベル「Hi」であると判定され、これら遅延素子Dmにて信号論理の変化が生じたことが確認出来る。この判定により、遅延素子m個の伝播遅延の合計が基準クロック0.5周期分に相当することが分かる。
したがって、ステップS14において変化点検出部24は、この信号論理の変化を検出すると、ステップS15において素子番号「m」を記憶する。
その後も選択制御信号を増加させながら、「Lo」から「Hi」への2回目の変化点を検索する。図6は、遅延素子Dk(又はDk+1)で信号論理が変化した例を示している。この判定により、遅延素子k個の伝播遅延の合計が基準クロック1.5周期分に相当することが分かる。変化点検出部24は、ステップS14、S15において素子番号「k」を記憶する。
遅延素子Dkの出力信号に生じた信号論理の変化を検出すると、変化点検出部24は、判定ステップS17のために、処理をステップS18へ進める。ステップS18では変化点検出部24は、検出した2つの素子番号「m」及び「k」を測定情報として遅延回路3に出力し、処理をステップS11に戻す。これにより選択制御信号がリセットされて、遅延時間計測処理が反復して実行される。
図7は、遅延素子D1〜Dn及び選択回路21の伝搬遅延と配線遅延の説明図である。図4から分かるように計測回路2には選択回路21が実装されているため、判定回路23に入力される信号には、遅延素子D1〜Dnの伝播遅延以外に、配線遅延や選択回路21の伝播遅延といった固定的な絶対遅延時間が加わる。したがって、正確には基準クロック0.5周期に相当する時間は、遅延素子m個分の遅延時間+絶対遅延時間であり、基準クロック1.5周期に相当する時間は、遅延素子k個分の遅延時間+絶対遅延時間である。
ここで、基準クロックの1周期に相当する時間は次式(1)に示すように、
基準クロック1周期=遅延素子k個分の遅延時間−遅延素子m個分の遅延時間 (1)
により与えられる。したがって、後段の遅延回路3において遅延調整を行う際に、基準クロックの1周期に相当する遅延時間を与える遅延素子の個数として、(k−m)を指定することによって、配線遅延や選択回路21の伝播遅延といった固定的な絶対遅延時間による誤差を排除することができる。
基準クロック1周期=遅延素子k個分の遅延時間−遅延素子m個分の遅延時間 (1)
により与えられる。したがって、後段の遅延回路3において遅延調整を行う際に、基準クロックの1周期に相当する遅延時間を与える遅延素子の個数として、(k−m)を指定することによって、配線遅延や選択回路21の伝播遅延といった固定的な絶対遅延時間による誤差を排除することができる。
図8は、図4に示す多段遅延回路20及び選択回路21の実施形態の例を示す図であり、図9は、図8に示す前段多段遅延回路41及び前段選択回路42の構成図であり、図10は、図8に示す後段多段遅延回路43及び後段選択回路44の構成図である。
図示するとおり、前段多段遅延回路41は16×15個の遅延素子DC16〜DC255を直列に並べた多段遅延回路である。
また、前段選択回路42は、8ビットの選択制御信号の上位4ビット(S7〜S4)の値によって、16×15個の遅延素子DC16〜DC255のうちの16の倍数番目の遅延素子(DC31、DC47、DC63、DC79、DC95…、DC239及びDC255)から各々出力される15個の出力信号、及び前段多段遅延回路41への入力信号のうちのいずれかを選択する選択回路である。前段選択回路42は、2ビットのアドレス入力(SA及びSB)によって4つの入力信号(A〜D)のいずれかを選択してX端子から出力するセレクタS11〜S15を備えている。
図示するとおり、前段多段遅延回路41は16×15個の遅延素子DC16〜DC255を直列に並べた多段遅延回路である。
また、前段選択回路42は、8ビットの選択制御信号の上位4ビット(S7〜S4)の値によって、16×15個の遅延素子DC16〜DC255のうちの16の倍数番目の遅延素子(DC31、DC47、DC63、DC79、DC95…、DC239及びDC255)から各々出力される15個の出力信号、及び前段多段遅延回路41への入力信号のうちのいずれかを選択する選択回路である。前段選択回路42は、2ビットのアドレス入力(SA及びSB)によって4つの入力信号(A〜D)のいずれかを選択してX端子から出力するセレクタS11〜S15を備えている。
また、後段多段遅延回路43は、15個の遅延素子DC1〜DC15を直列に並べた多段遅延回路である。
後段選択回路44は、選択制御信号の下位4ビット(S3〜S0)の値によって、15個の遅延素子DC1〜DC15の各遅延素子から各々出力される出力信号、及び後段多段遅延回路43への入力信号のうちのいずれかを選択する選択回路である。後段選択回路44もまた、セレクタS11〜S15と同様のセレクタS21〜S25を備えている。そして、後段多段遅延回路43には前段選択回路42により選択された信号が入力される。
後段選択回路44は、選択制御信号の下位4ビット(S3〜S0)の値によって、15個の遅延素子DC1〜DC15の各遅延素子から各々出力される出力信号、及び後段多段遅延回路43への入力信号のうちのいずれかを選択する選択回路である。後段選択回路44もまた、セレクタS11〜S15と同様のセレクタS21〜S25を備えている。そして、後段多段遅延回路43には前段選択回路42により選択された信号が入力される。
図8〜図10に示すように構成された多段遅延回路及び選択回路は、「0」から順に「255」まで1ずつ増加する選択制御信号を与えることによって、前段多段遅延回路41に与える入力信号に対して、0個から255個の遅延素子による伝搬遅延を与えることができる。
図11は、図3に示す遅延回路の概略構成図である。遅延回路3は、直列に接続した遅延素子DR1〜DRnによって遅延対象信号を遅延させる多段遅延回路30と、測定回路2から出力される測定情報と所定の遅延時間設定値に基づいて、遅延対象信号を通過させる遅延素子の個数を決定する演算回路32と、多段遅延回路30の中から演算回路32により決定した個数の遅延素子によって遅延させた信号を取り出す選択回路31と、を備える。
図12は、本発明の実施例による遅延時間調整方法のフローチャートである。
ステップS20では遅延対象信号を多段遅延回路30へ入力し、ステップS21では、演算回路32は測定情報を測定回路2から入力する。またステップS22では、遅延対象信号に与える遅延時間を設定するための所定の遅延時間設定情報を演算回路32に入力する。
ステップS20では遅延対象信号を多段遅延回路30へ入力し、ステップS21では、演算回路32は測定情報を測定回路2から入力する。またステップS22では、遅延対象信号に与える遅延時間を設定するための所定の遅延時間設定情報を演算回路32に入力する。
ステップS23では、演算回路32は、遅延対象信号を遅延させるために、多段遅延回路30に含まれる遅延素子DR1〜DRnのうち何個の遅延素子を使用するかを算出する。すなわち演算回路32は、何番目の遅延素子から遅延信号を取り出すかを決定する。
遅延時間設定情報の与え方にしては様々なものがあるが、例えば、基準クロックの1周期(Tc)に対する係数(x/y)によって指定する方法がある。この場合の遅延時間Tdは、Td=Tc×(x/y)となる。
このとき、遅延対象信号を遅延させるために使用する素子数zは、z=(k−m)×(x/y)により算出される。
遅延時間設定情報の与え方にしては様々なものがあるが、例えば、基準クロックの1周期(Tc)に対する係数(x/y)によって指定する方法がある。この場合の遅延時間Tdは、Td=Tc×(x/y)となる。
このとき、遅延対象信号を遅延させるために使用する素子数zは、z=(k−m)×(x/y)により算出される。
使用する素子数zをこのように決定することによって、外部環境変化に影響を受けずに遅延調整ができる理由を以下に示す。例えば、周辺温度が−10℃、+25℃及び+80℃と変化したために遅延素子の1個の遅延時間が変化し、(k−m)の値がそれぞれ、100、200及び300に変わった場合を考える。
ここで遅延対象信号を遅延させる遅延時間として1/2クロックが指定されていたとすると、演算回路32により算出される遅延素子の数は、周辺温度が−10℃、+25℃及び+80℃のときに、それぞれ50、100及び150となる。したがって、温度変化にかかわらず遅延対象信号に対して1/2クロック分の遅延量が与えられることが分かる。
ここで遅延対象信号を遅延させる遅延時間として1/2クロックが指定されていたとすると、演算回路32により算出される遅延素子の数は、周辺温度が−10℃、+25℃及び+80℃のときに、それぞれ50、100及び150となる。したがって、温度変化にかかわらず遅延対象信号に対して1/2クロック分の遅延量が与えられることが分かる。
また遅延時間設定情報の与え方として、絶対時間Taにより遅延時間を設定する方法もある。この方法では基準クロックの1周期Tcが既知である必要がある。この場合に、遅延対象信号を遅延させるために使用する素子数zは、z=(k−m)×(Ta/Tc)により算出される。
上記の例と同様に、周辺温度が−10℃、+25℃及び+80℃と変化したために遅延素子の1個の遅延時間が変化し、(k−m)の値がそれぞれ、100、200及び300に変わった場合を考える。
ここで、基準クロックの1周期Tcが100μsで与えられ、絶対遅延時間Taが50μsに指定されたとすると、演算回路32により算出される遅延素子の数は、周辺温度が−10℃、+25℃及び+80℃のときに、それぞれ50、100及び150となる。したがって、温度変化にかかわらず遅延対象信号に対して50μs分の遅延量が与えられることが分かる。
上記の例と同様に、周辺温度が−10℃、+25℃及び+80℃と変化したために遅延素子の1個の遅延時間が変化し、(k−m)の値がそれぞれ、100、200及び300に変わった場合を考える。
ここで、基準クロックの1周期Tcが100μsで与えられ、絶対遅延時間Taが50μsに指定されたとすると、演算回路32により算出される遅延素子の数は、周辺温度が−10℃、+25℃及び+80℃のときに、それぞれ50、100及び150となる。したがって、温度変化にかかわらず遅延対象信号に対して50μs分の遅延量が与えられることが分かる。
ステップS24では、演算回路32は、ステップS23で算出された遅延素子の数zを選択制御信号として選択回路31に出力する。これによって選択回路31は、素子番号がzである遅延素子の出力信号を遅延信号として選択する。
図4に示す測定回路2と図11に示す遅延回路3とを比較すると分かるとおり、両者の多段遅延回路20及び30、ならびに選択回路21及び32には、同一構成の回路が使用される。このため上述の特許文献1に開示される遅延信号生成回路の場合と違って、多段遅延回路20内の各遅延素子D1〜Dnのそれぞれの遅延時間と、多段遅延回路30内の各遅延素子DR1〜DRnのそれぞれの遅延時間に差が生じない。
したがって、多段遅延回路20により基準クロックを遅延させて基準クロックの1周期長に相当する遅延素子数(k−m)を測定して、この測定値(k−m)に基づいて遅延対象信号を遅延させる遅延素子数zを調整したときに、外部環境(温度、電圧)の変化や製造プロセスの違いによって多段遅延回路20、30に生じる遅延時間に変化が生じても、これらが相殺し合うので、これら外部環境や製造プロセスの違いによる影響を受けずに精度の高い遅延調整が可能となる。したがって、本発明による可変遅延回路1を製造プロセスが違う複数類の半導体回路に設けることがあっても、せいぜい多段遅延回路に設ける遅延素子の接続段数を変えるのみで済み、回路の基本構成を変えなくてもよい。
したがって、多段遅延回路20により基準クロックを遅延させて基準クロックの1周期長に相当する遅延素子数(k−m)を測定して、この測定値(k−m)に基づいて遅延対象信号を遅延させる遅延素子数zを調整したときに、外部環境(温度、電圧)の変化や製造プロセスの違いによって多段遅延回路20、30に生じる遅延時間に変化が生じても、これらが相殺し合うので、これら外部環境や製造プロセスの違いによる影響を受けずに精度の高い遅延調整が可能となる。したがって、本発明による可変遅延回路1を製造プロセスが違う複数類の半導体回路に設けることがあっても、せいぜい多段遅延回路に設ける遅延素子の接続段数を変えるのみで済み、回路の基本構成を変えなくてもよい。
なお、図11に示す多段遅延回路30及び選択回路31もまた、図8〜10に示す構成により実現することができる。
また、上記説明では、判定回路23は入力された信号の信号論理を基準クロックの立ち上がりエッジのタイミングで判定することとしたが、そのかわりに立ち下がりエッジにて判定してもよい。このとき変化点検出部24は、信号論理が「Hi」から「Lo」へ変化する変化点を検出する。
また、上記説明では、判定回路23は入力された信号の信号論理を基準クロックの立ち上がりエッジのタイミングで判定することとしたが、そのかわりに立ち下がりエッジにて判定してもよい。このとき変化点検出部24は、信号論理が「Hi」から「Lo」へ変化する変化点を検出する。
さらにまた判定回路23は、信号論理の判定タイミングに、立ち上がりエッジと立ち下がりエッジの両方のタイミングを使用し、変化点検出部24はそれらの論理変化が生じた遅延素子の素子番号を出力してもよい。こうすることにより遅延回路3は、基準クロックの1周期より短いパルス幅に相当する遅延時間を生じる遅延素子の個数に基づいて、遅延対象信号を遅延させる遅延素子数zを調整することができるようになる。ただしこの場合には、基準クロックのデューティー比に関する情報が必要になる。
本発明により、外部環境(温度、電圧)の変化や影響を受けず、かつ実装に用いる半導体製造プロセスを変更した場合でも回路の基本構成を変更する必要がない遅延回路が提供される。
以上、本発明の好適な実施態様について詳述したが、当業者が種々の修正及び変更をなし得ること、並びに、特許請求の範囲は本発明の真の精神および趣旨の範囲内にあるこの様な全ての修正及び変更を包含することは、本発明の範囲に含まれることは当業者に理解されるべきものである。
本発明は、半導体集積回路に実装される遅延回路およびこのような遅延回路の遅延時間を調整する遅延時間調整方法に利用可能である。
Claims (10)
- 複数の遅延素子が直列に接続された多段遅延回路に基準クロックを入力し、
1個又は複数個の前記遅延素子に基準クロックを通過させて得られる遅延量が異なる複数の遅延信号のうちから順次選択した各遅延信号の信号論理を、前記基準クロックに同期した判定タイミングで判定し、
前記判定タイミングにおいて前記基準クロックの論理に変化が生じている前記遅延素子を少なくとも2個検出し、
検出された2個の前記遅延素子にそれぞれ至るまでに前記クロック信号が通過する前記遅延素子の個数の差分を、所望の遅延時間を生じる前記遅延素子の個数として決定する、
ことを特徴とする遅延素子の遅延時間計測方法。 - 所望の遅延時間は、前記基準クロックの1周期であることを特徴とする請求項1に記載の遅延時間計測方法。
- 前記多段遅延回路は、N個(Nは自然数)の遅延素子を直列に接続した後段多段遅延回路と、(N+1)×N個の遅延素子を直列に接続した前段多段遅延回路と、を備え、
前記多段遅延回路から前記複数の遅延信号を選択するとき、前記前段多段遅延回路のN個おきの遅延素子から各々出力される遅延信号のいずれかを選択して前記後段多段遅延回路へ入力し、前記後段多段遅延回路の各前記遅延素子から各々出力される遅延信号のいずれかを選択する、
ことを特徴とする請求項1又は2に記載の遅延時間計測方法。 - 請求項1〜3のいずれか一項に記載の遅延時間計測方法によって決定した、前記所望の遅延時間を生じる前記遅延素子の個数に基づいて、所定の入力信号に与える遅延時間を調整する遅延時間調整方法であって、
前記多段遅延回路を第1の多段遅延回路とし、
直列に接続された複数の遅延素子により構成される第2の多段遅延回路へ前記入力信号を入力し、
所定の遅延時間設定値に、前記遅延時間計測方法により決定された前記遅延素子の個数を乗じて、前記入力信号を通過させる遅延素子の使用数を決定し、
前記第2の多段遅延回路から、前記使用数の遅延素子によって遅延させた前記入力信号を取り出す、
ことを特徴とする遅延時間調整方法。 - 前記第2の多段遅延回路は、N個の遅延素子を直列に接続した後段多段遅延回路と、(N+1)×N個の遅延素子を直列に接続した前段多段遅延回路と、を備え、
前記第2の多段遅延回路から前記複数の遅延信号を選択するとき、前記第2の多段遅延回路の前段多段遅延回路のN個おきの遅延素子から各々出力される遅延信号のいずれかを選択して前記第2の多段遅延回路の前記後段多段遅延回路へ入力し、前記第2の多段遅延回路の前記後段多段遅延回路の各前記遅延素子から各々出力される遅延信号のいずれかを選択する、
ことを特徴とする請求項4に記載の遅延時間調整方法。 - 入力信号に可変量の遅延を与える可変遅延回路であって、
複数の遅延素子が直列に接続された多段遅延回路と、
1個又は複数個の前記遅延素子に基準クロックを通過させて得られる遅延量が異なる複数の遅延信号のうち任意の信号を選択する選択部と、
前記選択部を用いて前記複数の遅延信号から順次選択した各遅延信号の信号論理を、前記基準クロックに同期した判定タイミングでそれぞれ判定する判定部と、
前記判定タイミングにおいて前記基準クロックの論理に変化が生じている前記遅延素子を少なくとも2個検出する変化点検出部と、を備え、
検出された2個の前記遅延素子にそれぞれ至るまでに前記クロック信号が通過する前記遅延素子の個数の差分を、所望の遅延時間を生じる前記遅延素子の個数として用いることを特徴とする可変遅延回路。 - 所望の遅延時間は、前記基準クロックの1周期であることを特徴とする請求項6に記載の可変遅延回路。
- 前記多段遅延回路は、N個(Nは自然数)の遅延素子を直列に接続した後段多段遅延回路と、(N+1)×N個の遅延素子を直列に接続した前段多段遅延回路と、を備え、
前記選択部は、前記後段多段遅延回路の各前記遅延素子から各々出力される遅延信号のいずれかを選択する後段選択部と、前記前段多段遅延回路のN個おきの遅延素子から各々出力される遅延信号のいずれかを選択する前段選択部と、を備え、
前記後段多段遅延回路には、前記前段選択部が選択した信号が入力される、
ことを特徴とする請求項6又は7に記載の可変遅延回路。 - 前記多段遅延回路を第1の多段遅延回路とし、かつ前記選択部を第1の選択部とし、
複数の遅延素子が直列に接続された第2の多段遅延回路と、
所定の遅延時間設定値に、前記遅延素子の個数の差分を乗じて、前記入力信号を通過させる遅延素子の個数を決定する演算回路と、
前記入力信号が入力される前記第2の多段遅延回路から、前記演算回路により決定した数の遅延素子によって遅延させた前記入力信号を取り出す第2の選択部と、
を備えることを特徴とする請求項6〜8のいずれか一項に記載の可変遅延回路。 - 前記第2の多段遅延回路は、N個(Nは自然数)の遅延素子を直列に接続した後段多段遅延回路と、(N+1)×N個の遅延素子を直列に接続した前段多段遅延回路と、を備え、
前記第2の選択部は、前記第2の多段遅延回路の前記後段多段遅延回路の各前記遅延素子から各々出力される遅延信号のいずれかを選択する後段選択部と、前記第2の多段遅延回路の前記前段多段遅延回路のN個おきの遅延素子から各々出力される遅延信号のいずれかを選択する前段選択部と、を備え、
前記第2の多段遅延回路の前記後段多段遅延回路には、前記第2の選択部の前記前段選択部が選択した信号が入力される、
ことを特徴とする請求項9に記載の可変遅延回路。
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