JP2004349866A - クロック生成回路 - Google Patents
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Abstract
【課題】ノイズの影響に強く、出力クロックのジッタ成分を抑えるとともにロック時間の短縮するクロック生成回路を提供すること。
【解決手段】第１の分周器５０が、ＶＣＯ４０の出力クロックを分周してシステムクロックを生成し、第２の分周器６０が、ＶＣＯ４０の出力クロックを分周して比較用クロックを生成し、位相比較器１０が、入力ロックと比較用クロックの位相を比較して、ＵＰ信号およびＤＯＷＮ信号を出力し、カウンタ２０が、パワーオンリセット信号により初期値を設定した後、ＵＰ信号およびＤＯＷＮ信号をカウントし、ＤＡ変換器３０が、カウンタ２０のカウント値を電圧値に変換して、ＶＣＯ４０の発振周波数を制御する。
【選択図】 図１
【解決手段】第１の分周器５０が、ＶＣＯ４０の出力クロックを分周してシステムクロックを生成し、第２の分周器６０が、ＶＣＯ４０の出力クロックを分周して比較用クロックを生成し、位相比較器１０が、入力ロックと比較用クロックの位相を比較して、ＵＰ信号およびＤＯＷＮ信号を出力し、カウンタ２０が、パワーオンリセット信号により初期値を設定した後、ＵＰ信号およびＤＯＷＮ信号をカウントし、ＤＡ変換器３０が、カウンタ２０のカウント値を電圧値に変換して、ＶＣＯ４０の発振周波数を制御する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、フェーズ・ロック・ループ（ＰＬＬ：Ｐｈａｓｅ Ｌｏｏｋｅｄ Ｌｏｏｐ）を用いたクロック生成回路に関するものであり、特に、ノイズの影響に強く、出力クロックのジッタ成分を抑えるとともにロック時間を短縮するクロック生成回路に関するものである。
【０００２】
【従来の技術】
様々な用途の電卓に共通に使用するためのＩＣとして開発されたマイクロコンピュータは、現在、炊飯器やエアコン、全自動洗濯機などのタイマーや温度調節、水量調節などに用いられている。今では、家庭電化製品の組み込みコンピュータとして、産業用機器の制御部品として、パーソナルコンピュータに組み込まれプロセッサとして利用されている。
【０００３】
また、半導体製造の多層配線技術や微細化技術の向上により、半導体集積回路の１チップの搭載ゲート規模も大きくなり、高性能・高機能の半導体集積回路が１チップで実現可能となっている。これにより、高速動作のマイクロプロセッサを実現するとともに、マイクロコンピュータの周辺回路としてＡＤ変換器やＤＡ変換器などのアナログ回路も含めた１チップマイコンが実現されている。
【０００４】
周波数の高い高速なクロックを１チップマイコンの外部で生成すると、ノイズ源となったり、消費電力が増加したりする。そのため、一般的には、マイクロコンピュータの動作周波数よりも低い周波数のクロックを外部から入力し、チップ内でＰＬＬ回路を用いて外部から入力されたクロックを逓倍して高速なクロックを生成し、生成したクロックでマイクロコンピュータを動作するようにしている。
【０００５】
ＰＬＬ回路を用いて入力クロックよりも高い周波数のクロックを生成する場合、位相比較器が、電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）の出力クロックを分周器で所定の値で分周して生成した比較用クロックと入力クロックとの位相を比較する。位相比較器は、電圧制御発振器の発振周波数を高くする場合にはＵＰ信号を、発振周波数を低くする場合にはＤＯＵＮ信号をチャージポンプに出力し、チャージポンプがＵＰ信号およびＤＯＵＮ信号に基づいて発生したデジタルパルスを、コンデンサなどで構成されるローパスフィルタが、電圧制御発振器の発振周波数を制御可能な安定したアナログ電圧レベルに平滑化して、電圧制御発振器を制御するようにしている。
【０００６】
しかしながら、ローパスフィルタであるコンデンサは、１チップマイコンの外部に接続されており、外来のノイズの影響により電位が不安定になりやすいという問題があった。すなわち、圧制御発振器の発振周波数を制御する信号が不安定になり、安定したクロックを得ることができないという問題があった。
【０００７】
また、外来のノイズの影響を避けるためにコンデンサを１チップマイコンの内部に設けた場合、コンデンサの容量が大きいために、チップ面積が大きくなってしまうという問題があった。
【０００８】
このような問題を改善するために、従来技術では、位相比較器が出力するＵＰ信号及びＤＯＷＮ信号をカウントアップおよびカウントダウンし、そのカウント値をＤＡ変換器により電圧に変換し、電圧制御発振器のクロック周波数を可変するようにしている（たとえば、特許文献１参照）。
【０００９】
【特許文献１】
特開昭６２−２４９５２４号公報
【００１０】
【発明が解決しようとする課題】
マイクロコンピュータに入力するクロックをＰＬＬ回路により生成する場合、マイクロコンピュータのシステムリセット期間内に、所望のクロックを発生させてロックする必要がある。しかしながら、上記従来技術では、ＵＰ信号およびＤＯＷＮ信号をカウントするカウンタの初期値により、所望のクロックを安定してさせるまでのロック時間が変化するため、システムリセット期間内に、安定したクロックを確実に生成することができないという問題があった。
【００１１】
この発明は上記に鑑みてなされたもので、ノイズの影響に強く、出力クロックのジッタ成分を抑えるとともにロック時間を短縮するクロック生成回路を得ることを目的としている。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、この発明にかかるクロック生成回路は、マイクロコンピュータとともにチップ内に内蔵され、外部から入力される入力クロックに基づいてシステムクロックを生成し、生成したシステムクロックを前記マイクロコンピュータにクロックを供給するクロック生成回路において、電圧制御発信器の出力クロックを所定の値に分周した前記システムクロックを前記マイクロコンピュータに出力する第１の分周器と、前記電圧制御発振器の出力クロックを所定の値に分周して比較用クロックを生成する第２の分周器と、前記比較用クロックと前記入力クロックとの位相を比較して、前記比較用クロックの位相が前記入力クロックの位相より遅れている場合にはアップ信号を、前記比較用のクロックの位相が前記入力クロックの位相より進んでいる場合にはダウン信号を出力する位相比較器と、前記チップ内に電源が投入されたことを示すパワーオンリセット信号により、カウントを開始する初期値を設定するとともに、前記アップ信号が入力されるとカウント値をインクリメントし、前記ダウン信号が入力されるとカウント値をデクリメントするカウンタと、前記カウンタのカウント値を電圧値に変換するデジタル・アナログ変換器と、前記電圧値に変換されたカウント値に基づいて、発振周波数を調整してクロックを生成する前記電圧制御発振器と、を備えることを特徴とする。
【００１３】
この発明によれば、チップ内に電源が投入されたことを示すパワーオンリセット信号により、電圧制御発振器の発振周波数を制御するためのカウンタのカウント値の初期値を設定した後に、入力クロックに基づいてマイクロコンピュータに供給するクロックを生成するようにしている。
【００１４】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるクロック生成回路の好適な実施の形態を詳細に説明する。
【００１５】
図１および図２を用いて本発明の実施の形態を説明する。図１は、この発明における実施の形態のクロック生成回路の構成を示すブロック図である。この発明における実施の形態のクロック生成回路は、位相比較器１０と、カウンタ２０と、ＤＡ変換器３０と、電圧制御発振器（以下ＶＣＯとする）４０と、第１の分周器５０と、第２の分周器６０とを備えている。
【００１６】
位相比較器１０は、外部から入力される入力クロックＸＩＮと第１の分周器５０で生成された比較用クロックとの位相を比較する。比較の結果、比較用クロックの位相が入力クロックＸＩＮの位相よりも進んでいる場合にはＤＯＷＮ信号を“Ｌ”に、比較用クロックの位相が入力ロックの位相よりも進んでいる場合にはＵＰ信号を“Ｈ”にする。
【００１７】
カウンタ２０は、電源が投入されたことを示すパワーオンリセット信号がアサートの時に、カウントを開始する初期値を設定する。そして、位相比較器１０からＵＰ信号が入力されるとカウントアップし、位相比較器１０からＤＯＷＮ信号が入力されるとカウントダウンするアップ・ダウンカウンタである。なお、パワーオンリセット信号は、チップの外部から入力してもよいし、図示していないが、チップ内のパワーオンリセット回路から入力するようにしてもよい。
【００１８】
パワーオンリセットがアサートの時にカウンタに設定する初期値には、第１の分周器５０がＶＣＯ４０から入力されたクロックを分周して生成するマイクロコンピュータに供給するクロックの周波数が、マイクロコンピュータの製品使用の周波数となるような値を設定する。具体的には、たとえば、第１の分周器５０が、ＶＣＯ４０の出力クロックを２分周する場合には、ＶＣＯ４０がマイクロコンピュータの製品使用の周波数の２倍の周波数のクロックを生成するようなカウント値を設定する。
【００１９】
ＤＡ変換器３０は、基準電圧に基づいてカウンタ２０のカウント値を電圧値に変換する。そして、変換した電圧値である出力電圧値ＶＣＮＴをＶＣＯ４０に出力する。なお、ＤＡ変換器３０に入力される基準電圧は、外部端子から入力してもよいし、チップ内に搭載されているＡＤ変換器やＤＡ変換器などのアナログ回路の基準電圧と共用してもよい。また、ＤＡ変換器３０は、カウント値に対して単調に増減する特性を持っており、入力であるカウント値が小さいと出力電圧値ＶＣＮＴの電圧が低く、カウント値が大きいと出力電圧値ＶＣＮＴの電圧値が高くなる。
【００２０】
ＶＣＯ４０は、出力電圧値ＶＣＮＴに基づいて発振周波数を調整して、入力クロックＸＩＮよりも高い周波数のクロックを生成する。具体的には、ＶＣＯ４０は、たとえば、出力電圧値ＶＣＮＴの電圧値に依存して発進周波数を変化させるオシレータで構成され、出力電圧値ＶＣＮＴの電圧が高ければ発振周波数が高くなり、出力電圧値ＶＣＮＴの電圧が低ければ発振周波数が低くなる。なお、ＶＣＯ４０の出力電圧範囲は、マイクロコンピュータで使用する。
【００２１】
第１の分周器５０は、ＶＣＯ４０で生成したクロックをマイクロコンピュータで使用する周波数に分周して、マイクロコンピュータのクロックを生成する。そして、生成したクロックをマイクロコンピュータに出力する。
【００２２】
第２の分周器６０は、ＶＣＯ４０で生成したクロックを入力クロックＸＩＮと同じ周波数になるように分周して、比較用クロックを生成する。
【００２３】
つぎに、この発明における本実施の形態のクロック生成回路の動作を説明する。パワーオンリセットがアサートになると、カウンタ２０は、カウントを開始する初期値を設定し、カウント動作を開始する。
【００２４】
位相比較器１０は、外部から入力される入力クロックＸＩＮと第１の分周器５０で生成された比較用クロックとの位相を比較する。比較の結果、比較用クロックの位相が入力クロックＸＩＮの位相よりも遅れている場合、位相比較器１０は、ＶＣＯ４０の発振周波数を上げるためのＵＰ信号をカウンタ２０に出力する。比較の結果、比較用クロックの位相が入力クロックＸＩＮの位相よりも進んでいる場合、位相比較器１０は、ＶＣＯ４０の発振周波数を下げるためのＤＯＵＮ信号をカウンタ２０に出力する。
【００２５】
カウンタ２０は、位相比較器１０からＵＰ信号が入力された場合、カウント値をインクリメントし、ＤＯＷＮ信号が入力された場合、カウント値をデクリメントする。そして、カウント値をＤＡ変換器３０に出力する。
【００２６】
ＤＡ変換器３０は、基準電圧に基づいてカウンタ２０から入力されたカウント値を電圧値に変換する。そして、変換した電圧値である出力電圧値ＶＣＮＴをＶＣＯ４０に出力する。
【００２７】
ＶＣＯ４０は、ＤＡ変換器３０から入力される出力電圧値ＶＣＮＴに基づいて、発進周波数を調整して、入力クロックＸＩＮよりも高い周波数のクロックを生成する。そして、生成したクロックを第１の分周器５０と第２の分周器６０とに出力する。
【００２８】
第１の分周器５０は、ＶＣＯ４０から入力されたクロックをマイクロコンピュータで使用する周波数に分周して、マイクロコンピュータのクロックを生成する。そして、生成したクロックをマイクロコンピュータに出力する。
【００２９】
第２の分周器６０は、ＶＣＯ４０で生成したクロックを入力クロックＸＩＮと同じ周波数になるように分周して、比較用クロックを生成する。そして、比較用クロックを位相比較器１０に出力する。
【００３０】
このようなフィードバックループにより、ＶＣＯ４０は、入力クロックＸＩＮを逓倍して所定の周波数のクロックを生成する。
【００３１】
図２のタイミングチャートを参照して、位相比較器１０が出力するＵＰ信号とＤＯＷＮ信号により、ＶＣＯ４０の発進周波数を調整する動作を説明する。図２の場合、位相比較器１０は、第２の分周器６０で生成される比較用クロックの位相が入力クロックＸＩＮの位相より遅れている場合、ＵＰ信号を“Ｌ”にし、比較用クロックの位相が入力クロックＸＩＮの位相より進んでいる場合、ＤＯＷＮ信号を“Ｈ”にするものとする。
【００３２】
比較用クロックの位相が入力クロックＸＩＮの位相よりも遅れている場合、位相比較器１０は、ＶＣＯ４０の発振周波数を上げるためのＵＰ信号を“Ｌ”にする。カウンタ２０は、ＵＰ信号が入力されると、カウント値をインクリメントとする。図２の場合、カウンタ２０のカウント値が“Ｎ”となっており、カウンタ２０は、ＵＰ信号が入力される毎にカウントアップして、カウンタ値を“Ｎ＋１”、“Ｎ＋２”、“Ｎ＋３”、“Ｎ＋４”、“Ｎ＋５”としている。ＤＡ変換器３０は、カウンタ２０のカウント値を電圧値に変換して出力電圧値ＶＣＮＴを出力する。カウンタ２０のカウント値が１ずつ増加しているので、ＤＡ変換器３０の出力電圧値ＶＣＮＴの電圧値も高くなる。ＶＣＯ４０は、出力電圧値ＶＣＮＴの電圧値が高くなっているので、発振周波数を上げてクロックを生成する。
【００３３】
比較用クロックの位相と入力クロックＸＩＮの位相とが等しい場合、位相比較器１０は、ＵＰ信号もＤＯＷＮ信号も出力しない。したがって、カウンタ２０のカウント値は変化しない。図２の場合、カウント値は“Ｎ＋５”に固定されている。カウント値が変化しないので、ＤＡ変換器３０の出力電圧値ＶＣＮＴも固定されており、ＶＣＯ４０の発振周波数も変化しない。
【００３４】
比較用クロックの位相が入力クロックＸＩＮの位相より進んでいる場合、位相比較器１０は、ＶＣＯ４０の発振周波数を下げるためのＤＯＵＮ信号を“Ｈ”にする。カウンタ２０は、ＤＯＵＮ信号が入力されると、カウント値をデクリメントする。図２の場合、カウンタ２０のカウント値が“Ｎ＋５”になっており、“Ｎ＋４”、“Ｎ＋３”、“Ｎ＋２”、“Ｎ＋１”、“Ｎ”としている。カウンタ２０の値が１ずつ減少しているので、ＤＡ変換器３０の出力電圧値ＶＣＮＴの電圧値も低くなる。ＶＣＯ４０は、出力電圧値ＶＣＮＴの電圧が低くなっているので、発振周波数を下げてクロックを生成する。
【００３５】
このようにこの実施の形態では、パワーオンリセット信号により、電圧制御発振器の発振周波数を制御するためのカウンタのカウント値の初期値を、第１の分周器が電圧制御発振器から入力されたクロックを分周して生成するマイクロコンピュータに供給するクロックの周波数が、マイクロコンピュータの製品使用の周波数となるような値を設定するようにしたため、電圧制御発信器が生成するクロックのロック時間を短縮して、システムリセット期間内に、安定したシステムクロックを確実にマイクロコンピュータに供給することができる。
【００３６】
また、ＤＡ変換器の出力範囲を、マイクロコンピュータが動作するクロックの周波数を中心値とした所定の範囲に設定するようにしているため、ＤＡ変換器の性能を限定することができ、ＤＡ変換器の面積を小さくすることができる。
【００３７】
さらに、ＤＡ変換器の基準電圧をチップ内に搭載さえている他のアナログ回路と共用するようにしているため、チップの外部端子の増加を抑制することができる。
【００３８】
【発明の効果】
以上説明したように、この発明にかかるクロック生成回路によれば、チップ内に電源が投入されたことを示すパワーオンリセット信号により、電圧制御発振器の発振周波数を制御するためのカウンタのカウント値の初期値を設定した後に、入力クロックに基づいてマイクロコンピュータに供給するクロックを生成するようにしているため、電圧制御発信器が生成するクロックのロック時間を短縮して、システムリセット期間内に、安定したシステムクロックを確実にマイクロコンピュータに供給することができる。
【図面の簡単な説明】
【図１】この発明における実施の形態のクロック生成回路の構成を示すブロック図である。
【図２】この発明における実施の形態のクロック生成回路の動作を説明するための図である。
【符号の説明】
１０ 位相比較器、２０ カウンタ、３０ ＤＡ変換器、４０ 電圧制御発振器、５０ 第１の分周器、６０ 第２の分周器。
【発明の属する技術分野】
本発明は、フェーズ・ロック・ループ（ＰＬＬ：Ｐｈａｓｅ Ｌｏｏｋｅｄ Ｌｏｏｐ）を用いたクロック生成回路に関するものであり、特に、ノイズの影響に強く、出力クロックのジッタ成分を抑えるとともにロック時間を短縮するクロック生成回路に関するものである。
【０００２】
【従来の技術】
様々な用途の電卓に共通に使用するためのＩＣとして開発されたマイクロコンピュータは、現在、炊飯器やエアコン、全自動洗濯機などのタイマーや温度調節、水量調節などに用いられている。今では、家庭電化製品の組み込みコンピュータとして、産業用機器の制御部品として、パーソナルコンピュータに組み込まれプロセッサとして利用されている。
【０００３】
また、半導体製造の多層配線技術や微細化技術の向上により、半導体集積回路の１チップの搭載ゲート規模も大きくなり、高性能・高機能の半導体集積回路が１チップで実現可能となっている。これにより、高速動作のマイクロプロセッサを実現するとともに、マイクロコンピュータの周辺回路としてＡＤ変換器やＤＡ変換器などのアナログ回路も含めた１チップマイコンが実現されている。
【０００４】
周波数の高い高速なクロックを１チップマイコンの外部で生成すると、ノイズ源となったり、消費電力が増加したりする。そのため、一般的には、マイクロコンピュータの動作周波数よりも低い周波数のクロックを外部から入力し、チップ内でＰＬＬ回路を用いて外部から入力されたクロックを逓倍して高速なクロックを生成し、生成したクロックでマイクロコンピュータを動作するようにしている。
【０００５】
ＰＬＬ回路を用いて入力クロックよりも高い周波数のクロックを生成する場合、位相比較器が、電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）の出力クロックを分周器で所定の値で分周して生成した比較用クロックと入力クロックとの位相を比較する。位相比較器は、電圧制御発振器の発振周波数を高くする場合にはＵＰ信号を、発振周波数を低くする場合にはＤＯＵＮ信号をチャージポンプに出力し、チャージポンプがＵＰ信号およびＤＯＵＮ信号に基づいて発生したデジタルパルスを、コンデンサなどで構成されるローパスフィルタが、電圧制御発振器の発振周波数を制御可能な安定したアナログ電圧レベルに平滑化して、電圧制御発振器を制御するようにしている。
【０００６】
しかしながら、ローパスフィルタであるコンデンサは、１チップマイコンの外部に接続されており、外来のノイズの影響により電位が不安定になりやすいという問題があった。すなわち、圧制御発振器の発振周波数を制御する信号が不安定になり、安定したクロックを得ることができないという問題があった。
【０００７】
また、外来のノイズの影響を避けるためにコンデンサを１チップマイコンの内部に設けた場合、コンデンサの容量が大きいために、チップ面積が大きくなってしまうという問題があった。
【０００８】
このような問題を改善するために、従来技術では、位相比較器が出力するＵＰ信号及びＤＯＷＮ信号をカウントアップおよびカウントダウンし、そのカウント値をＤＡ変換器により電圧に変換し、電圧制御発振器のクロック周波数を可変するようにしている（たとえば、特許文献１参照）。
【０００９】
【特許文献１】
特開昭６２−２４９５２４号公報
【００１０】
【発明が解決しようとする課題】
マイクロコンピュータに入力するクロックをＰＬＬ回路により生成する場合、マイクロコンピュータのシステムリセット期間内に、所望のクロックを発生させてロックする必要がある。しかしながら、上記従来技術では、ＵＰ信号およびＤＯＷＮ信号をカウントするカウンタの初期値により、所望のクロックを安定してさせるまでのロック時間が変化するため、システムリセット期間内に、安定したクロックを確実に生成することができないという問題があった。
【００１１】
この発明は上記に鑑みてなされたもので、ノイズの影響に強く、出力クロックのジッタ成分を抑えるとともにロック時間を短縮するクロック生成回路を得ることを目的としている。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、この発明にかかるクロック生成回路は、マイクロコンピュータとともにチップ内に内蔵され、外部から入力される入力クロックに基づいてシステムクロックを生成し、生成したシステムクロックを前記マイクロコンピュータにクロックを供給するクロック生成回路において、電圧制御発信器の出力クロックを所定の値に分周した前記システムクロックを前記マイクロコンピュータに出力する第１の分周器と、前記電圧制御発振器の出力クロックを所定の値に分周して比較用クロックを生成する第２の分周器と、前記比較用クロックと前記入力クロックとの位相を比較して、前記比較用クロックの位相が前記入力クロックの位相より遅れている場合にはアップ信号を、前記比較用のクロックの位相が前記入力クロックの位相より進んでいる場合にはダウン信号を出力する位相比較器と、前記チップ内に電源が投入されたことを示すパワーオンリセット信号により、カウントを開始する初期値を設定するとともに、前記アップ信号が入力されるとカウント値をインクリメントし、前記ダウン信号が入力されるとカウント値をデクリメントするカウンタと、前記カウンタのカウント値を電圧値に変換するデジタル・アナログ変換器と、前記電圧値に変換されたカウント値に基づいて、発振周波数を調整してクロックを生成する前記電圧制御発振器と、を備えることを特徴とする。
【００１３】
この発明によれば、チップ内に電源が投入されたことを示すパワーオンリセット信号により、電圧制御発振器の発振周波数を制御するためのカウンタのカウント値の初期値を設定した後に、入力クロックに基づいてマイクロコンピュータに供給するクロックを生成するようにしている。
【００１４】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるクロック生成回路の好適な実施の形態を詳細に説明する。
【００１５】
図１および図２を用いて本発明の実施の形態を説明する。図１は、この発明における実施の形態のクロック生成回路の構成を示すブロック図である。この発明における実施の形態のクロック生成回路は、位相比較器１０と、カウンタ２０と、ＤＡ変換器３０と、電圧制御発振器（以下ＶＣＯとする）４０と、第１の分周器５０と、第２の分周器６０とを備えている。
【００１６】
位相比較器１０は、外部から入力される入力クロックＸＩＮと第１の分周器５０で生成された比較用クロックとの位相を比較する。比較の結果、比較用クロックの位相が入力クロックＸＩＮの位相よりも進んでいる場合にはＤＯＷＮ信号を“Ｌ”に、比較用クロックの位相が入力ロックの位相よりも進んでいる場合にはＵＰ信号を“Ｈ”にする。
【００１７】
カウンタ２０は、電源が投入されたことを示すパワーオンリセット信号がアサートの時に、カウントを開始する初期値を設定する。そして、位相比較器１０からＵＰ信号が入力されるとカウントアップし、位相比較器１０からＤＯＷＮ信号が入力されるとカウントダウンするアップ・ダウンカウンタである。なお、パワーオンリセット信号は、チップの外部から入力してもよいし、図示していないが、チップ内のパワーオンリセット回路から入力するようにしてもよい。
【００１８】
パワーオンリセットがアサートの時にカウンタに設定する初期値には、第１の分周器５０がＶＣＯ４０から入力されたクロックを分周して生成するマイクロコンピュータに供給するクロックの周波数が、マイクロコンピュータの製品使用の周波数となるような値を設定する。具体的には、たとえば、第１の分周器５０が、ＶＣＯ４０の出力クロックを２分周する場合には、ＶＣＯ４０がマイクロコンピュータの製品使用の周波数の２倍の周波数のクロックを生成するようなカウント値を設定する。
【００１９】
ＤＡ変換器３０は、基準電圧に基づいてカウンタ２０のカウント値を電圧値に変換する。そして、変換した電圧値である出力電圧値ＶＣＮＴをＶＣＯ４０に出力する。なお、ＤＡ変換器３０に入力される基準電圧は、外部端子から入力してもよいし、チップ内に搭載されているＡＤ変換器やＤＡ変換器などのアナログ回路の基準電圧と共用してもよい。また、ＤＡ変換器３０は、カウント値に対して単調に増減する特性を持っており、入力であるカウント値が小さいと出力電圧値ＶＣＮＴの電圧が低く、カウント値が大きいと出力電圧値ＶＣＮＴの電圧値が高くなる。
【００２０】
ＶＣＯ４０は、出力電圧値ＶＣＮＴに基づいて発振周波数を調整して、入力クロックＸＩＮよりも高い周波数のクロックを生成する。具体的には、ＶＣＯ４０は、たとえば、出力電圧値ＶＣＮＴの電圧値に依存して発進周波数を変化させるオシレータで構成され、出力電圧値ＶＣＮＴの電圧が高ければ発振周波数が高くなり、出力電圧値ＶＣＮＴの電圧が低ければ発振周波数が低くなる。なお、ＶＣＯ４０の出力電圧範囲は、マイクロコンピュータで使用する。
【００２１】
第１の分周器５０は、ＶＣＯ４０で生成したクロックをマイクロコンピュータで使用する周波数に分周して、マイクロコンピュータのクロックを生成する。そして、生成したクロックをマイクロコンピュータに出力する。
【００２２】
第２の分周器６０は、ＶＣＯ４０で生成したクロックを入力クロックＸＩＮと同じ周波数になるように分周して、比較用クロックを生成する。
【００２３】
つぎに、この発明における本実施の形態のクロック生成回路の動作を説明する。パワーオンリセットがアサートになると、カウンタ２０は、カウントを開始する初期値を設定し、カウント動作を開始する。
【００２４】
位相比較器１０は、外部から入力される入力クロックＸＩＮと第１の分周器５０で生成された比較用クロックとの位相を比較する。比較の結果、比較用クロックの位相が入力クロックＸＩＮの位相よりも遅れている場合、位相比較器１０は、ＶＣＯ４０の発振周波数を上げるためのＵＰ信号をカウンタ２０に出力する。比較の結果、比較用クロックの位相が入力クロックＸＩＮの位相よりも進んでいる場合、位相比較器１０は、ＶＣＯ４０の発振周波数を下げるためのＤＯＵＮ信号をカウンタ２０に出力する。
【００２５】
カウンタ２０は、位相比較器１０からＵＰ信号が入力された場合、カウント値をインクリメントし、ＤＯＷＮ信号が入力された場合、カウント値をデクリメントする。そして、カウント値をＤＡ変換器３０に出力する。
【００２６】
ＤＡ変換器３０は、基準電圧に基づいてカウンタ２０から入力されたカウント値を電圧値に変換する。そして、変換した電圧値である出力電圧値ＶＣＮＴをＶＣＯ４０に出力する。
【００２７】
ＶＣＯ４０は、ＤＡ変換器３０から入力される出力電圧値ＶＣＮＴに基づいて、発進周波数を調整して、入力クロックＸＩＮよりも高い周波数のクロックを生成する。そして、生成したクロックを第１の分周器５０と第２の分周器６０とに出力する。
【００２８】
第１の分周器５０は、ＶＣＯ４０から入力されたクロックをマイクロコンピュータで使用する周波数に分周して、マイクロコンピュータのクロックを生成する。そして、生成したクロックをマイクロコンピュータに出力する。
【００２９】
第２の分周器６０は、ＶＣＯ４０で生成したクロックを入力クロックＸＩＮと同じ周波数になるように分周して、比較用クロックを生成する。そして、比較用クロックを位相比較器１０に出力する。
【００３０】
このようなフィードバックループにより、ＶＣＯ４０は、入力クロックＸＩＮを逓倍して所定の周波数のクロックを生成する。
【００３１】
図２のタイミングチャートを参照して、位相比較器１０が出力するＵＰ信号とＤＯＷＮ信号により、ＶＣＯ４０の発進周波数を調整する動作を説明する。図２の場合、位相比較器１０は、第２の分周器６０で生成される比較用クロックの位相が入力クロックＸＩＮの位相より遅れている場合、ＵＰ信号を“Ｌ”にし、比較用クロックの位相が入力クロックＸＩＮの位相より進んでいる場合、ＤＯＷＮ信号を“Ｈ”にするものとする。
【００３２】
比較用クロックの位相が入力クロックＸＩＮの位相よりも遅れている場合、位相比較器１０は、ＶＣＯ４０の発振周波数を上げるためのＵＰ信号を“Ｌ”にする。カウンタ２０は、ＵＰ信号が入力されると、カウント値をインクリメントとする。図２の場合、カウンタ２０のカウント値が“Ｎ”となっており、カウンタ２０は、ＵＰ信号が入力される毎にカウントアップして、カウンタ値を“Ｎ＋１”、“Ｎ＋２”、“Ｎ＋３”、“Ｎ＋４”、“Ｎ＋５”としている。ＤＡ変換器３０は、カウンタ２０のカウント値を電圧値に変換して出力電圧値ＶＣＮＴを出力する。カウンタ２０のカウント値が１ずつ増加しているので、ＤＡ変換器３０の出力電圧値ＶＣＮＴの電圧値も高くなる。ＶＣＯ４０は、出力電圧値ＶＣＮＴの電圧値が高くなっているので、発振周波数を上げてクロックを生成する。
【００３３】
比較用クロックの位相と入力クロックＸＩＮの位相とが等しい場合、位相比較器１０は、ＵＰ信号もＤＯＷＮ信号も出力しない。したがって、カウンタ２０のカウント値は変化しない。図２の場合、カウント値は“Ｎ＋５”に固定されている。カウント値が変化しないので、ＤＡ変換器３０の出力電圧値ＶＣＮＴも固定されており、ＶＣＯ４０の発振周波数も変化しない。
【００３４】
比較用クロックの位相が入力クロックＸＩＮの位相より進んでいる場合、位相比較器１０は、ＶＣＯ４０の発振周波数を下げるためのＤＯＵＮ信号を“Ｈ”にする。カウンタ２０は、ＤＯＵＮ信号が入力されると、カウント値をデクリメントする。図２の場合、カウンタ２０のカウント値が“Ｎ＋５”になっており、“Ｎ＋４”、“Ｎ＋３”、“Ｎ＋２”、“Ｎ＋１”、“Ｎ”としている。カウンタ２０の値が１ずつ減少しているので、ＤＡ変換器３０の出力電圧値ＶＣＮＴの電圧値も低くなる。ＶＣＯ４０は、出力電圧値ＶＣＮＴの電圧が低くなっているので、発振周波数を下げてクロックを生成する。
【００３５】
このようにこの実施の形態では、パワーオンリセット信号により、電圧制御発振器の発振周波数を制御するためのカウンタのカウント値の初期値を、第１の分周器が電圧制御発振器から入力されたクロックを分周して生成するマイクロコンピュータに供給するクロックの周波数が、マイクロコンピュータの製品使用の周波数となるような値を設定するようにしたため、電圧制御発信器が生成するクロックのロック時間を短縮して、システムリセット期間内に、安定したシステムクロックを確実にマイクロコンピュータに供給することができる。
【００３６】
また、ＤＡ変換器の出力範囲を、マイクロコンピュータが動作するクロックの周波数を中心値とした所定の範囲に設定するようにしているため、ＤＡ変換器の性能を限定することができ、ＤＡ変換器の面積を小さくすることができる。
【００３７】
さらに、ＤＡ変換器の基準電圧をチップ内に搭載さえている他のアナログ回路と共用するようにしているため、チップの外部端子の増加を抑制することができる。
【００３８】
【発明の効果】
以上説明したように、この発明にかかるクロック生成回路によれば、チップ内に電源が投入されたことを示すパワーオンリセット信号により、電圧制御発振器の発振周波数を制御するためのカウンタのカウント値の初期値を設定した後に、入力クロックに基づいてマイクロコンピュータに供給するクロックを生成するようにしているため、電圧制御発信器が生成するクロックのロック時間を短縮して、システムリセット期間内に、安定したシステムクロックを確実にマイクロコンピュータに供給することができる。
【図面の簡単な説明】
【図１】この発明における実施の形態のクロック生成回路の構成を示すブロック図である。
【図２】この発明における実施の形態のクロック生成回路の動作を説明するための図である。
【符号の説明】
１０ 位相比較器、２０ カウンタ、３０ ＤＡ変換器、４０ 電圧制御発振器、５０ 第１の分周器、６０ 第２の分周器。
Claims (4)
- マイクロコンピュータとともにチップ内に内蔵され、外部から入力される入力クロックに基づいてシステムクロックを生成し、生成したシステムクロックを前記マイクロコンピュータにクロックを供給するクロック生成回路において、
電圧制御発信器の出力クロックを所定の値に分周した前記システムクロックを前記マイクロコンピュータに出力する第１の分周器と、
前記電圧制御発振器の出力クロックを所定の値に分周して比較用クロックを生成する第２の分周器と、
前記比較用クロックと前記入力クロックとの位相を比較して、前記比較用クロックの位相が前記入力クロックの位相より遅れている場合にはアップ信号を、前記比較用のクロックの位相が前記入力クロックの位相より進んでいる場合にはダウン信号を出力する位相比較器と、
前記チップ内に電源が投入されたことを示すパワーオンリセット信号により、カウントを開始する初期値を設定するとともに、前記アップ信号が入力されるとカウント値をインクリメントし、前記ダウン信号が入力されるとカウント値をデクリメントするカウンタと、
前記カウンタのカウント値を電圧値に変換するデジタル・アナログ変換器と、
前記電圧値に変換されたカウント値に基づいて、発振周波数を調整してクロックを生成する前記電圧制御発振器と、
を備えることを特徴とするクロック生成回路。 - 前記カウンタの初期値は、前記第１の分周器が生成するシステムクロックが、前記マイクロコンピュータの動作クロックとなるように前記電圧制御発振器の出力クロックを制御する値であることを特徴とする請求項１に記載のクロック生成回路。
- 前記デジタル・アナログ変換器の出力電圧範囲は、前記マイクロコンピュータが動作するクロックの周波数を中心値とした所定の範囲であることを特徴とする請求項１または２に記載のクロック生成回路。
- 前記チップ内にアナログ回路を備えている場合には、前記デジタル・アナログ変換器の基準電圧を前記アナログ回路と共有することを特徴とする請求項１〜３のいずれか一つに記載のクロック生成回路。
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| JP2003142464A JP2004349866A (ja) | 2003-05-20 | 2003-05-20 | クロック生成回路 |
Applications Claiming Priority (1)
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106230385A (zh) * | 2016-08-31 | 2016-12-14 | 黄继颇 | 振荡频率可调整的时钟产生电路 |
| KR101846192B1 (ko) | 2017-05-31 | 2018-04-06 | 칩원 테크놀로지(베이징) 컴퍼니 리미티드 | 디지털-아날로그 집적 회로 및 제어 방법 |
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-
2003
- 2003-05-20 JP JP2003142464A patent/JP2004349866A/ja active Pending
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