CN114115411B - 电压调制电路及其操作方法 - Google Patents

Abstract

本公开文件提供一种电压调制电路及其操作方法。电压调制电路包含缓冲电路、偏压电路、电平移位电路以及跨压限制电路。缓冲电路包含多个上拉晶体管以及多个下拉晶体管。该些上拉晶体管电性串联在该电路的输出端以及系统高电压端之间，该些下拉晶体管电性串联在电路的该输出端以及系统低电压端之间。跨压限制电路用以限制该些上拉晶体管或该些下拉晶体管的两端的暂态与静态跨压。

Description

电压调制电路及其操作方法

技术领域

本公开内容涉及一种电压调制电路，特别涉及一种能够提供动态电压输出范围的电压调制电路。

背景技术

在现今技术中，电子装置的电路通常会具有在低压摆幅操作的信号，前述在低压摆幅操作的信号的值域会低于适合外部电路的信号的值域，因此电压调制电路通常用于将低压摆幅信号转换为外部电路接受的高压摆幅信号，并且增加电压调制电路输出电压的范围为重要的议题。

发明内容

本公开文件提供一种电压调制电路。电压调制电路包含缓冲电路、电平移位电器、偏压电路以及跨压限制电路。缓冲电路包含多个上拉晶体管以及多个下拉晶体管。该些上拉晶体管电性串联在该电路的输出端以及系统高电压端之间，该些下拉晶体管电性串联在电压调制电路的该输出端以及系统低电压端之间。电平移位器用以依据输入信号产生多个控制信号。偏压电路电性耦接在电平移位器以及缓冲电路之间，偏压电路用以依据该些控制信号先后致能该缓冲电路的该些上拉晶体管或该些下拉晶体管，使输出端的电位在系统高电压端的电位与系统低电压端的电位之间切换。跨压限制电路电性耦接该些上拉晶体管以及该些下拉晶体管。当输出端的电位在系统高电压端的电位与系统低电压端的电位之间切换时用以限制该些上拉晶体管或该些下拉晶体管的两端的暂态与静态跨压。

本公开文件提供一种方法，用于操作包含缓冲电路的电压调制电路，其中缓冲电路包含多个上拉晶体管以及多个下拉晶体管。该些上拉晶体管电性串联在系统高电压端以及该电压调制电路的输出端之间。该些下拉晶体管电性串联在电压调制电路的输出端以及系统低电压端之间。所述方法包含下列步骤。提供一输入信号。依据输入信号产生多个控制信号。依据该些控制信号先后致能缓冲电路的该些上拉晶体管或该些下拉晶体管，使输出端的电位在系统高电压端的电位与系统低电压端的电位之间切换。当输出端的电位在系统高电压端的电位与系统低电压端的电位之间切换时与切换完成时，限制该些上拉晶体管或该些下拉晶体管的两端的暂态与静态跨压。

本公开文件提供一种方法，用于操作包含缓冲电路的电压调制电路，其中缓冲电路包含多个上拉晶体管电性串联在系统高电压端以及电压调制电路的输出端之间以及多个下拉晶体管电性串联在电压调制电路的输出端以及系统低电压端之间。所述方法包含下列步骤。提供一输入信号；依据输入信号产生多个控制信号；依据该些控制信号分别产生多个动态偏压；该些上拉晶体管中最接近系统高电压端的一者依据该些动态偏压中的一者而致能；该些下拉晶体管中最接近该系统低电压端的一者依据该些动态偏压中的另一者而致能。

综上所述，本公开文件的电压调制电路利用跨压限制电路抑制输出端的电位在切换时产生的瞬时电流，从而增加电路的可靠度以及使用时间。

附图说明

为使本公开的上述和其他目的、特征、优点与实施例能更明显易懂，说明书附图的说明如下：

图1为本公开一实施例的电路的电路架构图。

图2为本公开一实施例的电路的电路架构图。

图3为图2中的电路的操作时序图。

图4为图2中的电路的操作时序图。

附图标记说明：

为使本公开的上述和其他目的、特征、优点与实施例能更明显易懂，所附符号的说明如下：

100：电压调制电路

110：缓冲电路

120：偏压电路

122：内部偏压电路

124：第一开关

126：第二开关

128：第三开关

130：电平移位器

140：跨压限制电路

TPU1～TPU5：上拉晶体管

TPD1～TPD5：下拉晶体管

T1～T6：晶体管

T7～T9：上拉限压晶体管

T10～T12：下拉限压晶体管

T13～T16：分压晶体管

T17～T26：晶体管

VIN：输入信号

VOUT：输出端

GND：接地端

N1～N3：节点

C1：第一电容

C2：第二电容

R1,R2,R3,R4：电阻

V1～V3：控制信号

VD1：第一动态偏压

VD2：第二动态偏压

VD3：第三动态偏压

VS1：第一静态偏压

VS2：第二静态偏压

VS3：第三静态偏压

VS4：第四静态偏压

VB1～VB5：内部偏压

Na1～Na4,Nb1～Nb4：节点

具体实施方式

下文是举实施例配合说明书附图作详细说明，以更好地理解本公开的实施方式，但所提供的实施例并非用以限制本公开所涵盖的范围，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等技术效果的装置，皆为本公开所涵盖的范围。此外，根据业界的标准及惯常做法，附图仅以辅助说明为目的，并未依照原尺寸作图，实际上各种特征的尺寸可任意地增加或减少以便于说明。下述说明中相同元件将以相同的符号标示来进行说明以便于理解。

本公开说明书和附图中使用的元件编号和信号编号中的索引1～n，只是为了方便指称个别的元件和信号，并非有意将前述元件和信号的数量局限在特定数目。在本公开说明书和附图中，若使用某一元件编号或信号编号时没有指明该元件编号或信号编号的索引，则代表该元件编号或信号编号是指称所属元件群或信号群中不特定的任一元件或信号。

此外，在本文中所使用的用词“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指“包含但不限于”。此外，本文中所使用的“及/或”，包含相关列举项目中一或多个项目的任意一个以及其所有组合。

于本文中，当一元件被称为“连接”或“耦接”时，可指“电性连接”或“电性耦接”。“连接”或“耦接”亦可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本文中使用“第一”、“第二”、…等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。

请参阅图1，图1为本公开一实施例的电压调制电路100的电路架构图。如图1所示，电压调制电路100包含缓冲电路110、偏压电路120、电平移位器130以及跨压限制电路140。缓冲电路110包含上拉晶体管TPU1～TPU5以及下拉晶体管TPD1～TPD5。上拉晶体管TPU1～TPU5电性串联在系统高电压端VGH以及电压调制电路100的输出端VOUT之间，下拉晶体管TPD1～TPD5电性串联在电压调制电路100的输出端VOUT以及系统低电压端VGL之间。

于一实施例中，电压调制电路100可以应用在显示装置(图中未示出)，例如电压调制电路100可以应用在显示装置的扫描驱动器(scan driver)或栅极驱动器(gatedriver)。例如，当电压调制电路100应用在扫描驱动器时，电压调制电路100用以根据输入信号VIN产生相应的输出电压至输出端VOUT，此输出端VOUT可以耦接至显示装置的扫描线。电压调制电路100可以将电压变化范围较小的输入信号VIN(例如在0V至3V之间震荡)转换为电压变化范围较大的输出电压(例如在-3V至12V之间震荡)至输出端VOUT，借此提供足够大的电压变化范围以驱动显示装置的扫描线，使显示装置达到理想的显示效果。详细如何将电压变化范围较小的输入信号VIN转换为电压变化范围较大的输出电压至输出端VOUT将在后续段落有进一步说明。

电压调制电路100具有承载高电压的系统高电压端VGH以及承载低电压的系统低电压端VGL。电压调制电路100利用偏压电路120输出的动态偏压VD1及VD2、静态偏压VS1及VS2以及内部偏压VB1～VB5来控制缓冲电路110中的上拉晶体管TPU1～TPU5以及下拉晶体管TPD1～TPD5，借此将输出端VOUT的电压电平切换在系统高电压端VGH的电位以及系统低电压端VGL的电位之间。

在本公开文件中，电压调制电路100所采用的N型晶体管可以由具有深N井的N型金属氧化物半导体实施。在电压调制电路100中的N型晶体管的深N井电性耦接至该系统高电压端VGH，使得P型基板与深N井的PN接面不会顺向导通、P型井与深N井的PN接面不会顺向导通，N型晶体管中PN接面的跨压皆会在容许范围内。如此，将电压调制电路100的系统低电压端VGL被设定在负数值，例如可将系统低电压端VGL的电位能够设定在-3伏特，N型晶体管亦能承受电压调制电路100中的跨压，从而避免N型晶体管PN接面崩溃。并且，本公开的N型晶体管各自的基极端与其源极端电性耦接，以消除本体效应(body effect)。

如上述实施例，在本公开文件中系统低电压端VGL的电位能够设定在-3伏特，并系统高电压端VGH的电位被设定在12伏特，借此使输出端VOUT的电压电平可以在-3伏特以及12伏特之间切换。

在一些实施例中，系统低电压端VGL的电位与系统高电压端VGH的电位的差值可以为上拉晶体管TPU1～TPU5或下拉晶体管TPD1～TPD5的数量的倍数。也就是说，系统低电压端VGL的电位以及系统高电压端VGH的电位可以被设定在其它数值，本公开文件不应以此为限。

在一些实施例中，电压调制电路100的输出端VOUT的电位可用于驱动显示面板中各个像素的驱动电路。一般而言，缓冲电路仅提供0伏特以上的电位供驱动电路使用，本公开文件的电压调制电路100当中的缓冲电路110提供-3伏特以及12伏特的输出电位，从而提高驱动电路对发光元件(例如，有机发光二极管或微型发光二极管)的电压操作范围，借此提升发光元件的亮度。

偏压电路120电性耦接在电平移位器130以及跨压限制电路140之间。偏压电路120用以依据控制信号V1、V2及V3先后致能缓冲电路110的上拉晶体管TPU1或下拉晶体管TPD1，使输出端VOUT的电位在系统高电压端VGH的电位与系统低电压端VGL的电位之间切换。偏压电路120包含第一开关124、第二开关126、第三开关128、分压晶体管T13～T16以及内部偏压电路122。分压晶体管T13～T16电性串连在系统高电压端VGH以及接地端GND之间。分压晶体管T13～T16每一者的栅极端与漏极端电性耦接。也就是说，由于分压晶体管T13的栅极端以及第一端(漏极端)电性耦接系统高电压端，在分压晶体管T13的第二端在较低电位时，分压晶体管T13会导通以将系统高电压端的电位传送至分压晶体管T13的第二端，直到分压晶体管T13的第二端(源极端)与栅极端的电位差为分压晶体管T13的临界电压时，分压晶体管T13截止。分压晶体管T14～T16的作栋方式类似于分压晶体管T13，在此不再赘述。

在本公开的实施例中，分压晶体管T13～T16的临界电压可以是3伏特，并且系统高电压端VGH的电位是12伏特，接地端电位是0伏特，4颗分压晶体管T13～T16可以分别提供9伏特的第一静态偏压VS1、6伏特的第三静态偏压VS3、3伏特的第四静态偏压VS4以及0伏特的第二静态偏压VS2。

在架构上，分压晶体管T13的第一端电性耦接系统高电压端VGH，分压晶体管T13的第二端电性耦接分压晶体管T14的第一端。分压晶体管T14的第二端电性耦接分压晶体管T15的第一端。分压晶体管T15的第二端电性耦接分压晶体管T16的第一端。分压晶体管T16的第二端电性耦接接地端GND。

电平移位器130用以接收输入信号VIN，并且电平移位器130依据输入信号VIN产生控制信号V1、V2及V3，并且电平移位器130分别提供控制信号V1、V2及V3至第一开关124、第二开关126以及第三开关128。

第一开关124、第二开关126以及第三开关128电性耦接在系统高电压端VGH以及系统低电压端VGL之间。第一开关124电性耦接在系统高电压端VGH以及分压晶体管T13的第二端(节点N1)之间。

第一开关124包含晶体管T1及T2。晶体管T1的第一端电性耦接系统高电压端VGH，晶体管T1的第二端电性耦接晶体管T2的第一端，晶体管T1的栅极端电性耦接晶体管T2的栅极端。晶体管T2的第二端电性耦接节点N1。晶体管T1以及晶体管T2的栅极端用以接收控制信号V1。

第一开关124用以依据控制信号V1导通晶体管T1及T2中的一者且关断晶体管T1及T2中的另一者以提供系统高电压端VGH的电位或第一静态偏压VS1至上拉晶体管TPU1的栅极端。换言之，第一开关124依据控制信号V1产生在系统高电电压端VGH的电位以及在第一静态偏压VS1的电位之间切换的第一动态偏压VD1，并且第一开关124提供第一动态偏压VD1至上拉晶体管TPU1的栅极端。

第二开关126包含晶体管T5及T6。晶体管T5的第一端电性耦接分压晶体管T16的第二端，晶体管T5的第二端电性耦接晶体管T6的第一端以及下拉晶体管TPD1的栅极端，晶体管T5的栅极端电性耦接晶体管T6的栅极端。晶体管T6的第二端电性耦接系统低电压端VGL。晶体管T5以及晶体管T6的栅极端用以接收控制信号V2。

第二开关126电性耦接在分压晶体管T16的第二端(节点N2)以及系统低电压端VGL之间。第二开关126用以依据控制信号V2导通晶体管T5及T6中的一者且关断晶体管T5及T6中的另一者以提供第二静态偏压VS2或系统低电压端VGL的电位至下拉晶体管TPD1的栅极端。换言之，第二开关126依据控制信号V2产生在第二静态偏压VS2的电位以及在系统低电压端VGL的电位之间切换的第二动态偏压VD2，并且第二开关126提供第二动态偏压VD2至下拉晶体管TPD1的栅极端。

第三开关128包含晶体管T3及T4。晶体管T3的第一端电性耦接分压晶体管T14的第二端，晶体管T3的第二端电性耦接晶体管T4的第一端以及内部偏压电路122，晶体管T3的栅极端电性耦接晶体管T4的栅极端。晶体管T4的第二端电性耦接分压晶体管T16的第一端。晶体管T3以及晶体管T4的栅极端用以接收控制信号V3。

第三开关128电性耦接在分压晶体管T14的第二端以及分压晶体管T16的第一端之间。第三开关128用以依据控制信号V3导通晶体管T3及T4中的一者且关断晶体管T3及T4中的另一者以提供系统第三静态偏压VS3或第四静态偏压VS4至内部偏压电路122。换言之，第三开关128依据控制信号V3产生在第三静态偏压VS3的电位以及在第四静态偏压VS4的电位之间切换的第三动态偏压VD3，并且第三开关128提供第三动态偏压VD3至内部偏压电路122。

偏压电路120还包含内部偏压电路122。内部偏压电路122电性耦接在节点N1以及节点N2之间。内部偏压电路122提供内部偏压VB1～VB5至缓冲电路110。在后续实施例中会详细说明内部偏压电路122架构及操作方式。

缓冲电路110的上拉晶体管TPU1～TPU5以及下拉晶体管TPD1～TPD5分别依据第一动态偏压VD1、第一静态偏压VS1、第二动态偏压VD2、第二静态偏压VS2以及内部偏压VB1～VB5而致能。进一步而言，上拉晶体管TPU1～TPU5中最接近系统高电压端VGH的一者(例如，上拉晶体管TPU1)依据动态偏压VD1致能，下拉晶体管TPD1～TPD5中最接近系统低电压端VGL的一者(例如，下拉晶体管TPD1)依据动态偏压VD2而致能。

详细而言，上拉晶体管TPU1的第一端电性耦接系统高电压端VGH，上拉晶体管TPU1的第二端电性耦接上拉晶体管TPU2的第一端，上拉晶体管TPU1的栅极端用以接收第一动态偏压VD1。上拉晶体管TPU2的第二端电性耦接上拉晶体管TPU3的第一端，上拉晶体管TPU2的栅极端用以接收第一静态偏压VS1。上拉晶体管TPU3的第二端电性耦接上拉晶体管TPU4的第一端，上拉晶体管TPU3的栅极端用以接收内部偏压VB1。上拉晶体管TPU4的第二端电性耦接上拉晶体管TPU5的第一端，上拉晶体管TPU4的栅极端用以接收内部偏压VB2。上拉晶体管TPU5的第二端电性耦接电压调制电路100的输出端VOUT，上拉晶体管TPU5的栅极端用以接收内部偏压VB3。并且，节点Na1～Na4分别是上拉晶体管TPU1～TPU4中相邻两者的连接处。

下拉晶体管TPD1的第一端电性耦接系统低电压端VGL，下拉晶体管TPD1的第二端电性耦接下拉晶体管TPD2的第一端，下拉晶体管TPD1的栅极端用以接收第二动态偏压VD2。下拉晶体管TPD2的第二端电性耦接下拉晶体管TPD3的第一端，下拉晶体管TPD2的栅极端用以接收第二静态偏压VS2。下拉晶体管TPD3的第二端电性耦接下拉晶体管TPD4的第一端，下拉晶体管TPD3的栅极端用以接收内部偏压VB5。下拉晶体管TPD4的第二端电性耦接下拉晶体管TPD5的第一端，下拉晶体管TPD4的栅极端用以接收内部偏压VB4。下拉晶体管TPD5的第二端电性耦接电压调制电路100的输出端VOUT，下拉晶体管TPD5的栅极端用以接收内部偏压VB3。并且，节点Nb1～Nb4分别是下拉晶体管TPD1～TPD4中相邻两者的连接处。

跨压限制电路140电性耦接上拉晶体管TPU1～TPU4以及下拉晶体管TPD1～TPD4。当输出端VOUT的电位在系统高电压端VGH的电位与系统低电压端VGL的电位之间切换时，跨压限制电路140用以限制上拉晶体管TPU1～TPU4或下拉晶体管TPD1～TPD4的两端的暂态与静态跨压。跨压限制电路140包含上拉限压晶体管T7～T9以及下拉限压晶体管T10～T12。

在架构上，上拉限压晶体管T7～T9电性耦接在上拉晶体管TPU2～TPU4各自的源极端以及栅极端之间。上拉限压晶体管T7～T9的栅极端电性耦接上拉晶体管TPU1～TPU3各自的栅极端。

上拉限压晶体管T7的漏极端耦接相邻两个上拉晶体管TPU1及TPU2其中一者(上拉晶体管TPU2)的源极端，上拉限压晶体管T7的源极端耦接相邻两个上拉晶体管TPU1及TPU2其中该者(上拉晶体管TPU2)的栅极端。上拉限压晶体管T7的栅极端耦接相邻两个上拉晶体管TPU1及TPU2中另一者(上拉晶体管TPU1)的栅极端。

上拉限压晶体管T8的漏极端耦接相邻两个上拉晶体管TPU2及TPU3其中一者(上拉晶体管TPU3)的源极端，上拉限压晶体管T8的源极端耦接相邻两个上拉晶体管TPU2及TPU3其中该者(上拉晶体管TPU3)的栅极端。上拉限压晶体管T8的栅极端耦接相邻两个上拉晶体管TPU2及TPU3中另一者(上拉晶体管TPU2)的栅极端。

上拉限压晶体管T9的漏极端耦接相邻两个上拉晶体管TPU3及TPU4其中一者(上拉晶体管TPU4)的源极端，上拉限压晶体管T9的源极端耦接相邻两个上拉晶体管TPU3及TPU4其中该者(上拉晶体管TPU4)的栅极端。上拉限压晶体管T9的栅极端耦接相邻两个上拉晶体管TPU3及TPU4中另一者(上拉晶体管TPU3)的栅极端。

详细而言，上拉限压晶体管T7的第一端电性耦接上拉晶体管TPU2的第一端(源极端)，上拉限压晶体管T7的第二端电性耦接上拉晶体管TPU2的栅极端，上拉限压晶体管T7的栅极端电性耦接上拉晶体管TPU1的栅极端。上拉限压晶体管T7的栅极端用以接收第一动态偏压VD1，上拉限压晶体管T7的第二端(源极端)用以接收第一静态偏压VS1。换言之，上拉限压晶体管T7依据第一动态偏压VD1与第一静态偏压VS1的差异导通或关断。

上拉限压晶体管T8的第一端电性耦接上拉晶体管TPU3的第一端(源极端)，上拉限压晶体管T8的第二端电性耦接上拉晶体管TPU3的栅极端，上拉限压晶体管T8的栅极端电性耦接上拉晶体管TPU2的栅极端。上拉限压晶体管T8的栅极端用以接收第一静态偏压VS1，上拉限压晶体管T8的第二端(源极端)用以接收内部偏压VB1。换言之，上拉限压晶体管T8依据第一静态偏压VS1与内部偏压VB1的差异导通或关断。

上拉限压晶体管T9的第一端电性耦接上拉晶体管TPU4的第一端(源极端)，上拉限压晶体管T9的第二端电性耦接上拉晶体管TPU4的栅极端，上拉限压晶体管T9的栅极端电性耦接上拉晶体管TPU3的栅极端。上拉限压晶体管T9的栅极端用以接收内部偏压VB1，上拉限压晶体管T9的第二端(源极端)用以接收内部偏压VB2。换言之，上拉限压晶体管T9依据内部偏压VB1与内部偏压VB2的差异导通或关断。

在架构上，下拉限压晶体管T10～T12电性耦接在下拉晶体管TPD2～TPD4各自的源极端以及栅极端之间。下拉限压晶体管T10～T12的栅极端电性耦接下拉晶体管TPD1～TPD3各自的栅极端。

下拉限压晶体管T10的漏极端耦接相邻两个下拉晶体管TPD4及TPD3其中一者(下拉晶体管TPD4)的源极端，下拉限压晶体管T10的源极端耦接该相邻两个下拉晶体管TPD4及TPD3其中该者(下拉晶体管TPD4)的栅极端。下拉限压晶体管T10的栅极端耦接相邻两个下拉晶体管TPD4及TPD3中另一者(下拉晶体管TPD3)的栅极端。

下拉限压晶体管T11的漏极端耦接相邻两个下拉晶体管TPD3及TPD2其中一者(下拉晶体管TPD3)的源极端，下拉限压晶体管T11的源极端耦接该相邻两个下拉晶体管TPD3及TPD2其中该者(下拉晶体管TPD3)的栅极端。下拉限压晶体管T11的栅极端耦接相邻两个下拉晶体管TPD3及TPD2中另一者(下拉晶体管TPD2)的栅极端。

下拉限压晶体管T12的漏极端耦接相邻两个下拉晶体管TPD2及TPD1其中一者(下拉晶体管TPD2)的源极端，下拉限压晶体管T12的源极端耦接该相邻两个下拉晶体管TPD2及TPD1其中该者(下拉晶体管TPD2)的栅极端。下拉限压晶体管T12的栅极端耦接相邻两个下拉晶体管TPD2及TPD1中另一者(下拉晶体管TPD1)的栅极端。

详细而言，下拉限压晶体管T10的第一端电性耦接下拉晶体管TPD4的栅极端，下拉限压晶体管T10的第二端电性耦接下拉晶体管TPD4的第二端(源极端)，下拉限压晶体管T10的栅极端电性耦接下拉晶体管TPD3的栅极端。下拉限压晶体管T10的第一端(源极端)用以接收内部偏压VB4，下拉限压晶体管T10的栅极端用以接收内部偏压VB5。换言之，下拉限压晶体管T10依据内部偏压VB4与内部偏压VB5的差异导通或关断。

下拉限压晶体管T11的第一端电性耦接下拉晶体管TPD3的栅极端，下拉限压晶体管T11的第二端电性耦接下拉晶体管TPD3的第二端(源极端)，下拉限压晶体管T11的栅极端电性耦接下拉晶体管TPD2的栅极端。

下拉限压晶体管T11的第一端(源极端)用以接收内部偏压VB5，下拉限压晶体管T11的栅极端用以接收第二静态偏压VS2。换言之，下拉限压晶体管T11依据内部偏压VB5与第二静态偏压VS2的差异导通或关断。

下拉限压晶体管T12的第一端电性耦接下拉晶体管TPD2的栅极端，下拉限压晶体管T12的第二端电性耦接下拉晶体管TPD2的第二端(源极端)，下拉限压晶体管T12的栅极端电性耦接下拉晶体管TPD1的栅极端。下拉限压晶体管T12的第一端(源极端)用以接收第二静态偏压VS2，下拉限压晶体管T12的栅极端用以接收第二动态偏压VD2。换言之，下拉限压晶体管T12依据第二静态偏压VS2与第二动态偏压VD2的差异导通或关断。

当输入信号VIN在第一逻辑电平(例如，0伏特)时，电压调制电路100利用第一动态偏压VD1以及第三动态偏压VD3从系统高电压端VGH至输出端VOUT按序关断上拉晶体管TPU1～TPU5，并利用第二动态偏压VD2从系统低电压端VGL至输出端VOUT按序导通下拉晶体管TPD1～TPD5，借此将输出端VOUT的电位下拉至系统低电压端VGL的电位。

换言之，当输入信号VIN在第一逻辑电平(例如，0伏特)时，上拉晶体管TPU1～TPU5依据第一动态偏压VD1、第一静态偏压VS1以及内部偏压VB1～VB5中的一部分而关断，并且下拉晶体管TPD1～TPD5依据第二动态偏压VD2、第二静态偏压VS2以及内部偏压VB1～VB5中的另一部分而导通。

当输入信号VIN在第二逻辑电平(例如，3伏特)时，电压调制电路100利用第一动态偏压VD1从系统高电压端VGH至输出端VOUT按序导通上拉晶体管TPU1～TPU5，并利用第三动态偏压VD3以及第二动态偏压VD2从系统低电压端VGL至输出端VOUT按序关断下拉晶体管TPD1～TPD5，借此将输出端VOUT的电位上拉至系统高电压端VGH的电位。

换言之，当输入信号VIN在第二逻辑电平(例如，3伏特)时，上拉晶体管TPU1～TPU5依据第一动态偏压VD1、第一静态偏压VS1以及内部偏压VB1～VB5中的一部分而导通，并且下拉晶体管TPD1～TPD5依据第二动态偏压VD2、第二静态偏压VS2以及内部偏压VB1～VB5中的另一部分而关断。

为了更佳的理解电压调制电路100的操作方式，在后续实施例中将进一步说明。

请参阅图2，图2为本公开一实施例的电压调制电路100的电路架构图。如图2所示，内部偏压电路122包含晶体管T17～T26、电阻R1～R4、第一电容C1以及第二电容C2。

详细而言，第一电容C1电性耦接在上拉晶体管TPU1～TPU5之中最接近输出端VOUT的两个上拉晶体管TPU4～TPU5的栅极端之间，用以稳定邻近输出端VOUT的两个上拉晶体管TPU4～TPU5的栅极端的电位。第一电容C1的第一端电性耦接上拉晶体管TPU4的栅极端，第一电容C1的第二端电性耦接上拉晶体管TPU5的栅极端。

电阻R1的第一端用以接收第三动态偏压VD3，电阻R1的第二端电性耦接晶体管T17的第一端。晶体管T17的第二端电性耦接上拉晶体管TPU4的栅极端，晶体管T17的栅极端电性耦接节点N3。晶体管T17用以依节点N3的电位提供内部偏压VB2至上拉晶体管TPU4的栅极端。

晶体管T19的第一端用以接收第三静态偏压VS3，晶体管T19的第二端电性耦接上拉晶体管TPU3的栅极端，晶体管T19的栅极端电性耦接电容C1的第一端。晶体管T19用以依据电容C1的第一端的电位提供内部偏压VB1至上拉晶体管TPU3的栅极端。

电阻R3的第一端电性耦接节点N1，电阻R3的第二端电性耦接晶体管T21的第一端。晶体管T21的第二端电性耦接上拉晶体管TPU3的栅极端以及晶体管T22的第一端，晶体管T21的栅极端电性耦接上拉晶体管TPU3的第一端。晶体管T22的第二端电性耦接上拉晶体管TPU4的栅极端以及晶体管T23的第一端，晶体管T22的栅极端电性耦接上拉晶体管TPU4的第一端。晶体管T23的第二端电性耦接上拉晶体管TPU5的栅极端以及节点N3，晶体管T23的栅极端电性耦接上拉晶体管TPU5的第一端。并且，节点Na4是上拉晶体管TPU4及TPU5的连接处。

第二电容C2电性耦接在下拉晶体管TPD1～TPD5之中最接近输出端VOUT的两个下拉晶体管TPD4～TPD5的栅极端之间，用以稳定邻近输出端VOUT的两个下拉晶体管TPD4～TPD5的栅极端的电位。第二电容C2的第一端电性耦接下拉晶体管TPD4的栅极端，第二电容C2的第二端电性耦接下拉晶体管TPD5的栅极端。

电阻R2的第一端用以接收第三动态偏压VD3，电阻R2的第二端电性耦接晶体管T18的第一端。晶体管T18的第二端电性耦接下拉晶体管TPD4的栅极端，晶体管T18的栅极端电性耦接节点N3。晶体管T18用以依据节点N3的电位提供内部偏压VB4至下拉晶体管TPD4的栅极端。

晶体管T20的第一端用以接收第四静态偏压VS4，晶体管T20的第二端电性耦接下拉晶体管TPD3的栅极端，晶体管T20的栅极端电性耦接电容C2的第二端。晶体管T20用以依据电容C2的第二端的电位提供内部偏压VB5至下拉晶体管TPD3的栅极端。

电阻R4的第一端电性耦接节点N2，电阻R4的第二端电性耦接晶体管T26的第二端。晶体管T26的第一端电性耦接下拉晶体管TPD3的栅极端以及晶体管T25的第二端，晶体管T26的栅极端电性耦接下拉晶体管TPD3的第二端。晶体管T25的第一端电性耦接下拉晶体管TPD4的栅极端以及晶体管T24的第二端，晶体管T25的栅极端电性耦接下拉晶体管TPD4的第二端。晶体管T24的第一端电性耦接下拉晶体管TPD5的栅极端以及节点N3，晶体管T24的栅极端电性耦接下拉晶体管TPD5的第二端。并且，节点Nb4是下拉晶体管TPD4及TPD5的连接处。

请一并参阅图3以及图4。图3为图2中的电压调制电路100的操作时序图。图4为图2中的电压调制电路100的操作时序图。图3示出输入信号VIN、第一动态偏压VD1、第二动态偏压VD2、第三动态偏压VD3、内部偏压VB1～VB5。

分压晶体管T13～T16电性耦接在系统高电压端VGH以及接地端GND之间，从而提供分别为9伏特、6伏特、3伏特及0伏特的第一静态偏压VS1、第三静态偏压VS3、第四静态偏压VS4及第二静态偏压VS2。由于第一静态偏压VS1、第三静态偏压VS3、第四静态偏压VS4及第二静态偏压VS2皆在定值，因此未示出于图3及图4之中。

在输入信号VIN由3伏特切换至0伏特时，电平移位电路130分别提供8.9伏特的控制信号V1、-3伏特的控制信号V2以及6.03伏特的控制信号V3至第一开关124、第二开关126以及第三开关128。

此时，控制信号V1(8.9伏特)导通晶体管T1且关断晶体管T2，以将系统高电压端VGH的电位(12伏特)作为第一动态偏压VD1传送至上拉晶体管TPU1的栅极端，使上拉晶体管TPU1关断。并且，由于上拉限压晶体管T7的栅极端亦接收系统高电压端VGH的电位(12伏特)，上拉限压晶体管T7的源极端接收第一静态偏压VS1(9伏特)，使上拉限压晶体管T7导通，并将上拉限压晶体管T7的源极端的电位(9伏特)传送至上拉晶体管TPU2的源极端，借此关断上拉晶体管TPU2并抑制输出端VOUT的电位在下拉时的瞬时电流。

另一方面，控制信号V2(-3伏特)导通晶体管T5且关断晶体管T6，以将第二静态偏压VS2(0伏特)传送至下拉晶体管TPD1的栅极端，使下拉晶体管TPD1导通并关断下拉晶体管T12，以将系统低电压端VGL的电位(-3伏特)传送至下拉晶体管TPD2的源极端，使得下拉晶体管TPD2导通并将系统低电压端VGL的电位(-3伏特)传送至下拉晶体管TPD3的第二端，使晶体管T26导通并将第二静态偏压VS2(0伏特)传送至下拉晶体管TPD3的栅极端，使下拉晶体管TPD3导通并且下拉限压晶体管T11关断。下拉晶体管TPD3导通会将系统低电压端VGL的电位(-3伏特)传送至下拉晶体管TPD4的第二端以及晶体管T25的栅极端，使得晶体管T25导通。

晶体管T25导通会将第二静态偏压VS2(0伏特)作为内部偏压VB4传送至下拉晶体管TPD4的栅极端，使下拉晶体管TPD4导通并且下拉限压晶体管T10关断。

下拉晶体管TPD4导通会将系统低电压端VGL的电位(-3伏特)传送至下拉晶体管TPD4的第二端以及晶体管T24的栅极端，以导通晶体管T24。

晶体管T24导通会将第二静态偏压VS2(0伏特)作为内部偏压VB3传送至节点N3以及下拉晶体管TPD5的栅极端，使下拉晶体管TPD5导通，从而将系统低电压端VGL的电位(-3伏特)传送至输出端VOUT。如此，当输入信号VIN由3伏特切换至0伏特时，输出端VOUT的电位得以被切换为系统低电压端VGL的电位，-3伏特。

晶体管T18依据节点N3的电位(0伏特)关断，并且晶体管T20依据第二电容C2的第二端的电位(0伏特)关断。

此时，依据控制信号V3(6.03伏特)，第三开关128中的晶体管T4导通且T3关断，以将第四静态偏压VS4(3伏特)作为第三动态偏压VD3传送至晶体管T17及T18的第一端。

晶体管T17依据节点N3的电位(0伏特)导通，并且将第四静态偏压VS4(3伏特)作为内部偏压VB2传送至第一电容C1的第一端。晶体管T19依据第一电容C1的第一端的电位(3伏特)导通，以将第三静态偏压VS3(6伏特)作为内部偏压VB1传送至上拉晶体管TPU3的栅极端，使得上拉限压晶体管T8导通，并将上拉限压晶体管T8的源极端的电位(6伏特)传送至上拉晶体管TPU3的源极端，借此关断上拉晶体管TPU3并抑制输出端VOUT的电位在下拉时的瞬时电流，并且关断晶体管T21。

内部偏压VB2(3伏特)会导通上拉限压晶体管T9，并将上拉限压晶体管T9的源极端的电位(3伏特)传送至上拉晶体管TPU4的源极端，借此关断上拉晶体管TPU4以及晶体管T22并抑制输出端VOUT的电位在下拉时的瞬时电流。接着，节点Na4的电位(例如，0伏特)会关断晶体管T23，并且节点N3的电位(0伏特)会关断上拉晶体管TPU5。如此，输入信号VIN从3伏特切换至0伏特时，电压调制电路100依据第一动态偏压VD1从系统高电压端VGH至输出端VOUT按序关断上拉晶体管TPU1～TPU5，并依据第二动态偏压VD2从系统低电压端VGL至输出端VOUT按序导通下拉晶体管TPD1～TPD5，从而将输出端VOUT的电位从12伏特切换为-3伏特。

利用电压调制电路100的架构可从系统高电压端VGH至输出端VOUT按序关断上拉晶体管TPU1～TPU5，并抑制输出端VOUT的电位在下拉时的瞬时电流，从而增加电压调制电路100的可靠度并延长电路的使用时间。

进一步而言，电压调制电路100中的各个晶体管的在操作时序中的跨压皆会小于3.1伏特，会在3.6伏特的安全范围内，亦会增加电压调制电路100的可靠度并延长电路的使用时间。因此，本公开文件中的一部分的晶体管(例如，上拉晶体管TPU1～TPU5、下拉晶体管TPD1～TPD5以及晶体管T1～T12及T17～T26)可以由低压晶体管实施，进而减少电路面积并降低制造成本。

如图3及图4所示，当输入信号VIN从0伏特切换为3伏特时，控制信号V1、V2及V3分别是12伏特、0伏特及2.92伏特。第一动态偏压VD1、第二动态偏压VD2、第三动态偏压VD3分别是9伏特、-3伏特及6伏特。内部偏压VB1～VB5分别是9伏特、9伏特、9伏特、6伏特、3伏特。相应地，节点Na1～Na4的电位皆是在12伏特，节点Nb1～Nb4的电位分别是0伏特、3伏特、6伏特、9伏特。此时，电压调制电路100亦可从系统低电压端VGL至输出端VOUT按序关断下拉晶体管TPD1～TPD5，并将输出端VOUT的电位切换为系统高电压端VGH的电位，12伏特。

电压调制电路100按序关断下拉晶体管TPD1～TPD5的操作方式相似于电压调制电路100按序关断上拉晶体管TPU1～TPU5。因此，在此不再赘述。

综上所述，本公开文件的电压调制电路100利用上拉限压晶体管T7～T9以及下拉限压晶体管T10～T12抑制输出端VOUT的电位在切换时产生的瞬时电流，并且通过电压调制电路100经设计的架构使各个晶体管的跨压皆在容许范围，从而增加电压调制电路100的可靠度以及使用时间。进一步而言，电压调制电路100利用第一开关124、第二开关126以及第三开关128提供第一动态偏压VD1、第二动态偏压VD2以及第三动态偏压VD3予缓冲电路110，从而减少提供予缓冲电路110的控制信号的电路的面积。更甚者，电压调制电路100提供-3伏特及12伏特的电位供显示面板使用，借此增加显示面板的发光元件的发光亮度范围。

虽然本公开已以实施方式公开如上，然其并非限定本公开，任何本领域技术人员，在不脱离本公开的构思和范围内，当可作各种的变动与润饰，因此本公开的保护范围当视权利要求所界定者为准。

Claims (13)

1.一种电压调制电路，包含：

一缓冲电路，包含多个上拉晶体管以及多个下拉晶体管，其中该些上拉晶体管电性串联在该电路的一输出端以及一系统高电压端之间，其中该些下拉晶体管电性串联在该电路的该输出端以及一系统低电压端之间；

一电平移位器，用以依据一输入信号产生多个控制信号；

一偏压电路，电性耦接在该电平移位器以及该缓冲电路之间，用以依据该些控制信号先后致能该缓冲电路的该些上拉晶体管或该些下拉晶体管，使该输出端的电位在该系统高电压端的电位与该系统低电压端的电位之间切换；以及

一跨压限制电路，电性耦接该些上拉晶体管以及该些下拉晶体管，当该输出端的电位在该系统高电压端的电位与该系统低电压端的电位之间切换时用以限制该些上拉晶体管或该些下拉晶体管的两端的暂态与静态跨压，

其中该跨压限制电路包含：

一上拉限压晶体管，该上拉限压晶体管的漏极端耦接相邻两个上拉晶体管其中一者的源极端，该上拉限压晶体管的源极端耦接该相邻两个上拉晶体管其中该者的栅极端；以及

一下拉限压晶体管，该下拉限压晶体管的漏极端耦接相邻两个下拉晶体管其中一者的源极端，该下拉限压晶体管的源极端耦接该相邻两个下拉晶体管其中该者的栅极端。

2.如权利要求1所述的电压调制电路，其中，

该上拉限压晶体管的栅极端耦接该相邻两个上拉晶体管中另一者的栅极端；以及

该下拉限压晶体管的栅极端耦接该相邻两个下拉晶体管中另一者的栅极端。

3.如权利要求1所述的电压调制电路，其中该系统低电压端的电位是在负数值。

4.如权利要求1所述的电压调制电路，其中该偏压电路还包含：

多个分压晶体管，电性串连在该系统高电压端以及该系统低电压端之间，该些分压晶体管用以提供一第一静态偏压至一第一节点，并且该些分压晶体管提供一第二静态偏压至一第二节点；以及

一内部偏压电路，电性耦接在该第一节点以及该第二节点之间，用以提供多个内部偏压至该缓冲电路。

5.如权利要求4所述的电压调制电路，其中该偏压电路还包含多个开关，该些开关电性耦接在该系统高电压端以及该系统低电压端之间，其中该电平移位器依据一输入电压分别提供该些控制信号至该些开关，使该些开关依据该些控制信号提供多个动态偏压至该缓冲电路以及该内部偏压电路。

6.如权利要求5所述的电压调制电路，其中该些开关包含：

一第一开关，电性耦接在该系统高电压端以及该第一节点之间，该第一开关用以依据该些控制信号中的一者提供该些动态偏压中的一者至该些上拉晶体管中最接近该系统高电压端的一者的栅极端；以及

一第二开关，电性耦接在该第二节点以及该系统低电压端之间，该第二开关用以依据该些控制信号中的另一者提供该些动态偏压中的一第二动态偏压至该些下拉晶体管中最接近该系统低电压端的一者的栅极端；以及

一第三开关，电性耦接在该第一开关以及该第二开关之间，用以依据该些控制信号中的再一者提供该些动态偏压中的一第三动态偏压至该内部偏压电路。

7.如权利要求6所述的电压调制电路，其中该缓冲电路的该些上拉晶体管以及该些下拉晶体管分别依据一第一动态偏压、该第一静态偏压、该第二动态偏压、该第二静态偏压以及该些内部偏压而致能。

8.如权利要求7所述的电压调制电路，其中：

当该输入信号在一第一逻辑电平时，该些上拉晶体管依据该第一动态偏压、该第一静态偏压以及该些内部偏压中的一部分而关断，并且该些下拉晶体管依据该第二动态偏压、该第二静态偏压以及该些内部偏压中的另一部分而导通。

9.如权利要求7所述的电压调制电路，其中：

当该输入信号在一第二逻辑电平时，该些上拉晶体管依据该第一动态偏压、该第一静态偏压以及该些内部偏压中的一部分而导通，并且该些下拉晶体管依据该第二动态偏压、该第二静态偏压以及该些内部偏压中的另一部分而关断。

10.如权利要求1所述的电压调制电路，其中该偏压电路还包含：

一第一电容，电性耦接在该些上拉晶体管之中最接近该输出端的两个上拉晶体管的栅极端之间；以及

一第二电容，电性耦接在该些下拉晶体管之中最接近该输出端的两个下拉晶体管的栅极端之间。

11.如权利要求1所述的电压调制电路，其中该些下拉晶体管是由具有深N井的N型金属氧化物半导体实施，其中该些下拉晶体管每一者的深N井电性耦接至该系统高电压端，其中该些下拉晶体管各自的基极端以及源极端电性耦接。

12.一种操作方法，用于操作包含一缓冲电路的一电压调制电路，其中该电压调制电路包括一跨压限制电路，其中该缓冲电路包含多个上拉晶体管电性串联在一系统高电压端以及该电压调制电路的一输出端之间以及多个下拉晶体管电性串联在该电压调制电路的该输出端以及一系统低电压端之间，其中该跨压限制电路包含一上拉限压晶体管以及一下拉限压晶体管，其中该上拉限压晶体管的漏极端以及源极端分别耦接该些上拉晶体管其中一者的源极端以及栅极端，其中该下拉限压晶体管的漏极端以及源极端分别耦接该些下拉晶体管其中一者的源极端以及栅极端，其中该操作方法包含：

提供一输入信号；

依据该输入信号产生多个控制信号；

依据该些控制信号先后致能该缓冲电路的该些上拉晶体管或该些下拉晶体管，使该输出端的电位在该系统高电压端的电位与该系统低电压端的电位之间切换；以及

当该输出端的电位在该系统高电压端的电位与该系统低电压端的电位之间切换时与切换完成时，限制该些上拉晶体管或该些下拉晶体管的两端的暂态跨压与静态跨压。

13.一种操作方法，用于操作包含一缓冲电路的一电压调制电路，其中该电压调制电路包括一跨压限制电路，其中该缓冲电路包含多个上拉晶体管电性串联在一系统高电压端以及该电压调制电路的一输出端之间以及多个下拉晶体管电性串联在该电路的该输出端以及一系统低电压端之间，其中该跨压限制电路包含一上拉限压晶体管以及一下拉限压晶体管，其中该上拉限压晶体管的漏极端以及源极端分别耦接该些上拉晶体管其中一者的源极端以及栅极端，其中该下拉限压晶体管的漏极端以及源极端分别耦接该些下拉晶体管其中一者的源极端以及栅极端，其中该操作方法包含：

提供一输入信号；

依据该输入信号产生多个控制信号；

依据该些控制信号分别产生多个动态偏压；

该些上拉晶体管中最接近该系统高电压端的一者依据该些动态偏压中的一者而致能；以及

该些下拉晶体管中最接近该系统低电压端的一者依据该些动态偏压中的另一者而致能。

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