CN111555590B - 一种降压型dc/dc谷值电流采样电路 - Google Patents

一种降压型dc/dc谷值电流采样电路 Download PDF

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Abstract

本发明提供一种降压型DC/DC谷值电流采样电路，其特征在于，包括：电流采样单元、采样电流镜像单元和电压生成单元；电流采样单元用于采样流过采样点中的电流；采样电流镜像单元用于对采样电流进行镜像复制；电压生成单元用于将复制后的采样电流生成电压进行输出。本发明具有以下优点：将无运放的电流采样结构应用到谷值电流检测当中，采样同步管的导通压降获得电感电流信息，得到放大倍数可调的电流采样电路，提高了电流采样的精度，同时，未给DC/DC引入额外的电阻或者MOS管，使DC/DC系统的转换效率高。

Description

一种降压型DC/DC谷值电流采样电路
技术领域
本发明涉及电子领域，具体涉及一种降压型DC/DC谷值电流采样电路。
背景技术
随着集成电路产业的蓬勃发展，各种电力电子设备层出不穷，使得电源的性能要求越来越高。开关型DC/DC稳压器由于其转换效率高、重量轻、体积小、功率密度大等特点被广泛应用于各种便携式电子产品中。在可持续性发展的理念下，节能环保电子产品也逐渐成为市场发展的重点，这就要求开关电源的能源利用率提高，具有较高的电能转换效率。
在电流控制模式的DC/DC变换器中，电流采样是整个系统环路的重要组成部分。近年来，电流采样电路受到越来越多的关注与研究，新型电流采样电路层出不穷。如今高性能的DC/DC变换器要求电流采样电路有如下的特性：可集成、无损、高精度和低成本。
DC/DC变换器的控制模式分为电流模控制与电压模控制，均被广泛地应用于Buck型DC/DC变换器的设计中。与电压模控制相比，电流模控制具有更好的闭环稳定性和更快的负载变化瞬态响应。
开关电源正朝着宽输入范围低输出电压这个趋势发展。因此，在Buck型DC/DC变换器中，谷值电流控制模式越来越受到关注和应用。在高降压比的开关电源中，输出电压比输入电压小得多，功率开关管仅在开关周期的一小段时间中导通。低占空比变换时，功率开关管导通时间短，电流采样困难，且对采样电路的速度要求严苛。
传统的电流采样放大中含有运算放大器。为了实现功率管正常情况下静态零功耗，有意识的为运放引入输入失调电压，即采样时精确钳位，不采样时引入失调。
但在有运放的电流采样电路中，运放内部较大的补偿电容导致运放电路自身的带宽受限，这就降低了整个电路的采样速度，因此此类采样电路不适用于高开关频率的DC/DC变换器。放大器也会引入一些不希望的问题，例如失调，额外的成本，芯片面积，功耗等。
发明内容
为解决上述问题：
根据本发明的第一方面，本发明提出了一种降压型DC/DC谷值电流采样电路。
本发明的具体技术解决方案如下：
一种降压型DC/DC谷值电流采样电路，包括：电流采样单元、采样电流镜像单元和电压生成单元；
电流采样单元用于采样流过采样点中的电流；
采样电流镜像单元用于对采样电流进行镜像复制；
电压生成单元用于将复制后的采样电流生成电压进行输出。
优选的，电流采样单元包括：电流采样核心单元和采样电流生成支路单元；
电流采样核心单元用于生成等电位点、连接采样点进行电流采样；
所述等电位分别位于电流采样核心单元的两条支路中；
采样电流生成支路用于生成初级采样电流。
进一步优选的，电流采样核心单元包括：具有等电位点的两条支路；
第一支路包括顺次连接的第一PMOS管、第一NMOS管1、第一电阻1；电源接第一PMOS管的源级、第一PMOS管4的漏极与第一NMOS管的源级相连，第一NMOS管的源级通过第一等电位点与第一电阻的一端相连；第一电阻的另一端连接地；
第二支路包括顺次连接的第二PMOS管、第二NMOS管、第二电阻；电源接第二PMOS管的源级、第二PMOS管的漏极与第二NMOS管的源级相连，第二NMOS管的源级通过第二等电位点与第二电阻的一端相连；第二电阻R2的另一端连接采样点SW；
第一PMOS管和第二PMOS管的栅极相连且连接第一偏置电压；第一NMOS管和第二NMOS管的栅极相连且连接第一NMOS管的漏极。
更进一步优选的，所述具有等电位点的两条支路包括有开关：第一支路包含有第一开关；第二支路中包含有第二开关；
第一开关和第二开关由第一控制信号控制开关状态；
第一电阻R1的另一端通过第一开关连接到地；
第二电阻R2的另一端通过第二开关连接采样点SW。
更进一步优选的，所述第一开关和第二开关分别为NMOS管；
第一开关为第一开关NMOS管；
第二开关为第二开关NMOS管。
优选的，采样电流生成支路包括：包括第三NMOS管，
第三NMOS管的源极连接电流采样核心单元的第二等电位点；
第三NMOS管的栅极连接第二NMOS管的漏极；
第三NMOS管的漏极连接第一电流镜的镜像管；所述镜像管为二极管连接的第三PMOS管。
进一步优选的，采样电流镜像单元通过第一电流镜镜像复制采样电流生成支路中的电流。
更进一步优选的，所述第一电流镜镜像复制采样电流生成支路中的电流为：将第三PMOS管的栅极与第四PMOS管的栅极相连进行镜像生成复制的电流。
更进一步优选的，所述第三PMOS管的宽长比与第四PMOS管的宽长比的比值1。
优选的，所述电压生成单元为：通过将采样电流镜像单元中镜像的电流流过电阻生成电压输出信号。
进一步优选的，所述将采样电流镜像单元中镜像的电流流过电阻生成电压输出信号为：采样电流镜像单元中镜像的电流依次流过两个串联的电阻：第三电阻和第四电阻，在第四电阻上生成电压输出信号。
优选的，所述一种降压型DC/DC谷值电流采样电路，还包括失调电流单元；
失调电路单元与第一等电位点连接，向电流采样核心单元的第一支路中引入失调电流。
优选的，所述失调电流单元包括：第五PMOS管M9；
第五PMOS管M9的源级连接电源、第五PMOS管M9的漏极连接第一等电位点A、第五PMOS管M9的栅极连接第二偏置电压Vbias2。
进一步优选的，所述第五PMOS管M9通过第三开关接入第一等电位点A；
第五PMOS管M9的漏极通过第三开关连接第一等电位点A；这里的第三开关由第一控制信号控制开关状态。
更进一步优选的，所述第三开关由MOS管实现；
更进一步优选的，所述：
第一控制信号为高电平时，第三开关导通；
第一控制信号为低电平时，第三开关截止。
优选的，所述的降压型DC/DC谷值电流采样电路还包括：采样电流抵消单元，所述采样电流抵消单元向电流采样核心单元的第一支路中引入采样抵消电流。
优选的，所述采样抵消电流通过第一电流镜镜像复制采样电流生成采样抵消电流。
进一步优选的，所述采样电流抵消单元包括：第六PMOS管M7；
第六PMOS管M7的源级接电源、第六PMOS管M7的栅极与第三PMOS管M6的栅极相连、第六PMOS管M7的漏极第一电阻R1的另一端。
更进一步优选的，所述采样电流抵消单元的第六PMOS管M7的漏极通过第四开关接地；所述第四开关由第二控制信号控制开关状态。
更进一步优选的，所述第四开关由MOS管实现；
第二控制信号为高电平时，第四开关导通；
第二控制信号为低电平时，第四开关截止。
优选的，所述的降压型DC/DC谷值电流采样电路，还包括：失调电流抵消单元，所述失调电流抵消单元向电流采样核心单元的第二支路中引入失调抵消电流。
进一步优选的，所述失调抵消电流由第七PMOS管M10生成；
第七PMOS管M10的栅极连接第二偏置电压Vbias2；
第七PMOS管M10的源级接电源；
第七PMOS管M10的漏极连接第二电阻R2的另一端。
更进一步优选的，所述第七PMOS管M10的漏极通过第五开关连接第二电阻R2的另一端；第五开关由第一控制信号控制开关状态。
更进一步优选的，所述第五开关由MOS管实现；
第一控制信号为高电平时，第五开关导通；
第一控制信号为低电平时，第五开关截止。
进一步优选的，所述第二电阻R2的另一端通过第六开关连接地；
第六开关由第二控制信号控制开关状态。
第二控制信号为高电平时，第六开关导通；
第二控制信号为低电平时，第六开关截止。
优选的，所述的降压型DC/DC谷值电流采样电路，所述第一控制信号和所述第二控制信号为相反的电平信号。
进一步优选的，所电压生成单元包括偏置电流提供管；偏置电流提供管为第八PMOS管M11；电压生成单元中的第三电阻通过第七开关接入偏置电流提供管。
更进一步优选的，所述第三电阻通过第七开关连接第八PMOS管M11的漏极，第八PMOS管M11的源级连接电源、第八PMOS管M11的栅极连接第二偏置电压Vbias2；第七开关由第二控制信号控制开关状态。
根据本发明的第二方面，本发明提出了一种降压型DC/DC变换器，所述降压型DC/DC变换器应用前述降压型DC/DC谷值电流采样电路；降压型DC/DC谷值电流采样电路的采样点SW连接降压型DC/DC变换器中同步管的漏极
本发明具有以下优点：
将无运放的电流采样结构应用到谷值电流检测当中，采样同步管的导通压降获得电感电流信息，得到放大倍数可调的电流采样电路，提高了电流采样的精度，同时，未给DC/DC引入额外的电阻或者MOS管，使DC/DC系统的转换效率高。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明DC/DC变换器的整体框架图。
图2为本发明一种降压型DC/DC谷值电流采样电路原理图。
图3为本发明一种降压型DC/DC谷值电流采样电路的电流采样单元原理图之一。
图4为本发明一种降压型DC/DC谷值电流采样电路的电流采样单元原理图之二。
图5为本发明一种降压型DC/DC谷值电流采样电路的采样电流镜像单元原理图。
图6为本发明一种降压型DC/DC谷值电流采样电路的电压生成单元原理图。
图7为本发明一种降压型DC/DC谷值电流采样电路的优选实施例。
图8为本发明一种降压型DC/DC谷值电流采样电路的优选实施例工作方式一。
图9为本发明一种降压型DC/DC谷值电流采样电路的优选实施例工作方式二。
图10为发明一种降压型DC/DC谷值电流采样电路的优选实施例仿真图。
具体实施方式
下面结合实施例及附图对本发明作进一步详细、完整地说明。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示为DC/DC变换器的整体框架图，为提高效率，用同步MOS管(即图中同步管)代替续流二极管，即同步整流。
在电流模式控制下，分为电压和电流两个环路。
电压环路将输出电压利用电阻分压得到反馈值，与基准电压的误差通过放大器放大后传输到PWM比较器的一端。
电流环路从同步管上采样电流(通过图中SW点进行采样)到电流放大器(即图中的电流采样电路)中转化为电压，与斜坡补偿产生的信号叠加后，输入到PWM比较器的另一端与误差放大器的输出进行比较，输出高低电平经驱动器控制功率开关管的开启和关断，输出电压便能维持稳定。
下面具体本发明的主要部分-电流采样电路(即图1中的电流采样电路)。
如图2为本发明一种降压型DC/DC谷值电流采样电路原理图所示，具体包括电流采样单元11、采样电流镜像单元12和电压生成单元13。
电流采样单元用于采样流过采样点SW的电流；
这里需要说明的是：采样流过采样点SW的电流，即为流过图1中所示同步管中的电流，具体见详见后面优选实施例介绍。
采样电流镜像单元用于对电流采样单元采样的电流进行镜像复制；
电压生成单元用于将复制后的采样电流生成电压进行输出。
对于电流采样单元，包括电流采样核心单元111和采样电流生成支路单元112。
电流采样核心单元用于连接采样点SW(采样点SW最终与同步管相连)进行电流采样、生成等电位点；所述等电位点分别位于电流采样核心单元的两条支路中；采样电流生成支路单元用于生成初级采样电流。
下面对各模块分别进行介绍。
电流采样单元11：
如图3为本发明一种降压型DC/DC谷值电流采样电路的电流采样单元原理图之一所示，电流采样单元包括电流采样核心单元111和采样电流生成支路单元112。
电流采样核心单元111：
包括具有等电位点的两条支路。
第一支路包括顺次连接的第一PMOS管M4、第一NMOS管M1、第一电阻R1；电源接第一PMOS管M4的源级、第一PMOS管M4的漏极与第一NMOS管M1的源级相连，第一NMOS管M1的源级通过第一等电位点A与第一电阻R1的一端相连；第一电阻R1的另一端连接地；
第二支路包括顺次连接的第二PMOS管M5、第二NMOS管M2、第二电阻R2；电源接第二PMOS管M5的源级、第二PMOS管M5的漏极与第二NMOS管M2的源级相连，第二NMOS管M2的源级通过第二等电位点B与第二电阻R2的一端相连；第二电阻R2的另一端连接采样点SW；
第一PMOS管M4和第二PMOS管M5的栅极相连且连接第一偏置电压；第一NMOS管M1和第二NMOS管M2的栅极相连且连接第一NMOS管M1的漏极。
采样电流生成支路单元112：
包括第三NMOS管，第三NMOS管的源极连接电流采样核心单元的第二等电位点；第三NMOS管的栅极连接第二NMOS管的漏极；第三NMOS管的漏极连接第一电流镜的镜像管；所述镜像管为二极管连接的MOS管。图3中以电流镜符号Imirror示意第一电流镜的镜像管。具体的，二极管连接的MOS管为第三PMOS管(参见图5的介绍)。图3中Isense即为初级采样电流。
特别的为了便于控制电流采样单元的状态，进一步的，第一支路和第二支路中还可以分别包括开关，即第一开关和第二开关。如图4为本发明一种降压型DC/DC谷值电流采样电路的电流采样单元原理图之二所示，与图3的区别是，第一支路和第二支路中包含有第一开关和第二开关。
第一电阻R1的另一端通过第一开关连接到地；
第二电阻R2的另一端通过第二开关连接采样点SW。
这里的电流采样单元为无运放的电流采样结构。
图4中的第一开关和第二开关由NMOS管实现。即图中的第一开关NMOS管M12和第二开关NMOS管M13。第一开关和第二开关由第一控制信号(DRVL)控制开关状态。
即：
第一控制信号为高电平时(即DRVL＝1)，第一开关NMOS管M12和第二开关NMOS管M13导通；
第一控制信号为低电平时(即DRVL＝0)，第一开关NMOS管M12和第二开关NMOS管M13截止。
采样电流镜像单元12：
采样电流镜像单元12通过第一电流镜镜像复制采样电流生成支路单元112中的电流(即初级采样电流)。
如图5为本发明一种降压型DC/DC谷值电流采样电路的采样电流镜像单元原理图所示，所述第一电流镜镜像复制采样电流生成支路中的电流为：通过将第三PMOS管M6的栅极与第四PMOS管M8的栅极相连进行镜像生成复制的电流。这里需要说明的是图5中的采样电流生成支路单元112只是示意了一部分。
第三PMOS管的宽长比(W/L)与第四PMOS管的宽长比的比值决定了复制电流的大小。特别的为了便于后续处理采样电流和增加复制电流的精度，这里的第三PMOS管M6与第四PMOS管M8的宽长比为1，即第三PMOS管和第四PMOS管大小尺寸相同。当然依据实际需求第三PMOS管与第四PMOS管的宽长比也可以为其它值。
电压生成单元13：
通过将采样电流镜像单元中镜像的电流流过电阻生成电压输出信号。如图6为本发明一种降压型DC/DC谷值电流采样电路的电压生成单元原理图所示：采样电流镜像单元中镜像的电流依次流过两个串联的电阻：第三电阻和第四电阻，在第四电阻上生成电压输出信号。
下面通过具体的实施例对本发明提供的降压型DC/DC谷值电流采样电路做详细说明。
如图7为本发明一种降压型DC/DC谷值电流采样电路的优选实施例，图7中包含了前述介绍的电流采样电路的各模块。其中，第一PMOS管M4和第二PMOS管M5的栅极相连且连接第一偏置电压Vbias1。
轻载时，电感电流很小，因此采样电流就很小，采样误差率会变大，因此引入了失调电流单元14，失调电流单元14用于产生一支失调电流(如图中Ioffset)。这样的好处是降低在采样过程中因为匹配所引起的失调问题，可以提高轻载时的采样精度。
失调电流单元14与第一等电位点A连接，用于向电流采样核心单元的第一支路中引入失调电流。失调电流单元包括第五PMOS管M9，第五PMOS管M9的源级连接电源、第五PMOS管M9的漏极连接第一等电位点A、第五PMOS管M9的栅极连接第二偏置电压Vbias2。
为了便于控制电流采样单元的状态，进一步的，第五PMOS管M9通过第三开关接入第一等电位点A。具体为第五PMOS管M9的漏极通过第三开关连接第一等电位点A。这里的第三开关由第一控制信号(DRVL)控制开关状态。第三开关由MOS管实现，这里就不具体示意了。
即：
第一控制信号为高电平时(即DRVL＝1)，第三开关导通；
第一控制信号为低电平时(即DRVL＝0)，第三开关截止。
同时，为了抵消采样电流和失调电流实现电流匹配；同时为了，当采样电流时，电流的匹配可以提高环路增益和速度。
增加了采样电流抵消单元15和失调电流抵消单元16。
采样电流抵消单元15：
采样电流抵消单元15为图中Isense_cancel支路，采样电流抵消单元15向电流采样核心单元111的第一支路中引入采样抵消电流(Isense_cancel)。采样抵消电流通过第一电流镜镜像复制采样电流生成采样抵消电流。具体包括第六PMOS管M7，第六PMOS管M7的源级接电源、第六PMOS管M7的栅极与第三PMOS管M6的栅极相连、第六PMOS管M7的漏极第一电阻R1的另一端。
为了便于控制电流采样单元的状态，进一步的，第六PMOS管M7的漏极通过第四开关(第四开关为图中的NMOS管M14)接地。这里的第四开关由第二控制信号(DRVL_b)控制开关状态。第四开关由MOS管实现，这里就不具体示意了。
具体的：
第二控制信号为高电平时(即DRVL_b＝1)，第四开关导通；
第二控制信号为低电平时(即DRVL_b＝0)，第四开关截止。
失调电流抵消单元16：
失调电流抵消单元16为图中Ioffset_cancel支路，失调电流抵消单元16向电流采样核心单元111的第二支路中引入失调抵消电流(Ioffset_cancel)。失调抵消电流由第七PMOS管M10生成；第七PMOS管M10的栅极连接第二偏置电压Vbias2；第七PMOS管M10的源级接电源、第七PMOS管M10的漏极连接第二电阻R2的另一端。
为了便于控制电流采样单元的状态，进一步的，第七PMOS管M10的漏极通过第五开关连接第二电阻R2的另一端；这里的第五开关由第一控制信号(DRVL)控制开关状态。第五开关由MOS管实现，这里就不具体示意了。
同时，第二电阻R2的另一端通过第六开关连接地(第六开关为图中的NMOS管M15)，第六开关由第二控制信号(DRVL_b)控制开关状态。
这里需要说明的是，第一控制信号(DRVL)和第二控制信号(DRVL_b)为相反的电平信号。
具体的：
第一控制信号为高电平时(即DRVL＝1)，第五开关导通；
第一控制信号为低电平时(即DRVL＝0)，第五开关截止。
第二控制信号为高电平时(即DRVL_b＝1)，第六开关导通；
第二控制信号为低电平时(即DRVL_b＝0)，第六开关截止。
另外，为了防止浮动节点出现，确保电流检测电路在每个周期的开始阶段都能够重新启动。
在电压生成单元增加了偏置电流提供管；偏置电流提供管为第八PMOS管M11；电压生成单元中的第三电阻通过第七开关接入偏置电流提供管。即第三电阻通过第七开关连接第八PMOS管M11的漏极，第八PMOS管M11的源级连接电源、第八PMOS管M11的栅极连接第二偏置电压Vbias2；第七开关由第二控制信号(DRVL_b)控制开关状态。
需要说明的是，这里的第七开关即为图中第八PMOS管M11的漏极与第三电阻之间的开关(由第二控制信号DRVL_b控制)，图中的第七开关只是以开关符合示意，并没有用具体的MOS管示意。实际中它可以由MOS管实现。
具体的：
第二控制信号为高电平时(即DRVL_b＝1)，第七开关导通；
第二控制信号为低电平时(即DRVL_b＝0)，第七开关截止。
依据前述介绍，当第一控制信号为高电平时(即DRVL＝1)和第二控制信号为高电平时(即DRVL_b＝1)优选实施例处于不同的工作方式：
具体工作方式参见图8为本发明一种降压型DC/DC谷值电流采样电路的优选实施例工作方式一(采样时的工作状态)和图9为本发明一种降压型DC/DC谷值电流采样电路的优选实施例工作方式二(不采样时的工作状态)。
当DRVL信号为高时，M12和M13导通，电感放电，电路开始采样。即图8为所示的优选实施例工作方式一
栅极连接的晶体管M1和M2组成电压跟随器用来保持VA和VB电压相同(第一等电位点A和第二等电位点B电压相同)，两个大小相等且很小的偏置电流IB使M1和M2的VGS相等，因此VA＝VB。
偏置电流的大小很小，因此流过同步管的影响可以忽略。
M1和M2，M4和M5，以及M12和M13的器件尺寸是一样的，R1＝R2，但是M12的源级接地，M13的源级接的是SW点的电位。
在同步管导通时，VSW<VGND，所以两路的电压差会作用在电阻R2上：
VSW＝IL·RDS (2)
说明：
这里的Is即为图中的Isense；即：采样电流生成支路单元生成的初级采样电流。
因为这里采样电流镜像单元12的第一电流镜镜像复制比例为1：1，即第三第三PMOS管M6与第四PMOS管M8的宽长比为1。所以这里Isense即为采样电流。
RDS为同步管的导通等效电阻。
因此，采样电流IS为：
电流检测放大器的输出电压为：
VCS_OUT＝IS·R4 (4)
从式(3)和(4)中可以看出，调节R2和R4的大小能够改变电流检测电路的放大倍数，电流检测电路的放大倍数越大，检测就越精确。
将本发明提出的降压型DC/DC谷值电流采样电路可应用于降压型DC/DC变换器。具体应用电路结构可以参考图1，将图1中电流采样电路替换为本发明提出的降压型DC/DC谷值电流采样电路即可。降压型DC/DC谷值电流采样电路的采样点SW连接降压型DC/DC变换器中同步管的漏极。对所述应用本发明降压型DC/DC谷值电流采样电路的降压型DC/DC变换器进行仿真测试。
如图10发明一种降压型DC/DC谷值电流采样电路的优选实施例仿真图所示(这里为DC/DC变换器的输出电压和电流波形)。由图可得，当输入电压为10V，输出电压为4.91V时，负载的电流大小为12.75A，通过仿真得到的占空比大小约为50％，因此，流过功率开关管的平均电流为：
Iave＝Iload·D (5)
其中Iload为负载电流，D为降压的占空比。
根据仿真得到的输入和输出电压以及负载电流和平均输入电流，可以求得DC/DC的转换效率为：
本发明将无运放的电流采样结构应用到谷值电流检测当中，采样同步管的导通压降获得电感电流信息，得到放大倍数可调的电流采样电路，提高了电流采样的精度，同时，未给DC/DC引入额外的电阻或者MOS管，使DC/DC系统的转换效率高。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的设备或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

Claims (8)

1.一种降压型DC/DC谷值电流采样电路，其特征在于，包括：
电流采样单元、
采样电流镜像单元
和
电压生成单元；
电流采样单元用于采样流过采样点的电流；
采样电流镜像单元用于对采样电流进行镜像复制；
电压生成单元用于将复制后的采样电流生成电压进行输出；
所述电流采样单元包括：
电流采样核心单元
和
采样电流生成支路单元；
电流采样核心单元用于生成等电位点、连接采样点；
所述等电位点分别位于电流采样核心单元的两条支路中；
采样电流生成支路单元用于生成初级采样电流；
所述电流采样核心单元包括：
具有等电位点的两条支路；
第一支路包括顺次连接的第一PMOS管、第一NMOS管、第一电阻R1；电源接第一PMOS管的源极、第一PMOS管的漏极与第一NMOS管的漏极相连，第一NMOS管的源通过第一等电位点与第一电阻R1的一端相连；第一电阻R1的另一端连接地；
第二支路包括顺次连接的第二PMOS管、第二NMOS管、第二电阻R2；电源接第二PMOS管的源极、第二PMOS管的漏极与第二NMOS管的漏极相连，第二NMOS管的源极通过第二等电位点与第二电阻R2的一端相连；第二电阻R2的另一端连接采样点SW；
第一PMOS管和第二PMOS管的栅极相连且连接第一偏置电压；第一NMOS管和第二NMOS管的栅极相连且连接第一NMOS管的漏极。
2.如权利要求1所述的降压型DC/DC谷值电流采样电路，其特征在于，所述具有等电位点的两条支路包括有开关：
第一支路包含有第一开关；
第二支路中包含有第二开关；
第一开关和第二开关由第一控制信号控制开关状态；
第一电阻R1的另一端通过第一开关连接到地；
第二电阻R2的另一端通过第二开关连接采样点SW。
3.如权利要求2所述的降压型DC/DC谷值电流采样电路，其特征在于，所述第一开关和第二开关分别为NMOS管；
第一开关为第一开关NMOS管；
第二开关为第二开关NMOS管。
4.如权利要求1所述的降压型DC/DC谷值电流采样电路，其特征在于，采样电流生成支路单元包括：第三NMOS管和第一电流镜的镜像管；
第三NMOS管的源极连接电流采样核心单元的第二等电位点；
第三NMOS管的栅极连接第二NMOS管的漏极；
第三NMOS管的漏极连接第一电流镜的镜像管；所述镜像管为二极管连接的第三PMOS管。
5.如权利要求4所述的降压型DC/DC谷值电流采样电路，其特征在于，采样电流镜像单元通过第一电流镜镜像复制采样电流生成支路单元中的初级采样电流。
6.如权利要求5所述的降压型DC/DC谷值电流采样电路，其特征在于，所述第一电流镜镜像复制采样电流生成支路中的初级采样电流为：
将第三PMOS管的栅极与第四PMOS管的栅极相连进行镜像生成复制的电流。
7.如权利要求6所述的降压型DC/DC谷值电流采样电路，其特征在于，所述第三PMOS管的宽长比与第四PMOS管的宽长比的比值为1。
8.一种降压型DC/DC变换器，其特征在于，包含权利要求1至7任一所述降压型DC/DC谷值电流采样电路；所述降压型DC/DC谷值电流采样电路的采样点连接降压型DC/DC变换器中同步管的漏极。
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