KR100945436B1

KR100945436B1 - 슬롭 보상 회로 및 스위칭 레귤레이터

Info

Publication number: KR100945436B1
Application number: KR1020070092266A
Authority: KR
Inventors: 쥰지 니시다
Original assignee: 가부시키가이샤 리코
Priority date: 2006-09-14
Filing date: 2007-09-11
Publication date: 2010-03-05
Also published as: US20080068054A1; JP2008072833A; KR20080024985A; JP4928202B2; US7589509B2

Abstract

본 발명은 전류 트랜스를 이용하지 않고 아주 간단한 회로 구성에 의해 2차 곡선의 경사를 구비한 원하는 슬롭 전압을 생성할 수 있는 슬롭 보상 회로 및 이 슬롭 보상 회로를 이용한 스위칭 레귤레이터를 제공한다.

본 발명의 슬롭 보상 회로는 정전류원으로부터 선형의 슬롭 전압을 생성하는 제1 슬롭 전압 생성 수단과, 스위칭 소자에 흐르는 전류의 비례 전류를 적분하여 2차 곡선의 경사를 구비한 슬롭 전압을 생성하는 제2 슬롭 전압 생성 수단을 구비하고, 제1 슬롭 전압 생성 수단과 제2 슬롭 전압 생성 수단의 출력 전압을 합성한 슬롭 전압을 출력하도록 구성된다.

스위칭 레귤레이터, 출력 전압 검출기, 오차 증폭기, PWM 콤퍼레이터, 슬롭 보상 회로

Description

슬롭 보상 회로 및 스위칭 레귤레이터{SLOPE COMPENSATION CIRCUIT AND SWITCHING REGULATOR}

본 발명은 컴퓨터 장치나 휴대 전화 등 전자 기기에 이용되는 스위칭 레귤레이터에 관한 것이고, 특히, 스위칭 레귤레이터에서 안정된 동작을 얻을 수 있는 슬롭 보상 회로에 관한 것이다.

종래의 스위칭 레귤레이터에서는 전압 모드 제어 방식이 일반적으로 이용되고 있었다. 전압 모드 제어 방식에서는 출력 전압과 기준 전압의 전압차에 따라 스위칭 소자에 대하여 PWM 제어를 실행함으로써 출력 전압을 안정화시킨다. 그러나, 전압 모드 제어 방식의 스위칭 레귤레이터에서는 그 귀환 신호를 출력 전압으로부터 검출하고 있기 때문에, 입력 전압 변동에 대한 응답 속도가 늦어 귀환 회로에서의 오차 증폭 회로의 위상 보상이 복잡하게 되는 등의 문제가 있었다.

이와 같은 결점을 극복하는 기술로서 근래 전류 모드 제어 방식의 스위칭 레귤레이터가 많이 이용되게 되었다. 그러나, 전류 모드 제어 방식의 스위칭 레귤레이터에서는 PWM 제어의 온 듀티(on duty)가 50%를 초과하면, 스위칭 주파수의 정수배 주기로 발진하는 서브하모닉(Subharmonics) 발진이 발생하게 되어 제어 불가 능하게 되는 것이 알려져 있다. 이 대책으로서는, 통상 PWM 제어에 슬롭 보상을 실행하여 서브하모닉 발진의 발생을 방지하고 있었다.

슬롭 보상으로서는 인덕터 전류를 전압으로 변환한 슬롭 전압에 선형(線形)의 슬롭 전압을 추가로 가산하는 방법이 많이 이용되고 있지만, 오차 증폭 회로를 보다 안정하게 동작시키기 위하여, 시간에 대하여 고차(高次) 전압 변화를 구비한 슬롭 전압을 가산하는 방법이 제안되어 있다(일본 특허 공보 제 3116869호, 일본 특허 공개 공보 2005－229744호 참조).

도 1은 상기 일본 특허 공보 제 3116869호 명세서에 개시되어 있는 스위칭 레귤레이터의 회로도이다. 이 스위칭 레귤레이터의 슬롭 보상 회로(20)는 전류 트랜스(22), 다이오드(23), 저항(24, 26), 및 콘덴서(25)로 구성된다. 또한, 스위칭 소자(21)는 NMOS 트랜지스터이다.

도 1에 나타내는 종래의 스위칭 레귤레이터에서는 스위칭 소자(21)가 온 상태일 때에 흐르는 전류를 전류 트랜스(22)에 의해 검출한다. 전류 트랜스(22)에서는 스위칭 소자(21)에 흐르는 전류에 비례한 전류가 전류 트랜스(22)의 2차 측에서 취출되어 다이오드(23)와 저항(24)을 통하여 콘덴서(25)를 충전한다.

도 2는 도 1의 스위칭 레귤레이터에서의 슬롭 보상 회로(20)의 신호 파형을 나타내는 타이밍 도이다.

스위칭 제어 회로(27)로부터의 구동 신호에 따라 스위칭 소자(21)가 온 하면, 스위칭 소자(21)에는 도 2의 (a)에 나타낸 바와 같이 시간 경과와 함께 1차 직선의 경사로 증가하는 전류가 흐른다. 이 전류에 비례한 전류가 전류 트랜스(22)의 2차 측으로 야기되어 다이오드(23)와 저항(24)을 통하여 콘덴서(25)가 충전된다. 콘덴서(25)의 충전 전압은 도 2의 (b)에 나타낸 바와 같이, 시간 경과와 함께 2차 곡선의 경사로 증가한다. 따라서, 슬롭 보상 회로(20)의 출력 신호인 슬롭 전압(Vslope)은 전류 트랜스(22)의 2차 측의 전류가 흐르는 저항(24)의 전압 강하 전압과 콘덴서(25)의 충전 전압의 합으로서 다이오드(23)의 캐소드와 저항(24)의 접속 노드로부터 출력된다.

도 2의 (c)에 나타낸 바와 같이, 슬롭 전압(Vslope)은 시간 경과에 대하여 2차 곡선의 경사를 구비하고 있기 때문에, 서브하모닉 발진에 대한 여유도가 커져 보다 안정된 동작이 가능하게 된다.

도 1에 나타낸 종래의 스위칭 레귤레이터(상기 일본 특허 공보 제 3116869호)에서는 2차 곡선의 경사를 생성하기 위하여, 스위칭 소자(21)의 전류를 적분하는 구성이지만, 상기 일본 특허 공개 공보 2005－229744호에서는 비선형의 슬롭 전압을 발생시키는 방법으로서 트랜지스터의 포화 영역의 특성을 이용한다. 예컨대, 선형의 슬롭 전압을 생성하는 콘덴서에 접속된 트랜지스터의 게이트 전압을 정전류원과 콘덴서를 이용하여 선형으로 변화시킴으로써, 이 트랜지스터의 포화 영역의 특성을 이용하여 비선형의 슬롭 전압을 생성한다.

그러나, 상기 일본 특허 공보 제 3116869호의 스위칭 레귤레이터에서는 슬롭 전압을 스위칭 소자(21)에 흐르는 전류에만 근거하여 생성하고 있기 때문에, 선형 부분의 슬롭 경사와 2차 곡선의 슬롭 경사를 자유롭게 조합하지 못하여 경우에 따라서는 적절한 슬롭 전압을 얻을 수 없다는 문제가 있었다. 또, 스위칭 소자(21)에 흐르는 전류를 검출하는 수단으로서 전류 트랜스를 이용하고 있기 때문에, 소형화 및 IC화에는 적합하지 않는 구성이었다.

또한, 상기 일본 특허 공개 공보 2005－229744호의 스위칭 레귤레이터에서는 비선형의 슬롭 전압을 생성하기 위하여, 전용의 MOS 트랜지스터와 적분 회로가 필요하여 회로 규모가 커진다는 문제가 있었다.

본 발명은 전술한 종래의 스위칭 레귤레이터에서의 실정을 고려하여 종래의 각종 문제를 해결하기 위하여 이루어진 것으로서, 소형화 및 IC화에 적합하지 않는 전류 트랜스를 이용하지 않고 아주 간단한 회로 구성에 의해 2차 곡선의 경사를 구비한 슬롭 전압을 생성할 수 있는 슬롭 보상 회로 및 이 슬롭 보상 회로를 이용한 스위칭 레귤레이터를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위하여, 본 발명에 따른 제1 관점의 슬롭 보상 회로는,

스위칭 레귤레이터에 이용된 스위칭 소자에 흐르는 전류에 비례한 비례 전 류를 출력하는 비례 전류 생성 수단과,

선형의 슬롭 전압을 생성하는 제1 슬롭 전압 생성 수단과,

상기 비례 전류를 적분하여 2차 곡선의 경사를 구비한 슬롭 전압을 생성하는 제2 슬롭 전압 생성 수단을 구비하고,

상기 제1 슬롭 전압 생성 수단과 상기 제2 슬롭 전압 생성 수단의 출력 전압을 합성한 슬롭 전압을 출력하도록 구성된다. 이와 같이 구성된 본 발명의 슬롭 보상 회로는 1차 선형의 슬롭 전압과 2차 곡선의 경사를 구비한 슬롭 전압을 합성하여 자유롭게 원하는 슬롭 전압을 설정할 수 있고, 스위칭 레귤레이터의 특성에 따라 적절한 슬롭 전압을 설정할 수 있기 때문에, 안정된 동작이 가능하게 된다.

또한, 본 발명에 따른 비례 전류 생성 수단은 후술하는 실시예에서 제1 전류 미러 회로, 제2 전류 미러 회로, 및 제3 전류 미러 회로에 의해 예시된다. 또, 제1 슬롭 전압 생성 수단은 후술하는 실시예에서 제2 정전류원(8)과 이 정전류원의 전류(I4)로부터 슬롭 전압을 생성하는 가변 저항(Rs) 및 콘덴서(Cs)로 예시된다. 또한, 제2 슬롭 전압 생성 수단은 후술하는 실시예에서 PMOS 트랜지스터(M14)로부터의 전류(I3)에 의해 슬롭 전압을 생성하는 가변 저항(Rs) 및 콘덴서(Cs)로 예시된다.

본 발명에 따른 제2 관점의 슬롭 보상 회로에서는 상기 제1 관점의 슬롭 보상 회로의 제1 슬롭 전압 생성 수단은 정전류원과 상기 정전류원의 출력 전류에 의해 충전되는 콘덴서를 포함하여 구성되고, 상기 콘덴서의 전압을 선형의 슬롭 전압으로 한다.

본 발명에 따른 제3 관점의 슬롭 보상 회로에서는 상기 제2 관점의 슬롭 보상 회로의 제1 슬롭 전압 생성 수단은 정전류원과 콘덴서의 사이에 저항을 삽입하고 상기 저항에 의해 전압 강하된 전압과 상기 콘덴서 전압의 합을 선형의 슬롭 전압으로 한다.

본 발명에 따른 제4 관점의 슬롭 보상 회로에서는 상기 제1 관점의 슬롭 보상 회로의 제2 슬롭 전압 생성 수단은 비례 전류 생성 수단으로부터의 비례 전류에 의해 충전되는 콘덴서를 포함하여 구성되고, 상기 콘덴서의 전압을 2차 곡선의 경사를 구비한 슬롭 전압으로 한다.

본 발명에 따른 제5 관점의 슬롭 보상 회로에서는 상기 제4 관점의 슬롭 보상 회로의 제2 슬롭 전압 생성 수단은 비례 전류 생성 수단과 콘덴서의 사이에 저항을 삽입하고 상기 저항에 의해 전압 강하된 전압과 상기 콘덴서 전압의 합을 2차 곡선의 경사를 구비한 슬롭 전압으로 한다.

본 발명에 따른 제6 관점의 슬롭 보상 회로에서는 상기 제1 관점의 슬롭 보상 회로의 제1 슬롭 전압 생성 수단은 정전류원과 상기 정전류원의 출력 전류에 의해 충전되는 콘덴서와 상기 정전류원과 상기 콘덴서의 사이에 삽입된 저항을 포함하여 구성되고,

제2 슬롭 전압 생성 수단은 비례 전류 생성 수단으로부터의 비례 전류에 의해 충전되는 콘덴서와 상기 비례 전류 생성 수단과 상기 콘덴서의 사이에 삽입된 저항을 포함하여 구성되며,

상기 정전류원의 출력 전류에 의해 충전되는 콘덴서와 상기 비례 전류에 의 해 충전되는 콘덴서는 동일한 콘덴서이며,

상기 정전류원과 상기 콘덴서의 사이에 삽입된 저항과 상기 비례 전류 생성 수단과 상기 콘덴서의 사이에 삽입된 저항은 동일한 저항이다. 이와 같이 구성된 본 발명의 슬롭 보상 회로는 회로 구성이 아주 간단하게 되어 소형화 및 경량화를 도모할 수 있다.

본 발명에 따른 제7 관점의 슬롭 보상 회로에서는 상기 제6 관점의 슬롭 보상 회로의 정전류원과 콘덴서의 사이에 삽입된 저항, 및 비례 전류 생성 수단과 상기 콘덴서의 사이에 삽입된 저항이 가변 저항으로 구성된다. 이와 같이 구성된 본 발명의 슬롭 보상 회로는 스위칭 레귤레이터의 사양에 따라 용이하게 설정할 수 있다.

본 발명에 따른 제8 관점의 슬롭 보상 회로에서는 상기 제1 관점의 슬롭 보상 회로의 스위칭 소자는 제1 MOS 트랜지스터로 구성되고, 비례 전류 생성 수단은 상기 제1 MOS 트랜지스터와 전류 미러 회로를 구성하는 동일한 전도형의 제2 MOS 트랜지스터를 포함하여 구성된다. 이와 같이 구성된 본 발명의 슬롭 보상 회로는 전류 트랜스가 불필요하게 되어 IC화 및 소형화를 도모할 수 있게 된다.

본 발명에 따른 제9 관점의 슬롭 보상 회로에서는 상기 제8 관점의 슬롭 보상 회로의 제2 MOS 트랜지스터는 제1 MOS 트랜지스터와 동일한 게이트 길이의 복수개의 단위 트랜지스터의 직렬 접속체로 구성되고,

상기 직렬 접속체의 일단을 상기 제2 MOS 트랜지스터의 소스로 하고, 상기 직렬 접속체의 타단을 드레인으로 하며, 상기 복수개의 단위 트랜지스터의 각각의 게이트를 공통 접속한 노드를 상기 제2 MOS 트랜지스터의 게이트로서 구성하며,

상기 제2 MOS 트랜지스터는 상기 단위 트랜지스터를 소정의 개수로 구성한 유닛 트랜지스터로 분할되어 있고,

상기 유닛 트랜지스터를 구성하고 있는 각 단위 트랜지스터의 백 게이트는 각각의 유닛 트랜지스터마다 공통 접속되어 각 유닛 트랜지스터의 소스에 접속되어 있다. 이와 같이 구성된 본 발명의 슬롭 보상 회로는 미러 전류비가 커져도 정밀도 높은 전류비를 확보할 수 있다.

본 발명에 따른 제10 관점의 스위칭 레귤레이터는 상기 제1 관점 내지 제9 관점 중 어느 한 슬롭 보상 회로를 이용하여 구성된다. 이와 같이 구성된 본 발명의 스위칭 레귤레이터는 슬롭 보상 회로에서 1차 선형의 슬롭 전압과 2차 곡선의 경사를 구비한 슬롭 전압을 합성하여 자유롭게 원하는 슬롭 전압을 설정할 수 있기 때문에, 고정밀도이면서 안정된 스위칭 레귤레이터로 될 수 있다.

본 발명에 의하면, 전류 트랜스를 이용하지 않고 아주 간단한 회로 구성에 의해 2차 곡선의 경사를 구비한 원하는 슬롭 전압을 생성할 수 있는 슬롭 보상 회로 및 신뢰성 높고 안정된 스위칭 레귤레이터를 제공할 수 있다.

본 발명의 슬롭 보상 회로에서는 정전류원으로부터의 전류에 의해 콘덴서를 충전함으로써 얻어지는 선형의 전압 변화를 나타내는 슬롭 전압과, 스위칭 레귤레이터의 스위칭 소자에 흐르는 시간 경과와 함께 증가하는 전류에 비례한 전류에 의해 콘덴서를 충전함으로써 얻어지는 2차 곡선의 전압 변화를 나타내는 슬롭 전압을 합성하여 시간 경과와 함께 2차 곡선으로 변화하는 슬롭 전압을 생성하도록 하였으므로, 간단한 회로 구성으로 자유도가 높은 슬롭 전압을 생성할 수 있게 된다.

또, 본 발명의 슬롭 보상 회로에서는 스위칭 소자의 전류 검출에 전류 미러 회로를 이용하고 있기 때문에, 전류 트랜스가 불필요하게 되어 소형화 및 IC화가 가능하다는 뛰어난 효과를 가진다.

또한, 본 발명에 있어서, 스위칭 소자의 전류 검출용 전류 미러 회로의 트랜지스터는 스위칭 소자와 동일한 게이트 길이를 구비한 복수개의 단위 트랜지스터의 직렬 접속체로 구성되고, 또한 소정의 개수의 단위 트랜지스터로 유닛 트랜지스터가 구성되며, 단위 트랜지스터의 백 게이트를 유닛 트랜지스터마다 공통 접속하여 유닛 트랜지스터의 소스에 접속하도록 구성되어 있으므로, 정밀도 높은 미러 전류비를 얻을 수 있고, 또한 소자 분리에 사용하는 면적 증가를 억제할 수 있으므로, IC의 칩 면적 증가를 대폭 억제할 수 있게 된다.

이하, 본 발명에 따른 슬롭 보상 회로 및 그 슬롭 보상 회로를 이용한 스위칭 레귤레이터의 바람직한 실시예를 첨부 도면을 참조하여 상세하게 설명한다.

[ 실시예 1]

도 3은 본 발명에 따른 실시예 1의 스위칭 레귤레이터의 구성을 나타내는 회로도이다. 실시예 1의 스위칭 레귤레이터는 피크 전류 제어형 PWM 스위칭 레귤레이터이다.

도 3에 나타낸 바와 같이, 스위칭 레귤레이터(1)는 출력 전압(Vout)을 저항 분할하여 검출하는 출력 전압 검출기(2), 이 출력 전압 검출기(2)로부터의 검출 전압(Vd)과 기준 전원(11)의 기준 전압(Vref)을 비교하는 오차 증폭 회로(3), 오차 증폭 회로(3)로부터의 오차 신호(Ve)와 후술하는 슬롭 보상 회로(10)로부터의 슬롭 신호(Vslope)가 입력되는 PWM 콤퍼레이터(4), PWM 콤퍼레이터(4)로부터의 출력 신호가 R단자에 입력되는 래치 회로(5), 래치 회로(5)로부터의 출력 신호가 I단자에 입력되는 드라이버 회로(6), 드라이버 회로(6)에 의해 구동 제어되는 스위칭 소자(M1)와 동기 정류 소자(M2), 평활 수단인 인덕터(L1), 출력 콘덴서(C1), 및 슬롭 보상 회로(10)에 의해 구성된다. 실시예 1에 있어서, 스위칭 소자(M1)는 PMOS 트랜지스터로 구성되고, 동기 정류 소자(M2)는 NMOS 트랜지스터로 구성된다. 또, 출력 전압 검출기(2)는 2개의 분압 저항(R1 및 R2)에 의해 구성된다.

슬롭 보상 회로(10)는 스위칭 소자(M1)를 구동 제어하는 드라이버 회로(6)의 P단자와, 스위칭 소자(M1)와 인덕터(L1)의 접속 노드로부터 신호가 입력되고, 슬롭 신호(Vslope)를 PWM 콤퍼레이터(4)의 한 쪽 단자에 출력하도록 구성된다.

슬롭 보상 회로(10)는 복수개의 MOS 트랜지스터(M10 내지 M19)와, 콘덴서(Cs)와, 가변 저항(Rs)과, 제1 바이어스 전압(Vb1)을 생성하는 제1 바이어스 전원(12)과, 제2 바이어스 전압(Vb2)을 생성하는 제2 바이어스 전원(13), 및 연산 증폭 회로(9)에 의해 구성된다. MOS 트랜지스터(M10 내지 M19)에 있어서, M10 내지 M16이 PMOS 트랜지스터이고, M17 내지 M19가 NMOS 트랜지스터이다.

도 3에 나타낸 바와 같이, PMOS 트랜지스터(M10)의 소스는 스위칭 소자(M1)와 인덕터(L1)의 접속 노드에 접속되고, PMOS 트랜지스터(M10)의 드레인은 연산 증 폭 회로(9)의 비반전 입력 단자에 접속된다. PMOS 트랜지스터(M10)의 게이트는 드라이버 회로(6)의 P단자에 접속되고, 스위칭 소자(M1)의 게이트 신호와 동일한 신호가 입력된다.

또, 연산 증폭 회로(9)의 비반전 입력 단자는 PMOS 트랜지스터(M12)를 통하여 입력 전압(Vin)에 풀업(pull-up)된다. PMOS 트랜지스터(M12)의 게이트에는 제1 바이어스 전압(Vb1)이 인가되므로, PMOS 트랜지스터(M12)와 제1 바이어스 전원(12)에 의해 제1 정전류원(7)이 구성된다.

연산 증폭 회로(9)의 반전 입력 단자는 PMOS 트랜지스터(M11)의 드레인과 PMOS 트랜지스터(M16)의 소스의 접속 노드에 접속된다. 연산 증폭 회로(9)의 출력은 PMOS 트랜지스터(M16)의 게이트에 접속된다.

PMOS 트랜지스터(M11)의 소스는 입력 전압(Vin)에 접속되고, 게이트는 스위칭 소자(M1)의 게이트와 공통 접속된다. 따라서, PMOS 트랜지스터(M11)와 스위칭 소자(M1)에 의해 제1 전류 미러 회로가 구성된다.

PMOS 트랜지스터(M16)의 드레인은 NMOS 트랜지스터(M17)의 드레인에 접속된다. NMOS 트랜지스터(M17)의 소스는 접지(GND)되고, NMOS 트랜지스터(M17)의 게이트는 자체의 드레인에 접속된다.

NMOS 트랜지스터(M18)의 소스는 접지(GND)되고, NMOS 트랜지스터(M18)의 게이트는 NMOS 트랜지스터(M17)의 게이트에 접속된다. 이 때문에, NMOS 트랜지스터(M17 및 M18)는 제2 전류 미러 회로를 구성한다.

NMOS 트랜지스터(M18)의 드레인은 PMOS 트랜지스터(M13)의 드레인에 접속된 다. PMOS 트랜지스터(M13)의 소스는 입력 전압(Vin)에 접속되고, PMOS 트랜지스터(M13)의 게이트는 자체의 드레인과 PMOS 트랜지스터(M14)의 게이트에 접속된다. PMOS 트랜지스터(M14)의 소스는 입력 전압(Vin)에 접속되어 있으므로, PMOS 트랜지스터(M13 및 M14)는 제3 전류 미러 회로를 구성한다.

PMOS 트랜지스터(M14)의 드레인은 가변 저항(Rs)의 일단에 접속된다. 가변 저항(Rs)의 타단은 콘덴서(Cs)의 일단에 접속되고, 콘덴서(Cs)의 타단은 접지(GND)된다.

PMOS 트랜지스터(M15)의 소스는 입력 전압(Vin)에 접속되고, PMOS 트랜지스터(M15)의 드레인은 PMOS 트랜지스터(M14)의 드레인과 공통 접속된다. 또, PMOS 트랜지스터(M15)의 게이트에는 제2 바이어스 전압(Vb2)이 인가되므로, PMOS 트랜지스터(M15)와 제2 바이어스 전원(13)에 의해 제2 정전류원(8)이 구성된다.

NMOS 트랜지스터(M19)의 드레인은 콘덴서(Cs)의 일단에 접속되고, 소스는 접지(GND)된다. 또, NMOS 트랜지스터(M19)의 게이트는 드라이버 회로(6)의 P단자에 접속되고, 스위칭 소자(M1)의 게이트 신호와 동일한 신호가 입력되는 구성이다.

다음에, 이상과 같이 구성된 실시예 1의 스위칭 레귤레이터에서의 슬롭 보상 회로(10)의 동작에 대하여 설명한다.

스위칭 소자(M1)와 제1 전류 미러 회로를 구성하고 있는 PMOS 트랜지스터(M11)의 드레인 전류(I2)는 NMOS 트랜지스터(M17 및 M18)로 구성된 제2 전류 미러 회로와, PMOS 트랜지스터(M13 및 M14)로 구성된 제3 전류 미러 회로를 통하여 PMOS 트랜지스터(M14)의 드레인 전류(I3)로 된다. 이 드레인 전류(I3)는 가변 저 항(Rs)을 통하여 콘덴서(Cs)를 충전한다.

드라이버 회로(6)의 P단자가 고레벨의 신호를 출력하여 스위칭 소자(M1)가 오프된 경우에는, 스위칭 소자(M1)의 드레인 전류(I1)가 흐르지 않기 때문에, 제1 전류 미러 회로의 PMOS 트랜지스터(M11)에는 드레인 전류(I2)가 흐르지 않는다. 그 결과, 제2 전류 미러 회로를 통한 제3 전류 미러 회로의 PMOS 트랜지스터(14)의 드레인 전류(I3)도 흐르지 않기 때문에, 스위칭 소자(M1)에 흐르는 전류에 비례한 전류에 의한 콘덴서(Cs)로의 충전은 수행되지 않는다.

또, 상기와 같이 스위칭 소자(M1)가 오프되는 기간은 NMOS 트랜지스터(M19)가 온되므로, 콘덴서(Cs)의 전하가 방전되어 콘덴서(Cs)의 단자간 전압은 0V로 된다. 그러나, 이 기간에도 PMOS 트랜지스터(M15)와 제2 바이어스 전원(13)으로 구성된 제2 정전류원(8)으로부터는 전류(I4)가 공급되므로, 가변 저항(Rs)에는 Rs(저항값)×I4(전류값)의 전압 강하가 발생한다. 그 결과, 스위칭 소자(M1)가 오프된 기간의 슬롭 전압(Vslope)은 (Rs×I4) V로 된다.

또한, 스위칭 소자(M1)가 오프되는 기간은 PMOS 트랜지스터(M10)가 오프되므로, 연산 증폭 회로(9)의 비반전 입력 단자는 스위칭 소자(M1)와 인덕터(L1)의 접속 노드로부터 확실하게 분리된다. 연산 증폭 회로(9)의 비반전 입력 단자는 PMOS 트랜지스터(M12)에 의해 입력 전압(Vin)에 풀업되므로, 연산 증폭 회로(9)는 PMOS 트랜지스터(M11)의 드레인 전압이 거의 입력 전압(Vin)으로 되도록 PMOS 트랜지스터(M16)의 게이트 전압을 제어한다.

다음에, 드라이버 회로(6)의 P단자가 저레벨의 신호를 출력하여 스위칭 소 자(M1)가 온 되면, PMOS 트랜지스터(M10)도 온 되어 스위칭 소자(M1)와 인덕터(L1)의 접속 노드의 전압이 연산 증폭 회로(9)의 비반전 입력 단자에 인가된다. 연산 증폭 회로(9)는 PMOS 트랜지스터(M11)의 드레인 전압이 스위칭 소자(M1)의 드레인 전압과 동일한 전압이 되도록 PMOS 트랜지스터(M16)의 게이트 전압을 제어하므로, 스위칭 소자(M1)와 PMOS 트랜지스터(M11)의 λ효과로 인한 오차를 억제할 수 있다.

스위칭 소자(M1)의 드레인 전류(I1)는 상기한 3개의 전류 미러 회로를 통하여 PMOS 트랜지스터(M14)의 드레인 전류(I3)로 된다. 이 드레인 전류(I3)는 스위칭 소자(M1)의 드레인 전류(I1)에 비례하는 전류로 된다.

도 4는 슬롭 보상 회로(10)로부터 출력되는 슬롭 전압(Vslope)에 관한 파형을 나타내는 파형도이다.

도 4에 있어서, 도 4의 (a)는 드라이버 회로(6)의 P단자 출력 신호이고, 도 4의 (b)는 스위칭 소자(M1)의 드레인 전류(I1)이며, 도 4의 (c)는 드레인 전류(I1)의 비례 전류인 PMOS 트랜지스터(M14)의 드레인 전류(I3)를 나타낸다. 도 4의 (c)에 나타낸 바와 같이, 드레인 전류(I3)는 시간에 비례하여 증가하는 전류이며, 이 드레인 전류(I3)가 저항(Rs)을 통하여 콘덴서(Cs)를 충전한다. 이 때, NMOS 트랜지스터(M19)는 오프되어 있므로, 전류(I3)로 충전된 콘덴서(Cs)의 전압은 도 4의 (e)에 나타낸 바와 같이 시간에 대하여 2차 곡선의 경사를 가지고 상승하는 전압 파형이 된다.

또, 드레인 전류(I3)에 의해 저항(Rs)에 발생하는 전압 강하는 Rs(저항값)×I3(전류값)이 되고, 도 4의 (d)에 나타낸 바와 같이, 시간에 대하여 선형으로 상 승하는 전압 파형이 된다.

또한, 이 기간에 드레인 전류(I4)도 저항(Rs)을 통하여 콘덴서(Cs)를 충전하므로, 드레인 전류(I4)에 의해 저항(Rs)과 콘덴서(Cs)에 발생하는 전압의 합성 전압은 도 4의 (f)에 나타낸 바와 같이 시간에 대하여 선형으로 상승하는 전압 파형이다.

실제로는, 상기 드레인 전류(I3)와 드레인 전류(I4)의 합이 저항(Rs)을 통하여 콘덴서(Cs)를 충전하므로, 합성한 슬롭 전압(Vslope)은 도 4의 (g)에 나타낸 시간에 대하여 2차 곡선의 경사로 상승하는 전압 파형이 된다.

상기와 같이, 본 발명에 따른 실시예 1의 스위칭 레귤레이터에서는 정전류인 드레인 전류(I4)로 생성된 선형의 슬롭 전압과, 스위칭 소자(I1) 에 비례한 전류(I3)에 의해 생성된 2차 곡선의 슬롭 전압을 합성한 슬롭 전압(Vslope)을 출력하도록 구성한다. 이에 따라 실시예 1의 스위칭 레귤레이터에서는 선형 부분의 경사를 회로 특성에 따라 설정할 수 있고, 또한 2차 곡선을 가진 슬롭 전압을 가산하도록 구성하였으므로, 뛰어난 안정성을 구비한 스위칭 레귤레이터를 구축할 수 있게 된다.

또한, 본 발명에 따른 실시예 1의 스위칭 레귤레이터에서는 가변 저항(Rs)을 이용하여 전압 강하 분을 조정할 수 있도록 구성되어 있기 때문에, 경부하 시에 스위칭 레귤레이터의 펄스 스킵 동작이 가능하게 된다.

[ 실시예 2]

이하, 본 발명에 따른 실시예 2의 스위칭 레귤레이터에 대하여 설명한다. 실시예 2의 스위칭 레귤레이터는 전술한 도 3에 나타낸 실시예 1의 스위칭 레귤레이터와 동일한 구성을 구비하고 있지만, 스위칭 소자(M1)와 제1 전류 미러 회로를 구성하고 있는 PMOS 트랜지스터(M11)의 구성을 구체적으로 한 것이다. 따라서, 아래의 실시예 2의 설명에 있어서, 실시예 1의 구성과 동일한 부분에는 동일한 부호를 부여하고, 그 설명은 실시예 1의 설명을 적용한다.

도 5a 및 도 5b는 스위칭 소자(M1)와 제1 전류 미러 회로를 구성하고 있는 PMOS 트랜지스터(M11)로서 이용하는 합성 트랜지스터 회로의 회로 구성을 나타낸 도면으로, 도 5a는 비교예로서의 종래의 회로 구성이고, 도 5b는 본 발명의 회로 구성이다.

PMOS 트랜지스터(M11)의 드레인 전류(I2)는 스위칭 소자(M1)의 전류에 비하여 훨씬 더 작은 전류이다. 통상, 전류 미러 회로에서는 페어로 되는 트랜지스터의 사이즈 비를 변경함으로써 비례한 미러 전류를 생성할 수 있다. 예컨대, 스위칭 소자(M1)의 드레인 전류(I1)의 1/N 전류를 PMOS 트랜지스터(M11)의 출력 전류로 하는 경우, 스위칭 소자(M1)의 채널 길이를 L1, 채널 폭을 W1로 하고, PMOS 트랜지스터(M11)의 채널 길이를 L2, 채널 폭을 W2로 하면, 아래 식 (1)에 나타내는 구성으로 함으로써 원하는 전류비의 출력을 얻을 수 있다.

　(W1/L1)/(W2/L2) = N　　　　　　　　　　　　　　　　(1)

그러나, 채널 길이(L)를 변경하면 게이트 전압-드레인 전류 특성이나 온도 특성 등 트랜지스터의 기본 특성이 변화하게 되어 넓은 동작 조건으로 비례 관계가 성립되지 않게 된다. 그 때문에, 통상은 채널 길이(L)는 변경하지 않고, 채널 폭(W)만 변경하여 비례 전류를 얻는 구성으로 한다.

그런데, N의 값이 수천으로부터 수만으로 커지면, 채널 폭(W)의 변경만으로는 대처할 수 없게 된다.

이에, 종래의 전류 미러 회로에서는 도 5a에 나타낸 바와 같이, 스위칭 소자(M1)와 동일한 채널 길이(L)이고 또한 동일한 특성인 복수개의 단위 트랜지스터를 직렬로 접속하고, 이 직렬 접속한 일단을 소스(S), 타단을 드레인(D), 전부의 단위 트랜지스터의 게이트를 공통 접속한 노드를 게이트(G)로서 합성 트랜지스터 회로를 작성하였다. 또, 백 게이트는 모두 공통 접속하여 합성 트랜지스터 회로의 소스(S)에 접속하고 있었다.

이와 같이 구성된 합성 트랜지스터 회로에 있어서, 합성 트랜지스터 회로를 구성하고 있는 각 단위 트랜지스터의 게이트 길이를 L, 게이트 폭을 W로 하고, 합성 트랜지스터 회로를 구성하고 있는 단위 트랜지스터의 수를 M로 하면, M의 단위 트랜지스터를 직렬로 접속한 합성 트랜지스터 회로의 등가적인 게이트 길이는 (L×M), 게이트 폭은 W로 나타낼 수 있다.

예컨대, 스위칭 소자(M1)로서 게이트 폭(W)이 50 ㎛, 게이트 길이(L)가 0.5 ㎛인 트랜지스터를 580개 병렬 접속하였다고 하면, 합성된 게이트 폭(W'은 50 ㎛×580 = 29000 ㎛로 되고, W'/L은 29000/0.5 = 58000로 된다.

한편, 스위칭 소자(M1)와 PMOS 트랜지스터(M11)의 전류비를 1000000：1로 하고, PMOS 트랜지스터(M11)를 구성하는 각 단위 트랜지스터로서 게이트 폭(W)이 2 ㎛, 게이트 길이(L)가 0.5 ㎛인 것을 사용한 경우, 단위 트랜지스터 70개를 직렬로 접속하면, PMOS 트랜지스터(M11)의 합성 게이트 길이(L'는 0.5 ㎛×70 = 35㎛로 되고, W/L'는 W/L'는 2/35 = 0.057로 된다. 즉, 스위칭 소자(M1)의 W'/L：PMOS 트랜지스터(M11)의 W/L'는 58000：0.057 ≒ 1000000：1로 된다.

그러나, 도 5a에 나타낸 바와 같이 PMOS 트랜지스터(M11)를 구성한 경우, 각 단위 트랜지스터의 백 게이트가 모두 합성 트랜지스터 회로의 소스에 접속되어 있기 때문에, 각각의 단위 트랜지스터 회로에 주목하면, 단위 트랜지스터 마다의 백 게이트와 소스간 전압은 모두 상이한 값이 된다. 이 때문에, 합성 트랜지스터 회로에 있어서, 가장 소스에 가까운 단위 트랜지스터와 가장 드레인에 가까운 단위 트랜지스터는 백 게이트 바이어스의 차이로 특성이 상이하게 되어 상기 비례 관계가 파괴된다는 문제가 발생한다.

본 발명에 따른 스위칭 레귤레이터에서는 도 5b에 나타낸 바와 같이 PMOS 트랜지스터(M11)를 구성한다. 도 5b의 합성 트랜지스터 회로에서는 도 5a의 구성과는 달리, 7개의 단위 트랜지스터(14)를 직렬 접속하여 1개의 유닛 트랜지스터(15)를 구성하고, 각각의 유닛 트랜지스터(15)에서 백 게이트를 공통 접속하여 유닛 트랜지스터의 소스에 백 게이트를 접속한다. 도 5b에 나타내는 구성으로 함으로써, PMOS 트랜지스터(M11)에서의 단위 트랜지스터(14)의 소스와 백 게이트간의 전압차가 도 5a의 구성에 비하여 작아져 전류 미러 회로에서의 실제 비례 값이 보다 계산 값에 가깝게 된다.

도 6의 그래프는 도 5a에 나타낸 종래의 합성 트랜지스터 회로와 이상적인 트랜지스터의 오차(Ea)와, 도 5b에 나타낸 본 발명의 스위칭 레귤레이터에서 이용 한 합성 트랜지스터 회로와 이상적인 트랜지스터의 오차(Eb) 비율(Ea/Eb)을 종축에 나타내고, 입력 전압(Vin)을 횡축에 나타낸 것이다. 이 그래프로부터 알 수 있듯이, 입력 전압(Vin)이 낮을 수록 종래 구성의 오차(Ea)가 본 발명에 따른 구성의 오차(Eb)에 비하여 큰 값으로 되어 본 발명에 따른 구성이 크게 개선된다는 것을 알 수 있다.

또한, 상기 실시예 2에서는 단위 트랜지스터(14) 7개로 1개의 유닛 트랜지스터(15)를 구성한 예로 설명하였지만, 본 발명에서는 단위 트랜지스터의 수를 7개에 한정하는 것은 아니고, 7개보다 적은 수로 유닛 트랜지스터를 구성하면, 보다 백 게이트 전압의 영향을 줄일 수 있으므로, 개선 폭을 크게 할 수 있다. 그러나, 유닛 트랜지스터의 수가 증가하면 유닛 트랜지스터간의 소자 분리 영역이 증가하기 때문에, 보다 넓은 IC 칩 면적이 필요하게 된다. 따라서, 비례 오차의 개선량과 칩 면적 사이에 가장 효율 좋은 관계를 검출하여 유닛 트랜지스터에 이용하는 단위 트랜지스터의 개수를 결정하면 좋다.

상기 각 실시예에서 설명한 바와 같이, 본 발명에서는 정전류인 드레인 전류로 생성된 선형의 슬롭 전압과, 스위칭 소자에 비례한 전류에 의해 생성되는 2차 곡선의 슬롭 전압을 합성한 슬롭 전압을 출력하도록 구성하여 선형 부분의 경사를 회로 특성에 따라 설정할 수 있도록 한다. 또, 본 발명에서는 2차 곡선의 경사를 구비한 슬롭 전압을 가산하도록 구성하였으므로, 뛰어난 안정성을 구비한 스위칭 레귤레이터를 구축하는 것이 가능하게 된다. 또한, 본 발명에서는 가변 저항(Rs)을 이용하여 전압 강하 분을 조정할 수 있도록 구성하고 있기 때문에, 경부하 시에 스 위칭 레귤레이터의 펄스 스킵 동작이 가능하게 된다. 또, 본 발명에서는 전류 미러 회로를 계산 값에 가까운 회로 구성으로 함으로써, 고정밀도의 스위칭 레귤레이터를 구축하는 것이 가능하게 된다.

본 발명은 컴퓨터 장치나 휴대 전화 등 전자 기기에 이용되는 스위칭 레귤레이터에서 유용하다.

도 1은 종래의 스위칭 레귤레이터의 구성을 나타내는 회로도.

도 2는 도 1에 나타낸 종래의 스위칭 레귤레이터에서의 슬롭 전압의 생성을 설명하기 위한 타이밍 도.

도 3은 본 발명에 따른 실시예 1의 스위칭 레귤레이터의 구성을 나타낸 회로도.

도 4는 실시예 1의 스위칭 레귤레이터에서 생성하는 슬롭 전압을 설명하기 위한 타이밍 도.

도 5a 및 도 5b는 본 발명에 따른 실시예 2의 스위칭 레귤레이터에서의 전류 미러 회로를 설명하기 위한 회로도로서, 도 5a는 종래의 구성, 도 5b는 본 발명의 구성 일례.

도 6은 도 5a에 나타낸 종래의 구성과 이상적인 트랜지스터의 오차(Ea) 및 도 5b에 나타낸 본 발명의 구성과 이상적인 트랜지스터의 오차(Eb)의 비율(Ea/Eb)과 입력 전압(Vin)의 관계를 나타낸 그래프이다.

<도면의 주요 부분에 대한 부호의 설명>

　1　 스위칭 레귤레이터

　2　 출력 전압 검출기

　3　 오차 증폭기

　4　 PWM 콤퍼레이터

　5　 래치 회로

　6　 드라이버 회로

　7　 제1 정전류원

　8　 제2 정전류원

　9　 연산 증폭 회로

10　 슬롭 보상 회로

11　 기준 전원

12　 제1 바이어스 전원

13　 제2 바이어스 전원

14　 단위 트랜지스터

15　 유닛 트랜지스터

M1　 스위칭 소자

M2　 동기 정류 소자

M10, M11, M12, M13, M14, M15, M16　 PMOS 트랜지스터

M17, M18, M19　 NMOS 트랜지스터

L1　 인덕터

R1, R2　 저항

Rs　 가변 저항

C1, Cs　 콘덴서

Vb1　 제1 바이어스 전압

Vb2　 제2 바이어스 전압

Claims

스위칭 레귤레이터에 이용된 스위칭 소자에 흐르는 전류에 비례한 비례 전류를 출력하는 비례 전류 생성 수단과,

선형(線形)의 슬롭 전압을 생성하는 제1 슬롭 전압 생성 수단과,

상기 비례 전류를 적분하여 2차 곡선의 경사를 구비한 슬롭 전압을 생성하는 제2 슬롭 전압 생성 수단을 구비하고,

상기 제1 슬롭 전압 생성 수단에서 생성된 선형의 슬롭 전압과 상기 제2 슬롭 전압 생성 수단에서 생성된 2차 곡선의 경사를 구비한 슬롭 전압을 합성한 슬롭 전압을 출력하도록 구성되며,

상기 스위칭 소자는 제1 MOS 트랜지스터로 구성되고,

상기 비례 전류 생성 수단은 상기 제1 MOS 트랜지스터와 전류 미러 회로를 구성하는 동일한 전도형의 제2 MOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 슬롭 보상 회로.
제1항에 있어서,

상기 제1 슬롭 전압 생성 수단은 정전류원과 상기 정전류원의 출력 전류에 의해 충전되는 콘덴서를 포함하여 구성되고, 상기 콘덴서의 전압이 선형의 슬롭 전압인 것을 특징으로 하는 슬롭 보상 회로.
제2항에 있어서,

상기 제1 슬롭 전압 생성 수단은 정전류원과 콘덴서의 사이에 저항을 삽입하고, 상기 저항에 의해 전압 강하된 전압과 상기 콘덴서 전압의 합을 선형의 슬롭 전압으로 한 것을 특징으로 하는 슬롭 보상 회로.
제1항에 있어서,

상기 제2 슬롭 전압 생성 수단은 상기 비례 전류 생성 수단으로부터의 비례 전류에 의해 충전되는 콘덴서를 포함하여 구성되고, 상기 콘덴서의 전압이 2차 곡선의 경사를 구비한 슬롭 전압인 것을 특징으로 하는 슬롭 보상 회로.
제4항에 있어서,

상기 제2 슬롭 전압 생성 수단은 상기 비례 전류 생성 수단과 상기 콘덴서의 사이에 저항을 삽입하고, 상기 저항에 의해 전압 강하된 전압과 상기 콘덴서 전압의 합을 2차 곡선의 경사를 구비한 슬롭 전압으로 한 것을 특징으로 하는 슬롭 보상 회로.
제1항에 있어서,

상기 제1 슬롭 전압 생성 수단은 정전류원과 상기 정전류원의 출력 전류에 의해 충전되는 콘덴서와, 상기 정전류원과 상기 콘덴서의 사이에 삽입된 저항을 포함하여 구성되고,　

상기 제2 슬롭 전압 생성 수단은 상기 비례 전류 생성 수단으로부터의 비례 전류에 의해 충전되는 콘덴서와, 상기 비례 전류 생성 수단과 상기 콘덴서의 사이에 삽입된 저항을 포함하여 구성되며,

상기 정전류원의 출력 전류에 의해 충전되는 콘덴서와 상기 비례 전류에 의해 충전되는 콘덴서는 동일한 콘덴서이고,

상기 정전류원과 상기 콘덴서의 사이에 삽입된 저항과, 상기 비례 전류 생성 수단과 상기 콘덴서의 사이에 삽입된 저항은 동일한 저항인 것을 특징으로 하는 슬롭 보상 회로.
제6항에 있어서,

상기 정전류원과 상기 콘덴서의 사이에 삽입된 저항, 및 상기 비례 전류 생성 수단과 상기 콘덴서의 사이에 삽입된 저항은 가변 저항인 것을 특징으로 하는 슬롭 보상 회로.
삭제
제1항에 있어서,

상기 제2 MOS 트랜지스터는 상기 제1 MOS 트랜지스터와 동일한 게이트 길이를 구비한 복수개의 단위 트랜지스터의 직렬 접속체로 구성되고,

상기 직렬 접속체의 일단을 상기 제2 MOS 트랜지스터의 소스로 하고, 상기 직렬 접속체의 타단을 드레인으로 하며, 상기 복수개의 단위 트랜지스터의 각각의 게이트를 공통 접속한 노드를 상기 제2 MOS 트랜지스터의 게이트로서 구성하며,

상기 제2 MOS 트랜지스터는 상기 단위 트랜지스터를 소정의 개수로 구성한 유닛 트랜지스터로 분할되어 있으며,

상기 유닛 트랜지스터를 구성하고 있는 각 단위 트랜지스터의 백 게이트는 각각의 유닛 트랜지스터마다 공통 접속되어 각 유닛 트랜지스터의 소스에 접속된 것을 특징으로 하는 슬롭 보상 회로.
제1항 내지 제7항 및 제9항 중 어느 한 항에 기재된 슬롭 보상 회로를 이용한 스위칭 레귤레이터.