JP2006149067A - Ｄｃ−ｄｃコンバータ - Google Patents

Abstract

【目的】広い負荷領域において高効率を維持すると同時に、出力電圧制御信号が変化しても出力電圧信号が高速に追随できるＤＣ−ＤＣコンバータを提供する。
【構成】ＤＣ−ＤＣコンバータは、第１のフィードバック制御方式であるＰＷＭ制御と第２のフィードバック制御方式であるＰＦＭ制御とのいずれかに切替え可能に構成され、負荷ＬＯＡＤを流れる負荷電流が所定値を越えて小さくなる領域においてはＰＦＭ制御を選択するとともに、出力電圧もしくは出力電圧制御信号のレベルが変化するときは負荷電流の大きさにかかわらずＰＷＭ制御を選択するように構成されている。また、出力電圧もしくは出力電圧制御信号のレベルが変化してＰＷＭ制御となるときに、立ち上げ時は一時的にＮｃｈトランジスタを遮断し、立ち下げ時は一時的にＰｃｈトランジスタを遮断することにより、出力電圧の変化時間を一層短縮することができる。
【選択図】 図１

Description

この発明は、半導体スイッチをオン・オフして、所定の電圧レベルに変換された直流電圧を負荷に供給するＤＣ−ＤＣコンバータ、特に、目標電圧の変化に対する応答性に優れたＤＣ−ＤＣコンバータに関する。

半導体スイッチをオン・オフして直流電圧の変換を行なうＤＣ−ＤＣコンバータは、負荷に供給される出力電圧を一定の目標値に保つように、半導体スイッチをオン・オフするフィードバック制御を行っているが、軽負荷時に負荷電流が定格電流の２０〜３０％以下になってくると、半導体スイッチのオン・オフによる電圧変換効率が極端に低下してくる。そこで、軽負荷においても電圧変換効率を低下させないためには、負荷電流の減少に対応してスイッチング周波数を低下させて、スイッチングに伴う損失を低減する方法が知られている。
従来から、ＤＣ−ＤＣコンバータにおけるフィードバック制御方式には、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）やＰＦＭ（Ｐｕｌｓｅ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）などの方式が知られている。また、負荷電流の減少に伴いスイッチング周波数を下げることで広い負荷領域において高い効率を維持する、ＰＦＭ制御方式をＰＷＭ制御方式に併用するＤＣ−ＤＣコンバータもある（例えば、特許文献１参照。）。

最初に、ＤＣ−ＤＣコンバータのＰＷＭ制御について説明する。
図８は、ＰＷＭ制御方式の降圧ＤＣ−ＤＣコンバータの一例を示す回路図である。
このＤＣ−ＤＣコンバータは、入力電源電圧Ｖｉｎを所定の電圧レベルに変換して、負荷ＬＯＡＤに供給するものであって、エラーアンプＡｍｐ１、位相補償用コンデンサＣ１、位相補償用抵抗Ｒ１、帰還抵抗Ｒ２，Ｒ３、発振回路ＯＳＣ２、パルス幅変調用コンパレータＣｍｐ１、出力用のＰｃｈトランジスタ（ＭＯＳＦＥＴ）Ｐ１、Ｎｃｈトランジスタ（ＭＯＳＦＥＴ）Ｎ１、インダクタＬ、ドライブ回路Ｄｒ１，Ｄｒ２、及び平滑コンデンサＣｏｕｔから構成されている。
ＰＷＭ制御方式の降圧ＤＣ−ＤＣコンバータは、出力電圧信号Ｖｏｕｔを定める出力電圧制御信号Ｖｃｏｎｔに対して、ＤＣ−ＤＣコンバータの出力電圧信号Ｖｏｕｔが抵抗分圧されたフィードバック信号Ｖｆｂを等しくするように動作する。例えば出力電圧信号Ｖｏｕｔの分圧を行なう帰還抵抗Ｒ２とＲ３の抵抗値が等しい場合には、出力電圧信号Ｖｏｕｔは出力電圧制御信号Ｖｃｏｎｔの２倍の電圧値となる。

エラーアンプ（オペアンプ）Ａｍｐ１には、出力電圧制御信号Ｖｃｏｎｔが非反転入力端子に接続され、フィードバック信号Ｖｆｂが反転入力端子に供給されている。また、エラーアンプＡｍｐ１は位相補償用の抵抗Ｒ１とコンデンサＣ１を使って積分回路を形成している。エラーアンプ出力信号Ｖｅｒｒと発振回路ＯＳＣ２から出力される三角波信号Ｖｏｓｃ２は、それぞれパルス幅変調用コンパレータＣｍｐ１に入力される。ＰｃｈトランジスタＰ１は、そのソース及びドレインがそれぞれ入力電源電圧ＶｉｎとインダクタＬとに接続され、ドライブ回路Ｄｒ１によりゲートが駆動される。ＮｃｈトランジスタＮ１は接地電位（ＧＮＤ）とインダクタＬとに接続され、ドライブ回路Ｄｒ２によりゲートが駆動される。インダクタＬと平滑コンデンサＣｏｕｔにより直流化された出力電圧信号Ｖｏｕｔは、負荷ＬＯＡＤに供給される。

つぎに、ＤＣ−ＤＣコンバータのＰＷＭ制御動作について説明する。
パルス幅変調用コンパレータＣｍｐ１には、予め定められた周波数で発振する発振回路ＯＳＣ２から出力される三角波信号Ｖｏｓｃ２と、エラーアンプ出力信号Ｖｅｒｒとが入力され、パルス幅変調信号Ｖｃｍｐがドライブ回路Ｄｒ１，Ｄｒ２に対して出力される。パルス幅変調信号ＶｃｍｐがＬｏｗのときＰｃｈトランジスタＰ１がオンし、ＨｉｇｈのときＮｃｈトランジスタＮ１がオンする。ＰｃｈトランジスタＰ１とＮｃｈトランジスタＮ１のゲートが同時にオンして入力電源電圧Ｖｉｎから接地電位ＧＮＤに向けて貫通電流が流れないように、それぞれドライブ回路Ｄｒ１，Ｄｒ２ではデッドタイムを設けてタイミング調整を行っている。
ＰｃｈトランジスタＰ１のオン期間には、入力電源電圧ＶｉｎからインダクタＬを介して平滑コンデンサＣｏｕｔに電荷が流れ込み、インダクタＬを流れる電流値はオン期間に増加する。一方、ＮｃｈトランジスタＮ１のオン期間には、接地電位ＧＮＤから平滑コンデンサＣｏｕｔに電荷を送り込み、この期間にインダクタＬを流れる電流値は減少する。出力電圧信号Ｖｏｕｔを帰還抵抗Ｒ２，Ｒ３で分圧して生成したフィードバック信号Ｖｆｂは、出力電圧制御信号ＶｃｏｎｔとともにエラーアンプＡｍｐ１に入力されることによって、Ｖｆｂ＝Ｖｃｏｎｔとなるようフィードバック制御が働く。

このフィードバック制御について、図９に示す動作波形を用いて具体的に説明する。図９（ａ）（ｂ）は、降圧ＤＣ−ＤＣコンバータにおけるＰＷＭ制御の動作波形を示す波形図である。
いま、ＰｃｈトランジスタＰ１のオン期間をｔｏｎ、ＮｃｈトランジスタＮ１のオン期間をｔｏｆｆとすると、
Ｖｏｕｔ／Ｖｉｎ＝ｔｏｎ／（ｔｏｎ＋ｔｏｆｆ）
の関係がある。以下では、この｛ｔｏｎ／（ｔｏｎ＋ｔｏｆｆ）｝をデューティ比という。
ここで、エラーアンプ出力信号Ｖｅｒｒが図９（ａ）の状態から同図（ｂ）に示すように低下する場合を考える。負荷ＬＯＡＤに流れる電流（負荷電流）が変動して出力電圧信号Ｖｏｕｔが上昇した場合、出力電圧信号Ｖｏｕｔを抵抗分圧しているフィードバック信号Ｖｆｂも上昇する。その結果、エラーアンプ出力信号Ｖｅｒｒは低下するので、ＰｃｈトランジスタＰ１のオン期間ｔｏｎが減り、ＮｃｈトランジスタＮ１のオン期間ｔｏｆｆが増えて、出力電圧信号Ｖｏｕｔの電圧値を下げようとする。このようにＤＣ−ＤＣコンバータにおけるフィードバック制御が働くために、負荷ＬＯＡＤに流れる電流が変化しても出力電圧信号Ｖｏｕｔが一定に保たれることになる。

つぎに、ＰＦＭ制御方式について説明する。
図１０は、ＰＦＭ制御方式のＤＣ−ＤＣコンバータの一例を示す回路図である。このＤＣ−ＤＣコンバータは、エラーアンプＡｍｐ１、位相補償用コンデンサＣ１、位相補償用抵抗Ｒ１、帰還抵抗Ｒ２，Ｒ３、発振回路ＯＳＣ３、コンパレータＣｍｐ１、フリップフロップＦＦ、出力用のＰｃｈトランジスタ（ＭＯＳＦＥＴ）Ｐ１、電流センス用ＰｃｈトランジスタＰｓ、ダイオードＤ１、インダクタＬ、ドライブ回路Ｄｒ１、平滑コンデンサＣｏｕｔ、電流センス用抵抗ｒｓ、基準電圧源ＶｒｅｆｐおよびコンパレータＣｍｐＰから構成されている。
図８に示した回路と同様に、ＤＣ−ＤＣコンバータの出力電圧信号Ｖｏｕｔの抵抗分圧されたフィードバック信号Ｖｆｂが、外部から与えられる出力電圧制御信号Ｖｃｏｎｔに対して等しくなるように動作する。例えば出力電圧信号Ｖｏｕｔの分圧を行なう帰還抵抗Ｒ２とＲ３の抵抗値が等しい場合には、出力電圧信号Ｖｏｕｔは出力電圧制御信号Ｖｃｏｎｔの２倍の電圧値となる。

ＰｃｈトランジスタＰｓおよび抵抗ｒｓはＰｃｈトランジスタＰ１に流れる電流Ｉｐの大きさを判定するためのものである。ＰｃｈトランジスタＰｓと抵抗ｒｓで構成される電流検出回路は、出力用のＰｃｈトランジスタＰ１に流れる電流Ｉｐを測るため、センス用ＰｃｈトランジスタＰｓのゲートおよびドレインをそれぞれＰｃｈトランジスタＰ１のゲートおよびドレインに接続している。このＰｃｈトランジスタＰｓのソースは、電流センス用抵抗ｒｓを介して入力電源電圧Ｖｉｎに接続される。ＰｃｈトランジスタＰ１に電流Ｉｐが流れると、ＰｃｈトランジスタＰｓに電流Ｉｐｓが流れる。このとき電流センス用抵抗ｒｓに生じる電圧降下が小さくなるよう設定することにより、電流Ｉｐｓは電流Ｉｐに略比例した値となる。コンパレータＣｍｐＰはＰｃｈトランジスタＰｓと抵抗ｒｓとの接続点の電位および基準電圧源Ｖｒｅｆｐより出力される基準電圧（便宜的に基準電圧自体もＶｒｅｆｐとする）が入力されることにより、ＰｃｈトランジスタＰ１に流れる電流に関する判定を行なう。すなわち、（Ｖｉｎ−ｒｓ・Ｉｐ）がＶｒｅｆｐより小さくなるとフリップフロップＦＦに対するセット信号を出力する。

エラーアンプＡｍｐ１には、出力電圧制御信号Ｖｃｏｎｔがプラス入力端子に接続され、フィードバック信号Ｖｆｂがマイナス入力端子に接続されている。また、エラーアンプＡｍｐ１は位相補償用の抵抗Ｒ１とコンデンサＣ１を用いた積分回路を形成している。エラーアンプ出力信号Ｖｅｒｒと発振回路ＯＳＣ３から出力される三角波信号Ｖｏｓｃ３は、それぞれコンパレータＣｍｐ１に入力される。また、エラーアンプ出力信号Ｖｅｒｒは発振回路ＯＳＣ３にも入力されている。ＰｃｈトランジスタＰ１のソース及びドレインはそれぞれ入力電源電圧ＶｉｎとインダクタＬとに接続され、ドライブ回路Ｄｒ１によりゲートを駆動される。ＰｃｈトランジスタＰ１のゲート信号には、フリップフロップＦＦから出力されるパルス信号Ｖｐｌｓが使用される。フリップフロップＦＦは、コンパレータＣｍｐ１の出力Ｖｃｍｐの立ち上がりによりリセットされてその出力Ｑ（＝Ｖｐｌｓ）がＬとなり（フリップフロップＦＦのリセットはレベル入力ではなくエッジ入力）、コンパレータＣｍｐＰの出力がＨとなった時点でセットされてその出力Ｑ（＝Ｖｐｌｓ）がＨとなる。すなわち、三角波信号Ｖｏｓｃ３がエラーアンプ出力信号Ｖｅｒｒより小さくなった時点からＰｃｈトランジスタＰ１に流れる電流Ｉｐが所定値を超える時点までの期間Ｌとなるパルス信号Ｖｐｌｓを生成するものである。還流ダイオードＤ１は接地電位ＧＮＤとインダクタＬとの間に接続される。インダクタＬと平滑コンデンサＣｏｕｔにより直流化された出力電圧信号Ｖｏｕｔは、負荷ＬＯＡＤに供給される。

出力電圧制御信号Ｖｃｏｎｔの電圧値を上げた場合は、エラーアンプ出力信号Ｖｅｒｒが上昇し、発振回路ＯＳＣ３から出力される三角波信号Ｖｏｓｃ３の発振周波数は上昇する。この結果、ＰｃｈトランジスタＰ１のスイッチング周波数が増えるため、インダクタＬを通って平滑コンデンサＣｏｕｔに流れ込む電流は増え、出力電圧信号Ｖｏｕｔは上昇する。このように、ＰＦＭ制御方式においても、出力電圧制御信号Ｖｃｏｎｔの電圧値に応じて出力電圧信号Ｖｏｕｔの大きさがフィードバック制御される。
図１１は、ＤＣ−ＤＣコンバータにおけるＰＦＭ制御の動作波形を示す波形図である。
同図（ａ）には、コンパレータＣｍｐ１に入力するエラーアンプ出力信号Ｖｅｒｒと三角波信号Ｖｏｓｃ３を示している。発振回路ＯＳＣ３からはエラーアンプ出力信号Ｖｅｒｒに応じた周波数の三角波信号Ｖｏｓｃ３が入力される。

同図（ｂ）には、コンパレータＣｍｐ１の出力Ｖｃｍｐを示している。コンパレータＣｍｐ１では、入力したエラーアンプ出力信号Ｖｅｒｒと三角波信号Ｖｏｓｃ３とが比較され、フリップフロップＦＦに対するリセット信号（Ｖｃｍｐ）を出力する。
同図（ｃ）には、フリップフロップＦＦから出力されるパルス信号Ｖｐｌｓを示している。パルス信号Ｖｐｌｓは、上述のように三角波信号Ｖｏｓｃ３がエラーアンプ出力信号Ｖｅｒｒより小さくなった時点からＰｃｈトランジスタＰ１に流れる電流Ｉｐが所定値を超える時点までの期間（ｔｐｕｌｓｅ）Ｌとなるパルスとしてドライブ回路Ｄｒ１に出力される。このパルス信号ＶｐｌｓがＬｏｗの期間に、ＰｃｈトランジスタＰ１はドライブ回路Ｄｒ１によりオンされるため、インダクタＬには入力電源電圧ＶｉｎからＰｃｈトランジスタＰ１を通って電流が流れ込む。

同図（ｄ）には、インダクタＬに流れる電流波形を示している。このコイル電流ＩＬは、ＰｃｈトランジスタＰ１がオンした後、０から（Ｖｉｎ−Ｖｏｕｔ）／Ｌの時間に対する傾きで電流値が増加する。ＰｃｈトランジスタＰ１がオフした後、インダクタＬには接地電位ＧＮＤから還流ダイオードＤ１を通って電流が流れる。このときの電流値はＶｏｕｔ／Ｌの時間に対する傾きで減少する。
出力電圧信号Ｖｏｕｔを帰還抵抗Ｒ２，Ｒ３で分圧することにより生成したフィードバック信号Ｖｆｂは、出力電圧制御信号ＶｃｏｎｔとともにエラーアンプＡｍｐ１に入力される。その結果、Ｖｆｂ＝Ｖｃｏｎｔとなるようフィードバック制御が働く。
出力電圧信号Ｖｏｕｔは、実際には、平滑コンデンサＣｏｕｔから負荷ＬＯＡＤに流れ出す電流と、インダクタＬを介して平滑コンデンサＣｏｕｔに流れ込む電流の和によって決まるため、両者が等しくなるようフィードバック制御が行われている。すなわち、負荷電流が減少した場合には出力電圧信号Ｖｏｕｔは上昇し、出力電圧信号Ｖｏｕｔを抵抗分圧しているフィードバック信号Ｖｆｂも上昇する。そのためエラーアンプ出力信号Ｖｅｒｒが低下して、三角波信号Ｖｏｓｃ３の発振周波数を低下させる。この結果、ＰｃｈトランジスタＰ１のスイッチング周波数が減るため、インダクタＬを通って平滑コンデンサＣｏｕｔに流れ込む電流は減る。

このようにして、ＰＦＭ制御方式のＤＣ−ＤＣコンバータにおいてもフィードバック制御が働き、負荷電流が変化しても出力電圧信号Ｖｏｕｔを一定に保つことができる。
一方、近年になって出力電圧を高速に変化させながらＤＣ−ＤＣコンバータを使用したいという要望が多くなっている。従来のＤＣ−ＤＣコンバータでは、固定の基準電圧をもとに一定の出力電圧を生成するものであったが、固定した基準電圧に代えて、例えば変化する外部入力電圧を基準電圧として与え、この基準電圧にＤＣ−ＤＣコンバータの出力電圧を追従して変化させるという回路方式が望まれている。
例えば、Ｗ−ＣＤＭＡ方式の携帯電話機に使われるパワーアンプにおいては、携帯電話機に内蔵した電源の消費電力を抑える必要があった。そこで、携帯電話機と電波の送受信を行なう基地局との距離が近いときに送信電力を小さく抑えるなど、パワーアンプへ供給する電源電圧も、必要とされる送信電力の大きさに応じて変えるようにしている。

こうした広範囲の入力電圧変動、及び負荷変動に対応して出力電圧を安定して制御可能にするために、特許文献１には、広範囲の入力電圧変動及び負荷変動に対して一次側駆動回路のスイッチを時比率変調方式及び周波数変調方式に切り換えるようにしたコンバータの発明が開示されている。
ＰＷＭ／ＰＦＭ切替え機能を有するＤＣ−ＤＣコンバータでは、一般に幅広い負荷領域で高効率を維持しながら、出力電圧信号Ｖｏｕｔを一定に保つことができることが知られている。ところが、軽負荷条件下において基準電圧として入力される出力電圧制御信号Ｖｃｏｎｔが急激に変化する場合があって、ＤＣ−ＤＣコンバータを一律にＰＦＭ制御によって動作させると、こうした変化に対する出力電圧信号Ｖｏｕｔの応答性が悪くなる。
この出力電圧信号Ｖｏｕｔの応答性について、さらに説明する。

図１２は、ＰＦＭ制御において出力電圧信号Ｖｏｕｔが変化する様子を示す信号波形図である。同図（ａ）に示すように、出力電圧制御信号Ｖｃｏｎｔを時刻ｔ１で上げ、時刻ｔ３で下げる。このような出力電圧制御信号Ｖｃｏｎｔの変動に伴って、出力電圧信号Ｖｏｕｔも電位Ｖｏｕｔ１から電位Ｖｏｕｔ２まで、時間Ｔｒ１をかけて上昇し、電位Ｖｏｕｔ２から電位Ｖｏｕｔ１まで、時間Ｔｆ１をかけて下降する（同図（ｂ））。平滑コンデンサＣｏｕｔにより形成された出力容量に対する電流量は、出力電圧信号Ｖｏｕｔの増減に伴い平滑コンデンサＣｏｕｔの電荷が増減するための電流と、負荷電流との和である。ここでは、説明を簡単化するために、同図（ｃ）に示すように負荷電流は出力電圧信号Ｖｏｕｔの大きさにかかわらず一定とする。また、同図（ｄ）に示すように、平滑コンデンサＣｏｕｔの電荷を増減するため電流の流れ込みと吐き出しが生じる。

ところが、ＰＦＭ制御の場合は図１２（ｅ）のコイル電流波形に示すように、電流値の増減をスイッチング周波数の増減で制御しているために、ＰＷＭ制御とは異なり、急激な変化には対応できないという問題があった。
また、上述したＷ−ＣＤＭＡ方式の携帯電話機では、電源電圧の変化時間として数１０μｓが要求されている。しかし、電圧が下降するタイミング（時刻ｔ３から時刻ｔ４）には、マイナス方向に電流が流せないため負荷ＬＯＡＤに電流を流すことでしか平滑コンデンサＣｏｕｔの電荷を吐き出す手段がなく、負荷電流が小さい場合には電位Ｖｏｕｔ２から電位Ｖｏｕｔ１まで出力電圧信号Ｖｏｕｔを低減するために必要な時間Ｔｆ１が非常に長くなって、こうした要求に対応できないという問題があった。
以上の問題に対し、本出願人は特願２００２−３１９６３４号にて、基準電圧として入力される出力電圧制御信号Ｖｃｏｎｔの変化を検出する手段を設け、出力電圧制御信号Ｖｃｏｎｔの変化が検出されるとＰＷＭ制御方式を選択するようにして、出力電圧制御信号Ｖｃｏｎｔの急変に対応できるＤＣ−ＤＣコンバータを開示した。
特開２００１−２５８２４５号公報（段落番号０００８〜００１１、図１）

ＰＷＭ制御方式とＰＦＭ制御方式を併用する従来のＤＣ−ＤＣコンバータの構成例を図
１３に示す。図１３に示すように、ＰＷＭ制御方式とＰＦＭ制御方式は同じエラーアンプＡｍｐ１を用いていて、その出力ＶｅｒｒはコンパレータＣｍｐ１の反転入力端子に接続されている。コンパレータＣｍｐ１の非反転入力端子には発振回路ＯＳＣ１から出力される三角波波形Ｖｏｓｃ１０が入力されている。コンパレータＣｍｐ１は２つの入力ＶｅｒｒとＶｏｓｃ１０の大小関係を比較して出力Ｖｃｍｐをパルス発生回路に入力する。発振回路ＯＳＣ１は制御信号ＰＷＭ／ＰＦＭにより、発振モードを変化させる。制御信号ＰＷＭ／ＰＦＭは図示しない制御回路が出力電圧制御信号Ｖｃｏｎｔの変化や負荷電流を検出することによりＰＷＭ制御方式かＰＦＭ制御方式かを決定し、ＰＷＭ制御方式の場合はＬ（ローレベル）を、ＰＦＭ制御方式の場合はＨ（ハイレベル）をそれぞれ出力する。発振回路ＯＳＣ１は、制御信号ＰＷＭ／ＰＦＭがＬであれば抵抗ｒ_ＯＳＣにより周波数が定まる固定周期の三角波を出力し、制御信号ＰＷＭ／ＰＦＭがＨであればエラーアンプＡｍｐ１の出力Ｖｅｒｒの大きさにより周波数を変更する可変周期の三角波を出力する。

パルス発生回路Ｐｇｅｎは制御信号ＰＷＭ／ＰＦＭおよび信号Ｖｃｍｐに従いＮｃｈトランジスタＮ１およびＰｃｈトランジスタＰ１を駆動する駆動パルスを出力する。パルス発生回路Ｐｇｅｎは制御信号ＰＷＭ／ＰＦＭがＬであれば、ＰＷＭ制御方式のために信号Ｖｃｍｐと同相の信号をドライブ回路Ｄｒ１，Ｄｒ２に出力する。但し、ドライブ回路Ｄｒ１，Ｄｒ２に出力される２つの信号は、ＰｃｈトランジスタＰ１とＮｃｈトランジスタが同時にオンして貫通電流が流れることがないように、わずかのデッドタイムを設けてある。制御信号ＰＷＭ／ＰＦＭがＨであればＰＦＭ制御方式のために、信号Ｖｃｍｐの立下りに同期して固定パルス幅のパルスを発生してドライブ回路Ｄｒ１，Ｄｒ２に出力する。デッドタイムを設けるのはＰＷＭ制御方式の場合と同様である。
また、パルス発生回路Ｐｇｅｎは図示しない手段によりインダクタＬに流れる電流ＩＬを検知し、ＰＦＭ制御方式でかつ電流ＩＬがマイナス方向（負荷側からＰｃｈトランジスタＰ１とＮｃｈトランジスタＮ１の接続点に向かう方向）に流れるとＮｃｈトランジスタＮ１をオフする機能を有している。

上述のようにエラーアンプＡｍｐ１の出力Ｖｅｒｒの適用方法は２つの制御方式で異なっていて、ＰＷＭ制御方式では信号Ｖｅｒｒによりデューティ比を決定し、ＰＦＭ制御方式では信号Ｖｅｒｒによりスイッチング周波数を決定する。このようにエラーアンプＡｍｐ１の出力Ｖｅｒｒの適用方法が異なるため、信号Ｖｅｒｒの大きさが同じであってもＰＷＭ制御方式とＰＦＭ制御方式とでは異なる出力電圧Ｖｏｕｔを与えることになる。言い換えると、同じ出力電圧Ｖｏｕｔに対して、ＰＷＭ制御方式とＰＦＭ制御方式とでは異なる大きさの信号Ｖｅｒｒが対応する。これにより、出力電圧制御信号Ｖｃｏｎｔが変化して、ＤＣ−ＤＣコンバータの制御方式がＰＦＭからＰＷＭに変化するときに、出力電圧が変化すべき方向と逆方向に一旦変化してしまうという問題が生じるときがある。図１４，１５に示す信号波形により、この問題について説明する。

図１４はＰＦＭ制御により出力Ｖｏｕｔが安定しているときに出力電圧制御信号Ｖｃｏｎｔがステップ状に変化（Ｌ→Ｈ）する場合に生じ得る現象を示したものであり、（ａ）が出力電圧制御信号Ｖｃｏｎｔ、（ｂ）がインダクタＬに流れる電流ＩＬ、（ｃ）が出力電圧Ｖｏｕｔである。時刻ｔ_０でＶｃｏｎｔがステップ状にＬからＨに変化し、ｔ_０までＰＦＭ制御であった制御方式が制御信号ＰＷＭ／ＰＦＭの指示により時刻ｔ_０以降ＰＷＭ制御に変化する。ところが時刻ｔ_０における信号Ｖｅｒｒの大きさはＰＦＭ制御に対し適切な値となっていて、ＰＷＭ制御に対しては不適切なものとなっている。また、エラーアンプＡｍｐ１には抵抗Ｒ１とコンデンサＣ１による位相補償回路が付加されているため、エラーアンプ出力信号Ｖｅｒｒは急激な変化をすることができない。このため、時刻ｔ_０における信号ＶｅｒｒがＰＷＭ制御にとって不適切なものであっても、ＤＣ−ＤＣコンバータとしては不適切な信号Ｖｅｒｒに対応した動作を時刻ｔ_０以降しばらく続けることになる。時刻ｔ_０における信号Ｖｅｒｒが適切なものより小さいデューティ比を与えるものであると、ＰｃｈトランジスタＰ１がオン（導通）する時間が短すぎるとともにＮｃｈトランジスタＮ１がオン（導通）する時間が長すぎるため、図１４（ｂ）に示すように電流ＩＬがマイナス（コンデンサＣｏｕｔの電荷を放電する方向）となる状態が発生する。本来出力電圧制御信号Ｖｃｏｎｔの変化に合わせて出力電圧Ｖｏｕｔを急速に立ち上げるために、電流ＩＬにより図１３に示すコンデンサＣｏｕｔを急速に充電する必要があるのにもかかわらず、電流ＩＬがマイナスとなる場合があると出力電圧Ｖｏｕｔの立ち上げにブレーキをかけて遅くさせてしまい、場合によっては図１４（ｃ）に示すように出力電圧Ｖｏｕｔが時刻ｔ_０以降に一旦アンダーシュートすることがある。コンデンサＣｏｕｔから負荷に供給される電流を考慮すると、図１４（ｃ）に示す出力電圧Ｖｏｕｔのアンダーシュートはさらに発生し易いものになる。その後、時刻ｔ_１で制御信号ＰＷＭ／ＰＦＭの指示により制御方式がＰＦＭ制御方式に移行する。

図１５はＰＦＭ制御により出力Ｖｏｕｔが安定しているときに出力電圧制御信号Ｖｃｏｎｔがステップ状に変化（Ｈ→Ｌ）する場合に生じ得る現象を示したものであり、図１４と同様に（ａ）が出力電圧制御信号Ｖｃｏｎｔ、（ｂ）がインダクタＬに流れる電流ＩＬ、（ｃ）が出力電圧Ｖｏｕｔである。時刻ｔ_０でＶｃｏｎｔがステップ状にＨからＬに変化し、ｔ_０までＰＦＭ制御であった制御方式が時刻ｔ_０以降ＰＷＭ制御に変化する。時刻ｔ_０における信号Ｖｅｒｒが適切なものより大きいデューティ比を与えるものであると、ＰｃｈトランジスタＰ１がオン（導通）する時間が長すぎるとともにＮｃｈトランジスタＮ１がオン（導通）する時間が短すぎるため、図１５（ｂ）に示すように電流ＩＬがプラス（コンデンサＣｏｕｔに電荷を充電する方向）となる状態が発生する。本来出力電圧制御信号Ｖｃｏｎｔの変化に合わせて出力電圧Ｖｏｕｔを急速に立ち下げるために、電流ＩＬにより図１３に示すコンデンサＣｏｕｔを急速に放電する必要があるのにもかかわらず、電流ＩＬがプラスとなる場合があると出力電圧Ｖｏｕｔの立ち下げにブレーキをかけることになり、立ち下がりが遅れることになる。その後、時刻ｔ_１で制御信号ＰＷＭ／ＰＦＭの指示により制御方式がＰＦＭ制御方式に移行すると、電流ＩＬがマイナスであるのでＮｃｈトランジスタＮ１がオフし、ＰｃｈトランジスタＰ１のボディダイオードＤ２によりＩＬはゼロまで上昇する。

この発明は上記の点に鑑みてなされたものであり、広い負荷領域において高効率を維持すると同時に、出力電圧制御信号に変化があっても出力電圧信号が高速に追随できるＤＣ−ＤＣコンバータを提供することにある。
この発明の第２の目的は、出力電圧制御信号が変動してＰＦＭ制御からＰＷＭ制御へ切り換える場合の不適切なデューティ比に起因する出力電圧の立ち上げもしくは立ち下げの遅れの問題について対策し、出力電圧制御信号の変化に対しより高速に追随できるＤＣ−ＤＣコンバータを提供することにある。

そこで、上記課題を解決するために、請求項１に係る発明は、出力端子、直流電源の第１の電極と第２の電極間に直列接続されたＰｃｈトランジスタおよびＮｃｈトランジスタ、該ＰｃｈトランジスタおよびＮｃｈトランジスタの接続点と出力端子間に接続されたインダクタ、出力端子と前記第２の電極間に接続されたコンデンサ、出力端子と前記第２の電極間に直列接続されて互いの接続点の電位をフィードバック信号ＶＦＢとする第１および第２の抵抗、基準電圧ＶＲＥＦと前記フィードバック信号ＶＦＢとから誤差信号を生成する誤差増幅器、前記誤差信号が入力され第１および第２の方形波を生成して前記ＰｃｈトランジスタおよびＮｃｈトランジスタのゲートにそれぞれ出力するパルス発生回路、並びに前記Ｐｃｈトランジスタに流れる電流を検出する電流検出手段を有するＤＣ−ＤＣコンバータであって、前記パルス発生回路が前記誤差信号の大きさにより時比率が変化するＰＷＭパルスを発生するＰＷＭモードおよび前記誤差信号の大きさにより決定される周期毎にＰＦＭパルスを前記Ｐｃｈトランジスタのゲートに出力するＰＦＭモードを前記電流検出手段の出力により切り換えるＤＣ−ＤＣコンバータにおいて、前記フィードバック信号ＶＦＢと前記基準電圧ＶＲＥＦの差に関し、（ＶＦＢ−ＶＲＥＦ）が第１の所定値を超えるかもしくは（ＶＲＥＦ−ＶＦＢ）が第２の所定値を超えると前記パルス発生回路がＰＷＭモードを選択することを特徴とする。

請求項２に係る発明は、請求項１に係る発明において、（ＶＦＢ−ＶＲＥＦ）が前記第１の所定値を超えると前記パルス発生回路がＰＷＭモードを選択するとともに前記Ｐｃｈトランジスタを遮断し、（ＶＲＥＦ−ＶＦＢ）が前記第２の所定値を超えると前記パルス発生回路がＰＷＭモードを選択するとともに前記Ｎｃｈトランジスタを遮断することを特徴とする。
請求項３に係る発明は、請求項１または２に係る発明において、前記Ｎｃｈトランジスタに流れる電流を検出する第２の電流検出手段を有し、該第２の電流検出手段の出力が第３の所定値より小さくなると前記Ｎｃｈトランジスタを遮断することを特徴とする。
請求項４に係る発明は、請求項１ないし３のいずれかに係る発明において、第１のヒステリシスコンパレータにより前記（ＶＦＢ−ＶＲＥＦ）の判定を行ないその判定結果により前記Ｐｃｈトランジスタを遮断し、第２のヒステリシスコンパレータにより前記（ＶＲＥＦ−ＶＦＢ）の判定を行ないその判定結果により前記Ｎｃｈトランジスタを遮断することを特徴とする。

請求項５に係る発明は、請求項４に係る発明において、前記第１のヒステリシスコンパレータが非反転入力端子にフィードバック信号ＶＦＢが入力されている第１の演算増幅器、該第１の演算増幅器の反転入力端子と前記第１の電極との間に接続された第１の定電流回路、前記第１の演算増幅器の反転入力端子と前記基準電圧ＶＲＥＦとの間に直列に接続された第３および第４の抵抗、および前記第４の抵抗と並列に接続された第１のスイッチを有し、前記第１のスイッチは前記第１の演算増幅器の出力がハイレベルのときは導通しローレベルのときは遮断し、前記第２のヒステリシスコンパレータが反転入力端子にフィードバック信号ＶＦＢが入力されている第２の演算増幅器、該第２の演算増幅器の非反転入力端子と前記第２の電極との間に接続された第２の定電流回路、前記第２の演算増幅器の非反転入力端子と前記基準電圧ＶＲＥＦとの間に直列に接続された第５および第６の抵抗、および前記第５の抵抗と並列に接続された第２のスイッチを有し、前記第２のスイッチは前記第２の演算増幅器の出力がハイレベルのときは導通しローレベルのときは遮断することを特徴とする。

請求項６に係る発明は、請求項１ないし５のいずれかに係る発明において、前記パルス発生回路がＰＦＭモードを選択しているときに前記フィードバック信号ＶＦＢと前記基準電圧ＶＲＥＦの差（ＶＦＢ−ＶＲＥＦ）が第３の所定値を超えると前記Ｐｃｈトランジスタおよび前記Ｎｃｈトランジスタを遮断することを特徴とする。
請求項７に係る発明は、請求項６に係る発明において、第３のヒステリシスコンパレータにより前記（ＶＦＢ−ＶＲＥＦ）の判定を行ない、その判定結果により前記Ｐｃｈトランジスタおよび前記Ｎｃｈトランジスタを遮断することを特徴とする。
請求項８に係る発明は、請求項７に係る発明において、前記第３のヒステリシスコンパレータが非反転入力端子にフィードバック信号ＶＦＢが入力されている第３の演算増幅器、該第３の演算増幅器の反転入力端子と前記第１の電極との間に接続された第３の定電流回路、前記第３の演算増幅器の反転入力端子と前記基準電圧ＶＲＥＦとの間に直列に接続された第７および第８の抵抗、および前記第８の抵抗と並列に接続された第３のスイッチを有し、前記第３のスイッチは前記第３の演算増幅器の出力がハイレベルのときは導通しローレベルのときは遮断することを特徴とする。

この発明によれば、ＰＷＭ／ＰＦＭ切替え機能を有するＤＣ−ＤＣコンバータにおいて、広い負荷範囲において高い効率を維持して、しかも軽負荷条件でＰＦＭ動作を行っているときでも出力電圧を高速に変化できる。
また、この発明のＤＣ−ＤＣコンバータは、出力電圧もしくは出力電圧制御信号のレベルが変化してＰＷＭ制御となるときに、立ち上げ時は一時的にＮｃｈトランジスタを遮断し、立ち下げ時は一時的にＰｃｈトランジスタを遮断することにより、出力電圧の変化時間を一層短縮することができる。

ここでは、ＤＣ−ＤＣコンバータの形態として、ＰＦＭ制御とＰＷＭ制御の２つの制御方式を有し、基準電圧として入力される出力電圧制御信号Ｖｃｏｎｔの変化を検出する手段を設け、出力電圧制御信号Ｖｃｏｎｔの変化が検出されるとＰＷＭ制御方式を選択するとともに、出力電圧が立ち上がるときはＮｃｈトランジスタを遮断し、出力電圧が立ち下がるときはＰｃｈトランジスタを遮断するものについて説明する。また、この形態は、出力電圧制御信号Ｖｃｏｎｔに変化がない場合、負荷電流によりＰＦＭ制御とＰＷＭ制御を切り換えるものである。
図１は本発明の実施の形態を示すもので、出力電圧Ｖｏｕｔを出力する出力端子１，出力端子１に接続されている負荷２，出力電圧Ｖｏｕｔ設定用の出力電圧制御信号Ｖｃｏｎｔ（＝基準電圧Ｖｒｅｆ）を入力する入力端子３，エラーアンプＡｍｐ１，パルス発生回路４，第１のヒステリシスコンパレータ回路５，第２のヒステリシスコンパレータ回路６，第３のヒステリシスコンパレータ回路７，制御部８，スイッチング素子であるＰｃｈトランジスタＰ１，同期整流用素子であるＮｃｈトランジスタＮ１，インダクタＬ，コンデンサＣｏｕｔ，ＯＲゲート９，ＡＮＤゲート１０，および帰還抵抗ｒ１，ｒ２からなる。

ＰｃｈトランジスタＰ１はそのソースが入力電源電圧Ｖｉｎに接続され、そのドレインがＮｃｈトランジスタＮ１のドレインに接続されていて、ＮｃｈトランジスタＮ１のソースは接地電位ＧＮＤに接続されている。ＰｃｈトランジスタＰ１とＮｃｈトランジスタＮ１の接続部からインダクタＬを介して出力電圧Ｖｏｕｔが出力される。出力電圧ＶｏｕｔとＧＮＤの間にコンデンサＣｏｕｔおよび直列接続された抵抗ｒ１，ｒ２が並列に接続されている。抵抗ｒ１，ｒ２はその接続点において出力電圧を抵抗分割したフィードバック信号Ｖｆｂを生成し、フィードバック信号ＶｆｂはエラーアンプＡｍｐ１，第１のコンパレータ回路５，第２のコンパレータ回路６および第３のコンパレータ回路７に入力される。エラーアンプＡｍｐ１は位相補償用の抵抗Ｒ１とコンデンサＣ１を用いた積分回路を形成している。エラーアンプＡｍｐ１は制御信号Ｖｃｏｎｔとフィードバック信号Ｖｆｂの差を増幅してパルス発生回路４に入力する。パルス発生回路４は、制御部８の指示に従いＰＷＭ制御方式とＰＦＭ制御方式を切り換えるとともに、エラーアンプＡｍｐ１の出力に応じた駆動信号をＰｃｈトランジスタＰ１とＮｃｈトランジスタＮ１のゲートに出力する。

制御部８はＰＷＭ／ＰＦＭコントローラ１１，ＰｃｈトランジスタＰｓ，ＮｃｈトランジスタＮｓ，および抵抗ｒ１０，ｒ１１からなる。ＰｃｈトランジスタＰｓおよび抵抗ｒ１０は負荷判定回路を構成してＰｃｈトランジスタＰ１に流れる電流Ｉｐの大きさを判定するためのものであり、ＮｃｈトランジスタＮｓおよび抵抗ｒ１１はＮｃｈトランジスタＮ１に流れる電流Ｉｎの大きさを判定するためのものである。ＮｃｈトランジスタＮｓと抵抗ｒ１１による機能・動作はＰｃｈトランジスタＰｓと抵抗ｒ１０によるものと同様であるので、ＰｃｈトランジスタＰｓおよび抵抗ｒ１０の機能・動作についてのみ説明する。ＰｃｈトランジスタＰｓと抵抗ｒ１０で構成される負荷判定回路では、負荷２の大きさを出力用のＰｃｈトランジスタＰ１に流れる電流Ｉｐで判断する。この電流Ｉｐを測るため、ＰｃｈトランジスタＰ１のゲートへの入力とドレインとを共通にしたセンス用のＰｃｈトランジスタＰｓを設けている。このＰｃｈトランジスタＰｓのソースは、電流センス用抵抗ｒ１０を介して入力電源電圧Ｖｉｎに接続される。ＰｃｈトランジスタＰ１に電流Ｉｐが流れると、ＰｃｈトランジスタＰｓに電流Ｉｐｓが流れる。このとき電流センス用抵抗Ｒｓに生じる電圧降下が小さくなるよう設定することにより、電流Ｉｐｓは電流Ｉｐに略比例した値となる。ＰＷＭ／ＰＦＭコントローラ１１はＰｃｈトランジスタＰｓと抵抗ｒ１０との接続点の電位およびＮｃｈトランジスタＮｓと抵抗ｒ１１との接続点の電位が入力されることにより、ＰｃｈトランジスタＰ１およびＮｃｈトランジスタＮ１に流れる電流に関する判定を行なって、パルス発生回路４を制御することができる。

負荷２の大きさ、すなわち出力用のＰｃｈトランジスタＰ１に流れる電流Ｉｐが大きいと判断されると、ＰＷＭ／ＰＦＭコントローラ１１はＰＷＭ制御方式を選択する。ＰＷＭ／ＰＦＭコントローラ１１は、ＰＷＭ制御方式を選択すると制御信号ＰＷＭ／ＰＦＭと信号ＰＦＭクロックをＬ（ローレベル）にする。ＰｃｈトランジスタＰ１に流れる電流Ｉｐが小さいと判断されると、ＰＷＭ／ＰＦＭコントローラ１１はＰＦＭ制御方式を選択する。ＰＷＭ／ＰＦＭコントローラ１１は、ＰＦＭ制御方式を選択すると出力信号ＰＷＭ／ＰＦＭをＨ（ハイレベル）にするとともに、パルス発生回路４中の発振回路ＯＳＣ１から入力される信号Ｖｏｓｃ１１の立ち上がりもしくは立下りのエッジに同期してＰＦＭパルスを信号ＰＦＭクロックとして出力する。ＰＦＭパルスは図１０，１１に示す背景技術のようなＰｃｈトランジスタＰ１に流れる電流Ｉｐが所定値を超える時点までの期間Ｌとなるパルスでもよいし、一定時間幅のパルスでもよい。

パルス発生回路４は、コンパレータＣｍｐ１，発振回路ＯＳＣ１，抵抗ｒ_ＯＳＣ，選択回路ＭＵＸ，ＯＲゲート１２，１３およびイネーブル端子ＥＮＢ付き出力バッファ１４，１５からなる。コンパレータＣｍｐ１，発振回路ＯＳＣ１，抵抗ｒ_ＯＳＣは図８に示す同符号のものと同じである。選択回路ＭＵＸは制御信号ＰＷＭ／ＰＦＭにより、ＰＷＭ／ＰＦＭコントローラ１１から出力されるＰＦＭクロックとコンパレータＣｍｐ１の出力のいずれかを選択して出力する。すなわち、制御信号ＰＷＭ／ＰＦＭがＬであればコンパレータＣｍｐ１の出力を出力し、ＨであればＰＦＭクロックを出力する。選択回路ＭＵＸの出力は出力バッファ１４，１５の入力端子に接続されている。発振回路ＯＳＣ１は三角波信号Ｖｏｓｃ１０に同期した方形波信号Ｖｏｓｃ１１をＰＷＭ／ＰＦＭコントローラ１１に入力する。上記のＰＦＭクロックは、ＰＷＭ／ＰＦＭコントローラ１１が信号Ｖｏｓｃ１１に同期させて出力する固定パルス幅の信号である。

ＯＲゲート１２には第１のヒステリシスコンパレータ５の出力およびＡＮＤゲート１０の出力が入力され、その出力は出力バッファ１４のイネーブル端子ＥＮＢに接続されている。ＯＲゲート１３には第２のヒステリシスコンパレータ６の出力，ＰＷＭ／ＰＦＭコントローラ１１から出力される制御信号Ｖ_ＥＮＮ，およびＡＮＤゲート１０の出力が入力され、その出力は出力バッファ１５のイネーブル端子ＥＮＢに接続されている。出力バッファ１４，１５はそのイネーブル端子ＥＮＢへ入力される制御信号がＬであれば選択回路ＭＵＸの出力と同相の２つの信号（但しデッドタイムは設けてある）を出力する。イネーブル端子ＥＮＢへ入力される制御信号がＨであると、出力バッファ１４はその出力をＨに固定し、出力バッファ１５はその出力をＬに固定する。出力バッファ１４，１５の出力はＰｃｈトランジスタＰ１，ＰｓおよびＮｃｈトランジスタＮ１，Ｎｓのゲートにそれぞれ接続されている。

第１のヒステリシスコンパレータ５は、入力電源電圧Ｖｉｎと制御信号Ｖｃｏｎｔ（＝基準電圧Ｖｒｅｆ）の間に直列に接続された、定電流回路１６，抵抗ｒ３，ｒ４、コンパレータＣｍｐ２および抵抗ｒ４に並列に接続されたスイッチｓｗ１からなる。コンパレータＣｍｐ２の非反転入力端子にはフィードバック信号Ｖｆｂが、反転入力端子には定電流回路１６と抵抗ｒ３との接続部がそれぞれ接続されている。また、スイッチｓｗ１をオン（導通）・オフ（遮断）する制御信号としてコンパレータＣｍｐ２の出力がスイッチｓｗ１に入力されていて、コンパレータＣｍｐ２の出力がＨであればスイッチｓｗ１がオンし、Ｌであればオフするようになっている。
第２のヒステリシスコンパレータ６は、制御信号Ｖｃｏｎｔと接地電位ＧＮＤの間に直列に接続された、抵抗ｒ５，ｒ６，定電流回路１７、コンパレータＣｍｐ３および抵抗ｒ５に並列に接続されたスイッチｓｗ２からなる。コンパレータＣｍｐ３の反転入力端子にはフィードバック信号Ｖｆｂが、非反転入力端子には定電流回路１７と抵抗ｒ６との接続部がそれぞれ接続されている。また、スイッチｓｗ２をオン・オフする制御信号としてコンパレータＣｍｐ３の出力がスイッチｓｗ２に入力されていて、コンパレータＣｍｐ３の出力がＨであればスイッチｓｗ２がオンし、Ｌであればオフするようになっている。

第１のヒステリシスコンパレータ５中の定電流回路１６が出力する（吐出する）電流ｉ１と第２のヒステリシスコンパレータ６中の定電流回路１７に流入する電流ｉ１は同じ大きさであり、余計な電流が制御信号Ｖｃｏｎｔのラインに流れて影響することがないようになっている。
第３のヒステリシスコンパレータ７は、入力電源電圧Ｖｉｎと接地電位（ＧＮＤ）の間に直列に接続された定電流回路１８，抵抗ｒ７，ｒ８およびｒ９，定電流回路１９、コンパレータＣｍｐ４並びに抵抗ｒ８に並列に接続されたスイッチｓｗ３からなる。また、抵抗ｒ８とｒ９との接続部には制御信号Ｖｃｏｎｔが接続されている。コンパレータＣｍｐ４の非反転入力端子にはフィードバック信号Ｖｆｂが、反転入力端子には定電流回路１８と抵抗ｒ７との接続部がそれぞれ接続されている。また、スイッチｓｗ３をオン・オフする制御信号としてコンパレータＣｍｐ４の出力がスイッチｓｗ３に入力されていて、コンパレータＣｍｐ４の出力がＨであればスイッチｓｗ３がオンし、Ｌであればオフするようになっている。定電流回路１８が出力する（吐出する）電流ｉ２と定電流回路１９に流入する電流ｉ２は同じ大きさであり、余計な電流が制御信号Ｖｃｏｎｔのラインに流れて影響することがないようになっている。

第１のヒステリシスコンパレータ５のヒステリシス動作について説明する。コンパレータＣｍｐ１の出力がＨであるとスイッチｓｗ１がオンして抵抗ｒ４を短絡させるため、コンパレータＣｍｐ１の非反転入力端子に入力される信号は（Ｖｃｏｎｔ＋ｒ３・ｉ１）となり、コンパレータＣｍｐ１の出力がＬであるとスイッチｓｗ１がオフとなるため、コンパレータＣｍｐ１の非反転入力端子に入力される信号は（Ｖｃｏｎｔ＋（ｒ３＋ｒ４）・ｉ１）となる。コンパレータＣｍｐ１の出力がＬの状態で反転入力端子に入力される制御信号Ｖｃｏｎｔが（ｃｏｎｔ＋（ｒ３＋ｒ４）・ｉ１）を超えると出力がＨに反転し、コンパレータＣｍｐ１の出力がＨの状態で反転入力端子に入力される制御信号Ｖｃｏｎｔが（Ｖｃｏｎｔ＋ｒ３・ｉ１）より小さくなると出力がＬに反転する。このように、ヒステリシスコンパレータ５は（Ｖｃｏｎｔ＋ｒ３・ｉ１）と（Ｖｃｏｎｔ＋（ｒ３＋ｒ４）・ｉ１）の２つの閾値をもつヒステリシス動作を実現する。

第２のヒステリシスコンパレータ６も同様に（Ｖｃｏｎｔ−ｒ６・ｉ１）と（Ｖｃｏｎｔ−（ｒ５＋ｒ６）・ｉ１）の２つの閾値をもつヒステリシス動作を実現し、第３のヒステリシスコンパレータ７も同様に（Ｖｃｏｎｔ＋ｒ７・ｉ２）と（Ｖｃｏｎｔ＋（ｒ７＋ｒ８）・ｉ２）の２つの閾値をもつヒステリシス動作を実現する。
第１のヒステリシスコンパレータ５および第２のヒステリシスコンパレータ６の出力はＯＲゲート９に入力され、ＯＲゲート９の出力はＰＷＭ／ＰＦＭコントローラ１１に入力される。ＡＮＤゲート１０には第３のヒステリシスコンパレータ７の出力およびＰＷＭ／ＰＦＭコントローラ１１より出力される制御信号ＰＷＭ／ＰＦＭが入力され、その出力はＯＲゲート１２，１３に入力されている。
以上の構成によるＤＣ−ＤＣコンバータの動作について説明する。動作が平衡状態となって、Ｖｃｏｎｔ＝Ｖｆｂと見なせる状態では、ＯＲゲート９への入力はＬであり、その出力もＬとなっている。ＰＷＭ／ＰＦＭコントローラ１１はこれより制御信号Ｖｃｏｎｔおよび出力電圧Ｖｏｕｔに変化はおきていないと判断し、ＰＷＭ制御方式かＰＦＭ制御方式かは、負荷判定回路によって検出されるＰｃｈトランジスタＰ１に流れる負荷電流Ｉｐの大きさによって判断する。上述のように負荷電流Ｉｐが大きいと判断すればＰＷＭ制御方式を選択して制御信号ＰＷＭ／ＰＦＭをＬにし、負荷電流Ｉｐが小さいと判断すればＰＦＭ制御方式を選択して制御信号ＰＷＭ／ＰＦＭをＨにする。平衡状態では第３のコンパレータ７の出力もＬであり、従いＡＮＤゲート１０の出力もＬとなる。ＰＷＭ／ＰＦＭコントローラ１１より出力される制御信号Ｖ_ＥＮＮがＬであれば、ＯＲゲート１２，１３への入力が全てＬとなり、出力バッファ１４，１５のイネーブル端子ＥＮＢへの入力がＬとなって出力バッファ１４，１５の出力がイネーブルとなるので、ＤＣ−ＤＣコンバータとしては、制御信号ＰＷＭ／ＰＦＭに従い通常のＰＷＭ制御もしくはＰＦＭ制御を行なうものとなる。なお、ＰＷＭ制御およびＰＦＭ制御のどちらの制御方式においても、ＮｃｈトランジスタＮｓおよび抵抗ｒ１１によりＮｃｈトランジスタＮ１に流れる電流Ｉｎの大きさが所定値、例えば数十ｍＡ、以下と判定されるとＰＷＭ／ＰＦＭコントローラ１１は制御信号Ｖ_ＥＮＮをＨにしてＮｃｈトランジスタをオフ（遮断）させる。これは、インダクタＬに流れる電流ＩＬの方向が逆転してコンデンサＣを放電する動作をさせないためである。但し、この機能はＯＲゲート９の出力がＨの場合は無効になる。

動作が非平衡の状態となり、第１のヒステリシスコンパレータ５もしくは第２のヒステリシスコンパレータ６の出力がＨとなると、ＯＲゲート９の出力はＨとなり、ＰＷＭ／ＰＦＭコントローラ１１はこの信号を受けてＰＷＭ制御方式を選択し、制御信号ＰＷＭ／ＰＦＭをＬにする。
第２のヒステリシスコンパレータ６の出力がＨとなる場合について考えると、これは制御信号Ｖｃｏｎｔに比べてフィードバック信号Ｖｆｂが小さすぎるので、ＰＷＭ制御方式により出力電圧Ｖｏｕｔを急速に増加させなければいけない状況である。これは、制御信号Ｖｃｏｎｔが大きくなったか、もしくは負荷が変動して出力電圧Ｖｏｕｔが小さくなった場合に相当する。制御信号Ｖｃｏｎｔが大きくなった場合について、図２により説明を行なう。図２において、（ａ）は制御信号Ｖｃｏｎｔの波形であり、時刻ｔ_０においてＬからＨに変化している。（ｂ）はフィードバック信号Ｖｆｂおよびヒステリシスコンパレータ５，６の閾値を示すものである。時刻ｔ_０において制御信号ＶｃｏｎｔがＬからＨに変化すると、それに伴いヒステリシスコンパレータ５，６の閾値（Ｖｃｏｎｔ＋（ｒ３＋ｒ４）・ｉ１），（Ｖｃｏｎｔ＋ｒ３・ｉ１），（Ｖｃｏｎｔ−ｒ６・ｉ１）および（Ｖｃｏｎｔ−（ｒ５＋ｒ６）・ｉ１）も急変する。このため、時刻ｔ_０まではＶｆｂ＞（Ｖｃｏｎｔ−（ｒ５＋ｒ６）・ｉ１）が成り立って第２のヒステリシスコンパレータの出力がＬであったものが、時刻ｔ_０以降でＶｆｂ＜（Ｖｃｏｎｔ−（ｒ５＋ｒ６）・ｉ１）に変化して第２のヒステリシスコンパレータ６の出力がＨとなり、ＤＣ−ＤＣコンバータとしてはＰＷＭ制御を選択する。時刻ｔ_１においてＶｆｂ＞（Ｖｃｏｎｔ−ｒ６・ｉ１）となると第２のヒステリシスコンパレータ６の出力がＬにもどり、ＤＣ−ＤＣコンバータとしてはそのときの負荷電流の大きさによりＰＷＭ制御方式がＰＦＭ制御方式かを選択する。

このとき、時刻ｔ_０から時刻ｔ_１までの期間においてＮｃｈトランジスタＮ１を動作させてＰＷＭ制御を行なうと、図１４に示すＶｏｕｔのように出力電圧Ｖｏｕｔの立ち上がりが遅れ、甚だしくは一旦アンダーシュートするなどの弊害が起きるため、本実施の形態ではそれに対し対策が施してある。すなわち、第２のヒステリシスコンパレータ６の出力がＯＲゲート１３に入力されているため、第２のヒステリシスコンパレータ６の出力がＨとなると、出力バッファ１５のイネーブル端子ＥＮＢへの入力がＨとなって出力バッファ１５の出力がＬに固定され、ＮｃｈトランジスタＮ１の動作が停止する。この場合の、図１４に相当する信号波形図を図３に示す。時刻ｔ_０まではＰＦＭ制御方式を選択している。時刻ｔ_０でＰＷＭ制御方式に移行すると同時にＮｃｈトランジスタＮ１がオフされ、電流ＩＬが負になることがないため、出力電圧Ｖｏｕｔを急速に立ち上げることができる。また、出力電圧Ｖｏｕｔがアンダーシュートすることもない。なお、電流ＩＬはゼロまでは減少するが、これはＮｃｈトランジスタＮ１の図示しないボディダイオードによるものである。時刻ｔ_１にて第２のヒステリシスコンパレータ６の出力がＬに戻ると、ＤＣ−ＤＣコンバータはＰＦＭ制御方式に戻る。

次に第１のヒステリシスコンパレータ５の出力がＨとなる場合を考えると、これは制御信号Ｖｃｏｎｔに比べてフィードバック信号Ｖｆｂが大きすぎるので、ＰＷＭ制御方式により出力電圧Ｖｏｕｔを急速に減少させなければいけない状況である。これは、制御信号Ｖｃｏｎｔが小さくなったか、もしくは負荷が変動して出力電圧Ｖｏｕｔが大きくなった場合に相当する。制御信号Ｖｃｏｎｔが小さくなった場合について、図４により説明を行なう。図４において、（ａ）は制御信号Ｖｃｏｎｔの波形であり、時刻ｔ_０においてＨからＬに変化している。（ｂ）はフィードバック信号Ｖｆｂおよびヒステリシスコンパレータ５，６の閾値を示すものである。時刻ｔ_０において制御信号ＶｃｏｎｔがＨからＬに変化すると、それに伴いヒステリシスコンパレータ５，６の閾値（Ｖｃｏｎｔ＋（ｒ３＋ｒ４）・ｉ１），（Ｖｃｏｎｔ＋ｒ３・ｉ１），（Ｖｃｏｎｔ−ｒ６・ｉ１）および（Ｖｃｏｎｔ−（ｒ５＋ｒ６）・ｉ１）も急変する。このため、時刻ｔ_０まではＶｆｂ＜（Ｖｃｏｎｔ＋（ｒ３＋ｒ４）・ｉ１）が成り立って第１のヒステリシスコンパレータの出力がＬであったものが、時刻ｔ_０以降でＶｆｂ＞（Ｖｃｏｎｔ＋（ｒ３＋ｒ４）・ｉ１）に変化して第１のヒステリシスコンパレータ５の出力がＨとなり、ＤＣ−ＤＣコンバータとしてはＰＷＭ制御を選択する。時刻ｔ_１においてＶｆｂ＜（Ｖｃｏｎｔ＋ｒ３・ｉ１）となると第１のヒステリシスコンパレータ５の出力がＬにもどり、ＤＣ−ＤＣコンバータとしてはそのときの負荷電流の大きさによりＰＷＭ制御方式がＰＦＭ制御方式かを選択する。

このとき、時刻ｔ_０から時刻ｔ_１までの期間においてＰｃｈトランジスタＰ１を動作させてＰＷＭ制御を行なうと、図１５に示すＶｏｕｔのように出力電圧Ｖｏｕｔの立ち下がりが遅れるため、本実施の形態ではそれに対し対策が施してある。すなわち、第１のヒステリシスコンパレータ５の出力がＯＲゲート１２に入力されているため、第１のヒステリシスコンパレータ５の出力がＨとなると、出力バッファ１４のイネーブル端子ＥＮＢへの入力がＨとなって出力バッファ１４の出力がＨに固定され、ＰｃｈトランジスタＰ１の動作が停止する。この場合の、図１５に相当する信号波形図を図５に示す。時刻ｔ_０まではＰＦＭ制御方式を選択している。時刻ｔ_０でＰＷＭ制御方式に移行すると同時にＰｃｈトランジスタＰ１がオフされ、電流ＩＬが正になることがないため、出力電圧Ｖｏｕｔを急速に立ち下げることができる。なお、電流ＩＬはゼロまでは増加するのが、これはＰｃｈトランジスタＰ１の図示しないボディダイオードによるものである。時刻ｔ_１にて第１のヒステリシスコンパレータ５の出力がＬに戻ると、ＤＣ−ＤＣコンバータはＰＦＭ制御方式に戻る。

第３のヒステリシスコンパレータ７は、ＰＷＭ制御方式からＰＦＭ制御方式に切り換わった直後の出力電圧Ｖｏｕｔのオーバーシュートや大きなリップル電圧を防止するためのものである。この動作について、図６，７により説明を行なう。図６は、第３のヒステリシスコンパレータ７がない場合に、時刻ｔ_０で負荷の変動があり、制御方式がＰＷＭからＰＦＭに変更されたときの動作波形を示すもので、（ａ）が電流ＩＬの波形を、（ｂ）が出力電圧Ｖｏｕｔの波形を示す。エラーアンプＡｍｐ１の出力は時刻ｔ_０までＰＷＭ制御方式に対し調整された信号となっていたため、時刻ｔ_０でＰＦＭ制御方式に変更されてもエラーアンプＡｍｐ１の出力はＰＦＭ制御方式にふさわしいものにはなっていない。このため、図６（ａ）に示すように、誤ったエラーアンプＡｍｐ１の出力に基づき過大な電流ＩＬが流れてしまうことがある。過大な電流ＩＬは出力電圧Ｖｏｕｔに大きなリップルをもたらし、さらには図６（b）に示すように出力電圧Ｖｏｕｔのオーバーシュートをももたらす結果となる。

これに対し、第３のヒステリシスコンパレータ７がある状態で、時刻ｔ_０で負荷の変動があり、制御方式がＰＷＭからＰＦＭに変更されたときの動作波形を図７に示す。図７の（ａ）は電流ＩＬの波形を、（ｂ）はフィードバック信号Ｖｆｂの波形を、（ｃ）はコンパレータＣｍｐ４の出力すなわち第３のヒステリシスコンパレータ７の出力の波形をそれぞれ示す。図７においても、図６の場合と同様に時刻ｔ_０でＰＦＭ制御方式に変更されると過大な電流ＩＬが流れて出力電圧Ｖｏｕｔすなわちフィードバック信号Ｖｆｂが過度に増大していく。フィードバック信号Ｖｆｂが第３のコンパレータの閾値（Ｖｃｏｎｔ＋（ｒ７＋ｒ８）・ｉ２）を超えると第３のヒステリシスコンパレータ７の出力はＨとなり、それがＡＮＤゲート１０に入力される。制御方式がＰＦＭであれば制御信号ＰＷＭ／ＰＦＭがＨであるので、ＡＮＤゲート１０の出力もＨとなり、ＯＲゲート１２，１３を介して出力バッファ１４，１５のイネーブル端子ＥＮＢにＨが入力されて、最終的にＰｃｈトランジスタＰ１とＮｃｈトランジスタＮ１がオフされ、ＤＣ−ＤＣコンバータとしては、ＮｃｈトランジスタＮ１のボディダイオードだけで動作している状態となる。これにより、第３のヒステリシスコンパレータ７の出力がＨとなった時点の電流ＩＬはＮｃｈトランジスタＮ１のボディダイオードによりゼロまで減少し、その後は第３のヒステリシスコンパレータ７の出力がＬに復帰するまで電流ＩＬが流れることがない。そのため出力電圧Ｖｏｕｔすなわちフィードバック信号Ｖｆｂが過度に増大し続けることがなくなり、コンデンサＣｏｕｔから負荷に供給される電流により出力電圧Ｖｏｕｔすなわちフィードバック信号Ｖｆｂが減少していく。当然、その間はＰＦＭ動作による出力電圧Ｖｏｕｔのリップルは発生しない。フィードバック信号Ｖｆｂが閾値（Ｖｃｏｎｔ＋ｒ７・ｉ２）に達すると第３のヒステリシスコンパレータ７の出力がＬに復帰して、ＰＦＭ制御を開始する。また、この動作の間にエラーアンプＡｍｐ１の出力がＰＦＭ制御方式にふさわしいものにすることができるから、ＰＦＭ制御への切り換えを円滑に完了することができる。

本発明の実施の形態を示す回路図である。 制御信号ＶｃｏｎｔがＬからＨに変化するときの、フィードバック信号Ｖｆｂとヒステリシスコンパレータの閾値の変化を示す図である。 制御信号ＶｃｏｎｔがＬからＨに変化するときの、電流ＩＬと出力電圧Ｖｏｕｔの変化を示す図である。 制御信号ＶｃｏｎｔがＨからＬに変化するときの、フィードバック信号Ｖｆｂとヒステリシスコンパレータの閾値の変化を示す図である。 制御信号ＶｃｏｎｔがＨからＬに変化するときの、電流ＩＬと出力電圧Ｖｏｕｔの変化を示す図である。 ＰＷＭ制御方式からＰＦＭ制御方式に移行したときの、電流ＩＬと出力電圧Ｖｏｕｔについて説明するための図である。 図６の現象に対し、第３のヒステリシスコンパレータを適用した場合について説明するための図である。 従来のＰＷＭ制御方式の降圧型ＤＣ−ＤＣコンバータの一例を示す回路図である。 図８の回路の動作波形を示す波形図である。 従来のＰＦＭ制御方式のＤＣ−ＤＣコンバータの一例を示す回路図である。 図１０の回路の動作波形を示す波形図である。 ＰＦＭ制御において出力電圧が変化する様子を示す信号波形図である。 ＰＷＭ制御方式とＰＦＭ制御方式を併用するＤＣ−ＤＣコンバータの構成例を示す回路図である。 図１３の回路において、制御信号ＶｃｏｎｔがＬからＨに変化するときの、電流ＩＬと出力電圧Ｖｏｕｔの変化を示す図である。 図１３の回路において、制御信号ＶｃｏｎｔがＨからＬに変化するときの、電流ＩＬと出力電圧Ｖｏｕｔの変化を示す図である。

符号の説明

１ 出力端子
２ 負荷
３ 入力端子
４ パルス発生回路
５，６，７ ヒステリシスコンパレータ
８ 制御部
９，１２，１３ ＯＲゲート
１０ ＡＮＤゲート
１１ ＰＭＷ／ＰＦＭコントローラ
１４，１５ 出力バッファ
１６，１７，１８，１９ 定電流回路
Ａｍｐ１ エラーアンプ
Ｃｍｐ１〜Ｃｍｐ４ コンパレータ
ＣｍｐＰ コンパレータ
Ｃｏｕｔ コンデンサ
ＦＦ フリップフロップ
Ｌ インダクタ
ＭＵＸ 選択回路
Ｎ１，Ｎｓ Ｎｃｈトランジスタ
ＯＳＣ１ 発振回路
Ｐ１，Ｐｓ Ｐｃｈトランジスタ
ｒ１〜ｒ１０ 抵抗
ｒ_ＯＳＣ，ｒｓ
ｓｗ１〜ｓｗ３ スイッチ

Claims (8)

1. 出力端子、直流電源の第１の電極と第２の電極間に直列接続されたＰｃｈトランジスタおよびＮｃｈトランジスタ、該ＰｃｈトランジスタおよびＮｃｈトランジスタの接続点と出力端子間に接続されたインダクタ、出力端子と前記第２の電極間に接続されたコンデンサ、出力端子と前記第２の電極間に直列接続されて互いの接続点の電位をフィードバック信号ＶＦＢとする第１および第２の抵抗、基準電圧ＶＲＥＦと前記フィードバック信号ＶＦＢとから誤差信号を生成する誤差増幅器、前記誤差信号が入力され第１および第２の方形波を生成して前記ＰｃｈトランジスタおよびＮｃｈトランジスタのゲートにそれぞれ出力するパルス発生回路、並びに前記Ｐｃｈトランジスタに流れる電流を検出する電流検出手段を有し、前記パルス発生回路が前記誤差信号の大きさにより時比率が変化するＰＷＭパルスを発生するＰＷＭモードおよび前記誤差信号の大きさにより決定される周期毎にＰＦＭパルスを前記Ｐｃｈトランジスタのゲートに出力するＰＦＭモードを前記電流検出手段の出力により切り換えるＤＣ−ＤＣコンバータにおいて、前記フィードバック信号ＶＦＢと前記基準電圧ＶＲＥＦの差に関し、（ＶＦＢ−ＶＲＥＦ）が第１の所定値を超えるかもしくは（ＶＲＥＦ−ＶＦＢ）が第２の所定値を超えると前記パルス発生回路がＰＷＭモードを選択することを特徴とするＤＣ−ＤＣコンバータ。
2. （ＶＦＢ−ＶＲＥＦ）が前記第１の所定値を超えると前記パルス発生回路がＰＷＭモードを選択するとともに前記Ｐｃｈトランジスタを遮断し、（ＶＲＥＦ−ＶＦＢ）が前記第２の所定値を超えると前記パルス発生回路がＰＷＭモードを選択するとともに前記Ｎｃｈトランジスタを遮断することを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
3. 前記Ｎｃｈトランジスタに流れる電流を検出する第２の電流検出手段を有し、該第２の電流検出手段の出力が第３の所定値より小さくなると前記Ｎｃｈトランジスタを遮断することを特徴とする請求項１または２に記載のＤＣ−ＤＣコンバータ。
4. 第１のヒステリシスコンパレータにより前記（ＶＦＢ−ＶＲＥＦ）の判定を行ないその判定結果により前記Ｐｃｈトランジスタを遮断し、第２のヒステリシスコンパレータにより前記（ＶＲＥＦ−ＶＦＢ）の判定を行ないその判定結果により前記Ｎｃｈトランジスタを遮断することを特徴とする請求項１ないし３のいずれかに記載のＤＣ−ＤＣコンバータ。
5. 前記第１のヒステリシスコンパレータが非反転入力端子にフィードバック信号ＶＦＢが入力されている第１の演算増幅器、該第１の演算増幅器の反転入力端子と前記第１の電極との間に接続された第１の定電流回路、前記第１の演算増幅器の反転入力端子と前記基準電圧ＶＲＥＦとの間に直列に接続された第３および第４の抵抗、および前記第４の抵抗と並列に接続された第１のスイッチを有し、前記第１のスイッチは前記第１の演算増幅器の出力がハイレベルのときは導通しローレベルのときは遮断し、前記第２のヒステリシスコンパレータが反転入力端子にフィードバック信号ＶＦＢが入力されている第２の演算増幅器、該第２の演算増幅器の非反転入力端子と前記第２の電極との間に接続された第２の定電流回路、前記第２の演算増幅器の非反転入力端子と前記基準電圧ＶＲＥＦとの間に直列に接続された第５および第６の抵抗、および前記第５の抵抗と並列に接続された第２のスイッチを有し、前記第２のスイッチは前記第２の演算増幅器の出力がハイレベルのときは導通しローレベルのときは遮断することを特徴とする請求項４に記載のＤＣ−ＤＣコンバータ。
6. 前記パルス発生回路がＰＦＭモードを選択しているときに前記フィードバック信号ＶＦＢと前記基準電圧ＶＲＥＦの差（ＶＦＢ−ＶＲＥＦ）が第３の所定値を超えると前記Ｐｃｈトランジスタおよび前記Ｎｃｈトランジスタを遮断することを特徴とする請求項１ないし５のいずれかに記載のＤＣ−ＤＣコンバータ。
7. 第３のヒステリシスコンパレータにより前記（ＶＦＢ−ＶＲＥＦ）の判定を行ない、その判定結果により前記Ｐｃｈトランジスタおよび前記Ｎｃｈトランジスタを遮断することを特徴とする請求項６に記載のＤＣ−ＤＣコンバータ。
8. 前記第３のヒステリシスコンパレータが非反転入力端子にフィードバック信号ＶＦＢが入力されている第３の演算増幅器、該第３の演算増幅器の反転入力端子と前記第１の電極との間に接続された第３の定電流回路、前記第３の演算増幅器の反転入力端子と前記基準電圧ＶＲＥＦとの間に直列に接続された第７および第８の抵抗、および前記第８の抵抗と並列に接続された第３のスイッチを有し、前記第３のスイッチは前記第３の演算増幅器の出力がハイレベルのときは導通しローレベルのときは遮断することを特徴とする請求項７に記載のＤＣ−ＤＣコンバータ。
   

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