CN116667809B - 内置晶振封装结构、半导体器件、封装工艺和生产方法 - Google Patents
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Abstract
本申请实施例公开了一种内置晶振封装结构、半导体器件、封装工艺和生产方法，内置晶振封装结构包括了框架基岛、多个应力释放槽和压力平衡孔，在使用过程中，芯片设置在框架基岛的芯片固定区，晶振设置在框架基岛上的晶振固定区，而后可以通过引线将晶振和芯片进行互联，在结构方面，替代了传统技术中的晶振通过贴片的方式粘在PCB与芯片互联的连接方式，抑制了寄生电容的产生，能够提高频率输出的精度，降低模组的整体频率偏差，利于满足高精度的产品需求；在生产工艺方面，可以减少作业流程，利于降低成本，同时提高产品可靠性和精度。
Description
技术领域
本申请实施例涉及集成电路技术领域，尤其涉及一种内置晶振封装结构、半导体器件、封装工艺和生产方法。
背景技术
在集成电路封装技术领域，晶振封装结构和工艺作为产品重要的组成部分，为产品的性能输出提供强有力的支持，尤其是随着摩尔定律的发展接近极限，越来越多的人注意到封装工艺的发展也在快速发展，对于高输出速度以及高精度的需求也是非常急迫。
标准的晶振是在PCB的板子上外置使用，晶振受温度，湿度变化的影响跳动比较大，使用户的整体模组体验非常差，且在设计PCB的时候需要单独预留晶振贴片位置，晶振通过贴片的方式粘在PCB与芯片互联，从而使芯片与晶振之间产生了寄生电容，影响频率输出精度，整体模组的频率偏差大，不能满足高精度产品的需求。在工艺方面，晶振与芯片分立粘贴，耗费了更多的人力，物力资源，增加了成本开销。出于上述原因，芯片与晶振分立贴在PCB的方式增加了成本，不能实现高精度的应用。
发明内容
本发明旨在至少解决现有技术或相关技术中存在的技术问题之一。
为此，本发明的第一方面提供了一种内置晶振封装结构。
本发明的第二方面提供了一种半导体器件。
本发明的第三方面提供了一种封装工艺。
本发明的第四方面提供了一种生产方法。
有鉴于此，根据本申请实施例的第一方面提出了一种内置晶振封装结构，包括：
框架基岛，所述框架基岛上形成有芯片固定区和晶振固定区；
多个应力释放槽，多个所述应力释放槽开设在所述框架基岛的周侧；
压力平衡孔，所述压力平衡孔开设在所述框架基岛上，位于所述芯片固定区和所述晶振固定区之间；
其中，所述应力释放槽的轮廓为弧形，所述应力释放槽的半径是基于所述框架基岛的尺寸和封装材料参数确定的。
在一种可行的实施方式中，所述框架基岛的尺寸和所述封装材料的材料参数包括热膨胀系数和/或杨氏模量。
在一种可行的实施方式中，所述应力释放槽的半径是通过如下公式确定的：
其中，αemc为封装材料的热膨胀系数，αLF为框架基岛的热膨胀系数，F为封装材料与框架基岛之间的轴向拉力，E1为封装材料的杨氏模量，E2为框架基岛的杨氏模量，ρ为曲率半径，Hemc为封装材料的厚度，HLF为框架基岛的厚度，L为封装体的长度，r为应力释放槽的半径，t为温度变化量，d1和d2为封装材料上下两层的厚度。
在一种可行的实施方式中，内置晶振封装结构还包括：
粗化颗粒层，所述粗化颗粒层形成于所述框架基岛之上；
多个引脚，多个所述引脚布置在所述框架基岛的周侧。
在一种可行的实施方式中，所述粗化颗粒层是在所述框架基岛的表面镀银，而后再经过粗化处理获得的。
根据本申请实施例的第二方面提出了一种半导体器件，包括：
如上述任一技术方案所述的内置晶振封装结构；
芯片，所述芯片连接于所述框架基岛，位于所述芯片固定区；
晶振，所述晶振连接于所述框架基岛，位于所述晶振固定区。
在一种可行的实施方式中，所述晶振通过引线连接于所述芯片；所述内置晶振封装结构还包括：塑封体，所述塑封体包覆在所述内置晶振封装结构、芯片和晶振上。
根据本申请实施例的第三方面提出了一种封装工艺，用于封装上述任一技术方案的半导体器件，所述封装工艺包括：
先在芯片焊盘位置上设置第一焊点，而后在所述晶振的两端设置第二焊点，通过第一焊点和第二焊点固定引线；
将框架基岛、所述芯片和所述晶振形成的集合体设置在封装模具内，向所述模具内注入塑封料，部分所述塑封料经由第一方向供给到所述框架基岛上，部分所述塑封料经由压力平衡孔沿第二方向溢出；
其中，所述第一方向和所述第二方向不同。
在一种可行的实施方式中，封装工艺还包括：
待所述塑封料包覆所述集合体之后，获得半成品；
对所述半成品进行固化，获得待切割产品；
对所述待切割产品进行切割，获取待调试芯片。
根据本申请实施例的第四方面提出了一种生产方法，用于生产上述任一技术方案的半导体器件，所述生产方法包括：
在不同的温度环境中，通过数字补偿方式对待调试芯片进行补偿，校正晶体曲线，以降低半导体器件的频率偏差，获取成品芯片。
在一种可行的实施方式中，所述在不同的温度环境中，通过数字补偿方式对待调试芯片进行补偿，校正晶体曲线，以降低半导体器件的频率偏差，获取成品芯片的步骤包括：
在-55℃~125℃的温度环境中选取多个温度点，通过数字补偿方式对所述待调试芯片进行补偿，校正晶体曲线，以降低半导体器件的频率偏差，获取成品芯片。
相比现有技术，本发明至少包括以下有益效果：
本申请实施例提供的内置晶振封装结构包括了框架基岛、多个应力释放槽和压力平衡孔，在使用过程中，芯片设置在框架基岛的芯片固定区，而晶振设置在框架基岛上的晶振固定区，而后可以通过引线将晶振和芯片进行互联，在结构方面，替代了传统技术中的晶振通过贴片的方式粘在PCB与芯片互联的连接方式，抑制了寄生电容的产生，能够提高频率输出的精度，降低模组的整体频率偏差，利于满足高精度的产品需求；在工艺方面，可以减少作业流程，利于降低成本。通过本申请实施例提供的内置晶振封装结构对芯片和晶振进行封装，晶振与裸晶圆的芯片均可以合封在框架基岛里，成型后的半导体器件尺寸比单独裸晶圆芯片封装的尺寸要大，内应力更大，能够减低晶振、芯片和框架基岛之间分层的概率，降低框架基岛翘曲的概率，能够进一步对寄生电容进行抑制，同时提高产品的精度。本申请实施例提供的内置晶振封装结构，在框架基岛的周侧形成了多个应力释放槽，通过应力释放槽的设置，可以对封装之后的半导体器件的应力进行释放和平衡，可以解决芯片与封装材料之间不同的膨胀系数导致的分层现象，能够进一步提高封装效果。本申请实施例提供的内置晶振封装结构包括了压力平衡孔，在向内置晶振封装结构、芯片和晶振的集合体上注入封装材料的过程中，封装材料可以经由材料的供给方向覆盖在集合体的第一表面，而流到集合体的第二表面的封装材料可以通过压力平衡孔渗出，基于此封装材料可以具备两个流经方向，使得封装材料向集合体上的供给更加稳定，能够避免因封装材料注塑过程上下压力偏大导致的金线变形、气孔的形成，进一步保障了半导体器件的质量。本申请实施例提供的内置晶振封装结构应力释放槽的轮廓为弧形，且应力释放槽的尺寸是基于框架基岛的尺寸和封装材料的材料参数确定的，如此设置使得应力释放槽的规格能够适配于不同框架基岛和封装材料的性能及尺寸，一方面，通过弧形的设计，能够使应力释放槽的应力释放更加均衡，且便于生产加工；另一方面，使得应力释放槽的尺寸可以适配于内置晶振封装结构和封装材料的选择，能够进一步降低分层现象产生的概率，进一步保障产品的质量。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1为本申请提供的一种实施例的内置晶振封装结构的示意性结构图；
图2为本申请提供的另一种实施例的内置晶振封装结构的示意性结构图；
图3为本申请提供的一种实施例的半导体器件一个角度的示意性结构图；
图4为本申请提供的一种实施例的半导体器件另一个角度的示意性结构图；
图5为本申请提供的一种实施例的封装工艺的示意性步骤流程图。
其中，图1至图4中附图标记与部件名称之间的对应关系为：
110框架基岛、120应力释放槽、130压力平衡孔、140粗化颗粒层、150引脚；
210芯片、220晶振、230引线、240塑封料。
具体实施方式
为了更好的理解上述技术方案，下面通过附图以及具体实施例对本申请实施例的技术方案做详细的说明，应当理解本申请实施例以及实施例中的具体特征是对本申请实施例技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本申请实施例以及实施例中的技术特征可以相互组合。
如图1和图2所示，根据本申请实施例的第一方面提出了一种内置晶振封装结构，包括：框架基岛110，框架基岛110上形成有芯片固定区和晶振固定区；多个应力释放槽120，多个应力释放槽120开设在框架基岛110的周侧；压力平衡孔130，压力平衡孔130开设在框架基岛110上，位于芯片固定区和晶振固定区之间；其中，应力释放槽120的轮廓为弧形，应力释放槽120的半径是基于框架基岛110的材料性能和封装材料的材料性能确定的。
本申请实施例提供的内置晶振封装结构包括了框架基岛110、多个应力释放槽120和压力平衡孔130，在使用过程中，芯片210设置在框架基岛110的芯片固定区，而晶振220设置在框架基岛110上的晶振固定区，而后可以通过引线230将晶振220和芯片210进行互联，在结构方面，替代了传统技术中的晶振220通过贴片的方式粘在PCB与芯片210互联的连接方式，抑制了寄生电容的产生，能够提高频率输出的精度，降低模组的整体频率偏差，利于满足高精度的产品需求；在工艺方面，可以减少作业流程，利于降低成本。
通过本申请实施例提供的内置晶振封装结构对芯片210和晶振220进行封装，晶振220与裸晶圆的芯片210均可以合封在框架基岛110里，成型后的半导体器件尺寸比单独裸晶圆芯片210封装的尺寸要大，内应力更大，能够减低晶振220、芯片210和框架基岛110之间分层的概率，降低框架基岛110翘曲的概率，能够进一步对寄生电容进行抑制，同时提高产品的精度。
本申请实施例提供的内置晶振封装结构，在框架基岛110的周侧形成了多个应力释放槽120，通过应力释放槽120的设置，可以对封装之后的半导体器件的应力进行释放和平衡，可以解决芯片210与封装材料之间不同的膨胀系数导致的分层现象，能够进一步提高封装效果。
本申请实施例提供的内置晶振封装结构包括了压力平衡孔130，在向内置晶振封装结构、芯片210和晶振220的集合体上注入封装材料的过程中，封装材料可以经由材料的供给方向覆盖在集合体的第一表面，而流到集合体的第二表面的封装材料可以通过压力平衡孔130渗出，基于此封装材料可以具备两个流经方向，使得封装材料向集合体上的供给更加稳定，能够避免因封装材料注塑过程上下压力偏大导致的金线变形、气孔的形成，进一步保障了半导体器件的质量。
本申请实施例提供的内置晶振封装结构应力释放槽120的轮廓为弧形，且应力释放槽120的尺寸是基于框架基岛110的尺寸和封装材料的材料参数确定的，如此设置使得应力释放槽120的规格能够适配于不同框架基岛110和封装材料的性能，一方面，通过弧形的设计，能够使应力释放槽120的应力释放更加均衡，且便于生产加工；另一方面，使得应力释放槽120的尺寸可以适配于内置晶振封装结构和封装材料的选择，能够进一步降低分层现象产生的概率，进一步保障产品的质量。
在一种可行的实施方式中，框架基岛110的材料性能和封装材料的材料性能包括热膨胀系数和/或杨氏模量。
在该技术方案中，进一步提供了在确定应力释放槽120的尺寸的过程中对材料性能参数的具体选择方式，框架基岛110的材料性能和封装材料的材料性能包括热膨胀系数和/或杨氏模量，基于此可以从热膨胀系数和杨氏模量两个角度来对应力释放槽120的规格进行确定，使得应力释放槽120的规格更加适配于内置晶振封装结构和封装材料的取材，能够进一步降低半导体器件分层的概率。
在一种可行的实施方式中，应力释放槽120的半径是通过如下公式确定的：
其中，αemc为封装材料的热膨胀系数，αLF为框架基岛110的热膨胀系数，F为封装材料与框架基岛110之间的轴向拉力，E1为封装材料的杨氏模量，E2为框架基岛110的杨氏模量，ρ为曲率半径，Hemc为封装材料的厚度，HLF为框架基岛110的厚度，L为封装体的长度，r为应力释放槽120的半径，t为温度变化量，d1和d2为封装材料上下两层的厚度。
在该技术方案中，进一步提供了应力释放槽120的半径的确定公式，通过上述公式的选取，进一步明确了应力释放槽120的半径的确定方式，便于对应力释放槽120的半径的取值进行计算，通过该公式的涉及，能够以热膨胀系数、轴向拉力、杨氏模量、封装材料的厚度、框架基岛110的厚度和封装体的长度为参数对应力释放槽120的半径进行确定，基于此使得应力释放槽120的半径与框架基岛和封装体的材料以及框架基岛和封装体的尺寸具备相关关系，使得应力释放槽120的半径能够对不同取材不同尺寸的半导体器件的应力进行释放，降低分层产生的概率。
在一些示例中，以框架基岛尺寸30mm*75mm，封装材料为塑封料G700，框架基岛110的材质A194为例，应力释放槽120的半径与框架基岛110长度的比值约等于0.053，因此应力释放槽120的半径的取值可以为4mm，应力释放槽120为4mm半径的半圆孔，可以极大程度地减少封装材料与框架基岛110之间的应力表现，降低分层产生的概率。
在一种可行的实施方式中，内置晶振封装结构还包括：粗化颗粒层140，粗化颗粒层140形成于框架基岛110之上；多个引脚150，多个引脚150布置在框架基岛110的周侧。
在该技术方案中，内置晶振封装结构还可以包括粗化颗粒层140，通过粗化颗粒层140的设置增加了封装材料与框架基岛110的接触面积，能够解决内应力导致的分层以及框架基岛110翘曲问题，进一步保障产品质量。
在该技术方案中，封装材料还可以包括多个引脚150，通过多个引脚150布置在框架基岛110的周侧，便于与晶振220或芯片210进行通信连接，便于信号的输入与输出。
在一种可行的实施方式中，粗化颗粒层140是在框架基岛110的表面镀银，而后再经过粗化处理获得的。
在该技术方案中，进一步提供了粗化颗粒层140的形成方式，粗化颗粒层140是在框架基岛110的表面镀银，而后再经过粗化处理获得的，如此设置一方面，便于粗化颗粒层140的形成；另一方面，利于提高粗化颗粒层140的粗糙度，同时具备优良的导热和导电性能，可以进一步降低内应力导致的分层以及框架基岛110翘曲的概率，可以进一步保障产品的质量。
如图3和图4所示，根据本申请实施例的第二方面提出了一种半导体器件，包括：如上述任一技术方案的内置晶振封装结构；芯片210，芯片210连接于框架基岛110，位于芯片固定区；晶振220，晶振220连接于框架基岛110，位于晶振固定区。
本申请实施例提供的半导体器件，因包括了如上述任一技术方案的内置晶振封装结构，因此该半导体器件具备上述技术方案的内置晶振封装结构的全部有益效果。
本申请实施例提供的半导体器件，半导体器件的内置晶振封装结构包括了框架基岛110、多个应力释放槽120和压力平衡孔130，半导体器件的芯片210设置在框架基岛110的芯片固定区，而晶振220设置在框架基岛110上的晶振固定区，而后可以通过引线230将晶振220和芯片210进行互联，在结构方面，替代了传统技术中的晶振220通过贴片的方式粘在PCB与芯片210互联的连接方式，抑制了寄生电容的产生，能够提高频率输出的精度，降低模组的整体频率偏差，利于满足高精度的产品需求；在工艺方面，可以减少作业流程，利于降低成本。
本申请实施例提供的半导体器件对芯片210和晶振220进行封装，晶振220与裸晶圆的芯片210均可以合封在框架基岛110里，成型后的半导体器件尺寸比单独裸晶圆芯片210封装的尺寸要大，内应力更大，能够减低晶振220、芯片210和框架基岛110之间分层的概率，降低框架基岛110翘曲的概率，能够进一步对寄生电容进行抑制，同时提高产品的精度。
本申请实施例提供的半导体器件，在框架基岛110的周侧形成了多个应力释放槽120，通过应力释放槽120的设置，可以对封装之后的半导体器件的应力进行释放和平衡，可以解决芯片210与封装材料之间不同的膨胀系数导致的分层现象，能够进一步提高封装效果。
本申请实施例提供的半导体器件包括了压力平衡孔130，在向内置晶振封装结构、芯片210和晶振220的集合体上注入封装材料的过程中，封装材料可以经由材料的供给方向覆盖在集合体的第一表面，而流到集合体的第二表面的封装材料可以通过压力平衡孔130渗出，基于此封装材料可以具备两个流经方向，使得封装材料向集合体上的供给更加稳定，能够避免因封装材料注塑过程上下压力偏大导致的金线变形、气孔的形成，进一步保障了半导体器件的质量。
本申请实施例提供的半导体器件的应力释放槽120的轮廓为弧形，且应力释放槽120的尺寸是基于框架基岛110的材料性能和封装材料的材料性能确定的，如此设置使得应力释放槽120的规格能够适配于不同框架基岛110和封装材料的性能，一方面，通过弧形的设计，能够使应力释放槽120的应力释放更加均衡，且便于生产加工；另一方面，使得应力释放槽120的尺寸可以适配于内置晶振封装结构和封装材料的选择，能够进一步降低分层现象产生的概率，进一步保障产品的质量。
在一种可行的实施方式中，晶振220通过引线230连接于芯片210。
在该技术方案中，半导体器件还可以包括引线230，而引线230直接连接芯片210和晶振220，不会产生寄生影响，进一步保障了半导体器件的质量。
在该技术方案中，考虑到晶振220高度比芯片210大，在通过封装材料对芯片210、内置晶振封装结构和晶振220进行封装时，封装材料会经由晶振220流向芯片210，封装材料流速较快有导致金线冲丝的概率，本申请实施例提供的半导体器件框架基岛110上开设了压力平衡孔130，封装材料可以经由材料的供给方向覆盖在集合体的第一表面，而流到集合体的第二表面的封装材料可以通过压力平衡孔130渗出，基于此封装材料可以具备两个流经方向，使得封装材料向集合体上的供给更加稳定，降低封装材料的流速，能够避免因封装材料注塑过程上下压力偏大导致金线形变或损坏，减少冲丝风险，进一步保障了半导体器件的性能。
在一种可行的实施方式中，内置晶振封装结构还包括：塑封体240，塑封体240包覆在所述内置晶振封装结构、芯片210和晶振220上，通过塑封体240的设置可以对内置晶振封装结构、芯片210和晶振220进行保护。
如图5所示，根据本申请实施例的第三方面提出了一种封装工艺，用于封装上述任一技术方案的半导体器件，封装工艺包括：
步骤101：先在芯片焊盘位置上设置第一焊点，而后在晶振的两端设置第二焊点，通过第一焊点和第二焊点固定引线；
步骤102：将框架基岛、芯片和晶振形成的集合体设置在封装模具内，向模具内注入塑封料，部分塑封料经由第一方向供给到框架基岛上，部分塑封料经由压力平衡孔沿第二方向溢出；
其中，第一方向和第二方向不同。
本申请实施例提供的封装工艺，因应用于如上述任一技术方案的半导体器件，因此该封装工艺具备上述技术方案的半导体器件的全部有益效果，在此不做赘述。
本申请实施例提供的封装工艺，考虑到晶振厚度是裸晶圆芯片厚度的约10倍，两者键合的时候会存在高度差，如果第一焊点在晶振的焊盘上，晶振高度比较大，劈刀往芯片第二焊点移动时，金线会有触碰到晶振边缘的风险，基于此本申请提供的封装工艺，先在芯片焊盘位置上设置第一焊点，而后在晶振的两端设置第二焊点，通过第一焊点和第二焊点固定引线，如此设置可以降低引线受损的概率，进一步保障了产品的质量。
本申请实施例提供的封装工艺，考虑到，在注入封装材料的过程中，如若塑封料供给速度过快，那么有可能导致引线受损，基于此通过本申请实施例提供的封装工艺利用内置晶振封装结构上的压力平衡孔，封装材料可以经由材料的第一方向（供给方向）覆盖在集合体的第一表面，而流到集合体的第二表面的封装材料可以通过压力平衡孔渗出，基于此封装材料可以具备两个流经方向，使得封装材料向集合体上的供给更加稳定，降低封装材料的流速，能够避免因封装材料注塑过程上下压力偏大导致金线形变或损坏，减少冲丝风险，进一步保障了半导体器件的性能。
可以理解的是，第二焊点可以采用楔形鱼尾纹按压在晶振的两端，以使引线固定更加可靠。
在一种可行的实施方式中，封装工艺还包括：待塑封料包覆集合体之后，获得半成品；对半成品进行固化，获得待切割产品；对待切割产品进行切割，获取待调试芯片。
根据本申请实施例的第四方面提出了一种生产方法，用于生产上述任一技术方案的半导体器件，所述生产方法包括：在不同的温度环境中，通过数字补偿方式对待调试芯片进行补偿，校正晶体曲线，以降低半导体器件的频率偏差，获取成品芯片。
在该技术方案中，封装工艺还可以包括在对集合体进行封装，进行固化、切割，而后生产方法通过数字补偿方式对待调试芯片进行补偿，校正晶体曲线，以降低半导体器件的频率偏差，获取成品芯片，基于此可以使成本芯片的常温频率偏差小于0.1PPM，高低温均可以实现频率偏差小于1PPM，能够进一步提高成品芯片的性能。
在一种可行的实施方式中，在不同的温度环境中，通过数字补偿方式对待调试芯片进行补偿，校正晶体曲线，以降低半导体器件的频率偏差，获取成品芯片的步骤包括：
在-55℃~125℃的温度环境中选取多个温度点，通过数字补偿方式对待调试芯片进行补偿，校正晶体曲线，以降低半导体器件的频率偏差，获取成品芯片。
在该技术方案中，进一步提供了进行补偿的具体步骤，可以在-55℃~125℃的温度环境中选取多个温度点，而后通过数字补偿的方式对芯片进行调试，使得成本芯片在-55℃~125℃的温度环境中的频率偏差小于1PPM，能够进一步提高成品芯片的性能。基于此通过本申请实施例提供的封装工艺，解决了晶振受环境温度变化导致频率跳动比较大的问题，采用数字补偿的工艺，校正晶振温度变化的曲线，使晶振在-55℃~125℃全温度的精度可达到1PPM，同时内置晶振的结构设计使客户不用再进行晶振焊接，简化了生产流程，大大节约了客户的生产成本。
通过本申请实施例提供的内置晶振封装结构，结合本申请实施例体提供的封装工艺，其核心包括内置晶振封装结构的结构设计以及封装测试工艺。框架基岛边设有半圆形的应力释放槽和长方形的压力平衡孔，框架基岛的表面采用MEP（microetchprocess）粗化处理，芯片通过导电胶粘贴在框架基岛下边区域，晶振可以采用SMT机台回流焊的过程倒贴在框架基岛的上边区域，贴好的芯片与晶振进行等离子清洗，键合时，第一焊点的金球打在芯片两端的pad，第二焊点压在晶振的两端，注塑时，树脂快速填充到底部模具，塑封料一部分从底部的模具由框架基岛的长方形的压力平衡孔慢慢由下往上溢出，另一部分塑封料从模具上部分流入，慢慢灌满整个塑封腔，将塑封好的样品放在固化箱中进行固化，固化结束后，进行打标，切割，包装，形成单个芯片，上料机吸嘴吸取芯片放入测试座，芯片与测试座形成电气连接，整体放入温箱，在-55℃~125℃中选取10个温度点，通过数字补偿方式对芯片进行补偿，校正晶体曲线，从而达到整体模组的频率偏差1ppm的精度。
在一些示例中，本申请实施例提供的半导体器件的封装工艺包括如下具体步骤：
1：框架基岛进行等离子清洗，晶圆减薄到180um，粘在蓝膜上，采用激光进行划片；
2：使用SMT机台，吸嘴从编带吸取晶振，紧接着吸嘴反转180°，按压在晶振固定区，使用点胶头在芯片固定区点两滴胶，顶针高度设置0.36mm，顶起蓝膜芯片，抓取晶圆芯片粘贴在晶振固定区，芯片与晶振粘完后跟随料盒放在175℃的固化箱中烘烤6H，使粘片胶充分固化；
3：机械抓手从料盒逐条吸取到轨道，采用氩气与氦气的混合气体对其表面进行等离子清洗，清洗结束，机械抓手将每条框架推到另一个备用料盒；
4：键合时，采用25um的金线，引动劈刀，打火杆点火，使用80g的力打在芯片的焊盘上，形成第一焊点，移动劈刀至晶振电极两端，打火杆点火，按压，形成第二焊点，直接形成连接线，依次按此过程完成；
5：塑封时，塑封料饼投进注塑腔内，框架依次放在注塑模具的正面，增加压力，温度，使塑封料沿着胶道快速流入磨具腔，以晶振尺寸3.2mm*1.5mm*0.8mm为例，晶振高度比芯片高度多出0.6mm，塑封料沿着晶振的底部快速往上爬，塑封料超过晶振高度往芯片区域流过，高度差会增加动势，另一部分塑封料沿着框架基岛的长方形平衡孔由下往上同时流入到上塑封模具，减少高度差动势，保证金丝不充变形，同时清空腔内的空气，形成塑封体；
6：塑封后的芯片放进175℃的烘烤箱进行二次固化，时间为8H，烘烤结束进行电镀，切割，打标，芯片装管；
7：上料机吸嘴吸取管中芯片，放入测试座，测试座的测试片压紧芯片的引脚形成电气连接，放入温箱中，在-55℃~125℃对芯片进行数字补偿，在不同的温度点对晶振曲线进行校正，以32.768KHz晶振为例，在-55℃，-40℃，-30℃，0℃，25℃，45℃，65℃，80℃，105℃，125℃温度点进行校正，在各个温度点的频率偏差小于1PPM，实现全温度范围的校正。
8：温箱补偿完成冷却后取出测试座芯片，采用分选机将合格芯片放入编带，不合格品放入NG料盒。
基于此通过本申请实施例提供的内置晶振封装结构，结合封装工艺进行封装获得的半导体器件，取500颗半导体器件样品进行检测，进行超声波扫描，均无分层。
在本发明中，术语“第一”、“第二”、“第三”仅用于描述的目的，而不能理解为指示或暗示相对重要性；术语“多个”则指两个或两个以上，除非另有明确的限定。术语“安装”、“相连”、“连接”、“固定”等术语均应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或一体地连接；“相连”可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
本发明的描述中，需要理解的是，术语“上”、“下”、“左”、“右”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或单元必须具有特定的方向、以特定的方位构造和操作，因此，不能理解为对本发明的限制。
在本说明书的描述中，术语“一个实施例”、“一些实施例”、“具体实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或实例。而且，描述的具体特征、结构、材料或特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种内置晶振封装结构，其特征在于，包括：
框架基岛，所述框架基岛上形成有芯片固定区和晶振固定区；
多个应力释放槽，多个所述应力释放槽开设在所述框架基岛的周侧；
压力平衡孔，所述压力平衡孔开设在所述框架基岛上，位于所述芯片固定区和所述晶振固定区之间；
其中，所述应力释放槽的轮廓为弧形，所述应力释放槽的半径是基于所述框架基岛的尺寸和封装材料的材料参数确定的；
其中，所述框架基岛的尺寸和所述封装材料的材料参数包括热膨胀系数和/或杨氏模量。
2.根据权利要求1所述的内置晶振封装结构，其特征在于，所述应力释放槽的半径是通过如下公式确定的：
其中，αemc为封装材料的热膨胀系数，αLF为框架基岛的热膨胀系数，F为封装材料与框架基岛之间的轴向拉力，E1为封装材料的杨氏模量，E2为框架基岛的杨氏模量，ρ为曲率半径，Hemc为封装材料的厚度，HLF为框架基岛的厚度，L为封装体的长度，r为应力释放槽的半径，t为温度变化量，d1和d2为封装材料上下两层的厚度。
3.根据权利要求1所述的内置晶振封装结构，其特征在于，还包括：
粗化颗粒层，所述粗化颗粒层形成于所述框架基岛之上；
多个引脚，多个所述引脚布置在所述框架基岛的周侧。
4.根据权利要求3所述的内置晶振封装结构，其特征在于，
所述粗化颗粒层是在所述框架基岛的表面镀银，而后再经过粗化处理获得的。
5.一种半导体器件，其特征在于，包括：
如权利要求1至4中任一项所述的内置晶振封装结构；
芯片，所述芯片连接于所述框架基岛，位于所述芯片固定区；
晶振，所述晶振连接于所述框架基岛，位于所述晶振固定区。
6.根据权利要求5所述的半导体器件，其特征在于，
所述晶振通过引线连接于所述芯片；
所述内置晶振封装结构还包括：塑封体，所述塑封体包覆在所述内置晶振封装结构、芯片和晶振上。
7.一种封装工艺，其特征在于，用于封装如权利要求5或6所述的半导体器件，所述封装工艺包括：
先在芯片焊盘位置上设置第一焊点，而后在所述晶振的两端设置第二焊点，通过第一焊点和第二焊点固定引线；
将框架基岛、所述芯片和所述晶振形成的集合体设置在封装模具内，向所述模具内注入塑封料，部分所述塑封料经由第一方向供给到所述框架基岛上，部分所述塑封料经由压力平衡孔沿第二方向溢出；
其中，所述第一方向和所述第二方向不同。
8.根据权利要求7所述的封装工艺，其特征在于，还包括：
待所述塑封料包覆所述集合体之后，获得半成品；
对所述半成品进行固化，获得待切割产品；
对所述待切割产品进行切割，获取待调试芯片。
9.一种生产方法，其特征在于，用于生产如权利要求5或6所述的半导体器件，所述生产方法包括：
在不同的温度环境中，通过数字补偿方式对待调试芯片进行补偿，校正晶体曲线，以降低半导体器件的频率偏差，获取成品芯片；
其中，所述在不同的温度环境中，通过数字补偿方式对待调试芯片进行补偿，校正晶体曲线，以降低半导体器件的频率偏差，获取成品芯片的步骤包括：
在-55℃~125℃的温度环境中选取多个温度点，通过数字补偿方式对所述待调试芯片进行补偿，校正晶体曲线，以降低半导体器件的频率偏差，获取成品芯片。
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