CN102867792A - 半导体器件及其制造方法 - Google Patents

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Abstract

半导体器件的可靠度的恶化被抑制。半导体器件具有包括顶部表面、底部表面和多个侧表面的小平台。小平台的每个侧表面具有接续到小平台的底部表面的第一部分、位于第一部分以外并且接续到小平台的顶部表面的第二部分、以及位于第二部分以外并且接续到小平台的顶部表面以面向与第一部分和第二部分中的每个相同的方向的第三部分。在平面图上，半导体芯片的外部边缘位于小平台的第三部分与第二部分之间，而固定半导体芯片到小平台的粘接材料的外部边缘位于半导体芯片与第二部分之间。

Description

半导体器件及其制造方法
相关申请的交叉引用
2011年7月4日提交的、日本专利申请No.2011-148139的公开内容，包括说明书、附图和摘要，通过引用整体并入与此。
技术领域
本发明涉及半导体器件及其制造技术，具体地，涉及一种技术，该技术在被施加到具有其上安装有半导体芯片的芯片安装部分的底部表面从密封体暴露的结构的半导体器件时是有效的。
背景技术
在日本未审查专利公布号2004-235217(专利文件1)中，描述了一种半导体器件，其中其上安装有半导体芯片的小平台(tab)(芯片安装部分)的底部表面从密封部分暴露，以及沿小平台的边缘以梳状形状提供了向密封部分的内部弯曲而凸起的互锁的凸出部分，以便抑制小平台脱落。
在日本未审查专利公布号2006-318996(专利文件2)中，描述了一种半导体器件，其中变薄的部分从裸片焊盘(芯片安装部分)的外部周界周围凸起，以及在变薄的部分中提供了诸如通孔那样的接合部分，以便改进在密封树脂与裸片焊盘之间的粘接。
在日本未审查专利公布号2002-100722(专利文件3)中，描述了一种半导体器件，其中小平台的周围部分提供有台阶部分，以及在台阶部分中提供了周界连续的锯齿状部分，以阻止树脂密封体从小平台加速剥落。
在日本未审查专利公布No.2005-294464(专利文件4)中，描述了一种半导体器件(非绝缘型DC-DC转换器)，其中被安装在各个裸片焊盘上的多个半导体芯片共同地密封在一个密封体中。
[相关技术文件]
[专利文件]
[专利文件1]
日本未审查的专利公布号2004-235217
[专利文件2]
日本未审查的专利公布号2006-318996
[专利文件3]
日本未审查的专利公布号2002-100722
[专利文件4]
日本未审查的专利公布号2005-294464
发明内容
如果把半导体器件按照它们的封装形式进行分类，那么有一种所谓的小平台暴露型半导体器件，其中具有安装在其上的半导体芯片的小平台(芯片安装部分)的底部表面从密封体暴露。在小平台暴露型半导体器件中，从密封体暴露的小平台可被利用为热释放路径。这在改进半导体器件的热释放特性方面是有利的。优选地，小平台暴露型半导体器件具有这样的结构，其中小平台的外围边缘部分提供有较薄的区域(台阶部分)，以及较薄的区域的底部表面一侧被密封在密封体中，以防止或抑制小平台从密封体跌落。
本发明人研究了小平台暴露型半导体器件的封装结构，并且发现了要解决的新的问题。也就是，发现了由于在半导体器件所使用的环境下的温度循环，在密封体中，特别是在小平台的较薄的区域的附近，出现微小缺陷(裂缝)。作为研究的结果，本发明人发现，当半导体芯片的一部分被放置在与小平台的较薄的区域重叠的位置以及把粘接剂布置在半导体芯片与较薄的区域之间时，出现裂缝。当在密封体中出现裂缝时，它充当一条路径，湿气等等通过这条路径进入密封体。如果半导体器件在出现裂缝的状态下被继续使用，则裂缝发展得越来越大，因此导致半导体器件可靠性的恶化。
本发明是鉴于上述的问题而达到的，本发明的目的是提供用于抑制半导体器件可靠性的恶化的技术。
从本说明书中的陈述和附图，将明白本发明的以上的和其它的目的和新颖的特征。
以下是在本申请中公开的、本发明的代表性方面的内容的简要描述。
也就是，作为本发明的实施例的半导体器件具有第一芯片安装部分，包括其上安装有第一半导体芯片的第一顶部表面；位于第一顶部表面的对面并且从密封体暴露的第一底部表面；以及位于第一顶部表面与第一底部表面之间的多个侧面。在第一芯片安装部分的侧面中，第一侧面具有：第一部分，其接续到第一芯片安装部分的第一底部表面；第二部分，其位于第一部分以外并且接续到第一芯片安装部分的第一顶部表面；和第三部分，其位于第二部分以外并且接续到第一芯片安装部分的第一顶部表面，以面向与第一部分和第二部分中的每个相同的方向。在平面图中，第一半导体芯片的外部边缘位于第一芯片安装部分的第一部分与第二部分之间，并且用于将第一半导体芯片粘接固定到第一芯片安装部分的粘接材料的外部边缘位于第一半导体芯片与第二部分之间。
以下是通过在本申请中公开的本发明的代表性方面可达到的效果的简要描述。
也就是，按照本发明的实施例，有可能抑制半导体器件可靠性的恶化。
附图说明
图1是作为本发明的实施例的半导体器件的顶视图；
图2是图1所示的半导体器件的底视图；
图3是沿图1的线A-A的截面图；
图4是沿图1的线B-B的截面图；
图5是显示图1所示的密封树脂已从其中去除的半导体器件的内部结构的平面图；
图6是显示作为不同于图5所示的实施形式的另一种实施形式的半导体器件的内部结构的平面图；
图7是沿图6所示的线A-A的放大的截面图；
图8是示意地显示在给予它的温度循环负荷下已变形的图7所示的半导体器件的状态的放大的截面图；
图9是作为不同于图7所示的实施形式的另一种实施形式的半导体器件的放大的截面图；
图10是示意地显示在给予它的温度循环负荷下已变形的图9所示的半导体器件的状态的放大的截面图；
图11是显示图5所示的芯片安装部分的较薄的区域的范围的平面图；
图12是沿图11的线A-A的放大的截面图；
图13是沿图11的线B-B的放大的截面图；
图14显示图11的半导体器件的修改方案，该图是显示在半导体器件的芯片安装部分的较薄的区域与半导体芯片之间的位置关系的平面图；
图15显示图14的半导体器件的修改方案，该图是显示在半导体器件的芯片安装部分的较薄的区域与半导体芯片之间的位置关系的平面图；
图16显示图13的半导体器件的修改方案，该图是半导体器件的较薄的区域的周围的放大的截面图；
图17显示图11的半导体器件的另一个修改方案，该图是显示在半导体器件的芯片安装部分的较薄的区域与半导体芯片之间的位置关系的平面图；
图18是显示作为本发明的实施例的半导体器件的组装的流程的说明图；
图19是显示在图18所示的基片准备步骤中准备的连线基片的总的结构的平面图；
图20是显示在放大下的图19的产品形成区域之一的放大的平面图；
图21是显示其中半导体芯片经由粘接材料被安装在图20所示的芯片安装部分上的状态的放大的平面图；
图22是显示其中图21所示的半导体芯片的多个引线经由多个连线互相电耦合的状态的放大的平面图；
图23是显示每个都显示在图22中的半导体器件、多个连线和多个引线被密封在其中的密封体被形成的状态的放大的平面图；
图24是沿图23的线A-A的放大的截面图；
图25是作为本发明的另一个实施例的、具有半导体器件的非绝缘型DC-DC转换器的例子的电路图；
图26是图25所示的半导体器件的顶视图；
图27是图26的半导体器件的底视图；
图28是沿图26的线A-A的截面图；
图29是沿图26的线B-B的截面图；
图30是显示图26所示的密封体已从其中去除的半导体器件的内部结构的平面图；
图31是在放大下显示其上安装有图30所示的低侧半导体芯片的芯片安装部分的周围的放大的平面图；
图32是沿图31的线A-A的放大的截面图；
图33是沿图31的线B-B的放大的截面图；
图34是显示在平面图中将图30所示的密封体分为四等分的中心线与芯片安装部分之间的位置关系的说明图；
图35显示图31的半导体器件的修改方案，该图是在放大下显示其上安装有低侧半导体芯片的芯片安装部分的周围的放大的平面图；
图36显示图31所示的半导体器件的另一个修改方案，该图是在放大下显示其上安装有低侧半导体芯片的芯片安装部分的周围的放大的平面图；
图37是显示作为本发明的另外的实施例的半导体器件的组装的流程的说明图；
图38是显示作为本发明的另外的实施例的、其中结合驱动器电路形成的半导体芯片被安装在引线框架的芯片安装部分上的状态的平面图；
图39是显示作为本发明的另外的实施例的、其中高侧半导体芯片被安装在引线框架的芯片安装部分上的状态的平面图；
图40是显示其中高侧半导体芯片和低侧芯片安装部分经由金属板互相电耦合的状态的平面图；
图41是显示在沿图40的线A-A的截面中的每个结合夹具和按压夹具的一部分的截面图；
图42是显示作为本发明的另外的实施例的、其中低侧半导体芯片被安装在引线框架的芯片安装部分上的状态的平面图；
图43是沿图42的线A-A的截面图；以及
图44是显示其中每个都显示在图42中的低侧半导体芯片与引线经由金属板互相电耦合的状态的平面图。
具体实施方式
[专利申请中的描述形式、基本术语及其使用的解释]
在本申请中，如果为了方便起见必须的话，实施方案的形式的描述可以使得实施方案的形式在它的描述中被划分成多个分段等等。然而，它们绝不是互相独立或互相不同的，除非另外具体地明显地描述，单个例子的各个分段之一是部分的或全部的其它分段的细节、修改方案、等等，而不管它们在描述中的次序如何。原则上，相同部分的重复描述将被省略。在实施方案的形式中每个构成单元并不是不可缺少的，除非另外具体地明显地描述，除非构成单元理论上限于给定的数目，或除非从上下文明显看到每个构成单元是不可缺少的。
同样地，即使诸如“X由A组成”那样的字句在实施方案的形式等等的描述中与材料、组成等等相关联地被使用时，它也不排除包含不同于A的元素的材料、组成物等等，除非另外具体地明显地描述，或除非从上下文明显看到它排除这样的材料、组成物等等。例如，当提到成分时，字句意思是“X包含A作为主要成分”等等。将会意识到，即使在提到例如“硅构件”等等时，它也不限于纯硅，而是也可以包括包含SiGe(硅-锗)合金的构件、包含硅作为主要成分的另外的多元素合金、另外的添加物等等。另外，即使在提到镀金、铜层、镀镍等等时，假设不仅仅包括纯镀金、纯铜层、纯镀镍等等，而且也包括包含金、铜、镍等等的构件作为主要成分，除非另外具体地明显地描述。
而且，当提到具体的数值或数量时，它可以是大于或小于该具体数值的值，除非另外具体地明显地描述，除非该数值在理论上限于给定的数目，或除非从上下文明显看到该数值限于给定的数目。
在实施例的每个附图上，相同的或类似的部分用相同的或类似的标记或标号表示，对于它们的描述原则上将不重复。
在附图上，当影线等等导致复杂化的说明时或当在要画影线的部分与空出的空间之间的区别是明显时，即使在截面图上影线等等也可以省略。对于这一点，当从描述等可以明显看出二维闭合的孔被二维地关闭时，即使二维闭合的孔的背景轮廓等等也可以省略。另一方面，虽然在截面图上未示出，但不同于空出的空间的部分可以被画上影线，或以点图案描绘，以便清晰地显示该部分不是空出的空间，或清晰地显示区域的边界。
(第一实施例)
在本实施例中，将描述其中本发明被应用到作为小平台暴露型半导体器件的例子的QFN(四方扁平无引线封装)型半导体器件的实施方案的形式，其中芯片安装部分的部分和多个引线在具有四边形二维形状的密封体的底部表面处暴露。图1是本实施例的半导体器件的顶视图。图2是图1所示的半导体器件的底视图。图3是沿图1的线A-A的截面图。图4是沿图1的线B-B的截面图。图5是显示图1所示的密封树脂已从其中去除的半导体器件的内部结构的平面图。
<半导体器件>
现在通过使用图1到5描述本实施例的半导体器件1的配置。如图1到5所示，本实施例的半导体器件1包括小平台2(见图3和5)和经由粘接材料(裸片接合材料)7(见图3和5)被安装在小平台2上的半导体芯片3(见图3和5)。半导体器件1还具有被布置在半导体芯片3的周围的多个引线4(见图3和5)，和把半导体芯片3的多个焊盘3d(见图3和5)电耦合到它的多个引线4的多个连线5(见图3和5)。半导体器件1还包括密封体6(见图3和5)，在其中密封半导体芯片3、多个连线5和多个引线4。小平台2被耦合到多个悬挂引线9(见图4和5)。
首先，将描述半导体器件1的外观结构。图1所示的密封体(树脂体)6由通过把二氧化硅的填充剂粒子等等添加到例如基于环氧树脂的热固性树脂而得到的树脂组成。在平面图上，密封体6是具有四条边(主边)的四角形的形式。密封体6包括边(主边)6c1、边6c1的对面的边(主边)6c2、位于边6c1与边6c2之间的边(主边)6c3、和边6c3的对面的边(主边)6c4。在各个边6c1、6c2、6c3与6c4之间的拐角部分，布置切角的部分，以便抑制密封体6剥落。如果切角的部分被包括在密封体6的二维形状中，则密封体6的二维形状严格地是八边形(在其中每个切角的部分的边看作为一条边的八边形)。然而，切角的部分(拐角部分)的每个边与每个主边的长度相比较是足够小，沿这些主边以并置的方式安排多个引线4。所以，密封体6的二维形状基本上可被看作为四角形(四边形)。在本发明中，密封体6是在切角的部分是密封体6的拐角部分与密封体6的二维形状是四角形(四边形)的假设下描述的。密封体还具有顶部表面(上表面)6a、顶部表面6a的对面的底部表面(背部表面或安装表面)6b(见图2)、和位于顶部表面6a与底部表面6b之间的侧表面6c。如图3和4所示，侧表面6c是倾斜的表面。
另外，如图1和2所示，在半导体器件1中，多个引线4沿密封体6的每条边(主边)排列。多个引线4每个由金属材料组成，在本实施例中由例如铜(Cu)组成。具体地，例如由镍(Ni)组成的镀膜(未示出)被形成在由铜(Cu)组成的基底材料的表面上。如图2所示，多个引线4的底部表面4b在密封体6的底部表面6b处从密封体6暴露。在密封体6的周围边缘部分(在平面图上的外部周围部分)处，多个引线4的顶部表面4a的部分和多个悬挂引线9从密封体6暴露。并且，如图3所示，在密封体6的侧表面6c处，多个引线4的外侧表面4c从密封体6暴露。在从密封体6暴露的引线4的表面上，形成导电薄膜(外部镀膜)8(见图3)。导电薄膜8例如是通过电镀方法而形成的焊接薄膜，并且通过形成导电薄膜8，当半导体器件1被安装在未示出的安装基片上时，有可能允许容易在引线4的暴露的表面上湿扩散接合材料(例如，焊接材料)。
另外，如图2所示，在多个引线4以内，布置小平台(裸片焊盘或芯片安装部分)2作为其上安装半导体芯片3(见图3)的芯片安装部分。小平台2的底部表面2b在密封体6的底部表面6b处从密封体6暴露。也就是，半导体器件1是小平台暴露型(裸片焊盘暴露型)半导体器件。小平台2由具有比起密封体6的导热性更高的金属材料组成。在本实施例中，小平台2例如由铜(Cu)组成。具体地，在由铜(Cu)组成的基底材料的表面上，形成例如由镍(Ni)组成的镀膜(未示出)。通过这样地暴露由例如具有高于密封体6的导热性的铜(Cu)等等组成的金属构件(小平台2)，封装的散热特性比起其中小平台2不暴露的半导体器件中的散热特性来说，可以提高。当半导体器件1被安装在未示出的安装基片上时，如果小平台2的底部表面2b经由例如焊接材料(接合材料)被耦合到安装基片的端子，则在半导体器件1中生成的热量可以向安装基片更有效地散发。为此，在本实施例中，导体薄膜(外部镀膜)8(见图3)被形成在小平台2的底部表面2b一侧上。当小平台2被耦合到安装基片的端子时，这可以改进用作粘接材料的焊接材料的湿润性。如果小平台2的底部表面2b经由诸如焊接材料那样的导电构件被电耦合到安装基片的端子，则有可能利用小平台2作为半导体器件1的电极。
另外，如图1和2所示，在半导体器件1中，悬挂引线9的部分在密封体6的拐角部分中从密封体6暴露。具体地，如图4和5所示，每个悬挂引线9的一个末端部分被耦合到小平台2(与其一体地形成)，而它的另一个末端部分(暴露部分)从密封体6暴露。由于悬挂引线9与小平台2一体地形成，所以包括暴露部分的悬挂引线9每个由与小平台2的材料相同的金属材料组成。在本实施例中，在由铜(Cu)组成的基底材料的表面上，形成由例如镍(Ni)组成的镀膜薄膜(未示出)。
接着，将给出半导体器件1的内部结构的描述。如图5所示，在密封体6中，半导体芯片3被密封。如图3所示，半导体芯片3具有顶部表面(上表面或主表面)3a、位于顶部表面3a的相反侧的背部表面(底部表面或主表面)3b、以及位于顶部部表面3a与背部表面3b之间的侧表面3c。如图5所示，半导体芯片3的顶部表面3a在平面图上呈现四角形(四边形)的形式。半导体芯片3的背部表面3b(见图3)在平面图上也呈现四角形(四边形)的形式，虽然未示出。在顶部表面3a上，布置有多个焊盘(电极、芯片电极或接合焊盘)3d。在图5所示的例子中，多个焊盘3d沿形成半导体芯片3的顶部表面3a的外部边缘的每个边排列。在半导体芯片3的主表面上(具体地，在半导体芯片3的基底材料(半导体基片)的顶部表面中提供的半导体元件形成区域上)，形成多个半导体元件(电路元件)，虽然未示出。多个焊盘3d经由被布置在半导体芯片3内(具体地，在顶部表面3a与未示出的半导体元件形成区域之间)的连线层中形成的连线(未示出)被电耦合到半导体元件。
半导体芯片3(具体地，半导体芯片3的基底材料)例如由硅(Si)组成。在顶部表面3a上，形成覆盖半导体芯片3的基底材料和连线的绝缘薄膜。多个焊盘3d的顶部表面在绝缘薄膜中形成的开孔中从绝缘薄膜暴露。焊盘3d例如由金属(例如铝(A1))组成。
也如图5所示，在半导体芯片3的周围(在小平台2周围)，布置类似于小平台2的、由例如铜(Cu)组成的多个引线4。所述多个引线4中的每个包括顶部表面4a、位于顶部表面4a的相反侧的底部表面4b、以及位于顶部表面4a与底部表面4b之间的侧表面4c。被形成在半导体芯片3的顶部表面3a上的多个焊盘3d经由多个连线(导电材料)5被电耦合到位于密封体6中的多个引线4的部分(内引线部分)。连线5由例如金(Au)或铜(Cu)组成。每个连线5把它的一个部分(例如，一个末端部分)接合到焊盘3d，并且把它的另一个部分(例如，另一个末端部分)接合到引线4的顶部表面4a的接合区域。
另外，如图3到5所示，半导体芯片3经由粘接材料(裸片接合材料)7被粘接地固定到小平台2的顶部表面(芯片安装表面)2a。在本实施例中，半导体芯片3被安装在小平台2的中部。半导体芯片3经由粘接材料7被安装在小平台2上，其背部表面3b与小平台2的顶部表面2a相对。当半导体芯片3进行裸片接合时，使用粘接材料7。在本实施例中，诸如裸片接合材料那样的导电粘接材料，其中，例如由银(Ag)等等组成的金属粒子被包含在基于环氧树脂的热固性树脂或焊接材料中。如图3所示，小平台2包括其上安装半导体芯片3的顶部表面2a、位于顶部表面2a的相反侧的底部表面2b、和位于顶部部表面2a与底部表面2b之间的多个侧表面2c。
在平面图上，小平台2的底部表面2b的较接近于其外围边缘部分的一部分已被去除，以便提供比起其中间区域更薄的区域(图3所示的较薄的区域10)。小平台2的较薄的区域10被密封在密封体6中。从另一个视点看，小平台2的每个侧表面2c具有接续到小平台2的底部表面2b的部分(侧表面)2c 1和位于所述部分2c1以外的(在平面图上较靠近引线4)并且接续到小平台2的顶部表面2a的部分(侧表面)2c2。所述部分2c2的高度短于从小平台2的顶部表面2a到其底部表面2b的距离。另外，接续到所述部分2c 1的底部表面(部分)2d被密封在密封体6中。从再一个视点看，小平台2的顶部表面2a的面积大于小平台2的底部表面2b的面积，并且从密封体6暴露的、位于小平台2发底部表面2b的外面的小平台2的区域具有位于底部表面2b与顶部表面2a之间的底部表面2d。从又一个视点看，在平面图上，小平台2具有中部区域和位于中部区域外面的外围边缘区域。外围边缘区域包括顶部表面2a、以及位于顶部表面2a的相反侧并且在顶部部表面2a与底部表面2b之间的底部表面2d。因此，由在顶部表面2a与底部表面2d之间的距离限定的外围边缘区域的厚度小于由在顶部部表面2a与底部表面2b之间的距离限定的中部区域的厚度。具有位于高于底部表面2b的位置的底部表面并且被密封在密封体6中的区域将被描述为较薄的区域10。
如图3所示，由于小平台2提供有较薄的区域10，所以密封体6位于较薄的区域10的下面。也就是，小平台2被密封体6经由较薄的区域10支撑。结果，有可能阻止或抑制小平台2从密封体6跌落(脱落)。应当指出，较薄的区域10可以在中途点处被划分。然而，在本实施例中，较薄的区域10围绕在小平台2的整个外围周围形成。从以下的视点看来，把小平台2的底部表面2b的面积设置成小于顶部表面2a的面积的配置是优选的。也就是，当半导体芯片3的二维尺寸增加而同时抑制半导体器件1的二维尺寸增加时，作为芯片安装部分的小平台2的二维尺寸增加。然而，如果图2所示的小平台2的底部表面2b的面积增加，则在小平台2与被布置在封装的周围边缘部分的多个引线4中的每个之间的距离减小。当在小平台2与多个引线4中的每个之间的距离被过分减小而使得小平台2太接近于多个引线4时，作为接合材料的焊接材料不希望地跨接在未示出的安装基片上。也就是，多个引线4可以经由在安装基片上的小平台2被短路。因此，如在本实施例中那样，通过把小平台2的底部表面2b的面积设置为小于其顶部表面2a的面积(见图3和5)，有可能阻止在小平台2与多个引线4之间中的每个之间的距离被过分减小并且阻止小平台2变得太接近于多个引线4。另外，由于小平台2的顶部表面2a在尺寸上可以按照如5图所示的半导体芯片3的二维尺寸而增加，所以半导体芯片3的整个背部表面3b(见图3)可被粘接地固定到小平台2。应当指出，小平台2的较薄的区域10的更详细的形状和采用该形状的理由将在后面详细地描述。
如图5所示，多个悬挂引线9被耦合(连接)到小平台2。多个悬挂引线9的一个末端部分被耦合到小平台2的拐角部分(拐角)。多个悬挂引线9还有另一个末端部分向密封体6的拐角部分延伸，以便从密封体6暴露。通过向密封体6的拐角部分延伸悬挂引线9，有可能沿密封体6的每边(每个主边)布置多个引线4，而不会打扰它的安排。所以，可以增加引线4的数目，即，在半导体器件1中的端子的数目。另外，如图4所示，每个悬挂引线9提供有较薄的区域10。具体地，从悬挂引线9的耦合到小平台2的部分到其从密封体6暴露的部分，更靠近底部表面9b的部分已被去除。悬挂引线9的耦合部分包括位于顶部表面9a的相反侧、并且位于底部表面9b与顶部表面9a之间的底部表面(部分)9d。悬挂引线9的较薄的区域10被密封在密封体6中。这允许悬挂引线9和密封体6被牢固地固定。所以，有可能阻止或抑制悬挂引线9和被耦合到引线9的小平台2从密封体6脱落。
<芯片安装部分的详细配置>
接着，将给出图2到5所示的小平台2的详细的形状的描述。这里，将首先描述本发明人发现的问题，然后将描述本实施例的小平台2的配置。图6是显示作为不同于图5所示的形式的另一种实施方案的形式的半导体器件的内部结构的平面图。图7是沿图6所示的线A-A的放大的截面图。图8是示意地显示在给予它的温度循环负荷下已变形的、图7所示的半导体器件的状态的放大的截面图。图9是作为不同于图7所示的形式的另一种实施方案的形式的半导体器件的放大的截面图。图10是示意地显示在给予它的温度循环负荷下已变形的图9所示的半导体器件的状态的放大的截面图。
图6到8所示的半导体器件20不同于图1到5所示的半导体器件1之处在于其上安装半导体芯片3的小平台21的顶部表面2a的外部边缘具有沿密封体6的各个边6c1到6c4线性地延伸的四个边21c1、21c2、21c3、和21c4。半导体器件20在其它方面是与半导体器件1相同的。图9和10所示的半导体器件23不同于图6到8所示的半导体器件20之处在于半导体芯片3的二维尺寸较小，以及在平面图上，半导体芯片3和粘接材料7不覆盖较薄的区域10。半导体器件23在其它方面是与半导体器件20相同的。在平面图上，图6到8所示的半导体器件20的小平台21的外围边缘部分提供有较薄的区域10，类似于图3到5所示的半导体器件1的小平台2。所以，如上所述，有可能阻止或抑制小平台2跌出密封体6。也有可能阻止多个引线(见图6)由于它们之间的减小的距离变得太靠近小平台2。
然而，由于在半导体器件20上执行温度循环测试的结果，本发明人发现，在小平台2的较薄的区域10附近，在密封体6中出现微小的裂缝(缺陷)CLK，如例如图8所示。当裂缝CLK在密封体6中出现时，它用作路径，湿气等等通过它进入密封体6。如果半导体器件在其中已出现裂缝CRK的状态下继续被使用，则裂缝CLK发展为尺寸更大，因此引起半导体器件的可靠度的恶化。按照对于其中已出现裂缝CLK的半导体器件20的观察，裂缝CLK在较薄的区域10的底部表面2d与所述部分(侧表面)2c2相交叉处的作为开始点的位置2e以高频发生。在平面图上，在每个线性延伸的边21c 1，21c 1、21c2、21c3、和21c4的中部附近的位置很可能作为裂缝CLK的开始点(见图8)，如图6所示。另一方面，在图9和10所示的半导体器件23的情形下，即使在类似地执行温度循环测试时，也未看到如图8所示的裂缝CLK的出现。另外，对于作为图6到8所示的半导体器件20的另一个例子的半导体器件类似地执行温度循环测试，其中半导体芯片3的二维尺寸增加到大于小平台21的顶部表面2a，以及半导体芯片3的侧面表面3c在平面图上位于小平台21的外面，虽然未示出，但没有看到如图8所示的裂缝CLK的出现。另外，对于作为图6到8所示的半导体器件20的再一个例子的半导体器件类似地执行温度循环测试，其中被布置在半导体芯片3与小平台21之间的粘接材料的量被减小，以便阻止粘接材料7覆盖平面图上的较薄的区域10，虽然未示出，但没有看到如图8所示的裂缝CLK的出现。也就是，已发现图8所示的裂缝CLK是当在平面图上半导体芯片3的外部边缘(侧表面3c)位于小平台21的部分(侧表面)2c1与部分(侧表面)2c2之间以及粘接材料7的外部边缘位于半导体芯片3与部分(侧表面)2c2之间时出现的现象。
从本发明人进行的以上的研究的结果，可以认为图8所示的裂缝CLK如下地发生。当对于每个半导体器件1，20和23施加温度循环负荷时，从其构成材料的不同的线膨胀系数导致应力。例如，在半导体器件1，20和23的情形下，与半导体芯片3、密封体6和粘接材料7的线膨胀系数相比较，每个由金属材料组成的小平台2和21的线膨胀系数特别高。因此，当对于半导体器件1，20和23施加温度循环负荷时，从小平台2或21导致的应力在小平台2或21周围的构件中产生。具体地，当温度下降时，如添加到图7到10上的箭头所示的，很可能出现在平面图上封装的中间部分的向上凸起的变形(凸起变形)。当出现了凸起变形时，在图8所示的较薄的区域10的周围的区域中产生力(导致打开变形的应力)，它使得密封体6和小平台21沿密封体6与小平台21互相拉开的方向(打开方向)变形。
这里，当半导体芯片3与粘接材料7在平面图上不覆盖小平台21的较薄的区域10时，正如在图10所示的半导体器件23那样，较薄的区域10不与除了密封体6以外的构件接触。因此，由树脂组成的密封体6跟随较薄的区域10变形，由此允许由于温度循环负荷造成的应力被释放(减小)。然而，当半导体器件3的部分和粘接材料7在如图8所示的平面图上覆盖较薄的区域10时，经由粘接材料7被固定到较薄的区域10的半导体芯片3抑制较薄的区域10的变形。结果，在小平台21的较薄的区域10中产生的应力不太可能被释放(减小)，并且局部集中。在截面图上应力很可能集中的一个地点是较薄的区域的底部表面2d与部分(侧表面)2c2相交的位置2e。在平面图上，应力很可能集中在每个线性地延伸的边21c1、21c2、21c3、和21c4上的中间位置，如图6所示。所以，可以认为，应力集中的地点作为裂缝CLK的开始点。应当指出，当上述的半导体芯片3的外部边缘(侧表面3c)位于小平台21的外面时，以与在图8所示的半导体器件20中的相同的方式抑制较薄的区域10的变形。然而，在这种情形下，应力被传送到半导体芯片3，从而应力不集中在图8所示的位置2e。在半导体芯片3的背部表面3b下，密封体6是厚的，从而即使应力集中在半导体芯片3的背部表面3b的外部边缘部分，裂缝CLK也较不容易出现。在如上所述其中在平面图上半导体芯片3和较薄的区域10重叠、但粘接材料7不覆盖较薄的区域10的例子的情形下，较薄的区域10的变形不是以与在图10所示的半导体器件23中的相同的方式被抑制。所以，如图8所示的裂缝CLK较不容易出现。
从以上研究的结果，可以认为，如果半导体芯片3和粘接材料7被布置成在平面图上不覆盖较薄的区域10，正如图9和10所示的半导体器件23那样，则有可能抑制裂缝CLK的发生。然而，在半导体器件23中，较薄的区域10的尺寸，即，小平台21的顶部表面2a的二维尺寸需要按照半导体芯片3的二维尺寸增加。这造成另一个问题：很难减小封装的尺寸或减小安装面积。对于用于把半导体芯片粘接地固定到小平台21的粘接材料7，它的一部分被湿扩散到半导体芯片3的侧表面3c，由此允许粘接材料7的粘接强度的改进。因此，在半导体芯片3覆盖较薄的区域10、但粘接材料7不覆盖较薄的区域10的例子的情形下，粘接材料7的粘接强度的可靠度可能恶化。
鉴于以上研究的结果，本发明人已经找到如图11到13所示的半导体器件1的小平台2的配置。图11是显示图5所示的芯片安装部分的较薄的区域的范围的平面图。图12是沿图11的线A-A的放大的截面图。图13是沿图11的线B-B的放大的截面图。应当指出，在图11上，小平台2的结构是在其中图5所示的半导体芯片3、多个连线5和多个引线4已被去除的状态下显示的，以便改进显示的清晰度。然而，在平面图上半导体芯片3的外部边缘(侧表面3c)的位置用双点划线显示。
如图11所示，本实施例的小平台2具有沿(相对于)在平面图上蜿蜒的密封体6的各个边6c1、6c2、6c3、和6c4的它的边。也就是，小平台2与图7和8所示的半导体器件20的小平台21相同在于，小平台2的每个侧表面2c具有接续到小平台2的底部表面2b的部分(侧表面)2c1、以及位于部分2c1以外的(在平面图上更靠近引线4)并且接续到小平台2的顶部部表面2a的部分(侧表面)2c2。然而，本实施例的小平台2的侧表面2c，除了部分(侧表面)2c1和2c2以外，还具有位于部分(侧表面)2c2以外的并且接续到小平台2的顶部表面2a的部分(侧表面)2c3，面向与部分(侧表面)2c1和2c2中的每个相同的方向。从另一个视点看来，在小平台2的部分(侧表面)2c2中，向密封体6的边6c1、6c2、6c3、和6c4凸起的凸起部分11被布置成沿边6c1、6c2、6c3、和6c4的延伸方向。相反，如果说明是在部分(侧表面)2c3是参考表面的假设下作出的，则部分(侧表面)2c3具有凹进部分12，它们沿与密封体6的边6c1、6c2、6c3、和6c4相交的方向上被凹进。本实施例的小平台2在图11显示的平面图上可以通过在较薄的区域10中形成压痕而阻止或抑制如图8所示的裂缝CLK的出现。下面说明其原因。
如图12所示，在部分(侧表面)2c2处半导体器件1的小平台2的截面结构上与图7所示的半导体器件20的小平台21的结构相同。也就是，在平面图上，半导体芯片3和粘接材料7的各个部分覆盖小平台2的较薄的区域10。换句话说，在平面图上，半导体芯片3的外部边缘(侧表面3c)位于小平台2的部分(侧表面)2c1与2c2之间，以及粘接材料7的外部边缘位于半导体芯片3的半导体芯片3(外部边缘)与部分(侧表面)2c2之间。也就是，接合材料7的一部分湿润到半导体芯片3的侧表面3c以形成圆角。圆角的形成允许半导体芯片3的粘接强度的改进。然而，当向半导体器件1施加温度循环负荷时，按与上述半导体器件20的情况相同的方式，半导体芯片3经由粘接材料7固定到较薄的区域10抑制较薄的区域10的变形从而在小平台2的较薄的区域10中产生应力。然而，在本发明的小平台2的情形下，部分(侧表面)2c3还位于图12所示的部分(侧表面)2c2的更外面，并且部分(侧表面)2c2和2c3被一体地形成。因此，在部分(侧表面)2c2中产生的应力被传送到部分(侧表面)2c3。结果，有可能阻止或抑制在部分(侧表面)2c2中裂缝CLK(见图8)的出现。另一方面，如上所述，在部分(侧表面)2c2中产生的应力被传送到图13所示的部分(侧表面)2c3。然而，由于半导体芯片3的外部边缘和粘接材料7位于在部分(侧表面)2c1与2c2之间，所以在部分(侧表面)2c3的邻近(凸起部分11)，较薄的区域10不与除了密封体6以外的构件接触。结果，由树脂组成的密封体6跟随较薄的区域10变形，以允许由温度循环负荷造成的应力被释放(减小)。换句话说，图11所示的在较薄的区域10中形成的多个凸起部分11起到应力释放端的作用，由此释放(减小)应力和成功地抑制裂缝CLK的出现(见图8)。
因此，当把温度循环负荷施加到本实施例的半导体器件1时，在小平台2的部分中可能产生由负荷造成的应力，但应力可以在部分(侧表面)2c3的邻近中释放。结果，在半导体器件1中，有可能抑制如图8所示的裂缝CLK的出现。这可以抑制半导体器件1的可靠度被裂缝CLK恶化。按照本实施例，粘接材料7的一部分湿润到半导体芯片3的侧表面3c，以形成圆角，由此允许在半导体芯片3与小平台2之间的粘接强度提高。结果，有可能抑制由于粘接材料7的减小的粘接强度而造成的可靠度的恶化。另外，按照本实施例，有可能把半导体芯片布置在较薄的区域10上，所以允许小平台2的顶部表面的二维尺寸减小。结果，有可能抑制半导体器件1的二维尺寸的增加，而同时抑制它的可靠度的恶化。
<实施方案的优选形式>
接着，将给出本实施例的实施方案的优选形式的描述，而同时给出对于图1到5和图11到13所示的半导体器件的修改方案的描述。图14显示图11的半导体器件的修改方案，该图是显示在半导体器件的芯片安装部分的较薄的区域与半导体芯片之间的位置关系的平面图。图15显示图14的半导体器件的修改方案，该图是显示在半导体器件的芯片安装部分的较薄的区域与半导体芯片之间的位置关系的平面图。应当指出，图14所示的半导体器件24是与图11所示的半导体器件1相同的，除了半导体芯片3的二维尺寸和它在小平台2的顶部表面2a上的布置是不同的以及小平台25的较薄的区域10的形状是不同的。另外，图15所示的半导体器件26是与图11所示的半导体器件1相同的，除了半导体芯片3的二维尺寸和它在小平台2的顶部表面2a上的布置是不同的。
按照本发明人进行的研究，如图8所示的裂缝CLK在平面图上沿半导体芯片3和粘接材料7沿其覆盖较薄的区域10的边出现。因此，当具有四边形平面图形状的半导体芯片3被安装成使得它的四边中的仅仅一边覆盖较薄的区域10(如在图14所示的半导体器件24)时，如果抗裂缝措施在覆盖半导体芯片3的边上被实施，则可以抑制裂缝的出现。也就是，如图14所示，当半导体器件3仅仅沿着沿密封体6的边6c1延伸的小平台25的四边中的一边(相对的边)而覆盖较薄的区域10时，仅仅覆盖半导体芯片3的边才提供有凸起部分11(凹进的部分12)。另一方面，半导体芯片3不沿其覆盖较薄的区域10的边(沿密封体6的边6c2、6c3、和6c4的边)不提供有凸起部分11和凹进的部分12。然而，由于小平台25被一体地形成，沿与边6c 1相对的边产生的应力有可能被传送到另一个边。因此，在更可靠地抑制裂缝的出现方面，如在图15所示的半导体器件26那样，优选地给较薄的区域提供即使沿半导体芯片3不沿其覆盖较薄的区域10的边(沿密封体6的边6c2、6c3、和6c4的边)的凸起部分11和凹进的部分12。
沿每条边的凸起的部分11的数目不限于在图11显示的实施方案的形式中的数目。例如，有可能提供其中每条边提供有一个凸起部分11的结构，虽然未示出。然而，由于在小平台2中产生的应力集中在凸起部分11，所以抑制应力集中在特定的凸起部分11并且分布应力方面，优选地沿每条边提供多个凸起部分11，如图11所示。换句话说，如图11所示，优选地沿着沿密封体6的边6c 1、6c2、6c3、和6c4的每条边(相对的边)交替地安排多个部分2c2和多个部分2c3。通过这样提供多个凸起部分11，有可能减小被传送到每个凸起部分的应力。
另外，按照本发明人进行的研究，通过改进在应力集中的位置的邻近在小平台2与密封体6之间的接触交界处的粘接，有可能抑制从密封体6从小平台2的较薄的区域剥落，和进一步抑制图8所示的裂缝CLK的出现。因此，如图16所示，优选地在部分(侧表面)2c3上执行表面粗糙化处理，和把它的平整性减小到低于引线4的每个侧表面4c(内侧表面4c)平整性的水平。图16显示图13的半导体器件的修改方案，该图是半导体器件的较薄的区域的周围的放大的截面图。结果，在应力集中的位置的邻近在密封体6与小平台2之间的粘接得以改进。所以，有可能更可靠地抑制图8所示的裂缝CLK的出现。
通过图11、14和15，给出了对于每个其中提供每个具有矩形平面图形状的凸起部分11的实施方案的形式的描述。然而，每个凸起部分11的二维形状都是适当的，只要能减小由于温度循环负荷而产生的应力，因此形状不限于矩形。例如，如在图17所示的半导体器件27的小平台28中那样，也有可能使用提供有具有波浪形平面图形状的凸起部分11a的配置。图17显示图11的半导体器件的另一个修改方案，该图是显示半导体器件的芯片安装部分的较薄的区域与半导体芯片之间的位置关系的平面图。在图17所示的半导体器件27中，通过提供提供具有波浪形二维形状的多个凸起部分11a的小平台28，有可能抑制应力的局部集中。
<制造半导体器件的方法>
接着，将给出对于沿图18所示的处理步骤流程的、使用图1到16描述的半导体器件1的制造步骤的描述。图18是显示本实施例的半导体器件的组装的流程的说明图。
1.引线框架准备步骤
图19是显示在图18所示的基片准备骤中准备的连线基片的总的结构的平面图。图20是显示在放大下的图19的产品形成区域之一的放大的平面图。在图18所示的基片准备步骤中，首先准备在图19和20上显示的连线基片。
如图19所示，在本步骤中准备的引线框架30包括在框架部分(框架体)30b内的多个产品形成区域30a。具体地，多个产品形成区域30a被排列成矩阵配置。多个产品形成区域30a中的每个对应于图5所示的一个半导体器件1。在各个产品形成区域30a之间，布置切割区域(切割线)30c，用作在图18所示的分离步骤中执行切割的地点。通过这样使用包括多个产品形成区域30a的引线框架30，有可能同时制造多个半导体器件1，所以，提高了制造效率。
如图20所示，在本步骤中准备的引线框架30的每个产品形成区域30a已形成有小平台2、被布置在小平台2周围的多个引线4、和在半导体器件1中提供的用于支撑小平台2的多个悬挂引线9。多个引线4被耦合到坝体(dam)部分30d，并经由坝体部分30d一体地被形成。多个悬挂引线9每个被耦合到坝体部分30d。因此，小平台2经由悬挂引线9被耦合到坝体部分30d，由此被引线框架30支撑。在图20上用影线显示已经形成有较薄的区域10的小平台2。较薄的区域10不仅仅被形成在小平台2中，而且也形成在多个引线4和多个悬挂引线9中的每个中。小平台2的较薄的区域10覆盖作为在平面图上用于在其上安装半导体芯片3的区域的芯片安装区域2f(见图5)。小平台2的较薄的区域10已形成有每个通过使用图11到13被描述的凸起部分11和凹进部分12。换句话说，小平台2的每个侧表面2c具有接续到小平台2的底部表面2b的部分(侧表面)2c1，以及位于部分2c1以外的(在平面图上更靠近引线4)并且接续到小平台2的顶部表面2a的部分(侧表面)2c2。侧表面2c也被形成有位于部分(侧表面)2c2以外的并且接续到小平台2的顶部表面2a的部分(侧表面)2c3，面向与部分(侧表面)2c1和2c2中的每个相同的方向。部分2c2的高度短于从小平台2的顶部表面2a到其底部表面2b的距离。在本实施例中，部分2c3的高度短于从小平台2的顶部表面2a到其底部表面2b的距离。
通过事先在引线框架30的状态下这样地形成较薄的区域10、凸起部分11和凹进部分12，可以容易地执行处理过程。例如，当引线框架30的小平台2、多个引线4、和多个悬挂引线9的形状通过适当地使用其中小平台2的外围边缘部分从引线框架的底部表面侧被蚀刻一半的所谓的半蚀刻方法而刻蚀形成时，有可能形成较薄的区域10、凸起部分11和凹进部分12。替换地，当引线框架30的小平台2、多个引线4、和多个悬挂引线9的形状通过适当地使用其中模制裸片从引线框架的底部表面侧被相对小平台2的外围边缘部分按压、以便一半地挤压外围边缘部分的按压方法而通过使用切割模制裸片(未示出)的按压加工而形成时，有可能形成较薄的区域10、凸起部分11和凹进部分12。
2.半导体芯片安装步骤
图21是显示其中半导体芯片经由粘接材料被安装在图20所示的芯片安装部分上的状态的放大的平面图。接着，在图18上显示的半导体芯片安装步骤中，如图21所示，在每个产品形成区域30a中半导体芯片3被安装在小平台2上。在本实施例中，半导体芯片3经由粘接材料7被安装，粘接材料7例如是基于环氧树脂的热固性树脂或其中混合有银(Ag)粒子的热固性树脂。作为一种安装方法，例如使用所谓的面朝上的安装方法，其中半导体芯片3用它的背部表面3b被安装在小平台2的顶部表面2a上(见图3)。当半导体芯片3经由在变硬之前具有胶状特性的胶状粘接材料被安装时，把胶状粘接材料7放置在(施加到)小平台2的芯片安装区域2f(见图20)的顶部表面。随后，准备好半导体芯片3，以及当背部表面3b(见图3)被相对小平台2按压时，粘接材料7湿扩散到周围。已扩散到半导体芯片3的侧表面3c的外部的一部分粘接材料7也湿扩散到半导体芯片3的侧表面上，从而形成如图3所示的圆角形状。当在这种状态下粘接材料7s被加热并且它的树脂成分变硬时，半导体芯片3被粘接地固定到小平台2。
3.电耦合步骤
图22是显示其中图21所示的半导体芯片的多个焊盘和多个引线经由多个连线互相电耦合的状态的放大的平面图。接着，在图18所示的电耦合步骤中，如图22所示，半导体芯片3的多个焊盘3d经由多个连线(导电材料)5被电耦合到被布置在半导体芯片3周围的多个相应的引线4。在本步骤中，例如，准备好加热台(heat stage)(未示出)，并且在每个产品形成区域30a中的小平台2上，其上安装半导体芯片3的引线框架30被放置在加热台上。然后，通过其中例如连线5经由毛细管(未示出)被供应并且使用超声波和热压缩相组合而被接合的所谓的钉头接合方法，连线5被耦合。
4.密封步骤
图23是显示每个显示在图22中的半导体器件、多个连线和多个引线被密封在其中的密封体被形成的状态的放大的平面图。图24是沿图23的线A-A的放大的截面图。接着，在图18所示的密封步骤中，如图24所示，在每个产品形成区域中形成密封体6。把半导体芯片3，小平台2的部分(顶部表面2a和较薄的区域10)、多个连线5、和多个引线4的部分(内部引线部分)密封在密封体中。在本步骤中，通过使用例如包括上部裸片(第一模制裸片)32和下部裸片(第二模制裸片)33的模制裸片31以及所谓的转移模制方法，形成密封体6。具体地，引线框架30被放置成使得例如小平台2和被布置在小平台2的周围的多个引线的部分(内部引线部分)被放置在被形成在上部裸片32中的腔体34中，以被上部裸片32和下部裸片33夹持(夹在中间)。在这种状态下，变软的(塑化的)热固性树脂(密封树脂)在压力下被引入模制裸片的腔体，以被供应到由腔体34和下部裸片33形成的空间，并被模制。这时，由于图23所示的坝体部分30d阻挡密封树脂，所以有可能抑制密封树脂随机泄漏到坝体部分30d的外面。然后，密封树脂被加热，以被硬化形成如图23和24所示的密封体6。在转移模制方法中，密封树脂在压力下被供应到腔体34中，所以较薄的区域10可以可靠地被密封。结果，有可能阻止或抑制小平台2、多个引线4或悬挂引线9(见图23)从密封体6脱落出。
5.电镀步骤
接着，在图18所示的电镀步骤中，例如，图23所示的引线框架30被浸入到电镀溶液(未示出)中，从而在从密封体6暴露的金属部分的表面上形成导体薄膜(电镀薄膜)8(见图1到4)。在本实施例中，例如，引线框架30被浸入到焊剂溶液，从而通过电镀方法形成作为焊接薄膜的导体薄膜8。可被使用的焊接薄膜的类型的例子包括锡-铅电镀、作为无铅电镀的纯锡电镀、和锡-铋电镀。
应当指出，也有可能使用预先电镀的引线框架，其中导体薄膜预先形成。这时，导体薄膜在大多数情形下例如由镍薄膜、在镍薄膜上形成的钯薄膜和在钯薄膜上形成的金薄膜等等形成。当使用预先电镀的引线框架时，本电镀步骤被省略。
6.引线切割步骤和分离步骤
接着，在图18所示的引线切割步骤中，图22所示的引线框架30的多个引线4在互相要分隔开的坝体部分30d以内被切割，如图1所示。在图18上显示的分离步骤中，图22所示的引线框架30的多个悬挂引线9在要与坝体部分30d分隔开的坝体部分以内切割。这样，可以得到分离的半导体器件1，如图1所示。分离方法并不是特定地限制的，并且通过使用切割模制裸片的按压加工而执行切割的方法、通过使用被称为切割刀片的旋转刀片而执行切割的方法等等也可以被适当地使用。
通过上述的每个步骤，得到通过使用图1到16描述的半导体器件1。此后，对于被运输或安装到安装基片(未示出)上的半导体器件执行诸如外观检验和电测试那样的必要的检验和测试。
(第二实施例)
在上述的第一实施例中，为了易于了解本发明人发现的问题及其解决方案，描述了其中一个半导体芯片被安装在一个芯片安装部分上的例子。然而，芯片安装部分的数目和半导体芯片的数目每个都不限于一个。具体地，在一个封装中包括互相独立的多个芯片安装部分的半导体器件的情形下，当温度循环负荷施加到半导体器件时的变形的方向是复杂的，以致于很可能出现裂缝。因此，在本实施例中，将描述在诸如DC-DC转换器那样的功率转换器件中并入以用作开关器件的功率半导体器件，作为在一个封装中包括互相独立的多个芯片安装部分的半导体器件的例子。应当指出，在本实施例中，对于与在以上的第一实施例中描述的半导体器件1的项目共同的项目的重复描述在原则上将被省略，主要将描述在功率半导体器件与半导体器件1之间的区别。
<电路配置>
图25是本实施例的具有半导体器件的非绝缘型DC-DC转换器的例子的电路图。非绝缘型DC-DC转换器40是在诸如例如台式个人计算机、笔记本个人计算机、服务器、或游戏机那样的电子设备的电源电路中使用的，并且具有半导体器件41、输入电容器Cin、输出电容器Cout和线圈L。应当指出，记号VIN、GND、Iout和Vout分别表示输入电源、参考电位(例如，在地电位时的0伏)、输出电流、和输出电压。半导体器件41具有两个驱动器电路DR1和DR2、用于发送各自的控制信号到驱动器电路DR1和DR2的控制电路CT、和两个功率MOSFET(金属氧化物半导体场效应晶体管，每个此后简称为功率MOSFET或功率晶体管)QH1和QL1。驱动器电路DR1和DR2、控制电路CT、和功率MOSFET QH1和QL1被密封(被包含)在同一个密封体(封装)6中。
控制电路CT是用于控制功率MOSFET QH1和QL1的运行的电路，它是由例如PWM(脉冲宽度调制)电路形成的。PWM电路比较指令信号与三角波的幅度，以便输出PWM信号(控制信号)。根据PWM信号，每个功率MOSFET QH1和QL1(即，非绝缘型DC-DC转换器40)的输出电压(即，电压开关接通的宽度(接通时间))被控制。
控制电路CT的输出端经由在半导体芯片3B3中形成的连线被电耦合到每个驱动器电路DR1和DR2的输入端。驱动器电路DR1和DR2的各个输出端被电耦合到功率MOSFET QH1的栅极端子和功率MOSFET QL1的栅极端子。驱动器电路DR1和DR2响应于从控制电路CT供应的脉冲宽度调制(PWM)信号，来控制在功率MOSFET QH1和QL1的各个栅极端子处的电位，和控制功率MOSFET QH1和QL1的运行。驱动器电路DR1的输出端被电耦合到功率MOSFET QH1的栅极端子。另一方面，驱动器电路DR2的输出端被电耦合到功率MOSFET QL1的栅极端子。控制电路CT和两个驱动器电路DR1和DR2被形成在同一个半导体芯片3B3中。应当指出，记号VDIN表示驱动器电路DR1和DR2的输入电源。
功率MOSFET QH1和QL1是功率晶体管，它们在用于供应输入电源的高电位(第一电源电位)VIN的端子(第一电源端子)ET1与用于供应参考电位(第二电源电位)GND的端子(第二电源端子)ET2之间串联耦合。也就是，功率MOSFET QH1具有在用于供应输入电源的高电位VIN的端子ET1与输出节点(输出端子)N之间串联耦合的它的源极-漏极路径，而功率MOSFET QL1具有在输出节点N与用于供应参考电位GND的端子ET2之间串联耦合的它的源极-漏极路径。应当指出，在图25，显示了在功率MOSFET QH1和QL1中的寄生二极管(内部二极管)。另外，记号D和S分别表示每个功率MOSFET QH1和QL1的漏极和每个功率MOSFET QH1和QL1的源极。
功率MOSFET(第一场效应晶体管或功率晶体管)QH1是用于高侧开关(高电位侧或第一工作电压，此后简称为高侧)的场效应晶体管，它具有用于在以上的线圈L中存储能量的开关功能。线圈L是用于供应功率到非绝缘型DC-DC转换器40的输出端(负荷LD的输入端)的元件。高侧功率MOSFET QH1被形成在与上述的半导体芯片3B3不同的半导体芯片3B2中。另外，功率MOSFET QH1例如由n-沟道场效应晶体管形成。这里，场效应晶体管的沟道沿半导体芯片3B2的厚度方向形成。在这种情形下，与其中沟道沿半导体芯片3B2的主表面(垂直于半导体芯片3B2的厚度方向的表面)形成的场效应晶体管相比较，每单位面积的沟道宽度可以增加，以允许减小接通电阻。结果，有可能使得元件小型化和减小封装的尺寸。
另一方面，功率MOSFET(第二场效应晶体管或功率晶体管)QL1是用于低侧开关(低电位侧或第二工作电压，此后简称为低侧)的场效应晶体管，它具有与来自控制电路CT的频率同步地减小晶体管的电阻和执行整流的功能。也就是，功率MOSFET QL1是在非绝缘型DC-DC转换器40中的整流器晶体管。
低侧功率MOSFET QL1被形成在不同于上述的半导体芯片3B3和3B2的的半导体芯片3B 1中。功率MOSFET QL1由例如n-沟道功率MOSFET形成，所述沟道以与以上的功率MOSFET QH1中的相同的方式沿半导体芯片3B1的厚度形成。下面是使用其中沟道沿半导体芯片3B1的厚度方向形成的功率MOSFET的理由。也就是，低侧功率MOSFET QL1的接通时间(施加电压的时间)长于高侧功率MOSFET QH1的接通时间，以及由于接通电阻而造成的损耗看来大于在低侧功率MOSFET QL1中的开关损耗。所以，其中沟道沿半导体芯片3B 1的厚度方向形成的场效应晶体管的使用，与使用其中沟道被形成为沿半导体芯片3B1的主表面延伸的场效应晶体管的情形相比较，允许每单位面积的沟道宽度增加。也就是，通过形成其中沟道沿半导体芯片3B1的厚度方向形成的场效应晶体管的低侧功率MOSFET QL1，接通电阻可以减小。所以，即使在非绝缘型DC-DC转换器40中流动的电流增加时，电压转换效率也可以提高。
上述的输入电容器Cin是临时存储从输入电源VIN供应的能量(电荷)、并把存储的能量供应到非绝缘型DC-DC转换器40的主电路的电源。输入电容器Cin被并联电耦合到输入电源VIN。上述的输出电容器Cout被电耦合在耦合线圈L和负荷LD的输出连线与用于供应参考电位GND的端子之间。
耦合非绝缘型DC-DC转换器40的功率MOSFET QH1的源极与它的功率MOSFET QL1的漏极的连线提供有用于把输出电源电位提供到外面的上述的输出节点N。输出节点N经由输出连线被电耦合到线圈L，它还经由输出连线被电耦合到负荷LD。负荷LD的例子包括硬盘驱动HDD、ASIC(专用集成电路)、FPGA(场可编程门阵列)、扩展卡(PCI CARD)、存储器(诸如DOR存储器、DRAM(动态RAM)、或快闪存储器)和CPU(中央处理单元)。
在这样的非绝缘型DC-DC转换器40中，电源电压的转换是通过交替地接通/关断功率MOSFET QH1和QL1而同时提供它们之间的同步而执行的。也就是，当高侧功率MOSFET QH1是接通时，电流(第一电流)I1从端子ET1流经功率MOSFET QH1到输出节点N。另一方面，当高侧功率MOSFET QH1是关断时，由于线圈L的反抗电动势电压，电流I2流动。当电流I2流动时，通过接通低侧功率MOSFET QL1，电压降可以减小。
<半导体器件的结构>
接着，将描述图25所示的半导体器件41的结构。图26是图25所示的半导体器件的顶视图。图27是图26的半导体器件的底视图。图28是沿图26的线A-A的截面图。图29是沿图26的线B-B的截面图。图30是显示图26所示的密封体已从其中去除的半导体器件的内部结构的平面图。
图26所示的本实施例的半导体器件41的顶部表面侧的外观结构是与在上述的第一实施例中描述的、图1所示的半导体器件1的外观结构相同的。另一方面，图27所示的它的下部表面侧的外观结构与图2所示的半导体器件1的外观结构不同点在于，在多个引线4以内，布置作为互相独立的多个芯片安装部分的小平台(裸片焊盘或芯片安装部分)2B1、2B2和2B3。小平台2B1、2B2和2B3被布置成使得它们的各自的中心偏离密封体6的中心。在小平台2B1、2B2和2B3中间，小平台2B1具有最大的总面积。每个小平台2B1、2B2和2B3的底部表面2b在密封体6的底部表面6b处从密封体6暴露。小平台2B1、2B2和2B3由与在上述的实施例中描述的小平台2(见图3)的材料相同的材料形成。小平台2B1、2B2和2B3也与小平台2相同在于，在由例如铜(Cu)组成的基底材料的表面上，形成由例如镍(Ni)组成的电镀薄膜(未示出)。如上所述，半导体器件41包括形成有功率晶体管的半导体芯片3B2和3B1，并且其中流过大电流。因此，通过暴露每个具有高于密封体6的导热性的小平台2B1、2B2和2B3，半导体器件41的可靠度的恶化被抑制。另外，当每个小平台2B1、2B2和2B3的底部表面2b被耦合到安装基片的末端(未示出)时，在改进用作接合材料的焊接材料的湿润度方面，把导体薄膜(外部电镀薄膜)8形成在各个底部表面2b上。
接着，将描述半导体器件41的内部结构。如图30所示，在密封体6中，每个具有顶部表面(上表面或主表面)3a、位于顶部表面3a的对面的背部表面(底部表面或主表面)3b、和位于顶部表面3a与背部表面3b之间的侧表面3c的半导体芯片3B3、3B2和3B1被密封。
形成有低侧功率MOSFET的半导体芯片3B1具有形成在顶部表面3a侧上的多个焊盘3d。多个焊盘3d包括被电耦合到功率MOSFET(功率晶体管)的源极的源极焊盘S。多个焊盘3d还包括被电耦合到功率MOSFET(功率晶体管)的栅极的焊盘3d(栅极焊盘)。每个源极焊盘S被形成为具有比起每个其它的焊盘3d(例如，栅极焊盘)的平面面积更宽的平面面积。如图28和29所示，半导体芯片3B 1具有形成在背部表面3b侧上的背面电极3e。在本实施例中，背面电极3e用作漏极D，其被电耦合到功率MOSFET(功率晶体管)的漏极。半导体芯片3B1用其背部表面3b被安装在(固定到)小平台2B1，所述背部表面形成有与小平台2B1的顶部表面2a相对的漏极电极D。粘接材料7是导电粘接材料，小平台2B1经由导电粘接材料7被电耦合到背面电极3e。在本实施例中，作为导电粘接材料，使用包含由银(Ag)等等组成的金属粒子的基于环氧树脂的热固性树脂的裸片接合材料。然而，导电粘接材料7不限于上述的材料。例如，焊接材料可被用作粘接材料7。通过这样在半导体芯片3B1的背部表面3b侧上提供漏极电极D和经由导电粘接材料7把漏极电极D电耦合到小平台2B1，小平台2B1的底部表面2b可被用作半导体器件41的漏极端子。
形成有图30所示的高侧功率MOSFET的半导体芯片3B2具有形成在顶部表面3a侧上的多个焊盘3b。多个焊盘3d包括源极焊盘S，其被电耦合到功率MOSFET(功率晶体管)的源极。多个焊盘3d还包括焊盘(栅极焊盘)3d，其被电耦合到功率MOSFET(功率晶体管)的栅极。每个源极焊盘S被形成为具有比起每个其它的焊盘3d(例如，栅极焊盘)的平面面积更宽的平面面积。如图28所示，半导体芯片3B2具有形成在背部表面3b侧上的背面电极3e。在本实施例中，背面电极3e用作漏极电极D，其被电耦合到功率MOSFET(功率晶体管)的漏极。半导体芯片3B2用其背部表面3b被安装在(固定到)小平台2B2，所述背部表面形成有与小平台2B2的顶部表面2a相对的漏极电极D。粘接材料7是导电粘接材料，小平台2B1经由导电粘接材料7被电耦合到背面电极3e。通过这样在半导体芯片3B2的背部表面3b侧上提供漏极电极D和经由导电粘接材料7把漏极电极D电耦合到小平台2B2，小平台2B2的底部表面2b可被用作半导体器件41的漏极端子。
形成有用于驱动上述的两个功率MOSFET的驱动器电路(在本实施例中的驱动器电路和控制电路)的半导体芯片3B3具有形成在顶部表面3a侧上的多个焊盘3b。半导体芯片3B3是控制系统半导体芯片，它比起功率半导体芯片所需要的端子，需要更大数目的外部端子。因此，半导体芯片3B3的焊盘3d的数目大于每个其它半导体芯片3B1和3B2的焊盘3d的数目。而且，在半导体芯片3B3中，没有诸如在其它半导体芯片3B1和3B2的源极焊盘S中的每个中流动的那样的大电流流动。因此，在半导体芯片3B3上并不形成诸如每个其它半导体芯片3B1和3B2的源极焊盘S那样的源极焊盘S。另外，如图29所示，在半导体芯片3B3的背部表面3b侧上并不形成诸如每个其它半导体芯片3B1和3B2的背面电极3e那样的背面电极。因此，也有可能提供其中小平台2B3不电耦合到半导体芯片3B3的背面3b的配置。然而，在本实施例中，半导体芯片3B3经由导电粘接材料7被安装在(固定到)小平台2B3的顶部表面2a。类似于每个其它半导体芯片3B1和3B2，通过经由导电粘接材料7把半导体芯片3B3这样地安装在小平台2B3上，可以改进半导体芯片3B3的散热特性。另外，类似于每个其它半导体芯片3B1和3B2，通过经由导电粘接材料7把半导体芯片3B3这样地安装在小平台2B3上，可以简化制造步骤。
如图30所示，半导体芯片3B3、3B2和3B1经由导电材料互相电耦合。半导体芯片3B1的焊盘3d经由连线(导电材料)5被电耦合到半导体芯片3B3的焊盘3d。半导体芯片3B2的焊盘3d经由连线(导电材料)5被电耦合到半导体芯片3B3的焊盘3d。另外，半导体芯片3B2的源极焊盘S经由金属板(导电材料或条(ribbon)材料(带材料))42被电耦合到布置成与小平台2B2相邻的小平台2B1。具体地，如图28所示，金属板42的一个末端部分被接合到半导体芯片3B2的源极焊盘S，从其被接合到源极焊盘S的那个部分延伸，以便穿过小平台2B1的侧表面LS2上，而它的另一个末端部分被接合到小平台2B1的顶部表面2a。也就是，半导体芯片3B2的源极焊盘S，经由金属板42、小平台2B1、和导电粘接材料7被电耦合到半导体芯片3B1的背面电极3e。
另外，如图30所示，在半导体芯片3B3、3B2和3B1的周围(在小平台2B1、2B2和2B3的周围)，布置多个引线4。在第二实施例中，多个引线4包括被布置成互相间隔开的状态的多个引线4B1、其中多个引线4被一体地形成的引线(板引线)4B2、和每个与任何的小平台2B1、2B2、和2B3集成、也起到悬挂引线的作用的引线4B3。在图30所示的例子中，多个引线4由引线4B1、4B2和4B3形成。
半导体芯片3B3、3B2和3B1经由导电材料被电耦合到多个引线4。半导体芯片3B1的源极焊盘S经由金属板(导电材料或条材料(带材料))42被电耦合到布置成与小平台2B1相邻的引线4(引线4B2)。具体地，如图29所示，金属板42的一个末端部分被接合到半导体芯片3B1的源极焊盘S，从其被接合到源极焊盘S的那个部分延伸，以便穿过小平台2B1的侧表面LS3上，而它的另一个末端部分被接合到引线4B2的顶部表面4a。半导体芯片3B2的某些焊盘3d经由连线5被电耦合到引线4(引线4B1)。半导体芯片3B2的源极焊盘S经由金属板42和小平台2B1而电耦合到与小平台2B1一体地形成的引线4B2。半导体芯片3B3的某些焊盘3d经由连线5被电耦合到引线4B1和引线4B3。
如上所述，在本实施例中，金属板42被耦合到源极焊盘S，在所述源极焊盘S中有大于在其它焊盘3d中流动的电流的相对较大的电流流动。在这种情形下，导电路径的截面积可以增加到大于在多个连线5被耦合到源极焊盘S的情形下的截面积。这可以减小导电路径的阻抗分量，所以，可以改进半导体器件41的可靠度。另外，通过使用金属板42，热传输路径的截面积可以增加。这可以改进每个作为半导体器件41的主要热生成源的每个半导体芯片3B1和3B2的散热特性，所以，可以抑制在热的影响下半导体器件41的可靠度的恶化。
金属板42的材料没有特定的限制，本实施例的金属板42由铝组成。为了把金属板42电耦合到接合目标部分，诸如半导体芯片3B1和3B2、小平台2B1、和引线4，必须考虑到在各个构件之间的水平差别而模制带状的金属板42，例如，如图28和29所示。有一种技术，它使用由铜(Cu)组成的板材料作为金属板42。在这种情形下，事先模制成预定的形状的铜板经由导电接合材料(诸如焊料材料或包含导电粒子的树脂)被接合到接合目标部分。替换地，如果使用作为由铝组成的金属条材料的金属板42，则有可能把金属板42接合到接合目标部分，而不用插入导电接合材料，诸如焊接材料。由于铝板具有高于铜板的可模制性，所以铝板可以顺序地模制，而同时被接合到接合目标部分。因此，如果使用事先模制成预定的形状的板材料，则必须按每个产品单独地保留金属板42。然而，在使用金属条材料的情形下，没有这样的保留的需要，从而产生高度多功能性。所以，在本实施例中，能够提高制造效率的金属条材料(铝条)被用作金属板42。
<芯片安装部分的详细结构>
接着，将描述本实施例的半导体器件41的多个芯片安装部分的详细结构。图31是放大显示其上安装有图30所示的低侧半导体芯片的芯片安装部分的周围的放大的平面图。图32是沿图31的线A-A的放大的截面图。图33是沿图31的线B-B的放大的截面图。图34是显示在平面图上将图30所示的密封体均分为四等分的中心线与芯片安装部分之间的位置关系的说明图。应当指出，在图34上，为了改进小平台2B1到2B3的位置的显示图的清晰度，没有显示出在图30上所示的半导体芯片3B1到3B3、金属板42、和连线5。
其上安装图31所示的低侧半导体芯片3B1的小平台2B1具有位于沿密封体6的侧面6c4的侧表面LS1、在侧表面LS1对面的侧表面LS2、位于更靠近密封体6的侧面6c2的侧表面LS3、和在侧表面LS3对面的侧表面LS4。正如在图30和31上通过影线显示的，在小平台2B1的外围边缘部分的周围，形成较薄的区域10。也就是，如图32和33所示，小平台2B1的每个侧表面LS1到LS4具有接续到小平台2B1的底部表面2b的部分(侧表面)2c1、以及位于部分2c1(在平面图上更靠近引线4)以外并且接续到小平台2B1的顶部表面2a的部分(侧表面)2c2。在本实施例中，在小平台2B1周围，提供较薄的区域10，但较薄的区域10的配置不同于在以上的第一实施例中描述的小平台2中的较薄的区域的配置。在本实施例中，较薄的区域10被间歇地提供，以便包围小平台2B1的周界。具体地，沿着在小平台2B1的四个侧表面LS1到LS4中的侧表面LS1，较薄的区域10被布置成连续地延伸。另一方面，沿着小平台2B1的每个另外的侧表面LS2、LS3和LS4，较薄的区域10被间歇地布置。
这里，如图31所示，在小平台2B1的侧表面LS1侧上，半导体芯片3B1和粘接材料7在平面图上覆盖小平台2B1的较薄的区域10。也就是，如图32所示，半导体芯片3B1的外部边缘(侧表面3c)位于小平台2B1的部分2c1与小平台2B1的部分2c2之间，以及粘接材料7的外部边缘位于半导体芯片3B1的外部边缘与部分2c2之间。正如在本实施例中，当导电材料(金属板42)被接合到小平台2B1时，至少其中导电材料被接合到的区域必须包括除了较薄的区域10以外的区域。另外，在稳定地接合导电材料方面，即使在导电材料被接合的区域包括较薄的区域10时，其面积优选地被最小化。另一方面，如上所述，在减小半导体器件的安装面积方面，需要减小它的二维尺寸。因此，必须确保导电材料被接合的区域在小平台2B1上的有限的空间中。因此，如图31所示，半导体芯片3B1被布置在小平台2B1的顶部表面2a，以使得它的中心位置被布置成偏离小平台2B1的中心位置。结果，半导体芯片3B1的一部分覆盖小平台2B1的较薄的区域10。例如，为了确保其中金属板42在小平台2B1的顶部表面2a被接合的区域，从半导体芯片3B1的外部边缘(更靠近小平台2B2的侧表面3c)到小平台2B1的侧表面LS2的部分2c的距离大于从半导体芯片3B1的外部边缘(更靠近密封体6的侧6c4的侧表面3c)到小平台2B1的侧表面LS1的部分2c2的距离。换句话说，为了确保其中金属板42被接合在小平台2B1的顶部表面2a的区域，半导体芯片3B1被布置(安装)成更靠近侧表面LS1。结果，半导体芯片3B1的一部分被放置成覆盖侧表面LS1侧上的较薄的区域10。在小平台2B1的半导体芯片3B1被布置成更靠近的侧表面LS1侧上，较薄的区域10被布置成沿侧表面LS1连续地延伸，因此，有可能把半导体芯片3B1的整个背部表面接合到小平台2B1的顶部表面。
如上所述，在本实施例中，由例如铝组成的金属条材料被用作金属板42，金属板42被接合到小平台2B1而不用插入诸如焊接材料那样的导电接合材料。作为用于把金属板42这样接合到小平台2B1的一种方法，有一种通过把超声波施加到接合夹具(接合工具)而影响接合的方法。在所述方法中，不像在以上的第一实施例的电耦合步骤中描述的所谓的钉头接合方法，不结合使用热压缩方法。因此，必须有效地发送超声波到接合的部分。结果，在接合金属板42的步骤中，必须夹持接合的部分的邻近部分，即小平台2B1的一部分的邻近部分。另外，为了牢固地固定接合的部分的周围，由按压夹具(夹持器)按压保持的区域(夹持的区域)在接合期间必须包括除了较薄的区域10之外的区域。在稳定地接合金属板42方面，即使在夹持的区域包括较薄的区域10时，它的面积优选地也被最小化。所以，半导体芯片3B1不能被安装在夹持的区域上，因此，半导体芯片3B1的一部分覆盖小平台2B 1的较薄的区域10。
当半导体芯片3B1和粘接材料7在平面图上这样覆盖小平台2B1的较薄的区域10时，正如在以上的第一实施例中描述的，必须减小当给予温度循环负荷时产生的应力。为此，有一种方法，其中与较薄的区域10一体地形成的凸起部分11以与在以上的第一实施例中描述的半导体器件1中的相同的方式被形成在较薄的区域10的外面。然而，在半导体器件具有如在本实施例中那样的、其中多个芯片安装部分被布置成二维地排列的结构的情形下，由于对于减小其二维尺寸的要求，不能确保在其中形成凸起部分11的空间。因此，在本实施例中，适当地使用作为在以上的第一实施例中描述的凸起部分11的修改方案的、图33所示的凸起部分11a的结构。下面，通过使用图33进行描述。
图33所示的凸起部分11a与图13所示的并且在以上的第一实施例中描述的凸起部分11相同点在于它们都具有把加到部分(侧表面)2c3的应力传送到凸起部分11和11a外面的功能，但它们有以下的不同点。也就是，在图13所示的每个凸起部分11中，每个部分(侧表面)2c3的高度短于从小平台2的顶部表面2a到小平台2的底部表面2b的距离。因此，部分2c3和接续到部分2c3的底部表面2d被密封在密封体6中。在这种结构的情形下，如上所述，由树脂组成的密封体6跟随较薄的区域10变形，由此释放(减小)由于温度循环负荷造成的应力。另一方面，在图33所示的凸起部分11a中，每个部分2c3的高度是与从小平台2B1的顶部表面2a到小平台2B1的底部表面2b的距离相同的。换句话说，接续到部分(侧表面)2c3的底部表面2g在密封体6的底部表面6b处从密封体6暴露。也就是，在截面图上，密封体6并不被布置在应力最可能集中的位置2e的下面。结果，有可能阻止由于应力而在密封体6中出现的、如在图8上显示的裂缝CLK。另外，在部分2c3与2c1之间，布置其底部表面2d被密封在密封体6中的较薄的区域10。换句话说，在密封体6的底部表面6b处，在小平台2B1的底部表面2b与每个凸起部分11a的底部表面2g之间，放置密封体6的一部分。所以，有可能阻止或抑制小平台2B1从密封体6跌落。
如图33所示，在本实施例中，沿小平台2B1布置的、作为半导体器件41的外部端子的多个引线4被用作小平台2B1的凸起部分11a。如上所述，在半导体器件41中，多个引线4包括每个与小平台2B1、2B2和2B3中的任何小平台一体地形成的引线4B3，也用作悬挂引线。在平面图上被布置在密封体6的外围边缘部分的周围的多个引线4中，处在与小平台2B1的电位相同的电位的引线4可以通过与小平台2B1合并而使得其导电路径的截面积得到增加。因此，如图33所示，通过利用与小平台2B1一体地形成的引线4B2作为凸起部分11a，即使在提供凸起部分11a时，也有可能阻止半导体器件41的二维尺寸的增加。当多个引线4中的任何引线这样地被用作凸起部分11a时，接续到部分2c3的底部表面2g也可用作引线4的底部表面4b。因此，在本实施例中，如图33所示，底部表面2g形成有导电薄膜8。
本实施例的多个凸起部分11a是与在以上的第一实施例中描述的凸起部分11相同的。所以，在以上的第一实施例的<实施方案的优选形式>中描述的实施方案的形式可以应用于此。例如，沿侧表面LS1的凸起部分11a的数目(端子4的数目)不限于在图31所示的实施方案的形式中的数目。例如，有可能提供其中每个侧面提供有一个凸起部分11a的结构，虽然未示出。然而，由于在小平台2B1中产生的应力集中在凸起部分11a，所以在抑制应力集中在规定的凸起部分11a和分布应力方面，优选地沿侧面LS1提供多个凸起部分11a，如图31所示。换句话说，优选地替换地沿侧表面LS1安排多个部分2c2和多个部分2c3。通过这样提供多个凸起部分11a，有可能减小被传送到每个凸起部分11a的应力。
接着，将描述小平台2B1的其它的侧表面LS2到LS4。图35和36显示图31的半导体器件的修改方案，这两个图是放大显示其上安装有低侧半导体芯片的芯片安装部分的周围的放大的平面图。如图31、35和36所示，沿小平台2B1的不同于侧表面LS1的每个侧表面LS2到LS4，半导体芯片3B1的外部边缘位于较薄的区域10的里面的末端部分(部分(侧表面)2c1)以内。换句话说，沿小平台2B1的不同于侧表面LS1的侧表面LS2到LS4，半导体芯片3B1不覆盖较薄的区域10。
正如在以上的第一实施例中描述的，当具有四边形平面图形状的半导体芯片3B1被安装成使得其四条边中仅仅一条边位于与较薄的区域10重叠的位置时，如果在半导体芯片3B1的重叠的边上实施抗裂缝措施，则可以抑制裂缝的出现。因此，正如在图35上显示的半导体器件50中，配置可以是使得在小平台2B1的四个侧表面LS1到LS4中间的、不与半导体芯片3B1重叠的每个侧表面LS2到LS4没有提供有凸起部分11，以及作为较薄的区域10的外部边缘的部分(侧表面)2c3线性地地延伸。在图35上显示的半导体器件50的小平台2B中，每个侧表面LS2到LS4形成有较薄的区域10。换句话说，每个侧表面LS2到LS4具有接续到小平台2B1的底部表面2b(见图28和29)的部分(侧表面)2c4，和位于部分2c4以外并且接续到小平台2B1的顶部表面2a以面对与部分2c4相同的方向的部分(侧表面)2c5。通过这样地给小平台2B1的每个侧表面LS1到LS4提供较薄的区域10，有可能阻止或抑制小平台2B1跌落出(脱落出)密封体6。
然而，由于小平台2B 1被一体地形成，在侧表面LS1中产生的应力可以被传送到其它侧表面LS2到LS4。按照由本发明人进行的研究，已发现，在以下的情形下，有可能尤其是沿侧表面LS2到LS4出现裂缝，以及如在以上的第一实施例中描述的凸出部分11中那样，优选地形成用于释放应力的部分。
当多个芯片安装部分被布置成二维地排列时，如在本实施例中那样，它的某些侧表面被布置成与芯片安装部分中的另一个相对。例如，在图31所示的小平台2B1中，侧表面LS2与小平台2B2相对，而侧表面LS4与小平台2B3相对。这里，小平台2B1、2B2和2B3被布置成互相相邻，以便减小封装的尺寸和改进半导体器件的电特性。这是因为通过把小平台2B1、2B2和2B3布置成互相靠近，封装的二维尺寸被减小，以及金属板和在小平台2B1到2B3之间延伸的连线的长度被减小，以使得连线电阻被减小并且半导体器件的电特性被改进。然而，当小平台2B1到2B3被布置成沿与其它小平台(小平台2B2和2B3)相对的侧表面LS2和LS4相邻布置时，被布置在芯片安装部分之间的密封体6的量被相对地减小，导致较低的强度，所以很可能会出现裂缝。已经发现，沿在平面图上与封装的中心线交叉的边，特别可能出现裂缝。
下面将通过使用图34进行描述。在图34上，可以画出在平面图上互相正交的两条中心线(假想线)CL1和CL2。在图34上，中心线CL1沿其中小平台2B1和2B2被安排的方向画出，以及中心线CL2沿与中心线CL1正交的方向画出。这里，小平台2B1的侧表面LS1和LS2与中心线CL1交叉。另一方面，小平台2B1的侧表面LS3和LS4与中心线CL2交叉。也就是，在图34所示的例子的情形下，侧表面LS2和LS4分别与其它小平台2B2和2B3相对并与中心线CL1和CL2交叉，从而裂缝很可能沿其发生。结果，已发现，侧表面LS2和LS4优选地形成有用于释放应力的部分，诸如在以上的第一实施例中描述的凸起部分11。
按照以上在图31所示的半导体器件41的例子中描述的用于抑制裂缝的结构，沿侧表面LS2，多个上述的部分(侧表面)2c4和多个部分(侧表面)2c5沿侧表面LS2的延伸方向被交替地安排。另外，沿侧表面LS4，上述多个部分(侧表面)2c4和多个部分(侧表面)2c5沿侧表面LS4的延伸方向被交替地安排。从另一个视点看来，沿每个侧表面LS2和LS4，多个凸起部分11b沿侧表面LS2或LS4的延伸方向被安排。因此，即使半导体芯片3B1沿着它在平面图上不覆盖较薄的区域10的侧(半导体芯片3B1的外部边缘沿着它在平面图中位于部分2c1以内的侧)也可以通过按照密封体6的量和侧的布置而提供有凸起部分11b而可靠地抑制裂缝的出现。然而，正如通过使用图14在以上的第一实施例中描述的，在可靠地抑制裂缝的出现方面，如果可以确保放置凸起部分11b的空间，则优选地给每个侧表面LS1到LS4提供凸起部分11b，如图31所示。
在形成具有用于释放应力的部分(诸如在以上的第一实施例中描述的凸起部分11)的侧表面LS2和LS4方面，也可以考虑诸如图36所示的半导体器件51那样的配置。在图36所示的半导体器件51中，连续地布置较薄的区域10，以便包围小平台2B1的整个周围，以及在较薄的区域10外面，还布置多个凸起部分11b。换句话说，在半导体器件51中，小平台2B1的侧表面LS2具有接续到小平台2B1的底部表面2b(见图28)的部分(侧表面)2c4、位于部分2c4以外的(更靠近小平台2B2)并且接续到小平台2B1的顶部表面2a的部分(侧表面)2c5、以及位于部分2c5以外的(更靠近小平台2B2)并且接续到小平台2B1的顶部表面2a以面向与部分2c4与2c5中的每个相同的方向的部分(侧表面)2c6。另外，小平台2B1的侧表面LS4具有接续到小平台2B1的底部表面2b(见图28)的部分(侧表面)2c4、位于部分2c4以外的(更靠近小平台2B3)并且接续到小平台2B1的顶部表面2a的部分(侧表面)2c5、以及位于部分2c5以外的(更靠近小平台2B3)并且接续到小平台2B1的顶部表面2a以面向与部分2c4与2c5中的每个相同的方向的部分(侧表面)2c6。即使在如在图36所示的半导体器件51中那样，较薄的区域10沿小平台2B1的外围方向被连续地布置时，如果凸起部分11b还被提供在较薄的区域10外面，则可以更可靠地抑制裂缝的出现。
然而，在相邻布置各个小平台2B1到2B3和减小半导体器件的二维尺寸方面(在减小安装区域方面)，其中较薄的区域10如在图31上所示的半导体器件41那样沿每个侧表面LS2、LS3和LS4被间歇地布置的配置是优选的。在图31上所示的半导体器件41中，在平面图上被布置在相邻的部分(侧表面)2c5之间的部分(侧表面)2c4不形成较薄的区域10。换句话说，在平面图上被布置在相邻的部分(侧表面)2c5之间的部分(侧表面)2c4被接续到小平台2B1的顶部表面2a和底部表面2b(见图28和29)，以及它的高度是与从顶部表面2a到底部表面2b的距离相同的。换句话说，沿着不同于小平台2B1的侧表面LS1的侧表面LS2到LS4，仅仅凸起部分11b用作较薄的区域10。通过提供这样的配置，有可能减小由较薄的区域10占用的面积。结果，各个小平台2B1到2B3可以被布置成相邻的，因此可以减小半导体器件41的二维尺寸。另外，通过减小由较薄的区域10占用的面积，可以增加从密封体6暴露的、小平台2B1的底部表面2b(见图28和29)的面积。结果，有可能提高半导体器件41的热释放效率。
对于小平台2B1的侧表面LS2和LS4，它们被布置成与其它芯片安装部分(小平台2B2和2B3)相对。另外，它的侧表面LS3被布置成与其中多个引线4沿侧表面LS3被一体地形成的引线(板引线)4B2相对。因此，当不像侧表面LS1那样，侧表面LS2、LS3和LS4没有以与在以上的第一实施例中描述的半导体器件1中的相同的方式与引线4集成时，凸起部分11b优选地被密封在密封体6中。也就是，如图28所示，小平台2B1的侧表面LS2的部分(侧表面)2c5的高度短于从小平台2B1的顶部表面2a到小平台2B1的底部表面2b的距离。另外，如图29所示，小平台2B1的每个侧表面LS3和LS4的部分(侧表面)2c5的高度短于从小平台2B1的顶部表面2a到小平台2B1的底部表面2b的距离。
迄今为止，在图30所示的多个小平台2B1到2B3中，已经详细地描述具有最大面积和很可能承受裂缝的小平台2B1作为代表性例子。然而，本发明也可以根据关于小平台2B1的描述的技术构思而应用于其它小平台2B2和2B3。例如，在图30所示的小平台2B2中，沿着沿密封体6的侧面6c2的它的侧面，在平面图上，半导体芯片3B覆盖较薄的区域10。因此，如图34所示，通过使用与小平台2B2一体地形成的多个引线4作为凸起部分11a，有可能抑制小平台2B中裂缝的出现。在图34所示的小平台2B2的多个侧表面中，与小平台2B1的侧表面LS2相对的侧表面LS5被布置成与另外的芯片安装部分(小平台2B1)相对，以及侧表面LS5与中心线CL1交叉。因此，通过给与小平台2B 1的侧表面LS2相对的侧表面LS5提供部分(侧表面)2c4和2c5(凸起部分)11b，有可能抑制裂缝的出现。
如图30所示，半导体芯片3B3在平面图上不覆盖较薄的区域10，但在其中互相独立的多个芯片安装部分被布置成二维地排列的半导体器件41中，在各个芯片安装部分(小平台2B1、2B2和2B3)中出现的应力可能互相影响。具体地，如图34所示，小平台2B3被布置成与小平台2B1和2B2相对，并且包括与中心线CL2交叉的侧表面LS6。因此，特别是对于被布置成与小平台2B1和2B相对的侧表面LS6，有可能通过给侧表面LS6提供部分(侧表面)2c4和2c5而抑制沿该侧表面的裂缝的出现。如果二维尺寸允许，优选地给小平台2B3的每个侧表面提供部分(侧表面)2c4和2c5。然而，如上所述，在小平台2B1和2B2中，裂缝出现的频率是更高的。因此，如果由于二维尺寸限制，很难给每个芯片安装部分提供部分(侧表面)2c4和2c5(凸起部分)，则优选地给予其中裂缝出现的频率更高的小平台2B1和2B2更高的优先度。
<制造半导体器件的方法>
接着，将沿着图37所示的处理步骤描述通过使用图25到34所描述的半导体器件41的制造步骤。应当指出，在本实施例中，将主要描述与在以上的第一实施例中描述的半导体器件的制造方法的差别。图37是显示本实施例的半导体器件的组装的流程的说明图。
图37所示的半导体器件的制造步骤与图18显示的以上的第一实施例的半导体器件的制造步骤的差别在于，安装半导体芯片的步骤和接合作为金属条材料的金属板的步骤被接连地和重复地执行。因此，在图37上显示的引线框架准备步骤、连线接合步骤和随后的步骤的描述被省略，因为在以上的第一实施例中描述的技术可以普遍地应用于此。
首先，在安装图37上显示的半导体芯片3B3的步骤中，如图38所示，形成有两个驱动器电路和控制电路的半导体芯片3B3被安装在引线框架的每个产品形成区域30a中提供的小平台(芯片安装部分)2B3的顶部表面2a上。图38是显示在本实施例中形成有驱动器电路的半导体芯片被安装在引线框架的芯片安装部分上的状态的平面图。在本步骤中，半导体芯片可以通过与在以上的第一实施例中描述的半导体芯片安装步骤相同的操作被安装。然而，在本实施例中，半导体芯片3B3优选地被布置在小平台2B3的中间部分上，以免覆盖小平台2B3的较薄的区域10。应当指出，在图37上显示出，本步骤是在引线框架准备步骤以后执行的。然而，本步骤被执行的次序并不特别加以限制，只要本步骤是在引线框架准备步骤以后和在连线接合步骤之前。
接着，在安装图37上显示的半导体芯片3B2的步骤中，如图39所示，作为高侧开关元件的半导体芯片3B2被安装在引线框架的每个产品形成区域30a中提供的小平台(芯片安装部分)2B2的顶部表面2a上。图39是显示在本实施例中高侧半导体芯片被安装在引线框架的芯片安装部分上的状态的平面图。在本步骤中，半导体芯片3B2通过与在以上的第一实施例中描述的半导体芯片安装步骤中相同的操作，经由导电粘接材料7被安装在小平台2B2上，并与它电耦合。然而，为了确保在本步骤随后的条接合步骤中由在小平台2B2的顶部表面上的按压夹具进行按压保持的区域(夹持区域)，半导体芯片3B3被布置成使得其中心位置偏离小平台2B2的中心部分。具体地，为了确保在具有矩形二维形状的半导体芯片3B3的较短的边中的两条边上的夹持区域，半导体芯片3B3被安装成使得它的一个较短的边更靠近引线4。结果，半导体芯片3B2的更靠近引线4的较短的边(侧表面)位于较薄的区域10上，即，在侧表面LS1的部分2c1和2c2之间。另外，粘接材料7的外部边缘位于半导体芯片3B2与部分2c2之间。
接着，在图37上显示的条接合H的步骤中，如图40和41所示，高侧半导体芯片3B2的源极S经由金属板42被电耦合到小平台2B1的顶部表面2a上。图40是显示其中高侧半导体芯片和低侧芯片安装部分(每个在图39所示)经由金属板互相电耦合的状态的平面图。图41是显示在沿图40的线A-A的截面图上的接合夹具和按压夹具的一部分的截面图。在本步骤中，如图41显示的，在其中被放置在台面(stage)44上的引线框架的顶部表面侧由按压夹具(夹持器)45进行按压保持的状态下，超声波被施加到接合夹具(楔形工具或接合工具)47，由此以这个次序把金属板42接合到源极焊盘S和小平台2B1。具体地，通过把来自条导向器48的金属条材料供应到接合夹具与接合的部分(源极焊盘S)之间的空间，和把超声波施加到接合夹具47，金属条材料被接合到源极焊盘S。随后，金属条材料被成形，以便在次序地从条导向器48供应的同时越过小平台2B1的侧表面LS2上，并被接合到小平台2B1的顶部表面2a(第二接合侧接合的部分)。然后，金属条材料用条切割器进行切割，以形成金属板42。
这里，为了高效地发送超声波到接合的部分，必须减小围绕接合的部分周围的震动的影响。因此，优选地按压保持多个夹持的区域46a(包括小平台2B2和2B1的顶部表面2a)，以便包围其中布置金属板42的区域的周围。在图40所示的例子中，围绕其中布置金属板42的区域的周围，提供六个夹持的区域。然而，如果其中半导体芯片3B1(见图30)在随后的安装半导体芯片3B1的步骤中被安装到的区域被按压，则平面性可能受损害。所以，优选地避免其中安装半导体芯片3B1的区域。结果，如图40所示，更靠近小平台2B2的小平台2B1的区域用作其中布置金属板42的区域，并且在本步骤中用作夹持的区域46a。因此，如图31所示，在随后的步骤中被安装的半导体芯片3B1被布置成更靠近侧表面LS1。在本步骤中，引线框架被夹心在台面44与按压夹具45之间，以便抑制震动，从而多个夹持的区域46a中的每个需要包括除较薄的区域10之外的区域。优选地，从底部表面2b测量的每个夹持的区域46a的高度与从小平台2B2的底部表面2b到它的顶部表面2a的距离相同。即使在每个夹持的区域46a包括较薄的区域10时，它的面积也优选地被最小化。因此，在夹持的区域46a上，不能安装半导体芯片3B2，结果，半导体芯片3B2的一部分覆盖小平台2B2的较薄的区域10。
接着，在安装图37上显示的半导体芯片3B1的步骤中，如图42和43所示，作为低侧开关元件的半导体芯片3B1被安装在引线框架的每个产品形成区域30a中提供的小平台(芯片安装部分)2B1的顶部表面2a上。图42是显示低侧半导体芯片被安装在本实施例的引线框架的芯片安装部分上的状态的平面图。图43是沿图42的线A-A的截面图。在本实施例中，通过与在以上的第一实施例中描述的半导体芯片安装步骤的相同的操作，半导体芯片3B1经由导电粘接材料7被安装在小平台2B1上，如图43所示，并与它电耦合。由于本步骤是在其中金属板42已形成的状态下执行的，所以半导体芯片3B1被安装成更靠近小平台2B1的侧表面LS1。因此，在平面图上，从半导体芯片3B1的侧表面3c到侧表面LS2的部分2c4的距离L1大于从半导体芯片3B1的侧表面3c到侧表面LS1的部分2c2的距离L2。另外，在本实施例中，半导体芯片3B1被安装在小平台2B1上，使得半导体芯片3B1的部分和粘接材料7覆盖较薄的区域10。也就是，半导体芯片3B1被安装成使得半导体芯片3B1的外部边缘(在侧表面LS1侧上的侧表面3c)位于部分2c1和2c2之间。粘接材料7的外部边缘湿扩散，达到位于半导体芯片的外部边缘与部分2c2之间。
接着，在图37所示的条接合L的步骤中，如图44所示，低侧半导体芯片3B1的源极S经由金属板42被电耦合到引线4B2的顶部表面4a。图44是显示其中每个在图42上所示的低侧半导体芯片与引线经由金属板互相电耦合的状态的平面图。在本步骤中，金属板42是通过使用与在上述的引线接合H的步骤中所使用的相同的夹具形成的。所以，本步骤将参照图41进行描述，而不显示截面图来说明本步骤。在本步骤中，如图41所示，在其中被放置在台面44上的引线框架的顶部表面侧被按压夹具(夹持器)45按压保持的状态下，把超声波施加到接合夹具(楔形工具或接合工具)47，由此以这个次序把金属板42接合到半导体芯片3B 1的源极焊盘S和引线4B2。具体地，通过把来自条导向器48的金属条材料供应到接合夹具与接合的部分(源极焊盘S)之间的空间，和把超声波施加到接合夹具47，金属条材料被接合到源极焊盘S。随后，金属条材料被成形，以便在次序地从条导向器48供应的同时越过小平台2B1的侧表面LS3(见图44)上，并接合到引线4B2的顶部表面4a(第二接合侧接合的部分)。然后，金属条材料用未示出的条切割器进行切割，以形成金属板42，如图44所示。如图44所示，在本步骤中，优选地按压多个夹持的区域46a(包括小平台2B1的顶部表面2a)，以便包围其中布置金属板42的区域的周围。因此，在图44所示的例子中，围绕其中布置金属板42的区域的周围，提供五个夹持的区域46b。
随后，可以以与在以上的第一实施例中相同的方式执行连线接合步骤、密封步骤、电镀步骤、引线切割步骤和分离步骤，每个步骤显示于图37，因此省略对于它们的重复说明。
虽然由本发明人得到的本发明在前文中根据本发明的实施例被具体地描述，但本发明不限于以上的实施例。将会意识到，在本发明中可以在不偏离本发明的要旨的范围内作出各种改变和修改方案。
例如，在以上的第二实施例中，描述了其中作为每个金属板42的由铝组成的金属条材料在成形的同时被使用和接合的例子。然而，正如在以上的第二实施例中概略地描述的那样，有可能准备好事先成形的金属板42，以及经由诸如焊接材料或所谓的银胶那样的导电粘接材料接合每个金属板42。在这种情形下的制造步骤中，在经由导电粘接材料暂时时固定后，金属板42可以通过加热处理(回流处理)同时被接合。当通过加热处理执行接合时，接合可以不用按压小平台2B1和2B2的顶部表面而被执行，不像在通过使用超声波而执行接合的方法中那样。所以，可以减小对于在芯片安装部分上半导体芯片的布局的限制。
另外，例如，在以上的第二实施例中，通过使用在诸如DC-DC转换器那样的功率转换设备中并入的、用作开关器件的功率半导体器件，作为在一个封装中包括多个互相独立的芯片安装部分的半导体器件的例子，而给出说明。然而，在以上的第二实施例中描述的技术也可应用于另外的半导体器件。另外，在以上的第二实施例中，描述了其中半导体芯片3B3形成有两个驱动器电路和控制电路的例子。然而，作为修改方案，可以有其中形成有控制电路的半导体器件被分开地准备以及半导体芯片3B3仅仅形成有驱动器电路的情形。
另外，在以上的实施例中，作为包括一个半导体芯片的半导体器件的实施例，描述了其中半导体芯片经由多个连线被电耦合到多个引线的例子。然而，在包括一个半导体芯片的半导体器件中，半导体芯片可以经由多个金属板被电耦合到引线，正如在第二实施例中描述的。
本发明可广泛地应用于小平台暴露型半导体器件。

Claims (22)

1.一种半导体器件，包括：
第一半导体芯片，具有其上布置有多个焊盘的顶部表面，以及位于所述顶部表面的对面的背部表面；
第一芯片安装部分，包括其上安装有所述第一半导体芯片的第一顶部表面，位于所述第一顶部表面的对面的第一底部表面，以及位于所述第一顶部表面与所述第一底部表面之间的多个侧表面；
粘接材料，将所述第一半导体芯片的背部表面固定到所述第一芯片安装部分的第一顶部表面；
多个引线，被布置在所述第一芯片安装部分周围；
导电材料，用于将被包括在所述第一半导体芯片的焊盘中的第一焊盘电耦合到被包括在所述引线中的第一引线；以及
密封体，具有顶部表面和位于所述顶部表面的对面的底部表面，并且将所述第一半导体芯片、所述粘接材料、所述芯片安装部分的一部分、所述引线的部分、和所述导电材料密封在其中，
其中所述第一芯片安装部分的第一底部表面从所述密封体的底部表面暴露，
其中被包括在所述第一芯片安装部分的侧表面中的第一侧表面具有接续到所述第一芯片安装部分的第一底部表面的第一部分、位于所述第一部分以外并且接续到所述第一芯片安装部分的第一顶部表面的第二部分、以及位于所述第二部分以外并且接续到所述第一芯片安装部分的第一顶部表面以面向与所述第一部分和所述第二部分中的每个相同的方向的第三部分，以及
其中，在平面图上，所述第一半导体芯片的外部边缘位于所述第一芯片安装部分的第一部分与第二部分之间，以及所述粘接材料的外部边缘位于所述第一半导体芯片与所述第二部分之间。
2.根据权利要求1所述的半导体器件，还包括：
第二芯片安装部分，被布置成与所述第一芯片安装部分相邻，
其中所述第一芯片安装部分还具有与所述第二芯片安装部分相对的第二侧表面，
其中所述第一芯片安装部分的第二侧表面具有接续到所述第一
芯片安装部分的第一底部表面的第四部分、以及位于所述第四部分以
外并且接续到所述第一芯片安装部分的第一顶部表面以面向与所述
第四部分相同的方向的第五部分，以及
其中，在平面图上，所述第二侧表面被布置成以与所述第一芯片安装部分和第二芯片安装部分被安排的方向正交的方向与所述密封体的中心线交叉。
3.根据权利要求2所述的半导体器件，
其中，沿所述第二侧表面，交替地安排多个所述第四部分和多个所述第五部分。
4.根据权利要求2所述的半导体器件，
其中，在平面图上，所述第一半导体芯片的外部边缘位于所述第一芯片安装部分的第四部分以内。
5.根据权利要求4所述的半导体器件，
其中所述第一芯片安装部分的第五部分的高度短于从所述第一芯片安装部分的第一顶部表面到它的第一底部表面的距离。
6.根据权利要求5所述的半导体器件，
其中所述第一芯片安装部分的第二部分的高度短于从所述第一芯片安装部分的第一顶部表面到它的第一底部表面的距离，以及
其中所述第一芯片安装部分的第三部分的高度与从所述第一芯片安装部分的第一顶部表面到它的第一底部表面的距离相同。
7.根据权利要求6所述的半导体器件，
其中接续到所述第三部分的所述第一芯片安装部分的第二底部表面从所述密封体的底部表面暴露。
8.根据权利要求7所述的半导体器件，
其中所述第一芯片安装部分的第二底部表面是外部端子。
9.根据权利要求7所述的半导体器件，
其中，在所述密封体的底部表面处，在所述第一芯片安装部分的第一底部表面与第二底部表面之间布置所述密封体的一部分。
10.根据权利要求3所述的半导体器件，
其中位于在平面图上互相相邻的所述第五部分之间的所述第四部分被接续到所述第一芯片安装部分的第一顶部表面和第二底部表面，以及
其中每个所述第四部分的高度与从所述第一顶部表面到所述第一底部表面的距离相同。
11.根据权利要求4所述的半导体器件，
其中所述第一芯片安装部分的第一侧表面和第二侧表面是彼此相对的侧表面，
其中所述第一芯片安装部分还具有与所述第一侧表面相交的第三侧表面，
其中被包括在所述引线中的第一引线被布置成沿所述第一芯片安装部分的第三侧表面延伸，
其中所述第一引线经由所述导电材料被电耦合到被包括在所述第一半导体芯片的焊盘中的第一焊盘，以及
其中，在平面图上，所述导电材料被布置成与所述第一芯片安装部分的第三侧表面重叠。
12.根据权利要求11所述的半导体器件，
其中所述导电材料是金属条材料。
13.根据权利要求12所述的半导体器件，
其中所述第一半导体芯片包括功率晶体管，以及
其中所述第一焊盘是电耦合到所述功率晶体管的源极的源极焊盘。
14.根据权利要求13所述的半导体器件，
其中所述第一半导体芯片的第一背部表面是电耦合到所述功率晶体管的漏极的漏极电极，
其中所述粘接材料是导电粘接材料，因此所述第一半导体芯片的漏极电极被电耦合到所述第一芯片安装部分，以及
其中所述第一芯片安装部分的第一底部表面是漏极端子。
15.根据权利要求4所述的半导体器件，
其中，在平面图上，从所述第一半导体芯片的外部边缘到所述第一芯片安装部分的第四部分的距离长于从所述半导体芯片的外部边缘到所述第一芯片安装部分的第二部分的距离。
16.根据权利要求2所述的半导体器件，
其中所述第二芯片安装部分包括第二顶部表面、位于所述第二顶部表面的对面的第二底部表面、以及位于所述第二顶部表面与所述第二底部表面之间的多个侧表面，以及
其中与所述第一芯片安装部分的第二侧表面相对的所述第二芯片安装部分的侧表面具有接续到所述第二芯片安装部分的第二底部表面的第七部分、位于所述第七部分以外并且接续到所述第二芯片安装部分的第二顶部表面的第八部分、以及位于所述第八部分以外并且接续到所述第二芯片安装部分的第二顶部表面以面向与所述第七部分和第八部分中的每个相同的方向的第九部分。
17.根据权利要求1所述的半导体器件，
其中，沿所述第一侧表面，交替地安排多个所述第二部分和多个所述第三部分。
18.一种半导体器件，包括：
第一半导体芯片，具有在平面图上具有四条边的四角形的形式的顶部表面、位于所述顶部表面的对面的背部表面、位于所述顶部表面与所述背部表面之间的侧表面、以及被布置在所述顶部表面上的第一电极；
第一芯片安装部分，具有其上安装有所述第一半导体芯片的顶部表面，位于所述顶部表面的对面的底部表面，以及位于所述顶部表面与所述底部表面之间的侧表面；
粘接材料，用于将所述第一半导体芯片粘接地固定到所述第一芯片安装部分；
多个引线，被布置在所述第一芯片安装部分周围，并电耦合到所述第一半导体芯片；
导电材料，用于将被包括在所述引线中的第一引线电耦合到所述半导体芯片的电极；以及
密封体，具有顶部表面和位于所述顶部表面的对面的底部表面，并且将所述第一半导体芯片、所述粘接材料、所述第一芯片安装部分的一部分、所述引线的部分、和多个所述导电材料密封在其中，
其中所述第一半导体芯片的背部表面和它的更靠近所述背部表面的侧表面的部分覆盖有粘接材料，
其中所述第一芯片安装部分的底部表面在所述密封体的底部表面处从所述密封体暴露，
其中，在平面图上，被包括在所述第一芯片安装部分的侧表面中的第一侧表面包括接续到所述第一芯片安装部分的底部表面的第一部分、以及被布置成比所述第一部分更靠近所述第一芯片安装部分的顶部表面并且被布置在所述第一部分以外的第二部分，
其中，在平面图上，被包括在所述第一半导体芯片的四条边中的第一边布置在所述第一部分和所述第二部分之间，以及
其中所述第二部分具有沿所述第一边的延伸方向安排以沿与所述第一边相交的方向凸起的凸起部分。
19.根据权利要求18所述的半导体器件，
其中所述第二部分具有沿所述第一边的延伸方向安排的多个凸起部分。
20.一种制造半导体器件的方法，包括以下步骤：
(a)准备包括第一芯片安装部分和被布置在所述第一芯片安装部分周围的多个引线的引线框架；
(b)将第一半导体芯片经由粘接材料安装到所述第一芯片安装部分的第一顶部表面上；
(c)将在所述第一半导体芯片的顶部表面上提供的第一焊盘经由导电材料电耦合到被包括在所述引线中的第一引线；以及
(d)将所述第一半导体芯片、所述第一芯片安装部分的一部分、以及所述导电材料密封在密封体中，
其中所述第一芯片安装部分的第一侧表面具有接续到所述第一芯片安装部分的第一底部表面的第一部分、位于所述第一部分以外并且接续到所述第一芯片安装部分的第一顶部表面的第二部分、以及位于所述第二部分以外并且接续到所述第一芯片安装部分的第一顶部表面以面向与所述第一部分和第二部分中的每个相同的方向的第三部分，
其中步骤(b)被执行，使得所述第一半导体芯片的外部边缘位于所述第一芯片安装部分的第一部分与第二部分之间，并且所述粘接材料的外部边缘位于所述第一半导体芯片与所述第二部分之间，
其中步骤(c)包括在所述第一芯片安装部分的第一顶部表面的一部分被夹持器按压保持的状态下，将超声波施加到接合工具，由此将所述导电材料电耦合到所述第一半导体芯片的第一焊盘，
其中，在所述第一芯片安装部分中，包括所述第一芯片安装部分的第一顶部表面的多个夹持的区域被按压，以便包围其中布置所述导电材料的区域，以及
其中每个夹持的区域包括不同于所述第一芯片安装部分的位于它的第一部分与第二部分之间的区域的、所述第一芯片安装部分的区域。
21.根据权利要求20所述的制造半导体器件的方法，
其中来自所述第一底部表面的每个夹持的区域的高度与从所述第一顶部表面到所述第一底部表面的距离相同。
22.根据权利要求20所述的制造半导体器件的方法，
其中所述第一芯片安装部分还具有与所述第一侧表面相对的第二侧表面，
其中，在平面图上，从所述第一半导体芯片到所述第二侧表面的距离长于从所述第一半导体芯片到所述第一侧表面的第二部分的距离，以及
其中所述夹持器按压保持从所述第一半导体芯片延伸到所述第一侧表面的第二部分的、所述第一芯片安装部分的第一顶部表面的区域。
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