JPWO2015001676A1 - 半導体装置 - Google Patents

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    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
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    • H01L2224/741—Apparatus for manufacturing means for bonding, e.g. connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83439—Silver [Ag] as principal constituent
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
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    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/842—Applying energy for connecting
    • H01L2224/84201—Compression bonding
    • H01L2224/84205—Ultrasonic bonding
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    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/8438—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/84399—Material
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    • H01L2224/84438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
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    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H01L2224/84815—Reflow soldering
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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Abstract

一実施の形態による半導体装置は、チップ搭載部上に搭載された半導体チップが樹脂で封止された半導体装置であって、第１方向に沿った上記半導体チップの周縁部と上記チップ搭載部の周縁部との間のチップ搭載面側に、第１部材が固定されている。また上記第１部材は上記樹脂に封止されている。また、平面視において、上記第１方向における上記チップ搭載部の上記第１部分の長さは、上記第１方向における上記半導体チップの長さより長くなっている。

Description

本発明は、半導体装置の技術に関し、例えば、半導体チップの実装面よりも平面積が大きいダイパッドに半導体チップを搭載する半導体装置に適用して有効な技術に関する。
特開２０１０−２２４５４１７号公報（特許文献１）、特開２００６−３１０３９７号公報特許文献２）、特開２００６−１４０２６５号公報（特許文献３）、特開２００４−３４９４９７号公報（特許文献４）、あるいは、特開２０００−６８３０３号公報（特許文献５）には、樹脂封止型の半導体パッケージにおいて、ダイパッドの封止体との密着面を粗面化することが記載されている。
特開２０１０−２２４５４１７号公報 特開２００６−３１０３９７号公報 特開２００６−１４０２６５号公報 特開２００４−３４９４９７号公報 特開２０００−６８３０３号公報
本願発明者は、半導体チップがダイパッド上に搭載され、樹脂で封止された半導体装置の性能を向上させる技術について検討している。その結果、半導体チップの平面サイズを小型化することによりダイパッドの半導体チップが搭載されない領域の面積が大きくなると、半導体チップとダイパッドとの接着面が損傷し易くなることを本願発明者は見出した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、平面視において、半導体チップの周縁部とダイパッドの周縁部との間のチップ搭載面側に、第１部材が固定されているものである。
上記一実施の形態によれば、半導体チップとダイパッドとの接着面の損傷を抑制できる。
一実施形態である半導体装置が備える回路の一例を模式的に示す説明図である。 図１に示す電界効果トランジスタの素子構造例を示す要部断面図である。 図１に示す半導体装置の上面図である。 図３に示す半導体装置の下面図である。 図３に示す封止体を取り除いた状態で、半導体装置の内部構造を示す透視平面図である。 図５のＡ−Ａ線に沿った断面図である。 図５のＢ−Ｂ線に沿った断面図である。 図５に対する変形例であって、ダイパッドの半導体チップが搭載されていない部分に部材を搭載した状態を示す要部拡大平面図である。 図１〜図７を用いて説明した半導体装置の製造工程の概要を示す説明図である。 図９に示すリードフレーム準備工程で準備する配線基板の全体構造を示す平面図である。 図１０に示すデバイス形成部１個分の拡大平面図である。 図１１のＡ−Ａ線に沿った拡大断面図である。 図１１に示すダイパッドの一部に、銀ペーストを塗布した状態を示す拡大平面図である。 図１３のＡ−Ａ線に沿った拡大断面図である。 図１３のＢ−Ｂ線に沿った拡大断面において、銀ペーストを塗布する方式を模式的に示す説明図である。 図１５に対する変形例を示す説明図である。 図１６に示す方式により形成された銀ペーストの平面形状を示す拡大平面図である。 図１３に示すダイパッド上に半導体チップを搭載した状態を示す拡大平面図である。 図１８のＡ−Ａ線に沿った拡大断面図である。 図１８に示す半導体チップとリードとを、金属リボンを介して電気的に接続した状態を示す拡大平面図である。 図２０のＡ−Ａ線に沿った断面において、金属リボンを接続する状態を示す拡大断面図である。 図２０のＡ−Ａ線に沿った断面において、図２１に続く段階に示す拡大断面図である。 図２０に示す半導体チップと、ゲート用のリードとを、金属ワイヤを介して電気的に接続した状態を示す拡大平面図である。 図２３のＡ−Ａ線に沿った断面において、ワイヤを接続した状態を示す拡大断面図である。 図２３に示す半導体チップおよび金属リボンを封止する封止体を形成した状態を示す拡大平面図である。 図２５のＡ−Ａ線に沿った断面において、成形金型内にリードフレームが配置された状態を示す拡大断面図である。 図２６に示すダイパッドおよびリードの封止体からの露出面に金属膜を形成した状態を示す拡大断面図である。 図２７に示すリードフレームを個片化した状態を示す拡大平面図である。 図６に対する変形例を示す断面図である。 図５に対する変形例を示す透視平面図である。 図３０のＡ−Ａ線に沿った断面図である。 図５に対する他の変形例を示す平面図である。 図３２のＡ−Ａ線に沿った断面図である。 図３３に対する変形例を示す平面図である。 図５に対する他の変形例を示す平面図である。 図３５のＡ−Ａ線に沿った断面図である。 図５に対する他の変形例を示す平面図である。 図３７のＡ−Ａ線に沿った断面図である。 図５に対する他の変形例を示す透視平面図である。 図５に対する比較例である半導体装置の内部構造を示す透視平面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
＜回路構成＞
本実施の形態では、半導体装置の例として、電源回路等の電力制御回路に組み込まれ、例えばスイッチング素子として使用される、所謂、パワーデバイスと呼ばれる電力制御用の半導体装置を取り上げて説明する。図１は、本実施の形態の半導体装置が備える回路の一例を模式的に示す説明図である。また、図２は、図１に示す電界効果トランジスタの素子構造例を示す要部断面図である。
パワーデバイスと呼ばれる電力制御用の半導体装置には、例えばダイオード、サイリスタ、あるいは、トランジスタなどの半導体素子を有するものがある。本実施の形態の半導体装置ＰＫ１は、図１に示すように、トランジスタＱ１が形成された半導体チップＳＣを有している。図１および図２に示す例では、半導体チップＳＣに形成されているトランジスタＱ１は、電界効果トランジスタ、詳しくは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。パワーデバイスでは、トランジスタは例えばスイッチング素子として利用される。パワーデバイスに用いられるＭＯＳＦＥＴは、パワーＭＯＳＦＥＴと呼ばれる。
上記したＭＯＳＦＥＴは、ゲート絶縁膜上に導電性材料からなるゲート電極が配置された構造の電界効果トランジスタを広く表わす用語として記載している。したがって、ＭＯＳＦＥＴと記載した場合でも、酸化膜以外のゲート絶縁膜を除外するものではない。また、ＭＯＳＦＥＴと記載した場合でも、例えばポリシリコンなど、金属以外のゲート電極材料を除外するものではない。
また、図１に示すトランジスタＱ１は、例えば、図２に示すようなｎチャネル型の電界効果トランジスタにより形成されている。図２は、図１に示す電界効果トランジスタの素子構造例を示す要部断面図である。
図２に示す例では、例えばｎ型単結晶シリコンから成る半導体基板ＷＨの主面Ｗａ上に、ｎ−型のエピタキシャル層ＥＰが形成されている。この半導体基板ＷＨおよびエピタキシャル層ＥＰは、ＭＯＳＦＥＴのドレイン領域（図１に示すドレインＤに相当する領域）を構成する。このドレイン領域は、半導体チップＳＣの裏面側に形成されたドレイン電極ＤＥと電気的に接続されている。
エピタキシャル層ＥＰ上には、ｐ＋型の半導体領域であるチャネル形成領域ＣＨが形成され、このチャネル形成領域ＣＨ上には、ｎ＋型の半導体領域であるソース領域（図１に示すソースＳに相当する領域）ＳＲが形成されている。ソース領域ＳＲは、引出配線を介して、半導体チップＳＣの主面側に形成されたソース電極パッドＳＥと電気的に接続されている。また、半導体基板ＷＨ上に積層された半導体領域には、ソース領域ＳＲの上面からチャネル形成領域ＣＨを貫通し、エピタキシャル層ＥＰの内部に達するトレンチ（開口部、溝）ＴＲ１が形成されている。
また、トレンチＴＲ１の内壁にはゲート絶縁膜ＧＩが形成されている。また、ゲート絶縁膜ＧＩ上には、トレンチＴＲ１を埋め込むように積層されたゲート電極Ｇが形成されている。ゲート電極Ｇは、引出配線を介して、半導体チップＳＣのゲート電極パッドＧＥと電気的に接続されている。
また、トランジスタＱ１は、チャネル形成領域ＣＨを挟んで、厚さ方向にドレイン領域とソース領域ＳＲが配置されるので、厚さ方向にチャネルが形成される（以下、縦型チャネル構造と呼ぶ）。この場合、主面Ｗａに沿ってチャネルが形成される電界効果トランジスタと比較して、平面視における、素子の占有面積を低減できる。このため、半導体チップＳＣの平面サイズを低減できる。
また、上記した縦型チャネル構造の場合、平面視において、単位面積当たりのチャネル幅を増加できるので、オン抵抗を低減することができる。なお、図２は、電界効果トランジスタの素子構造を示す図であって、図１に示す半導体チップＳＣでは、例えば図２に示すような素子構造を有する複数（多数）のトランジスタＱ１が、並列接続されている。これにより、例えば１アンペアを越えるような大電流が流れるパワーＭＯＳＦＥＴを構成することができる。
上記のように、縦型チャネル構造の複数のトランジスタＱ１を並列接続してＭＯＳＦＥＴを構成する場合、ＭＯＳＦＥＴの電気的特性（主に耐圧特性、オン抵抗特性、容量特性）は、半導体チップＳＣの平面サイズに応じて変化する。例えば、半導体チップＳＣの平面積を大きくすれば、並列接続されたトランジスタＱ１のセル数（すなわち素子の数）が増加するので、オン抵抗は低下し、容量は増大する。
＜半導体装置＞
次に、図１に示す半導体装置ＰＫ１のパッケージ構造について説明する。図３は、図１に示す半導体装置の上面図である。また、図４は、図３に示す半導体装置の下面図である。また、図５は、図３に示す封止体を取り除いた状態で、半導体装置の内部構造を示す透視平面図である。また、図６は、図５のＡ−Ａ線に沿った断面図である。また、図７は、図５のＢ−Ｂ線に沿った断面図である。
上記したＭＯＳＦＥＴの電気的特性は、半導体装置ＰＫ１（図１参照）の用途に応じて要求仕様が異なってくる。したがって、異なる要求仕様に対応するために、半導体装置ＰＫ１のパッケージ構造は、平面サイズの異なる複数種類の半導体チップＳＣを搭載することが可能な構造にしておくことが好ましい。一方、半導体装置ＰＫ１の端子配列や平面サイズは、半導体チップＳＣの平面サイズによらず、共通化することが好ましい。例えば、半導体チップＳＣ以外の部品を共通化することにより、製造効率を向上させることができる。また、例えば、端子配列を共通化することにより、半導体装置ＰＫ１を実装する実装基板側の端子配列を標準化できる。また、例えば、半導体装置ＰＫ１の放熱特性を考慮すると、半導体チップＳＣの平面サイズが小さくなった場合でも、放熱経路の断面積は、変化させないことが好ましい。
そこで、本願発明者は、平面サイズの異なる複数種類の半導体チップＳＣを搭載することが可能なパッケージについて検討を行った。以下、図３〜図７を用いて本実施の形態の半導体装置ＰＫ１の構造について説明する。
半導体装置ＰＫ１は、半導体チップＳＣ（図５、図６参照）、半導体チップＳＣが搭載されるダイパッド（チップ搭載部）ＤＰ（図４〜図６参照）、および外部端子である複数のリード（端子）ＬＤ（図４〜図６参照）を有している。また、半導体チップＳＣ、ダイパッドＤＰの上面ＤＰｔおよび複数のリードの上面ＬＤｔは、封止体（樹脂体）ＭＲにより、一括して封止されている。
本実施の形態では、図５に示すように、複数のリードＬＤは、Ｙ方向に沿ってダイパッドＤＰと並んで配置され、かつ、Ｙ方向と直交するＸ方向に沿ってそれぞれが並んで配置されている。また、図５に示すように、平面視において、Ｙ方向に沿って、ソース用のリード（ソースリード、ソース端子）ＬＤｓ、ダイパッドＤＰ、ドレイン用のリード（ドレインリード、ドレイン端子）ＬＤｄが順に並ぶように配列されている。また、図５に示す例では、ゲート用のリード（ゲートリード、ゲート端子）ＬＤｇは、ソース用のリードＬＤｓの隣で、かつドレイン用のリードＬＤｄの反対側に配置されている。
図６に示すように、半導体チップＳＣは、表面（面、第１面）ＳＣｔと、表面ＳＣｔの反対側に位置する裏面（面、第２面）ＳＣｂを有している。また、図５に示すように半導体チップＳＣの表面ＳＣｔ（または図６に示す裏面ＳＣｂ）は平面視において四角形を成し、周縁部に側面ＳＣｓ１、ＳＣｓ２、ＳＣｓ３、ＳＣｓ４からなる四つの側面を有している。図５に示す例では半導体チップＳＣは平面視において長方形を成し、長辺がＸ方向に沿って配置されている。
半導体チップＳＣが有する四つの側面のうち、長辺を構成する側面ＳＣｓ１はソース用のリードＬＤｓ側に配置される。また、もう一つの長辺を構成する側面ＳＣｓ２は側面ＳＣｓ１の反対側、すなわちリードＬＤｓの反対側に配置される。また、側面ＳＣｓ１、ＳＣｓ２のそれぞれと交差するように、側面ＳＣｓ３が配置される。また、側面ＳＣｓ３の反対側に側面ＳＣｓ４が配置される。また、図５に示すように半導体チップＳＣの表面ＳＣｔには、図１に示すソースＳと電気的に接続されるソース電極パッドＳＥと、図１に示すゲート電極Ｇと電気的に接続されるゲート電極パッドＧＥが形成されている。一方、図６に示すように半導体チップＳＣの裏面ＳＣｂには、図１に示すドレインＤと電気的に接続されるドレイン電極ＤＥが形成されている。図６に示す例では、半導体チップＳＣの裏面ＳＣｂ全体が、ドレイン電極ＤＥになっている。
図２に示すように、半導体チップＳＣを縦型チャネル構造とした場合、半導体チップＳＣの厚さを薄く（図６に示す表面ＳＣｔと裏面ＳＣｂの距離を小さく）することにより、オン抵抗を低減することができる。このため、半導体チップＳＣの厚さは薄くすることが好ましく、オン抵抗値の仕様上の要求にもよるが、半導体チップＳＣの厚さは１００μｍ以下が好ましい。例えば、図６に示す例では半導体チップＳＣの厚さは、５０μｍ程度であって、ダイパッドＤＰの厚さよりも薄い。
また、図５および図６に示すように、半導体装置ＰＫ１は、半導体チップＳＣが搭載されるダイパッド（チップ搭載部）ＤＰを有する。図６に示すように、ダイパッドＤＰは、半導体チップＳＣがダイボンド材ＢＰ１を介して搭載された上面（チップ搭載面、第１主面）ＤＰｔと、上面ＤＰｔとは反対側の下面（実装面、第２主面）ＤＰｂを有している。また、図５に示すようにダイパッドＤＰの上面ＤＰｔ（または図６に示す裏面ＤＰｂ）は平面視において四角形を成し、周縁部に側面ＤＰｓ１、ＤＰｓ２、ＤＰｓ３、ＤＰｓ４からなる四つの側面を有している。四つの側面のうち、側面ＤＰｓ１はソース用のリードＬＤｓ側に配置される。また、側面ＤＰｓ２は側面ＤＰｓ１の反対側、すなわちリードＬＤｓの反対側に配置される。また、側面ＤＰｓ１、ＤＰｓ２のそれぞれと交差するように、側面ＤＰｓ３が配置される。半導体チップＳＣの側面ＳＣｓ３はダイパッドＤＰの側面ＤＰｓ３に沿って配置される。また、側面ＳＣｓ３の反対側に側面ＳＣｓ４が配置される。
また、ダイパッドＤＰは、ドレイン端子であるリードＬＤｄと一体に形成される。リードＬＤｄは、図１に示すドレインＤと電気的に接続される外部端子である。また、図６に示すように半導体チップＳＣの裏面ＳＣｂに形成されたドレイン電極ＤＥは、導電性材料から成るダイボンド材ＢＰ１を介してダイパッドＤＰと電気的に接続される。また、図５に示す例では、半導体チップＳＣの平面サイズ（表面ＳＣｔの面積）は、ダイパッドＤＰの平面サイズ（上面ＤＰｔの面積）よりも小さい。
また、図４および図６に示すように、ダイパッドＤＰの下面ＤＰｂは、封止体ＭＲの下面ＭＲｂにおいて、封止体ＭＲから露出している。詳しくは、本実施の形態では、ダイパッドＤＰの周縁には段差部が形成されており、ダイパッドＤＰの周縁の段差部は封止体ＭＲに封止されている。したがって、ダイパッドＤＰの下面ＤＰｂの内の一部が封止体ＭＲから露出している。本実施の形態のようにダイパッドＤＰの平面サイズを大きくし、かつ、ダイパッドＤＰの下面ＤＰｂを封止体から露出させることにより、半導体チップＳＣで発生した熱の放熱効率を向上させることができる。
また、外部端子であるリードＬＤｄとしてのダイパッドＤＰの下面ＤＰｂを封止体ＭＲから露出させることにより、電流が流れる導通経路の断面積を大きくすることができる。このため、導通経路中のインピーダンス成分を低減することができる。特に、リードＬＤｄが、半導体装置ＰＫ１が有する回路の出力ノードに対応する外部端子になっている場合には、リードＬＤｄに接続される導通経路のインピーダンス成分を低減することにより、出力配線の電力損失を直接的に低減できる点で好ましい。
また、ダイパッドＤＰの露出面である下面ＤＰｂには、半導体装置ＰＫ１を図示しない実装基板に実装する際に、接合材となる半田材の濡れ性を向上させるための金属膜（外装めっき膜）ＳＤが形成されている。半導体装置ＰＫ１を図示しない実装基板（マザーボード）に実装する際には、半導体装置ＰＫ１の複数のリードＬＤと実装基板側の図示しない端子を電気的に接続する接合材として、例えば半田材などを用いる。図５および図６に示す、例えば半田から成る外装めっき膜である金属膜ＳＤは、接合材としての半田材の濡れ性を向上させる観点から半導体装置ＰＫ１の端子の接合面にそれぞれ形成されている。
また、ダイパッドＤＰの周縁部に段差部を形成し、段差部を封止することで、ダイパッドＤＰが封止体ＭＲから脱落し難くなる。
図５および図６に示すダイボンド材（接着材）ＢＰ１は、半導体チップＳＣをダイパッドＤＰ上に固定し、かつ半導体チップＳＣとダイパッドＤＰを電気的に接続するための導電性部材（ダイボンド材）である。本実施の形態では、ダイボンド材ＢＰ１は、複数の銀（Ａｇ）粒子（Ａｇフィラ）を含有する所謂、銀（Ａｇ）ペーストと呼ばれる導電性の樹脂接着材である。銀ペーストは、例えばエポキシ系の熱硬化性樹脂の接着力により、半導体チップＳＣとの接着力を向上させ、かつ、複数の銀粒子を介して導通経路を確保することができる。
半導体装置ＰＫ１を図示しない実装基板に実装する工程では、図示しない半田材を溶融させてリードＬＤと図示しない実装基板側の端子を、それぞれ接合するため、リフロー処理と呼ばれる加熱処理が施される。ダイボンド材ＢＰ１として、樹脂中に導電性粒子を混合させた導電性接着材を用いる場合、上記リフロー処理の処理温度を任意に設定しても、導電性接合材は溶融しない。このため、半導体チップＳＣとダイパッドＤＰの接合部のダイボンド材ＢＰ１が、半導体装置ＰＫ１の実装時に再溶融することによる不具合を防止できる点で好ましい。
また、本実施の形態の場合には、ダイパッドＤＰの上面ＤＰｔを覆うように、例えば銀からなる金属膜（めっき膜、めっき金属膜）ＣＭ１を形成し、金属膜ＣＭ１上にダイボンド材ＢＰ１を配置している。金属膜ＣＭ１は、例えば電解めっき法により形成することができる。ダイパッドＤＰの上面ＤＰｔを覆うように金属膜ＣＭ１を形成することで、ダイパッドＤＰの基材である銅（Ｃｕ）または銅合金の酸化を抑制できる。また、ダイボンド材ＢＰ１として銀ペーストを用いる場合、ダイパッドＤＰの基材である銅（Ｃｕ）または銅合金よりも銀ペーストとの接着性が高い金属膜ＣＭ１をダイパッドＤＰの上面ＤＰｔに形成することにより、ダイボンド材ＢＰ１とダイパッドＤＰとの接着強度を向上させることができる。
上記したように、異なる要求仕様に対応するためには、平面サイズの異なる複数種類の半導体チップＳＣを製造可能にしておくことが好ましいが、半導体チップＳＣ以外の部品は共通化することが好ましい。そこで、本実施の形態では、ダイパッドＤＰの上面ＤＰｔの大部分を覆うように金属膜ＣＭ１を形成している。こうすることで、図５に示すよりも平面サイズが大きい半導体チップＳＣを搭載する場合であっても、ダイボンド材ＢＰ１とダイパッドＤＰとの間に、金属膜ＣＭ１を介在させることができる。したがって、図５に示すように平面サイズが小さい半導体チップＳＣを搭載する場合には、半導体チップが搭載されている領域よりも、半導体チップＳＣが搭載されていない領域の方が大きくなる。
また、図５に示すように、ダイパッドＤＰは、吊りリードＴＬにより支持されている。この吊りリードＴＬは、半導体装置ＰＫ１の製造工程において、リードフレームの枠部ＬＦｃにダイパッドＤＰを固定するための支持部材である。
また、図５および図６に示すように、半導体チップＳＣのソース電極パッドＳＥとリードＬＤｓは、金属リボン（導電性部材、金属箔、帯状金属部材）ＭＢ１を介して電気的に接続されている。金属リボンＭＢ１は、図１に示すトランジスタＱ１のソースＳとソース用のリードＬＤｓとを接続する配線に相当する導電性部材であって、例えばアルミニウム（Ａｌ）から成る。
詳しくは、図６に示すように、金属リボンＭＢ１の一端は、半導体チップＳＣのソース電極パッドＳＥに接合される。一方、金属リボンＭＢ１の上記一端とは反対側の他端は、リードＬＤｓの一部に形成された接続部（リボン接続部）ＲＢ１の上面（接続面、リボン接続面）ＲＢｔに接合される。図５に示す例では、半導体チップＳＣは、平面視において長方形を成し、金属リボンＭＢ１は、半導体チップＳＣの長辺と交差するように配置されている。
金属リボンＭＢ１とソース電極パッドＳＥの接合部では、ソース電極パッドＳＥの最表面に露出する金属部材（例えばアルミニウム）と、金属リボンＭＢ１を構成する例えばアルミニウムリボンが、金属結合を成し、接合されている。一方、金属リボンＭＢ１と接続される接続部ＲＢ１の上面ＲＢｔでは、例えば基材を構成する銅（Ｃｕ）が露出しており、銅（Ｃｕ）の露出面と金属リボンＭＢ１を構成する例えばアルミニウムリボンが、金属結合を成して接合されている。詳細は後述するが、金属リボンＭＢ１を接合する際に、ボンディングツールから超音波を印加することにより、上記のような接合部を形成することができる。アルミニウムリボンをリードＬＤに接合する場合、接合面に銀のめっき膜を形成するよりも、基材を構成する銅を露出させた方が接合強度を向上させることができる。このため、リードＬＤｓの接続部ＲＢ１の上面ＲＢｔには、ダイパッドＤＰの上面ＤＰｔを覆う金属膜ＣＭ１のような金属膜は形成されず、基材である銅または銅合金が露出している。
また、図６に示すように、リードＬＤｓの接続部ＲＢ１の上面ＲＢｔの高さは、ダイパッドＤＰの上面ＤＰｔよりも高い位置に配置されている。詳しくは、リードＬＤｓは、金属リボンＭＢ１が接続される接続部ＲＢ１と、封止体ＭＲから露出する下面（実装面）ＬＤｂを有する端子部ＴＮ１と、を有している。また、リードＬＤｓは、接続部ＲＢ１と端子部ＴＮ１の間に、接続部ＲＢ１の位置が端子部ＴＮ１の位置よりも高くなるように設けられたオフセット部（曲げ加工部、傾斜部、段差部）ＳＬ１を有している。このため、接続部ＲＢ１の下面ＲＢｂは、封止体ＭＲに覆われている。言い換えれば、リードＬＤｓの接続部ＲＢ１は、封止体ＭＲによって封止されている。このようにリードＬＤ下面の一部を封止体ＭＲで封止することにより、リードＬＤが封止体ＭＲから脱落し難くなる。この結果、半導体装置ＰＫ１の電気的接続信頼性を向上させることができる。
また、図５および図７に示すように、ダイパッドＤＰの隣には、半導体チップＳＣのゲート電極パッドＧＥと電気的に接続される外部端子であるリードＬＤｇが配置される。リードＬＤｇは、ダイパッドＤＰと離間して設けられている。また、図７に示すように、リードＬＤｇは、ワイヤＭＷ１が接合されるボンディング領域である接続部（ワイヤ接続部）ＲＢ２、および封止体ＭＲから露出する下面ＬＤｂを有する端子部ＴＮ１と、を有している。また、リードＬＤｇは、接続部ＲＢ２と端子部ＴＮ２の間に、接続部ＲＢ２の位置が端子部ＴＮ２の位置よりも高くなるように設けられたオフセット部（曲げ加工部、傾斜部、段差部）ＳＬ２を有している。このため、接続部ＲＢ２の下面ＲＢｂは、封止体ＭＲに覆われている。
また、ゲート電極パッドＧＥとリードＬＤｇとを接続するワイヤＭＷ１は、例えば金（Ａｕ）から成る金属線である。そして、リードＬＤの接続部ＲＢ２の上面（接続面、ワイヤ接続面）ＲＢｔには、例えば銀から成る金属膜（めっき膜、めっき金属膜）ＣＭ２が形成されている。リードＬＤの接続部ＲＢ２の上面ＲＢｔを覆うように金属膜ＣＭ２を形成することで、リードＬＤの基材である銅（Ｃｕ）または銅合金の酸化を抑制できる。酸化銅膜は電気や熱の伝導性を阻害する要因になるので、基材の酸化を抑制することにより、リードＬＤの電気電伝導性や熱伝導性を向上させることができる。また、接続部ＲＢ２の上面ＲＢｔを覆うように金属膜ＣＭ２を形成することで、ワイヤＭＷ１を接合する際のワイヤボンディング性が向上する。このため、本実施の形態では、金製のワイヤＭＷ１が接合される接続部ＲＢ２の上面ＲＢｔに、選択的に金属膜ＣＭ２を形成している。なお、ダイパッドＤＰの上面ＤＰｔに形成する金属膜ＣＭ１とリードＬＤｇに形成する金属膜ＣＭ２とを、それぞれ同じ金属材料で形成する場合には、これらの金属膜ＣＭ１および金属膜ＣＭ２を一括して形成することができる。この時、図６に示すアルミニウムリボンが接続されるリードＬＤｓの接続部ＲＢ１の上面ＲＢｔには、金属膜が形成されないようにすることが好ましいので、接続部ＲＢ１の上面ＲＢｔを図示しないマスクで覆った状態で形成することが好ましい。
また、図６に示すように、半導体チップＳＣ、リードＬＤｓの接続部ＲＢ１、および金属リボンＭＢ１は、封止体ＭＲにより封止される。また、図７に示すように、リードＬＤｇの接続部ＲＢ２、およびワイヤＭＷ１は、封止体ＭＲにより封止される。
封止体ＭＲは、半導体チップＳＣ、金属リボンＭＢ１およびワイヤＭＷ１を封止する樹脂体であって、上面ＭＲｔ（図３、図６参照）および上面ＭＲｔの反対側に位置する下面（実装面）ＭＲｂ（図４、図６、図７参照）を有する。また図３および図４に示すように、封止体ＭＲは平面視において四角形を成し、４つの側面ＭＲｓを有している。
封止体ＭＲは、例えば、主としてエポキシ系樹脂などの熱硬化性樹脂により構成されている。また、封止体ＭＲの特性（例えば熱影響による膨張特性）を向上させるため、例えば、シリカ（二酸化珪素；ＳｉＯ2）粒子などのフィラー粒子が樹脂材料中に混合されている場合もある。
＜ダイパッド上のレイアウト詳細＞
ここで、図５に示すダイパッドＤＰ上のレイアウトの詳細について説明する。図８は、図５に対する変形例であって、ダイパッドの半導体チップが搭載されていない部分に部材を搭載した状態を示す要部拡大平面図である。また、図４０は、図５に対する比較例である半導体装置の内部構造を示す透視平面図である。
上記したように、平面サイズの異なる複数種類の半導体チップを一種類の平面サイズのダイパッドＤＰに搭載する場合、図５に示すように、ダイパッドＤＰの上面ＤＰｔに半導体チップＳＣが搭載されていない領域が広く残る場合がある。言い換えれば、平面視において、このダイパッドＤＰの上面ＤＰｔの半導体チップＳＣが搭載されていない領域の面積が、半導体チップの面積よりも大きい場合がある。図５では、ダイパッドＤＰは、半導体チップＳＣが搭載されていない部分ＤＰ１と、平面視において部分ＤＰ１とリードＬＤｓの間に設けられ、かつ半導体チップＳＣが搭載された部分ＤＰ２とを含んでいる。また、Ｙ方向における半導体チップＳＣの長さＬｃ１は、Ｙ方向における部分ＤＰ１の長さＬ１よりも短い（小さい）。言い換えれば、また、Ｙ方向において、ダイパッドＤＰの部分ＤＰ１の長さＬ１は、部分ＤＰ２の長さＬ２よりも長い（大きい）。図５に示す例では、ダイパッドＤＰの上面ＤＰｔのうち、半導体チップＳＣが搭載されている領域の面積は半分以下である。また、半導体チップＳＣのソース電極パッドＳＥとソース用のリードＬＤｓとの接続距離を近づけて、インピーダンス成分を低減する観点からは、半導体チップＳＣの搭載位置は、ダイパッドＤＰの中央部よりも、リードＬＤｓ側に近い位置の方が好ましい。したがって、ダイパッドＤＰの部分ＤＰ２よりもリードＬＤｓから遠い側に位置する部分ＤＰ１の面積は、一層大きくなる。
半導体装置ＰＫ１の汎用性の観点からは、端子配列を共通化する方が好ましいので、図５のように、半導体チップＳＣが搭載されていない領域が広く残っても問題はない。また、半導体装置ＰＫ１の放熱性の観点からは、ダイパッドＤＰの平面積を大きくすることにより、放熱経路の断面積を大きくすることができるので、半導体チップＳＣの平面サイズが小さくなった場合でも、ダイパッドＤＰの平面サイズは大きい方が好ましい。
ところが、本願発明者の検討によれば、半導体チップＳＣの平面サイズを小型化することによりダイパッドＤＰの半導体チップＳＣが搭載されていない領域の面積が大きくなると、半導体チップＳＣとダイパッドＤＰとの接着面が損傷し易くなることが判った。詳しくは、図４０に示す比較例の半導体装置ＰＫｈ１のように、ダイパッドＤＰの部分ＤＰ１上に図５に示す部材ＰＳ１を配置しない場合、半導体チップＳＣとダイパッドＤＰとを接着固定するダイボンド材ＢＰ１にクラックが生じ、そのクラックがダイボンド材ＢＰ１内を進展（ダイボンド材ＢＰ１がバルク破壊）し、半導体チップＳＣとダイパッドＤＰとが剥離することが判った。この現象は、半導体装置ＰＫｈ１を図示しない実装基板に実装する際に行うリフロー処理時の熱影響により生じる場合がある。また、リフロー処理後にクラックが生じなくても、その後の温度サイクル負荷に起因してクラックが生じる場合もある。また、このダイボンド材ＢＰ１内にクラックが進展して剥離している半導体装置ＰＫｈ１を詳しく調べると、半導体チップＳＣが搭載されていない部分ＤＰ１において、封止体ＭＲとダイパッドＤＰとの接着界面も、ほぼ全面に亘って剥離していることが判った。
上記の知見から、ダイボンド材ＢＰ１にクラックが生じる現象は以下のメカニズムで発生すると考えられる。すなわち、半導体装置ＰＫｈ１に温度サイクル負荷が印加されると、封止体ＭＲとダイパッドＤＰとの線膨張係数の違いに起因して、封止体ＭＲとダイパッドＤＰの接着界面に応力が発生する。この応力の大きさは、線膨張係数の差の大きさ、および接着界面の面積に比例して大きくなるので、ダイパッドＤＰの部分ＤＰ１の面積が大きくなる程、大きな応力が発生する。また、半導体チップＳＣとダイパッドＤＰとの接着界面では、半導体チップＳＣとダイパッドＤＰとの線膨張係数の違いに起因した別の応力が発生する。このため、ダイパッドＤＰと封止体ＭＲの接着界面で発生した応力は、ダイパッドＤＰの部分ＤＰ１と部分ＤＰ２との境界に集中し易くなる。したがって、半導体チップＳＣの平面サイズが小さい場合、すなわち、ダイパッドＤＰ１の面積が大きい場合には、ダイパッドＤＰの部分ＤＰ１と部分ＤＰ２との境界に大きな応力が生じ、この応力によってダイボンド材ＢＰ１にクラックが生じ、剥離に至ったものと考えられる。
ダイパッドＤＰと封止体ＭＲの線膨張係数の違いに起因して発生する応力は、図６に示すように、ダイパッドＤＰの下面ＤＰｂが、封止体ＭＲから露出している、ダイパッド露出型の半導体装置において、特に大きくなる。ダイパッドＤＰの下面ＤＰｂの全体が封止体ＭＲに封止されている場合、ダイパッドＤＰを包むように封止体ＭＲが形成されていることで、ダイパッドＤＰの熱膨張、熱収縮を抑制し易い。しかし、ダイパッドＤＰの下面ＤＰｂが封止体ＭＲから露出している場合、ダイパッドＤＰが熱影響により膨張または収縮し易いので、応力が大きくなり易い。
また、半導体チップＳＣの厚さが１００μｍ以下程度まで薄くなると、導電性材料から成るダイボンド材ＢＰ１の供給量を少なくする必要がある。これは、導電性材料からなるダイボンド材ＢＰ１が半導体チップＳＣの表面ＳＣｔ側に回り込んで、裏面ＳＣｂ（図６参照）側のドレイン電極ＤＥ（図６参照）と表面ＳＣｔ側のソース電極パッドＳＥとが短絡することを防ぐためである。この場合、半導体チップＳＣの周縁部において、ダイボンド材ＢＰ１のフィレット形状が形成され難くなるので、半導体チップＳＣの厚さが１００μｍよりも厚い場合と比較して、ダイボンド材ＢＰ１は損傷し易くなる。
そこで、本願発明者は、ダイパッドＤＰの部分ＤＰ１と部分ＤＰ２との境界に生じる応力を低減する技術について検討し、以下の構成を見出した。すなわち、図８に示すように、ダイパッドＤＰの部分ＤＰ１の上面ＤＰｔには、半導体チップＳＣの側面ＳＣｓ１とダイパッドＤＰの周縁部（リードＬＤｓとは反対側に位置する側面ＤＰｓ２）との間に、部材ＰＳ１が固定されている。部材ＰＳ１は、ダイパッドＤＰの上面ＤＰｔ上（図８に示す例では金属膜ＣＭ１上）に密着して固定できれば、種々の材料を用いることができる。図５や図８に示す例では、例えば部材ＰＳ１は、ダイボンド材ＢＰ１と同じ材料、すなわち、樹脂中に複数の銀粒子を含有する、銀ペーストと呼ばれる導電性の樹脂接着材を硬化させたものから成る。ダイボンド材ＢＰ１と部材ＰＳ１を同じ材料で構成することにより、半導体装置ＰＫ１（図５参照）の製造工程において、部材ＰＳ１を形成するために追加される工程を低減できる。
この銀ペーストから成る部材ＰＳ１は、ダイパッドＤＰの上面ＤＰｔ上に接着固定されている。このように、半導体チップＳＣの側面ＳＣｓ２とダイパッドＤＰの周縁部（リードＬＤｓとは反対側に位置する側面ＤＰｓ２）との間に、部材ＰＳ１が接着固定されている場合、半導体装置ＰＫ１に温度負荷を印加した際には、図４０に示す半導体装置ＰＫ１とは応力のかかり方が異なる。すなわち、ダイパッドＤＰと封止体ＭＲ（図６参照）との線膨張係数の違いに起因して発生した応力の一部が部材ＰＳ１に分散される。この結果、ダイパッドＤＰの部分ＤＰ１と部分ＤＰ２との境界に生じる応力を低減させることができる。そして、ダイパッドＤＰの部分ＤＰ１と部分ＤＰ２との境界に生じる応力を低減させることにより、半導体チップＳＣとダイパッドＤＰとの接着面の損傷を抑制できる。
ところで、部材ＰＳ１は、半導体チップＳＣとダイパッドＤＰとの接着面の損傷を抑制するための部材なので、半導体装置ＰＫ１に形成された回路と、電気的に接続されている必要はない。半導体チップＳＣのように図５に示す金属リボンＭＢ１やワイヤＭＷ１などの導電性部材を介してリードＬＤと電気的に接続すると、製造工程が煩雑になる。本実施の形態では、上記したように製造工程を効率化する観点からダイボンド材ＢＰ１と同じ銀ペーストを用いて部材ＰＳ１を形成しているので、部材ＰＳ１の搭載面ＰＳｂ（図６参照）はダイパッドＤＰと電気的に接続されていると考えることもできる。しかし、部材ＰＳ１を電気的に機能させる必要はなく、ノイズを低減させる観点からは、部材ＰＳ１の電気的な機能を低減させることが好ましい。このため、部材ＰＳ１の搭載面ＰＳｂ以外の部分は、他のリードＬＤや半導体チップＳＣとは電気的に接続されていない。言い換えれば、本実施の形態の部材ＰＳ１は、ダイパッドＤＰおよびダイパッドＤＰと一体に形成されているリードＬＤｄ以外のリードＬＤとは電気的に分離（絶縁）されている。このため、部材ＰＳ１をダイパッドＤＰの部分ＤＰ１に搭載しても、製造効率の低下を抑制できる。また、部材ＰＳ１は電気回路としては開放端になっているので、図１を用いて説明したトランジスタＱ１に電流が流れる際に部材ＰＳ１には電流は流れ難い。したがって、部材ＰＳ１を導電性部材で形成した場合でも、トランジスタＱ１の電気的特性に及ぼす影響を低減できる。
また、図８に示すように、Ｙ方向と直交するＸ方向における半導体チップＳＣの周縁部（側面ＳＣｓ３）からダイパッドＤＰの周縁部（側面ＤＰｓ３）までの平面視における長さ（距離）Ｌ３は、Ｙ方向における部分ＤＰ１の長さＬ１よりも短い（小さい）。また、Ｙ方向と直交するＸ方向における半導体チップＳＣの周縁部（側面ＳＣｓ４）からダイパッドＤＰの周縁部（側面ＤＰｓ４）までの平面視における距離（符号による図示は省略）は、Ｙ方向における部分ＤＰ１の長さＬ１よりも短い（小さい）。つまり、Ｙ方向における半導体チップＳＣが搭載されていない領域の長さＬ１の方がＸ方向における半導体チップＳＣが搭載されていない領域の長さＬ３よりも長い（大きい）。この場合、半導体チップＳＣの側面ＳＣｓ３および側面ＳＣｓ４において生じる応力は側面ＳＣｓ２において生じる応力と比較して小さいので、考慮しなくて良い。同様に、半導体チップＳＣの側面ＳＣｓ１とダイパッドＤＰの側面ＤＰｓ１との平面視における距離は、長さＬ１よりも小さいので、半導体チップＳＣの側面ＳＣｓ１おいて生じる応力は考慮しなくて良い。
つまり、最も大きい応力が発生する半導体チップＳＣの側面ＳＣｓ２とダイパッドＤＰの側面ＤＰｓ２の間に、部材ＰＳ１を配置することで、半導体チップＳＣとダイパッドＤＰとの接着面の損傷を抑制できる。
また、ダイパッドＤＰの部分ＤＰ１と部分ＤＰ２との境界に生じる応力を低減させる程度を大きくする観点からは、図８に示すＹ方向における半導体チップＳＣと部材ＰＳ１との離間距離Ｐ１を小さくすることが好ましい。図８に示す例では離間距離Ｐ１は、Ｙ方向における半導体チップの長さＬｃ１よりも小さくなっている。また図５では、半導体チップＳＣの側面ＳＣｓ２とダイパッドＤＰの周縁部（リードＬＤｓとは反対側に位置する側面ＤＰｓ２）との間に、複数の部材ＰＳ１が接着固定されている例を示しているが、複数の部材ＰＳ１のうち、最も半導体チップＳＣ１の近くに配置される部材ＰＳ１と半導体チップＳＣの離間距離Ｐ１は、Ｙ方向における半導体チップの長さＬｃ１よりも小さくなっている。ダイパッドＤＰの部分ＤＰ１と部分ＤＰ２との境界に生じる応力は、Ｙ方向における部材ＰＳ１と半導体チップＳＣとの離間距離Ｐ１に比例して大きくなるので、離間距離Ｐ１は、Ｙ方向における半導体チップＳＣの長さＬｃ１よりも小さくすることが好ましい。
また、部材ＰＳ１により応力を分散させる効果を向上させる観点からは、部材ＰＳ１の厚さは、半導体チップＳＣの厚さよりも大きくすることが好ましい。図６に示すように、部材ＰＳ１の厚さは、半導体チップＳＣの厚さよりも大きい。部材ＰＳ１の厚さを大きくすることにより、封止体ＭＲの熱膨張、熱収縮の影響が、ダイボンド材ＢＰ１に及ぶことを抑制できる。なお、図６では、ダイパッドＤＰの部分ＤＰ１に複数の部材ＰＳ１を接着固定する例を示しているが、複数の部材ＰＳ１のそれぞれの厚さは、半導体チップＳＣの厚さよりも大きい。例えば、図６に示す例では、部材ＰＳ１の厚さは、１５０μｍ程度である。
また、ダイパッドＤＰの部分ＤＰ１と部分ＤＰ２との境界に生じる応力を確実に分散させる観点からは、図８に示すように、Ｘ方向における部材ＰＳ１の長さＬｐｓ１がＸ方向における半導体チップＳＣの長さＬｃ１２よりも長いことが好ましい。Ｘ方向において、部材ＰＳ１を半導体チップＳＣよりも長く延ばせば、部材ＰＳ１の周囲から応力が回り込んでダイパッドＤＰの部分ＤＰ１と部分ＤＰ２との境界に印加されることを抑制できる。本実施の形態では、ダイパッドＤＰの上面ＤＰｔ上に金属膜ＣＭ１が形成されており、部材ＰＳ１は、金属膜ＣＭ１の側面ＤＰｓ３に沿った辺から反対側の辺までを覆うようにＸ方向に沿って延びている。この場合、平面視において、半導体チップＳＣの側面ＳＣｓ２とダイパッドＤＰの側面ＤＰｓ２との間に、確実に部材ＰＳ１を介在させることができるので、ダイパッドＤＰの部分ＤＰ１と部分ＤＰ２との境界に生じる応力を大幅に低減できる。
ただし、部材ＰＳ１と、ダイパッドＤＰの側面ＤＰｓ２とのＹ方向における離間距離が長い場合、部材ＰＳ１に応力集中が発生して部材ＰＳ１が損傷または剥離してしまう場合が考えられる。部材ＰＳ１がダイパッドＤＰから剥離すると、部材ＰＳ１による応力分散効果が得られなくなるため、ダイパッドＤＰの部分ＤＰ１と部分ＤＰ２との境界に応力集中が生じ易い状態になる。そこで、半導体チップＳＣに最も近い位置に形成された部材ＰＳ１の剥離を防止または抑制する観点からは、図５に示す半導体装置ＰＫ１のように、ダイパッドＤＰの部分ＤＰ１に、複数の部材ＰＳ１を搭載することが好ましい。なお、図示は省略するが、図５に対する変形例としては、例えば図５に示すＹ方向の長さ（幅）を大きくする（例えば図５に示す二個の部材ＰＳ１を一体化する程度の幅にする）ことで、部材ＰＳ１の損傷を抑制する方法も考えられる。しかし、半導体装置ＰＫ１内に搭載する材料の使用量を低減する観点からは、図５に示すように、Ｙ方向とは直交するＸ方向に沿って延びる複数の部材ＰＳ１を搭載することが好ましい。
また、複数の部材ＰＳ１間で応力を確実に分散させる観点からは、図５に示すように、Ｙ方向における複数の部材ＰＳ１間の離間距離Ｐ２は、Ｙ方向における半導体チップＳＣの長さＬｃ１よりも小さいことが好ましい。これにより、複数の部材ＰＳ１のそれぞれに印加される応力を低減できるので、部材ＰＳ１の剥離を抑制できる。
また、本実施の形態とは別の態様としては、図５、図６および図８に示す部材ＰＳ１を設けず、代わりに、ダイパッドＤＰに図示しない溝や複数の窪み部（ディンプル）を形成する方法、あるいは、粗面化処理を施す方法が考えられる。しかし、上記したように平面サイズの異なる複数種類の半導体チップＳＣを搭載することを考慮すると、半導体チップＳＣが搭載される領域の範囲が異なるので、溝や窪み部を形成する位置や粗面化処理を施す位置を個別に最適化することが難しい。一方、本実施の形態では、共通のダイパッドＤＰに部材ＰＳ１を追加することで、ダイボンド材ＢＰ１の損傷を抑制するので、半導体チップＳＣの平面サイズに応じて、部材ＰＳ１の搭載位置を容易に最適化することができる。
＜半導体装置の製造方法＞
次に、図１〜図７を用いて説明した半導体装置ＰＫ１の製造工程について説明する。半導体装置ＰＫ１は、図９に示すフローに沿って製造される。図９は、図１〜図７を用いて説明した半導体装置の製造工程の概要を示す説明図である。
＜リードフレーム準備工程＞
まず、図９に示すリードフレーム準備工程では、図１０〜図１２に示すリードフレームＬＦを準備する。図１０は、図９に示すリードフレーム準備工程で準備する配線基板の全体構造を示す平面図である。また、図１１は図１０に示すデバイス形成部１個分の拡大平面図である。また、図１２は図１１のＡ−Ａ線に沿った拡大断面図である。
図１０に示すように、本工程で準備するリードフレームＬＦは、外枠ＬＦｂの内側に複数（図１０では３２個）のデバイス形成部ＬＦａを備えている。複数のデバイス形成部ＬＦａは、それぞれ、図５に示す半導体装置ＰＫ１の１個分に相当する。リードフレームＬＦは、複数のデバイス形成部ＬＦａが行列状に配置された、所謂、多数個取り基材である。このように、複数のデバイス形成部ＬＦａを備えるリードフレームＬＦを用いることで、複数の半導体装置ＰＫ１（図３参照）を一括して製造することができるので、製造効率を向上させることができる。リードフレームＬＦは、例えば銅（Ｃｕ）を主体とする金属材料から成り、その厚さは、例えば１２５μｍ〜２００μｍ程度である。
また、図１１に示すように各デバイス形成部ＬＦａの周囲は枠部ＬＦｃに囲まれている。枠部ＬＦｃは、図９に示す個片化工程までの間、デバイス形成部ＬＦａ内に形成された各部材を支持する支持部である。
また、図１１および図１２に示すように各デバイス形成部ＬＦａには、図５〜図７を用いて説明したダイパッドＤＰおよび複数のリードＬＤが既に形成されている。ダイパッドＤＰは吊りリードＴＬを介してデバイス形成部ＬＦａの周囲に配置された枠部ＬＦｃと連結され、枠部ＬＦｃに支持されている。また、複数のリードＬＤは、それぞれ枠部ＬＦｃに連結され、枠部ＬＦｃに支持されている。
図１１に示す例では、平面視において四角形を成すデバイス形成部ＬＦａの一辺側から対向辺に向かって、Ｙ方向に沿って、ソース用のリードＬＤｓ、ダイパッドＤＰ、ダイパッドＤＰと一体に形成されたドレイン用のリードＬＤｄの順で配列されている。また、Ｘ方向に沿って、リードＬＤｓの隣にはゲート用のリードＬＤｇが配列されている。
また、ダイパッドＤＰの上面ＤＰｔにはニッケル（Ｎｉ）、あるいは銀（Ａｇ）から成る金属膜ＣＭ１が予め形成されている。上記したように、平面サイズの異なる複数種類の半導体チップＳＣ（図５参照）を搭載可能にするため、金属膜ＣＭ１は、ダイパッドＤＰの上面ＤＰｔの大部分を覆うように形成されている。言い換えれば、本実施の形態では、半導体チップを搭載しない部分ＤＰ１と半導体チップの搭載予定領域である部分ＤＰ２とを跨ぐように金属膜ＣＭ１が形成されている。
また、複数のリードＬＤのうち、ゲート用のリードＬＤｇの接続部Ｒｂ２の上面ＲＢｔには、例えば銀から成る金属膜ＣＭ２が予め形成されている。一方、複数のリードＬＤのうち、ソース用のリードＬＤｓの接続部ＲＢ１の上面ＲＢｔには、金属膜ＣＭ２が形成されず、基材である銅合金が露出している。金属膜ＣＭ１、ＣＭ２のそれぞれは、例えばめっき法により形成することができる。また、金属膜ＣＭ１、ＣＭ２を同じ材料で形成する場合には、一括して形成することができる。
また、複数のリードＬＤのうち、リードＬＤｓには、予め曲げ加工が施され、接続部ＲＢ１の位置が端子部ＴＮ１の位置よりも高くなるように設けられたオフセット部（曲げ加工部、傾斜部、段差部）ＳＬ１が形成されている。また、複数のリードのうち、リードＬＤｓの隣に配置されているリードＬＤｇにも、予め曲げ加工が施され、接続部ＲＢ２の位置が端子部ＴＮ１の位置よりも高くなるように設けられたオフセット部（曲げ加工部、傾斜部、段差部）ＳＬ１が形成されている。オフセット部ＳＬ１は、例えばプレス加工により形成することができる。
本工程で準備するリードフレームＬＦの上記以外の特徴は、図５〜図８を用いて説明した通りなので、重複する説明は省略する。
＜第１部材配置＞
また、図９に示す第１部材配置工程では、図１３、図１４、および図１５に示すように、ダイパッドＤＰの部分ＤＰ１に部材ＰＳ１を配置する。図１３は、図１１に示すダイパッドの一部に、銀ペーストを塗布した状態を示す拡大平面図である。また、図１４は、図１３のＡ−Ａ線に沿った拡大断面図である。また、図１５は、図１３のＢ−Ｂ線に沿った拡大断面において、銀ペーストを塗布する方式を模式的に示す説明図である。また、図１６は、図１５に対する変形例を示す説明図である。また、図１７は図１６に示す方式により形成された銀ペーストの平面形状を示す拡大平面図である。
本工程では、図１３〜図１５に示すように、ダイパッドＤＰ１上（図１３〜図１５では、金属膜ＣＭ１上）に密着固定させることができるものであれば、部材ＰＳ１の材料には種々の変形例を適用することができる。本実施の形態の例では、部材ＰＳ１として、半導体チップを搭載するためのダイボンド材ＢＰ１と同じ材料、例えば複数の銀（Ａｇ）粒子を含有する、銀（Ａｇ）ペーストと呼ばれる導電性の樹脂接着材を用いている。銀ペーストは、樹脂成分を硬化させる前には、流動性を有するので、図１５に示すように、ノズルＮＺ１からダイパッドＤＰの上面ＤＰｔに向かってペースト状態の部材ＰＳ１を塗布すると、部材ＰＳ１とダイパッドＤＰの部分ＤＰ１（詳しくは、ダイパッドＤＰ上に形成された金属膜ＣＭ１）とが密着する。また、図１５に示す例では、銀ペーストから成る部材ＰＳ１を吐出しながらノズルＮＺ１をＸ方向に沿って移動させる。これにより、図１３および図１５に示すように、Ｘ方向に沿って延びる部材ＰＳ１を形成することができる。以下、図１５に示すようにペースト材を吐出しながらノズルＮＺ１を移動させて塗布する方式を線引き方式と記載する。
図１５に対する変形例としては、図１６に示すように、複数の吐出口を有するノズルＮＺ２を準備して、複数の吐出口から一括してペースト状の部材ＰＳ１を吐出する方式で部材ＰＳ１を形成することができる。以下、図１６に示すように、複数の吐出口からペースト材を吐出して塗布する方式を多点塗布方式と記載する。
図１５に示すような線引き方式で部材ＰＳ１を塗布する場合、部材ＰＳ１のＸ方向に沿って部材ＰＳ１が分断されることを防止できる。部材ＰＳ１は、図１３に示すダイパッドＤＰの部分ＤＰ１と部分ＤＰ２との境界に生じる応力を低減するため、応力を分散させるために設ける部材である。Ｘ方向に沿ってのびる部材ＰＳ１の一部が途中で分断されている場合、応力が部材ＰＳ１の分断箇所を経由して伝達され、ダイパッドＤＰの部分ＤＰ１と部分ＤＰ２との境界に生じる応力が大きくなってしまう。このため、ダイパッドＤＰの部分ＤＰ１と部分ＤＰ２との境界に伝達されることを抑制する観点から、Ｘ方向に沿って、部材ＰＳ１が分断されていないことが好ましい。つまり、ダイパッドＤＰの部分ＤＰ１と部分ＤＰ２との境界に生じる応力を低減する観点からは、図１５に示す線引き方式が好ましい。
一方、図１６に示す多点塗布方式の場合、ノズルＮＺ２を移動させる時間を要しないので、塗布時間を短縮することができる。したがって、効率的に製造する観点からは、図１６に示す多点塗布方式が好ましい。ただし、多点塗布方式の場合には、ダイパッドＤＰ上の複数箇所に一括して部材ＰＳ１を塗布する。このため、隣り合う部材ＰＳ１が確実に接触するように、上記した線引き方式の場合よりも塗布量を多くすることが好ましい。言い換えれば、部材ＰＳ１の形成に要する銀ペーストの使用量を低減する観点からは図１５に示す線引き方式が好ましい。
なお、図１５に示す線引き方式により部材ＰＳ１を形成した場合には、図１３に示すように塗布方向（Ｘ方向）と直交するＹ方向における部材ＰＳ１の広がりは一様になる。一方、図１６に示す多点塗布方式により、部材ＰＳ１を形成した場合には、図１７に示すように、塗布方向（Ｘ方向）と直交するＹ方向における部材ＰＳ１の広がりは、大きい部分と小さい部分とが交互に繰り返された形状になる。
ところで、上記したように、本実施の形態では、部材ＰＳ１をダイボンド材ＢＰ１と同じ材料で形成する。このため、本工程では、図９に示す半導体チップ搭載工程の準備として、図１３や図１７に示すように、ダイボンド材ＢＰ１をダイパッドＤＰのチップ搭載領域である部分ＤＰ２に塗布しておくことができる。
ダイボンド材ＢＰ１の塗布方法は、図１５を用いて説明した、線引き方式、または図１６を用いて説明した、多点塗布方式を適用できる。ただし、半導体チップの厚さが薄い場合には、ダイボンド材ＢＰ１が半導体チップの表面側に回り込んで、短絡することを防止する観点から、ダイボンド材ＢＰ１の塗布量を低減できる、線引き方式が好ましい。また、ダイボンド材ＢＰ１および部材ＰＳ１のそれぞれを、線引き方式により形成する場合、部材ＰＳ１およびダイボンド材ＢＰ１のそれぞれを、図１５に示すノズルＮＺ１から供給することができる。つまり、部材ＰＳ１の供給装置とダイボンド材ＢＰ１の供給装置を兼用化できるので、製造装置を簡略化できる。
また、部材ＰＳ１とダイボンド材ＢＰ１との供給順序は、特に限定されないが、ダイボンド材ＢＰ１の乾燥を抑制する観点からは、部材ＰＳ１を先に形成することが好ましい。時に、線引き方式で部材ＰＳ１を形成する場合、多点塗布方式と比較して塗布時間が長くなる。したがって、図９に示す半導体チップ搭載工程において、ダイボンド材ＢＰ１が乾燥して広がり難くなることを抑制する観点からは、ダイボンド材ＢＰ１は半導体チップ搭載工程の直前に塗布することが好ましい。
なお、本実施の形態では、製造工程を効率的に行う観点から、半導体チップ搭載工程の前に第１部材配置工程を行う実施態様について説明したが、変形例としては、半導体チップ搭載工程の後で、第１部材配置工程を行うこともできる。
＜半導体チップ搭載工程＞
次に、図９に示す半導体チップ搭載工程では、図１８および図１９に示すように、リードフレームＬＦのダイパッドＤＰに半導体チップＳＣを搭載する。図１８は、図１３に示すダイパッド上に半導体チップを搭載した状態を示す拡大平面図である。また、図１９は図１８のＡ−Ａ線に沿った拡大断面図である。
本工程では、ドレイン端子であるリードＬＤｄと一体に形成されたダイパッドＤＰの部分ＤＰ２にダイボンド材ＢＰ１を介して半導体チップＳＣを搭載する。図１８に示す例では、半導体チップＳＣは、半導体チップＳＣの四つの側面のうちの側面ＳＣｓ１が、ダイパッドＤＰの側面ＤＰｓ１に沿うようにダイパッドＤＰ上に配置される。言い換えれば、半導体チップＳＣは、側面ＳＣｓ１が、ソース用のリードＬＤｓの先端（接続部ＲＢ１側の端部）と対向するようにダイパッドＤＰ上に配置される。また、図１９に示すように、半導体チップＳＣはドレイン電極ＤＥが形成された裏面ＳＣｂが、ダイパッドＤＰのチップ搭載面である上面ＤＰｔと対向するように、ダイボンド材ＢＰ１を介して接着固定される。これにより、半導体チップＳＣのソース電極パッドＳＥおよびゲート電極パッドＧＥは、図１８に示すように露出している。一方、図１９に示すように半導体チップＳＣのドレイン電極ＤＥは、導電性接着材であるダイボンド材ＢＰ１および金属膜ＣＭ１を介してダイパッドＤＰと電気的に接続される。
また、本工程では、半導体チップＳＣとソース端子であるリードＬＤｓの接続部ＲＢ１の距離が近づくように、半導体チップＳＣは、ダイパッドＤＰの上面ＤＰｔにおいてリードＬＤｓに寄せて配置される。このため、半導体チップＳＣをダイパッドＤＰの中央部に搭載する場合と比較して、半導体チップＳＣの側面ＳＣｓ２からダイパッドＤＰの部分ＤＰ１側の側面ＤＰｓ２までの距離は大きくなる。
また、ダイボンド材ＢＰ１は、例えばエポキシ樹脂などの熱硬化性樹脂を含む樹脂材料中に複数の導電性粒子（例えば銀粒子）を混合させた樹脂接着材であって、硬化させる前の性状は、ペースト状を成す。このため上記したように、予めダイパッドＤＰの部分ＤＰ２にペースト状のダイボンド材ＢＰ１を塗布した後、半導体チップＳＣをダイパッドＤＰの上面ＤＰｔに向かって押し付ける。これにより、半導体チップＳＣとダイパッドＤＰの上面ＤＰｔの間にダイボンド材ＢＰ１を広げることができる。
次に、本工程では、半導体チップＳＣをダイパッドＤＰ上にそれぞれ搭載した後、ダイボンド材ＢＰ１および部材ＰＳ１を一括して硬化させる（キュア工程）。ダイボンド材ＢＰ１および部材ＰＳ１には、上記したようにそれぞれ熱硬化性樹脂が含まれているので、加熱処理（ベーク処理）を施すことにより、熱硬化性樹脂成分を硬化させる。本工程により、半導体チップＳＣは、ダイパッドＤＰの部分ＤＰ２に接着固定される。また、部材ＰＳ１は、ダイパッドＤＰの部分ＤＰ１に接着固定される。
本実施の形態のように、ダイボンド材ＢＰ１と部材ＰＳ１を同じ材料で構成し、半導体チップ搭載工程の前に部材ＰＳ１を配置しておくことで、ダイボンド材ＢＰ１と部材ＰＳ１とを一括して硬化させることができる。
＜リボンボンディング工程＞
また、図９に示すリボンボンディング工程では、図２０および図２１に示すように、半導体チップＳＣのソース電極パッドＳＥとソース端子であるリードＬＤｓの接続部ＲＢ１の上面ＲＢｔを、金属リボンＭＢ１を介して電気的に接続する。図２０は、図１８に示す半導体チップとリードとを、金属リボンを介して電気的に接続した状態を示す拡大平面図である。また、図２１および図２２は、図２０のＡ−Ａ線に沿った断面において、金属リボンを接続する状態を段階的に示す拡大断面図である。
本工程では、図２１および図２２に示すように金属帯２０を被接合部材に接合するボンディングツール２３、接合後の金属帯２０を切断する切断刃２４、およびボンディングツール２３との間の隙間に金属帯２０を挟み、金属帯２０の繰り出し方向を制御するリボンガイド２８を有するリボン接続装置を使用してリボンボンディングを行う。まず、図２１に示すように、半導体チップＳＣのソース電極パッドＳＥに金属帯２０の一端（図２０に示す金属リボンＭＢ１の一端）を接合する。本工程では、ボンディングツール２３とリボンガイド２８との間の隙間から繰り出された金属帯２０をソース電極パッドＳＥに押し付けることで、ボンディングツール２３に倣って金属帯２０の形状が変形する。また、ボンディングツール２３に超音波を印加することで、金属帯２０とソース電極パッドＳＥとの接触界面に金属結合を形成し、金属帯２０とソース電極パッドＳＥを電気的に接続することができる。この時、金属帯２０の被押し付け面には、圧痕２０ａが形成される。
また、ダイパッドＤＰのチップ搭載面の反対側に位置する下面ＤＰｂは、支持台２５のタブ保持面２５ａと密着し、支持台２５に保持されている。このように被接合部であるソース電極パッドＳＥが、支持台２５により支持された状態でボンディングを行うことにより、ボンディングツール２３に印加した超音波が、金属帯２０の接合面に効率的に伝達される。この結果、金属帯２０とソース電極パッドＳＥの接合強度を向上させることができる。支持台２５は、ボンディングツール２３に印加された超音波が、接合界面に集中的に伝達されるように、例えば金属製のテーブル（金属テーブル）を用いることが好ましい。
次に、ボンディングツール２３とリボンガイド２８とにより、金属帯２０の繰り出し方向が制御された状態で、金属帯２０を保持するリール２１から金属帯２０を順次繰り出しながらボンディングツール２３を移動させ、図２２に示すように、リードＬＤｓの接続部ＲＢ１の上面ＲＢｔに金属帯２０の他端を接合する。この時、金属帯２０をリードＬＤｓのリボン接続面である上面ＲＢｔに押し付けることで、ボンディングツール２３に倣って金属帯２０がリードＬＤｓの接続部ＲＢ１の上面ＲＢｔと密着するように変形する。また、ボンディングツール２３に超音波を印加することで、金属帯２０と接続部ＲＢ１の上面ＲＢｔとの接触界面に金属結合を形成し、金属帯２０と接続部ＲＢ１の上面ＲＢｔとを電気的に接続することができる。
また、接続部ＲＢ１の上面ＲＢｔの反対側（直下）に位置する下面ＲＢｂは、支持台２５のリボン接続部保持面２５ｂと密着し、支持台２５に保持されている。図２２に示す例では、リードＬＤｓには、オフセット部ＳＬ１が設けられているので、支持台２５の一部に突出部が設けられ、突出部の上面がリボン接続部保持面２５ｂとなっている。このように被接合部である接続部ＲＢ１の下面ＲＢｂが、支持台２５のリボン接続部保持面２５ｂにより支持された状態でボンディングを行うことにより、ボンディングツール２３に印加した超音波が、金属帯２０の接合面に効率的に伝達される。この結果、金属帯２０と接続部ＲＢ１の接合強度を向上させることができる。
次に、図示は省略するが、ボンディングツール２３およびリボンガイド２８をＹ方向に沿って半導体チップＳＣから遠ざかる方向にさらに移動させる。そして、図２２に示す切断刃２４を金属帯２０に向かって押し付けることで、金属帯２０を切断する。これにより、半導体チップＳＣのソース電極パッドＳＥとソース用のリードＬＤｓの接続部ＲＢ１を電気的に接続する、金属リボンＭＢ１（図２０参照）が金属帯２０から分離されて形成される。この時、切断刃２４による切断位置は、接続部ＲＢ１の上面ＲＢｔ上にすることが好ましい。金属帯２０を切断刃２４と上面Ｒｂｔの間に挟んだ状態で切断する方が、安定的に金属帯２０を切断することができる。
以上の工程により、図２０に示すように、半導体チップＳＣのソース電極パッドＳＥとリードＬＤｓの接続部ＲＢ１の上面ＲＢｔとは、金属リボンＭＢ１を介して電気的に接続される。
＜ワイヤボンディング工程＞
また、図９に示すワイヤボンディング工程では、図２３および図２４に示すように、半導体チップＳＣのゲート電極パッドＧＥとゲート用のリードＬＤｇの接続部ＲＢ２の上面ＲＢｔを、ワイヤ（金属ワイヤ）ＭＷ１を介して電気的に接続する。
図２３は、図２０に示す半導体チップと、ゲート用のリードとを、金属ワイヤを介して電気的に接続した状態を示す拡大平面図である。また、図２４は図２３のＡ−Ａ線に沿った断面において、ワイヤを接続した状態を示す拡大断面図である。
図２４に示すように、本工程では、ボンディングツール２６に超音波を印加することにより、ワイヤＭＷ１の一部を被接合部と金属結合させることにより接合する。例えば、図２４に示す例では、まず、ゲート電極パッドＧＥの最表面に形成された金属膜（例えばアルミニウム膜、あるいは金膜）に、例えば金（Ａｕ）から成るワイヤＭＷ１の一端を接合する。この時、ボンディングツール２６に超音波を印加して接合界面に金属結合を形成する。
次に、ボンディングツール２６からワイヤ２７を繰り出しながらボンディングツール２６をリードＬＤｇの接続部ＲＢ２上に移動させる。リードＬＤｇの接続部ＲＢ２の上面ＲＢｔには、ワイヤＭＷ１とリードＬＤｇの基材（例えば銅）の接続強度を向上させることができる金属膜ＣＭ２が形成されている。リードＬＤｇの基材は例えば銅（Ｃｕ）合金から成り、金属膜ＣＭ２は例えば銀（Ａｇ）から成る。そして、ボンディングツール２６に超音波を印加することにより、ワイヤ２７の一部（第２ボンド部）と金属膜ＣＭ２の接合界面に金属結合を形成し、これらを電気的に接続する。次に、ワイヤ２７を切断すれば、図２３および図２４に示すワイヤＭＷ１が形成される。
本工程では、被接合部に超音波を効率的に伝達させ、接合強度を向上させる観点から、支持台２５により被接合部を支持した状態でボンディングツール２６に超音波を印加することが好ましい。
また、図９に示すようにワイヤボンディング工程は、リボンボンディング工程の後で行うことが好ましい。リボンボンディング工程では、上記したように半導体チップＳＣとソース電極パッドＳＥとを接続する際に、超音波を印加して接続する。この時、ワイヤＭＷ１とゲート電極パッドＧＥとが予め接続されている場合、リボンボンディング時の超音波の影響により、ワイヤＭＷ１、あるいはワイヤＭＷ１の接続部分が損傷する可能性がある。したがって、金属リボンＭＢ１よりも幅が狭いワイヤＭＷ１を接続するワイヤボンディング工程は、リボンボンディング工程の後で行うことが好ましい。
＜封止工程＞
次に、図９に示す封止工程では、図２３に示す、半導体チップＳＣ、ダイパッドＤＰの一部、複数のリードＬＤの一部、金属リボンＭＢ１、およびワイヤＭＷ１を絶縁樹脂で封止し、図２５に示す封止体ＭＲを形成する。図２５は、図２３に示す半導体チップおよび金属リボンを封止する封止体を形成した状態を示す拡大平面図である。また、図２６は図２５のＡ−Ａ線に沿った断面において、成形金型内にリードフレームが配置された状態を示す拡大断面図である。
本工程では、例えば、図２６に示すように上型（第１金型）３２と、下型（第２金型）３３を備える成形金型３１を用いて、所謂トランスファモールド方式により封止体ＭＲを形成する。
図２６に示す例では、デバイス形成部ＬＦａのダイパッドＤＰおよびダイパッドＤＰの隣に配置された複数のリードＬＤが上型３２に形成されたキャビティ３４内に位置するようにリードフレームＬＦを配置し、上型３２と下型３３でクランプする（挟み込む）。この状態で、軟化（可塑化）させた熱硬化性樹脂（絶縁樹脂）を、成形金型３１のキャビティ３４に圧入すると、絶縁樹脂はキャビティ３４と下型３３で形成された空間内に供給され、キャビティ３４の形状に倣って成形される。
この時、ダイパッドＤＰの下面ＤＰｂおよびリードＬＤの端子部ＴＮ１の下面ＬＤｂを下型３３と密着させれば、下面ＤＰｂ、ＬＤｂは、封止体ＭＲの下面ＭＲｂにおいて封止体ＭＲから露出する。一方、リードＬＤｓの接続部ＲＢ１の下面ＲＢｂは下型３３と密着させない。このため接続部ＲＢ１は絶縁樹脂に覆われ、封止体ＭＲにより封止される。また、ダイパッドＤＰの周縁部には段差部が形成されており、ダイパッドＤＰの周縁部の下面は、樹脂に封止される。このように、ダイパッドＤＰおよびリードＬＤのそれぞれ一部が封止体ＭＲに封止されることで、封止体ＭＲから脱落し難くなる。
また、封止体ＭＲは、絶縁性の樹脂を主体として構成されるが、例えば、シリカ（二酸化珪素；ＳｉＯ2）粒子などのフィラー粒子を熱硬化性樹脂に混合することで、封止体ＭＲの機能（例えば、反り変形に対する耐性）を向上させることができる。
＜めっき工程＞
次に、図９に示すめっき工程では、図２７に示すように、リードフレームＬＦを図示しないめっき溶液に浸し、封止体ＭＲから露出した金属部分の表面に金属膜ＳＤを形成する。図２７は、図２６に示すダイパッドおよびリードの封止体からの露出面に金属膜を形成した状態を示す拡大断面図である。
図２７に示す例では、例えば、半田溶液にリードフレームＬＦを浸し、電気めっき方式により半田膜である金属膜ＳＤを形成する。金属膜ＳＤは、完成した半導体装置ＰＫ１（図６参照）を図示しない実装基板に実装する際に、例えば半田から成る接続材の濡れ性を向上させる機能を有している。金属膜ＳＤの種類としては、例えば、錫−鉛めっき、Ｐｂフリーめっきである純錫めっき、錫−ビスマスめっき等が挙げられる。
なお、予めリードフレームに導体膜が形成された先付けめっきのリードフレームを用いてもよい。このときの導体膜は、例えば、ニッケル膜と、ニッケル膜上に形成されたパラジウム膜と、パラジウム膜上に形成された金膜により形成される場合が多い。先付けめっきのリードフレームを用いる場合は、本めっき工程は省略される。先付けめっきのリードフレームを用いる場合には、基材である銅（Ｃｕ）や銅合金が露出させなくても金属リボンＭＢ１との金属接合性は良好である。したがって、先付けめっきの場合には、金属リボンＭＢ１の接合領域を含むリードフレーム全体に先付けめっき膜を形成する。
＜個片化工程＞
次に、図９に示す個片化工程では、図２８に示すように、リードフレームＬＦをデバイス形成部ＬＦａ毎に分割する。図２８は、図２７に示すリードフレームを個片化した状態を示す拡大平面図である。
本工程では、図２８に示すように、リードＬＤの一部を切断し、リードＬＤを枠部ＬＦｃから切り離す。また、本工程では、ダイパッドＤＰを支持する複数の吊りリードＴＬの一部を切断し、ダイパッドＤＰを枠部ＬＦｃから切り離す。切断方法は特に限定されず、プレス加工、あるいは回転刃を用いた切削加工により切断することができる。
以上の各工程により、図１〜図７を用いて説明した半導体装置ＰＫ１が得られる。その後、外観検査や電気的試験など、必要な検査、試験を行い、出荷、あるいは、図示しない実装基板に実装する。
＜変形例＞
次に、上記実施の形態で説明した実施態様に対する種々の変形例について説明する。
まず、上記実施の形態では、部材ＰＳ１としてダイボンド材ＢＰ１と同一材料である銀ペーストを用いる実施態様について説明した。しかし、半導体チップＳＣとダイパッドＤＰとの接着界面の損傷を抑制する観点からは、部材ＰＳ１として以下のような材料を用いることができる。
例えば、図２９に示す半導体装置ＰＫ２は、図６に示す部材ＰＳ１に代えて、ダイパッドＤＰの部分ＤＰ１に搭載される部材ＰＳ２として銀粒子などの金属粒子が混合されていない、非導電性の樹脂接着材を用いている。図２９は、図６に対する変形例を示す断面図である。
ダイパッドＤＰの部分ＤＰ１に、非導電性の部材（第１部材）ＰＳ２を接着固定する場合、部材ＰＳ２とダイパッドＤＰとは電気的に分離される。また部材ＰＳ２は、上記実施の形態で説明した部材ＰＳ１と同様に、ダイパッドＤＰ以外の端子（リードＬＤ）とは電気的に接続されていない。つまり、部材ＰＳ２は、半導体装置ＰＫ２が有する他の部材とは電気的に分離されている。したがって、半導体装置ＰＫ２が有する回路に対するノイズ成分を低減することができる。
また、半導体装置ＰＫ２の製造工程においては、上記した第１部材配置工程において、ペースト状の部材ＰＳ２を供給するノズルと、ペースト状のダイボンド材ＢＰ１を供給するノズルとを兼用化できず、それぞれ別のノズルから供給する必要がある点で相違する。ただし、半導体チップ搭載工程で説明したキュア工程については兼用化できる。すなわち、ダイボンド材ＢＰ１および部材ＰＳ２には、それぞれ熱硬化性樹脂が含まれているので、加熱処理（ベーク処理）を施すことにより、ダイボンド材ＢＰ１および部材ＰＳ２を一括して硬化させることができる。
図２９に示す半導体装置ＰＫ２は、上記した相違点を除き、上記実施の形態で説明した半導体装置ＰＫ１と同様である。例えば、上記した第１部材配置工程では、ペースト状の部材ＰＳ２を、線引き方式または多点塗布方式のうちのどちらかを適用して配置することができる。したがって、上記実施の形態で説明した部材ＰＳ１を部材ＰＳ２に置き換えて適用できる説明、および図示は省略する。
また例えば、図３０および図３１に示す半導体装置ＰＫ３は、図５および図６に示す部材ＰＳ１に代えて、ダイパッドＤＰの部分ＤＰ１には、非導電性の樹脂接着材である部材ＰＳ２を介して、部材ＰＳ２とは異なる材料で構成された、部材ＰＳ３（図３０において、ドットパターンを付して示している部材）が固定されている。図３０は図５に対する変形例を示す透視平面図である。また、図３１は、図３０のＡ−Ａ線に沿った断面図である。
半導体装置ＰＫ３のように、接着材である部材ＰＳ２を介して別の部材ＰＳ３を接着固定する場合、部材ＰＳ２と部材ＰＳ３を一体物と見做した場合の厚さを容易に厚くすることができる。例えば図３１に示す例では、部材ＰＳ３の上面ＰＳ３ｔからダイパッドＤＰの上面ＤＰｔまでの距離は、半導体チップＳＣの表面ＳＣｔからダイパッドＤＰまでの距離よりも遠くなっている。部材ＰＳ２と部材ＰＳ３を一体物と見做した場合の厚さを厚くすることで、封止体ＭＲの熱膨張量（または熱収縮量）を抑制する、アンカー効果が大きくなる。したがって、封止体ＭＲとダイパッドＤＰとの線膨張係数の違いに起因して生じるダイボンド材ＢＰ１の損傷を低減できる。
また、部材ＰＳ２は、上記したように非導電性の樹脂接着材なので、部材ＰＳ３として金属材料を選択した場合でも、ダイパッドＤＰと電気的に分離することができる。したがって、半導体装置ＰＫ３が有する回路に対するノイズ成分を低減することができる。
また、部材ＰＳ３と封止体ＭＲとの密着界面の剥離を抑制する観点からは、部材ＰＳ３は、封止体ＭＲと線膨張係数が近い材料、例えばシリコン（Ｓｉ）などから構成されていることが好ましい。
また、半導体装置ＰＫ３の製造工程においては、第１部材配置工程の後、部材ＰＳ３を部材ＰＳ２上に搭載する工程、および部材ＰＳ２を硬化させることで、部材ＰＳ３をダイパッドＤＰ上に接着固定する工程が追加される。ただし、部材ＰＳ２を硬化させる工程（キュア工程）は、ダイボンド材ＢＰ１を硬化させる際に一括して行うことができる。
図３０および図３１に示す半導体装置ＰＫ３は、上記した相違点を除き、上記実施の形態で説明した半導体装置ＰＫ１と同様である。したがって、上記実施の形態と重複する説明、および図示は省略する。
また例えば、図３２および図３３に示す半導体装置ＰＫ４および図３４に示す半導体装置ＰＫ５は、図５および図６に示す部材ＰＳ１に代えて、ダイパッドＤＰの部分ＤＰ１には、複数のスタッドバンプＳＴＢ１（図３４ではスタッドバンプＳＴＢ２）がＸ方向に沿って並ぶように接合されている。図３２は図５に対する他の変形例を示す透視平面図である。また、図３３は、図３２のＡ−Ａ線に沿った断面図である。また、図３４は、図３３に対する変形例を示す断面図である。
図３２および図３３に示すスタッドバンプＳＴＢ１は、上記ワイヤボンディング工程で説明した、ボンディングツール２６（図２４参照）を用いて形成することができる。すなわち、ボンディングツール２６の先端部分において、ワイヤ２７の先端を加熱してボール部（図示は省略）を形成する。そして該ボール部を図３２および図３３に示すダイパッドＤＰの部分ＤＰ１に接合する。接合方式は、上記ワイヤボンディング工程と同様に、ボンディングツール２６に超音波を印加して接合界面に金属結合を形成する方式を適用することができる。そして、ボール部を接合した後、ワイヤ２７を切断すれば、図３２および図３３に示すスタッドバンプＳＴＢ１が形成される。また、図３４に示すスタッドバンプＳＴＢ２は、図３３に示すスタッドバンプＳＴＢ１上に、さらにスタッドバンプＳＴＢ１を形成して得られる。このように複数のスタッドバンプＳＴＢ１を積層すれば、図５を用いて説明した部材ＰＳ１に対応する部材であるスタッドバンプＳＴＢ２（図３４参照）の高さを高くすることができる。その結果、スタッドバンプが１段（スタッドバンプＳＴＢ１）の時よりもスタッドバンプと封止体ＭＲとの接触面積が増えるので、アンカー効果が大きくなる。したがって、封止体ＭＲとダイパッドＤＰとの線膨張係数の違いに起因して生じるダイボンド材ＢＰ１の損傷を低減できる。
本変形例のスタッドバンプＳＴＢ１、ＳＴＢ２は、上記したようにワイヤボンディング工程で使用するボンディングツール２６（図２４参照）を用いて形成できるので、図９に示す第１部材配置工程は、ワイヤボンディング工程の直前、あるいはワイヤボンディングの直後に行うことが好ましい。
図３２および図３３に示す半導体装置ＰＫ４および図３４に示す半導体装置ＰＫ５は、上記した相違点を除き、上記実施の形態で説明した半導体装置ＰＫ１と同様である。したがって、上記実施の形態と重複する説明、および図示は省略する。
次に、上記実施の形態では、半導体チップＳＣを導電性の樹脂接着材である銀ペーストから成るダイボンド材ＢＰ１を介してダイパッドＤＰ上に搭載する実施態様について説明した。しかし、半導体チップＳＣを搭載する接着材としては、種々の変形例を適用できる。
例えば、図示は省略するが、半導体チップＳＣの裏面に電極が形成されず、ダイパッドＤＰと半導体チップＳＣとを電気的に接続する必要がない場合には、非導電性の樹脂接着材を用いることができる。この場合、図２９に示す半導体装置ＰＫ２を例に挙げて説明した変形例と組み合わせて適用すれば、上記した第１部材配置工程において、ペースト状の部材ＰＳ２を供給するノズルと、ペースト状でかつ非導電性のダイボンド材を供給するノズルとを兼用化できる。
また例えば、図３５および図３６に示す半導体装置ＰＫ６では、半導体チップＳＣを半田から成るダイボンド材ＢＰ１２を介してダイパッドＤＰの部分ＤＰ２上に固定している。図３５は、図５に対する他の変形例を示す平面図、図３６は図３５のＡ−Ａ線に沿った断面図である。
半導体装置ＰＫ６のように、半田を介して半導体チップＳＣとダイパッドＤＰとを接続する場合、上記実施の形態で説明した銀ペーストを用いた場合と比較して、ダイパッドＤＰと半導体チップＳＣのドレイン電極ＤＥ（図３６参照）との電気的接続信頼性を向上させることができる。
また、半田から成るダイボンド材ＢＰ１２を介して半導体チップＳＣを搭載する場合、製造工程を効率化させる観点からは、半導体チップＳＣとダイパッドＤＰの接続界面に集中する応力を分散させるために部分ＤＰ１に設ける部材（第1部材）ＰＳ４は、ダイボンド材ＢＰ１２と同じ半田材料で構成することが好ましい。ただし、ペースト状の半田からなる部材ＰＳ４をダイパッドＤＰの部分ＤＰ１に塗布した後、リフロー処理を行って、部材ＰＳ４を溶融させると、半田材がダイパッドＤＰの上面ＤＰｔに沿って広がってしまい、部材ＰＳ４の厚さを厚くすることが難しい。そこで、半田から成る部材ＰＳ４をダイパッドＤＰの部分ＤＰ１に固定する場合には、部材ＰＳ４を介して、部材ＰＳ４とは異なる材料で構成された、部材ＰＳ５（図３５において、ドットパターンを付して示している部材）を固定することが好ましい。
また、部材ＰＳ５は、部材ＰＳ４に含まれる半田成分が濡れ易くなるように、金属材料で構成されていることが好ましい。これにより、半田から成る部材ＰＳ４がダイパッドＤＰの上面ＤＰｔに沿って広がることを抑制できるので、部材ＰＳ２と部材ＰＳ３を一体物と見做した場合の厚さを厚くすることができる。
また、半田から成るダイボンド材ＢＰ１２をダイパッドＤＰ上に固定する場合、図５に示す半導体装置ＰＫ１のように、金属膜ＣＭ１がダイパッドＤＰ上に形成されていると、ダイボンド材ＢＰ１（および部材ＰＳ４）が金属膜ＣＭ１に沿って広がり易くなるので、半導体チップＳＣの搭載位置の制御が難しくなる。一方、上記実施の形態で説明したように、平面サイズが異なる複数種類の半導体チップＳＣを共通のダイパッドＤＰに搭載するためには、半導体チップＳＣの搭載予定領域を予め設定しておくことができない。したがって、半田から成るダイボンド材ＢＰ１２を用いる場合には、ダイパッドＤＰの上面ＤＰｔには、図５に示す金属膜ＣＭ１を形成せず、基材である銅または銅合金を露出させることが好ましい。
また、半導体装置ＰＫ６は、半導体チップＳＣのソース電極パッドＳＥとソース用のリードＬＤｓとが、例えば銅（Ｃｕ）からなる金属クリップ（導電性部材、金属板）ＭＢ２を介して接続されている。金属クリップＭＢ２は、半導体チップＳＣの側面ＳＣｓ１を跨ぐように配置され、一部が導電性の接続材ＳＤｐ１を介して半導体チップＳＣのソース電極パッドＳＥと電気的に接続され、他の一部が導電性の接続材ＳＤｐ２を介してソース用のリードＬＤｓの接続部ＲＢ１の上面ＲＢｔと電気的に接続されている。金属クリップＭＢ２は、金属板に対してプレス加工やエッチング加工などの加工処理を施し、予め成形した状態で半導体チップＳＣ上に搭載するので、図５に示す金属リボンＭＢ１と比較して、複雑な形状にすることができる。
また、導電性の接続材ＳＤｐ１、接続材ＳＤｐ２には、それぞれ半田材料を用いることができる。この場合、半導体装置ＰＫ６の製造工程では、ペースト状の半田（半田ペースト、またはクリーム半田と呼ぶ）を介して半導体チップＳＣおよび部材ＰＳ５をダイパッドＤＰ上に配置した後、リフロー処理を行う前に、接続材ＳＤｐ１、ＳＤｐ２を介して金属クリップＭＢ２を配置する。その後、リフロー処理を行うことにより、ダイボンド材ＢＰ１２、部材ＰＳ４、接続材ＳＤｐ１、および接続材ＳＤｐ２を一括して溶融させる。そして、ダイボンド材ＢＰ１２が冷却されれば、半導体チップＳＣはダイボンド材ＢＰ１２を介してダイパッドＤＰと電気的に接続され、かつ、ダイパッドＤＰ上に固定される。また、部材ＰＳ５は、部材ＰＳ４を介してダイパッドＤＰの部分ＤＰ１上に固定される。また、金属クリップＭＢ２の一部は、接続材ＳＤｐ１を介してソース電極パッドＳＥと電気的に接続され、金属クリップＭＢ２の他の一部は、接続材ＳＤｐ２を介してソース用のリードＬＤｓと電気的に接続される。
また、半導体装置ＰＫ６の製造工程では、リフロー工程の後、洗浄工程を行う場合があるので、ワイヤボンディング工程は、リフロー工程後の洗浄工程を行った後で行う。
図３５および図３６に示す半導体装置ＰＫ６は、上記した相違点を除き、上記実施の形態で説明したＰＳ１と同様である。したがって、上記実施の形態と重複する説明、および図示は省略する。
次に、上記実施の形態では、図５に示すように、平面視において、Ｙ方向に沿って、ソース用のリードＬＤｓ、ダイパッドＤＰ、ドレイン用のリードＬＤｄが順に並ぶように配列され、ゲート用のリードＬＤｇが、ソース用のリードＬＤｓの隣で、かつドレイン用のリードＬＤｄの反対側に配置されている実施態様について説明したが、端子配列には種々の変形例を適用できる。
例えば、図３７に示す半導体装置ＰＫ７では、Ｙ方向に沿って、ソース用のリードＬＤｓ、ダイパッドＤＰ、およびゲート用のリードＬＤｇが順に並ぶように配列されている。図３７は、図５に対する他の変形例を示す透視平面図である。また図３８は図３７のＡ−Ａ線に沿った断面図である。
半導体装置ＰＫ７は、図５に示すリードＬＤｄのように、ダイパッドＤＰから延びるように形成された端子を有しておらず、ダイパッドＤＰがドレイン端子として機能している。また、半導体装置ＰＫ７は、半導体装置ＰＫ７が有する他の部材とは電気的に分離された（言い換えれば、電気的にフローティングになっている）リードＬＤを有している。
半導体装置ＰＫ７のような端子配列の場合には、半導体チップＳＣと、ゲート用のリードＬＤｇとを電気的に接続するワイヤＭＷ１が、平面視において部材ＰＳ４および部材ＰＳ５を跨ぐように形成されている。したがって、半導体装置ＰＫ７の製造工程においては、部材ＰＳ４、ＰＳ５を固定する際に、ワイヤＭＷ１が損傷することを防止する観点から、部材ＰＳ４、ＰＳ５を先に固定した後、ワイヤボンディング工程を行うことが好ましい。
図３７および図３８に示す半導体装置ＰＫ７は、上記した相違点を除き、図３５および図３６を用いて説明した半導体装置ＰＫ６と同様である。したがって、重複する説明、および図示は省略する。
次に、上記実施の形態では、一つのパッケージ（封止体ＭＲ）内に一つの半導体チップＳＣが搭載された実施態様について説明した。しかし、一つのパッケージ内に複数の半導体チップＳＣが搭載された半導体装置に適用することができる。
例えば図３９に示す半導体装置ＰＫ８では、Ｘ方向に沿って半導体チップＳＣ１と半導体チップＳＣ２とが隣り合うように搭載されている。図３９は図５に対する他の変形例を示す透視平面図である。半導体装置ＰＫ８のように一つのダイパッドＤＰに複数の半導体チップＳＣが搭載されている場合、複数の半導体チップＳＣのそれぞれと部材ＰＳ１とが、上記実施の形態で説明した関係になるように配置することで、上記実施の形態で説明した効果が得られる。例えば、ダイパッドＤＰの部分ＤＰ２に部材ＰＳ１を固定して、平面視においてダイパッドＤＰの周縁部と半導体チップＳＣ１の間に部材ＰＳ１が配置されるようにすれば、半導体チップＳＣ１とダイパッドＤＰの接着界面の損傷を抑制できる。また、ダイパッドＤＰの部分ＤＰ２に部材ＰＳ１を固定して、平面視においてダイパッドＤＰの周縁部と半導体チップＳＣ２の間に部材ＰＳ１が配置されるようにすれば、半導体チップＳＣ２とダイパッドＤＰの接着界面の損傷を抑制できる。
その他、重複する説明は省略するが、上記実施の形態あるいは変形例として説明した実施態様を、半導体チップＳＣ１、ＳＣ２のそれぞれに適用することで、上記実施の形態あるいは変形例で説明した効果が得られる。
次に、上記実施の形態では、ダイパッドＤＰの下面ＤＰｂの少なくとも一部が封止体ＭＲから露出しているダイパッド露出型の半導体装置に適用した実施態様について説明した。しかし、変形例としては、ダイパッドＤＰの下面ＤＰｂの全体が封止体ＭＲに封止された半導体装置において、上記実施の形態または変形例として説明した技術を適用することもできる。上記実施の形態で説明したように、ダイパッドＤＰの下面ＤＰｂの全体が封止体ＭＲに封止されている場合、ダイパッドＤＰを包むように封止体ＭＲが形成されていることで、ダイパッドＤＰの熱膨張、熱収縮を抑制し易い。このため、ダイパッドＤＰと封止体ＭＲとの密着界面の剥離が生じ難く、半導体チップＳＣとダイパッドＤＰとの接着界面の損傷も発生し難い。しかし、例えば封止体ＭＲとダイパッドＤＰの線膨張係数の差が大きい場合には、ダイパッドＤＰの下面ＤＰｂの全体が封止体ＭＲに封止されていてもダイパッドＤＰと封止体ＭＲの剥離が発生する可能性もある。この場合には、上記実施の形態または変形例として説明した技術を適用することで、半導体チップＳＣとダイパッドＤＰとの接着界面の損傷を抑制できる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、上記に例示的に示した変形例の他、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
また、上記実施の形態で説明した半導体装置の製造方法について技術的思想を抽出すれば、下記のように表現することができる。
〔付記１〕
（ａ）第１主面と、前記第１主面の反対側に位置する第２主面と、を有するチップ搭載部と、平面視において、第１方向に沿って前記チップ搭載部と並んで配置され、かつ、前記第１方向と直交する第２方向に沿ってそれぞれが並んで配置された複数の外部端子と、が枠部に支持されたリードフレームを準備する工程と、
（ｂ）前記（ａ）工程の後、前記チップ搭載部の第１部分の前記第１主面上に第１部材を配置する工程と、
（ｃ）前記（ａ）工程の後、第１電極パッドが形成された第１面と、前記第１面の反対側に位置する第２面と、を有する半導体チップを、前記第２面が前記チップ搭載部の前記第１主面と対向するように、接着材を介して前記チップ搭載部の第２部分に搭載する工程と、
（ｄ）前記（ｂ）および（ｃ）工程の後、前記半導体チップの前記第１電極パッドと前記複数の外部端子のうちの第１外部端子とを、第１導電性部材を介して電気的に接続する工程と、
（ｅ）前記半導体チップ、前記チップ搭載部の前記第１主面、前記複数の外部端子のそれぞれの一部、および前記第１導電性部材を封止し、封止体を形成する工程と、を有し、
平面視において、前記チップ搭載部の前記第２部分は、前記第１部分と前記第１外部端子との間に配置され、
平面視において、前記第１方向における前記チップ搭載部の前記第１部分の長さは、前記第１方向における前記半導体チップの長さより長く、
前記（ｅ）工程の後、前記第１部材は、前記チップ搭載部以外の端子とは電気的に分離されている、半導体装置の製造方法。
〔付記２〕
付記１に記載の半導体装置の製造方法において、
前記（ｃ）工程では、平面視において、前記第１方向における前記チップ搭載部の前記第１部分の長さが、前記第２方向における前記半導体チップの周縁部から前記ダイパッドの周縁部までの距離よりも長くなるように前記半導体チップを搭載する、半導体装置の製造方法。
〔付記３〕
付記２に記載の半導体装置の製造方法において、
前記（ｃ）工程では、平面視において、前記第１方向における前記半導体チップから前記第１部材までの距離が、前記第１方向における前記半導体チップの長さよりも短くなるように前記半導体チップを搭載する、半導体装置の製造方法。
〔付記４〕
付記３に記載の半導体装置の製造方法において、
前記（ｂ）工程では、平面視において、前記第２方向における前記第１部材の長さが、前記（ｃ）工程で搭載される前記半導体チップの前記第２方向における長さよりも長くなるように行う、半導体装置の製造方法。
〔付記５〕
付記４に記載の半導体装置の製造方法において、
前記（ｅ）工程は、前記チップ搭載部の前記第２主面の一部が、前記封止体から露出するように行う、半導体装置の製造方法。
〔付記６〕
付記３に記載の半導体装置の製造方法において、
前記（ｂ）工程は、平面視において、前記第１部材が前記１方向に沿って複数配置されるように、かつ、それぞれの離間距離が、前記第１方向における前記半導体チップの長さよりも短くなるように行う、半導体装置の製造方法。
〔付記７〕
付記１に記載の半導体装置の製造方法において、
前記第１部材は、前記接着材と同一材料で構成されている、半導体装置の製造方法。
〔付記８〕
付記７に記載の半導体装置の製造方法において、
前記第１部材および前記接着材は、複数の銀粒子を含有する導電性接着材である、半導体装置の製造方法。
〔付記９〕
付記１に記載の半導体装置の製造方法において、
前記半導体チップの厚さは、前記チップ搭載部の厚さよりも薄い、半導体装置の製造方法。
〔付記１０〕
付記９に記載の半導体装置の製造方法において、
前記半導体チップの厚さは、１００μｍ以下である、半導体装置の製造方法。
〔付記１１〕
付記１に記載の半導体装置の製造方法において、
前記半導体チップの前記第１面には第２電極パッドが形成され、
前記半導体チップの前記第２面には第３電極が形成され、
前記（ｃ）工程は、前記接着材を介して前記チップ搭載部の前記第１主面と前記半導体チップの前記第３電極とを電気的に接続する工程を含み、
前記（ｄ）工程は、前記半導体チップの前記第２電極パッドと前記複数の外部端子のうちの第２外部端子とを電気的に接続する工程を含み、
前記（ｅ）工程は、前記チップ搭載部の前記第２主面の一部が、前記封止体から露出するように行う、半導体装置の製造方法。
〔付記１２〕
付記１１に記載の半導体装置の製造方法において、
前記半導体チップは、縦型チャネル構造のＭＯＳＦＥＴを含み、
前記第１電極パッドは、前記ＭＯＳＦＥＴのソース電極と電気的に接続され、
前記第２電極パッドは、前記ＭＯＳＦＥＴのゲート電極と電気的に接続され、
前記第３電極は、前記ＭＯＳＦＥＴのゲート電極である、半導体装置の製造方法。
〔付記１３〕
付記１１に記載の半導体装置の製造方法において、
前記（ｅ）工程の後、前記第１外部端子、前記第２外部端子、および前記チップ搭載部の前記第２主面の前記封止体から露出した部分は、前記半導体装置を実装基板に実装した際、半田付け可能な部分を有する、半導体装置の製造方法。
〔付記１４〕
付記１に記載の半導体装置の製造方法において、
前記（ｃ）工程は、前記チップ搭載部の前記第１部分の前記第１主面上に前記第１部材を介して前記第１部材とは異なる材料で構成された第２部材を搭載する工程を含む、半導体装置の製造方法。
〔付記１５〕
付記１に記載の半導体装置の製造方法において、
前記チップ搭載部の前記第１主面上には金属膜が形成され、
前記（ｂ）工程は、前記第１部材を前記金属膜上に供給する工程を含み、
前記（ｃ）工程は、前記接着材を前記金属膜上に供給する工程を含む、半導体装置の製造方法。
２０ 金属帯
２０ａ 圧痕
２１ リール
２３ ボンディングツール
２４ 切断刃
２５ 支持台
２５ａ タブ保持面
２５ｂ リボン接続部保持面
２６ ボンディングツール
２７ ワイヤ
３１ 成形金型
３２ 上型（第１金型）
３３ 下型（第２金型）
３４ キャビティ
ＢＰ１、ＢＰ２ ダイボンド材（接着材）
ＣＨ チャネル形成領域
ＣＭ１、ＣＭ２ 金属膜（めっき膜、めっき金属膜）
Ｄ ドレイン
ＤＥ ドレイン電極
ＤＰ ダイパッド（チップ搭載部）
ＤＰ１、ＤＰ２ 部分
ＤＰｂ 下面（主面）
ＤＰｓ１、ＤＰｓ２、ＤＰｓ３、ＤＰｓ４ 側面
ＤＰｔ 上面（主面）
ＥＰ エピタキシャル層
Ｇ ゲート電極
ＧＥ ゲート電極パッド
ＧＩ ゲート絶縁膜
Ｌ１、Ｌ２、Ｌ３、Ｌｃ１ 長さ（距離）
ＬＤ リード（端子、外部端子）
ＬＤｂ 下面（実装面）
ＬＤｄ リード（ドレインリード、ドレイン端子）
ＬＤｇ リード（ゲートリード、ゲート端子）
ＬＤｓ リード（ソースリード、ソース端子）
ＬＤｔ 上面
ＬＦ リードフレーム
ＬＦ 半田溶液にリードフレーム
ＬＦａ デバイス形成部
ＬＦｂ 外枠
ＬＦｃ 枠部
Ｌｐｓ１ 長さ
ＭＢ１ 金属リボン（導電性部材、金属箔、帯状金属部材）
ＭＢ２ 金属クリップ（導電性部材、金属板）
ＭＲ 封止体（樹脂体）
ＭＲｂ 下面（実装面）
ＭＲｓ 側面
ＭＲｔ 上面
ＭＷ１ ワイヤ（金属ワイヤ）
ＮＺ１、ＮＺ２ ノズル
Ｐ１、Ｐ２ 離間距離
ＰＫ１、ＰＫ２、ＰＫ３、ＰＫ６、ＰＫ７、ＰＫ８、ＰＫｈ１ 半導体装置
ＰＳ１、ＰＳ２．ＰＳ３、ＰＳ４、ＰＳ５ 部材
ＰＳｂ 搭載面
Ｑ１ トランジスタ
ＲＢ１ 接続部（リボン接続部）
ＲＢ２ 接続部（ワイヤ接続部）
ＲＢｂ 下面
ＲＢｔ 上面（接続面、リボン接続面、ワイヤ接続面）
Ｓ ソース
ＳＣ、ＳＣ１、ＳＣ２ 半導体チップ
ＳＣｂ 裏面（面）
ＳＣｓ１、ＳＣｓ２、ＳＣｓ３、ＳＣｓ４ 側面
ＳＣｔ 表面（面）
ＳＤ 金属膜（外装めっき膜）
ＳＤｐ１、ＳＤｐ２ 接続材
ＳＥ ソース電極パッド
ＳＬ１、ＳＬ２ オフセット部（曲げ加工部、傾斜部、段差部）
ＳＲ ソース領域
ＴＬ 吊りリード
ＴＮ１、ＴＮ２ 端子部
ＴＲ１ トレンチ（開口部、溝）
Ｗａ 主面
ＷＨ 半導体基板

Claims (20)

  1. 第１電極パッドが形成された第１面と、前記第１面の反対側に位置する第２面と、を有する半導体チップと、
    接着材を介して前記半導体チップが搭載された第１主面と、前記第１主面の反対側に位置する第２主面と、を有するチップ搭載部と、
    平面視において、第１方向に沿って前記チップ搭載部と並んで配置され、かつ、前記第１方向と直交する第２方向に沿ってそれぞれが並んで配置された複数の外部端子と、
    前記半導体チップの前記第１電極と前記複数の外部端子のうちの第１外部端子とを電気的に接続する第１導電性部材と、
    前記半導体チップ、前記チップ搭載部の前記第１主面、前記複数の外部端子のそれぞれの一部、および前記第１導電性部材を封止する封止体と、
    を備え、
    前記チップ搭載部は、第１部分と、前記第１部分と前記第１端子との間に配置され、その前記第１主面に前記半導体チップが搭載された第２部分と、を有し、
    前記第１部分の前記第１主面上には、前記チップ搭載部以外の端子とは電気的に分離された第１部材が固定され、
    平面視において、前記第１方向における前記チップ搭載部の前記第１部分の長さは、前記第１方向における前記半導体チップの長さより長い、半導体装置。
  2. 請求項１に記載の半導体装置において、
    平面視において、前記第１方向における前記チップ搭載部の前記第１部分の長さは、前記第２方向における前記半導体チップの周縁部から前記ダイパッドの周縁部までの距離よりも長い、半導体装置。
  3. 請求項２に記載の半導体装置において、
    平面視において、前記第１方向における前記半導体チップから前記第１部材までの距離は、前記第１方向における前記半導体チップの長さよりも短い、半導体装置。
  4. 請求項３に記載の半導体装置において、
    平面視において、前記第２方向における前記第１部材の長さは、前記第２方向における前記半導体チップの長さよりも長い、半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記チップ搭載部の前記第２主面の一部は、前記封止体から露出している、半導体装置。
  6. 請求項３に記載の半導体装置において、
    平面視において、前記第１部材は前記１方向に沿って複数固定され、それぞれの離間距離は、前記第１方向における前記半導体チップの長さよりも短い、半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記第１部材は、前記接着材と同一材料で構成されている、半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記第１部材および前記接着材は、複数の銀粒子（Ａｇフィラー）を含有する導電性接着材である、半導体装置。
  9. 請求項１に記載の半導体装置において、
    前記半導体チップの厚さは、前記チップ搭載部の厚さよりも薄い、半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記半導体チップの厚さは、１００μｍ以下である、半導体装置。
  11. 請求項１に記載の半導体装置において、
    前記半導体チップの前記第１面には、前記複数の外部端子のうちの第２外部端子と電気的に接続された第２電極パッドが形成され、
    前記半導体チップの前記第２面は、前記接着材を介して前記チップ搭載部の前記第１主面と電気的に接続された第３電極が形成され、
    前記チップ搭載部の前記第２主面の一部は、前記封止体から露出している、半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記半導体チップは、縦型チャネル構造のＭＯＳＦＥＴを含み、
    前記第１電極パッドは、前記ＭＯＳＦＥＴのソース電極と電気的に接続され、
    前記第２電極パッドは、前記ＭＯＳＦＥＴのゲート電極と電気的に接続され、
    前記第３電極は、前記ＭＯＳＦＥＴのゲート電極である、半導体装置。
  13. 請求項１１に記載の半導体装置において、
    前記第１外部端子、前記第２外部端子、および前記チップ搭載部の前記第２主面の前記封止体から露出した部分は、前記半導体装置を実装基板に実装した際、半田付け可能な部分を有する、半導体装置。
  14. 請求項１に記載の半導体装置において、
    前記チップ搭載部の前記第１部分の前記第１主面上には、前記第１部材を介して前記第１部材とは異なる材料で構成された第２部材が固定されている、半導体装置。
  15. 請求項１に記載の半導体装置において、
    前記チップ搭載部の前記第１主面上には金属膜が形成され、
    前記接着材と前記第１部材は、前記金属膜上に固定されている、半導体装置。
  16. 縦型チャネル構造のＭＯＳＦＥＴを備え、ソース電極パッドとゲート電極パッドとが形成された第１面と、前記第１面の反対側に位置し、ドレイン電極が形成された第２面と、を有する半導体チップと、
    接着材を介して前記半導体チップが搭載され、かつ電気的に接続された第１主面と、前記第１主面の反対側に位置する第２主面と、を有するチップ搭載部と、
    平面視において、第１方向に沿って前記チップ搭載部と並んで配置され、かつ、前記第１方向と直交する第２方向に沿ってそれぞれが並んで配置された複数のリードと、
    前記半導体チップの前記ソース電極と前記複数のリードのうちのソースリードとを電気的に接続する第１導電性部材と、
    前記半導体チップの前記ゲート電極と前記複数のリードのうちのゲートリードとを電気的に接続する第２導電性部材と、
    前記半導体チップ、前記チップ搭載部の前記第１主面、前記複数のリードのそれぞれの一部、前記第１導電性部材、および前記第２導電性部材を封止する封止体と、
    を備え、
    前記チップ搭載部の前記第２主面の一部は、前記封止体から露出し、
    前記チップ搭載部は、第１部分と、前記第１部分と前記第１端子との間に配置され、その前記第１主面に前記半導体チップが搭載された第２部分と、を有し、
    前記第１部分の前記第１主面上には、前記チップ搭載部以外の端子とは電気的に分離された前記接着材と同一材料で構成された第１部材が固定され、
    平面視において、前記第１方向における前記チップ搭載部の前記第１部分の長さは、前記第１方向における前記半導体チップの長さより長い、半導体装置。
  17. 請求項１６に記載の半導体装置において、
    前記接着材と前記第１部材は、複数の銀粒子を含有する導電性接着材である半導体装置。
  18. 請求項１７に記載の半導体装置において、
    前記第１導電性部材は金属箔であって、前記第２導電性部材は金属ワイヤである、半導体装置。
  19. 請求項１８に記載の半導体装置において、
    前記チップ搭載部、前記ソースリード、および前記ゲートリードは銅を主要な成分とする材料から構成され、
    前記チップ搭載部の前記第１主面の前記接着材と前記第１部材とが固定される部分と、前記ゲートリードの前記第２導電性部材が接続される部分と、には金属膜が形成され、
    前記ソースリードの前記第１導電性部材が接続される部分には前記金属膜が形成されていない、半導体装置。
  20. 請求項１８に記載の半導体装置において、
    平面視において、前記半導体チップは長方形形状であって、
    前記半導体チップは前記第２方向にその長辺が沿うように前記チップ搭載部の前記第１主面上に搭載され、
    平面視において、前記第１導電性部材は、前記半導体チップの前記長辺と交差している、半導体装置。
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