CN103681389B - 半导体器件的制造方法 - Google Patents

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Abstract

本发明涉及半导体器件的制造方法。本发明的目的是提高将带施加于基板的后表面时的可靠性，同时确保施加于基板的后表面的带的耐热性。在设置于支撑部件内的沟道的底表面与驱动器IC芯片的上表面之间存在间隙。另一方面，引线框的上表面侧由支撑部件支撑，使得沟道的底表面接触安装于低MOS芯片之上的低MOS夹片的上表面。因而，即使在驱动器IC芯片和低MOS芯片被安装于引线框的上表面侧之上的状态下，带也能够被可靠地施加于引线框的后表面，特别地，施加于产品区的后表面。

Description

半导体器件的制造方法
对相关申请的交叉引用
在2012年9月26日提交的日本专利申请No.2012-212494的公开内容（包括说明书、附图和摘要）以引用的方式全文并入本文。
技术领域
本发明涉及用于制造半导体器件的技术，并且涉及可有效地应用于用于制造例如树脂密封的半导体器件的技术的技术。
背景技术
日本专利特开No.2001-257291描述了一种技术，在该技术中，钎焊材料（例如，焊料）被用于一个导电通路与一个电路元件之间的耦接，然而导电糊膏（例如，Ag糊膏）被用于另一个导电通路与另一个电路元件之间的耦接。
在日本专利特开No.2010-114454中，一个半导体芯片被安装于布线基板之上，并且布线基板与一个半导体芯片使用第一焊料来相互耦接。该第一焊料由高熔点焊料（例如，含有Pb（铅）的Pb（铅）-Sn（锡）焊料）形成，该高熔点焊料在等于或大于例如280℃的温度处于液态。此外，该另一个半导体芯片还被安装于布线基板之上，并且布线基板与该另一个半导体芯片使用第二焊料来相互耦接。该第二焊料由例如无铅焊料（例如，锡（Sn）-银（Ag）-铜（Cu）焊料）形成，该无铅焊料不含有在等于或大于200℃的温度处于液态的Pb（铅）。
日本专利特开No.2008-53748描述了一种技术，在该技术中，控制功率MOSFET芯片和同步功率MOSFET芯片被提供。然后，在控制功率MOSFET芯片和同步功率MOSFET芯片各自的后表面上的漏极端子经由例如管芯结合材料（例如，银糊膏）分别结合到输入侧的板状引线部分以及输出侧的板状引线部分。
发明内容
半导体器件由例如具有形成于其内的半导体元件（例如，MOSFET（金属-氧化物-半导体场效应晶体管））的半导体芯片，以及被形成为覆盖该半导体芯片的封装形成。这样的半导体器件的封装结构包括各种类型，例如，BGA（球栅阵列）封装、QFP（方形扁平封装）封装及QFN（方形扁平无引脚封装）封装。
在此，主要关注例如QFN封装。在使用MAP成型技术来制造QFN封装的技术中，所采用是通过将带施加于基板的后表面来抑制树脂泄漏到后表面端子中的技术。
在此，例如，可以存在其中存在着在第一温度加热用于将半导体芯片结合到形成于基板上的芯片安装部分的粘合剂的步骤的情况。在这种情况下，如果在该加热步骤之前将带预先施加于基板的后表面，则当第一温度高于带的耐热温度时，带会无法经受住在上述第一温度的热处理。
因此，可以认为：带应在上述加热步骤执行之后才施加于基板的后表面。但是，在这种情况下，半导体芯片已经被安装于基板的上表面侧，并且因而可能难以在支撑基板的上表面侧的同时将带稳定地施加于基板的后表面。
本发明的其他目的及新特征根据关于本说明书及附图的描述将变得显而易见。
根据一种实施例，在执行了于第一温度加热第一导电粘合剂和第二导电粘合剂的加热步骤之后，执行用于将带施加于第一引线框的与其上安装有第一半导体芯片的面相对的面上的带施加步骤。在此，带施加步骤在支撑第一金属板的同时将带施加于第一引线框。
此外，根据一种实施例，在执行了于第一温度加热第一导电粘合剂和第二导电粘合剂的加热步骤之后，执行将带施加于第一引线框的与其上安装有第一半导体芯片的面相对的面上的带施加步骤。随后，在经由第三导电粘合剂将第二半导体芯片安装于第二芯片安装部分上之后，在第二温度加热第二导电粘合剂。在此，第二温度低于第一温度。
根据一种实施例，可以在确保施加于基板的后表面的带的耐热性的同时提高将带施加于基板的后表面的可靠性。
附图说明
图1是示出降压DC/DC转换器的电路配置的视图；
图2是示出在第一实施例中的半导体器件的封装配置的视图；
图3是从在第一实施例中的半导体器件的下表面（后表面）观察到的平面图；
图4是示出在第一实施例中的半导体器件的内部配置的视图；
图5是示出在使用个体成型技术来形成普通的QFN封装的情形中的树脂密封步骤的示例的截面图；
图6是示出在使用MAP成型技术来形成普通的QFN封装的情形中的树脂密封步骤的示例的截面图；
图7是示出其中带被预先地施加于引线框的后表面的配置的截面图；
图8是示出其中半导体芯片在带被施加于引线框的后表面的状态下被安装于芯片安装部分之上的配置的截面图；
图9是示出其中在没有将带施加于预先制备的引线框的后表面的情况下经由高熔点焊料将半导体芯片安装于芯片安装部分之上的配置的截面图；
图10是示出其中带在半导体芯片经由高熔点焊料安装于芯片安装部分之上的状态下被施加于引线框的后表面的配置的截面图；
图11是示出在第一实施例中的半导体器件制造流程的流程图；
图12是示出在第一实施例中的半导体器件制造流程的流程图；
图13是示出在第一实施例中的半导体器件制造流程的流程图；
图14A是示出引线框的示意性整体配置的视图，图14B是示出图14A所示的引线框的一部分的放大图，而图14C是示出图14B所示的引线框的那部分的进一步放大图；
图15A是示出夹片子组件的示意性整体配置的视图，而图15B是示出夹片子组件的一部分的放大图；
图16是示出在第一实施例中的半导体器件的制造处理的平面图；
图17是示出在图16之后的半导体器件的制造处理的平面图；
图18是示出在图17之后的半导体器件的制造处理的平面图；
图19是示出在图18之后的半导体器件的制造处理的平面图；
图20A和20B示出在图19之后的半导体器件的制造处理，图20A是示出该处理的平面图，而图20B是示出该处理的截面图；
图21A和21B示出在图20A和20B之后的半导体器件的制造处理，图21A是示出该处理的平面图，而图21B是示出图21A的局部区域的放大平面图；
图22是示出在图21A和21B之后的半导体器件的制造处理的视图；
图23是从图22的后表面观察到的平面图；
图24A和24B示出了在图22和图23之后的半导体器件的制造处理，图24A是示出该处理的平面图，而图24B是示出该处理的侧视图；
图25A至25C示出了在图24A和24B之后的半导体器件的制造处理，图25A是示出该处理的平面图，图25B是示出该处理的侧视图，而图25C是示出已在该步骤中单体化的半导体器件的平面图；
图26A是示出在带即将被施加于引线框的后表面之前的引线框的配置的视图，而图26B是示出图26A的一部分的放大图；
图27A是示出在第一实施例中使用的支撑部件的示意性整体配置的平面图，而图27B是示出图27A的一部分的放大图；
图28是示出如何在引线框的上表面侧由支撑部件支撑的状态下将带施加于引线框的后表面的截面图；
图29是示出在第一实施例的变型例1中如何在引线框的上表面侧由支撑部件支撑的状态下将带施加于引线框的后表面的截面图；
图30是示出在第一实施例的变型例2中如何在引线框的上表面侧由支撑部件支撑的状态下将带施加于引线框的后表面的截面图；
图31是示出各种材料的纵向弹性模量、邵尔A型硬度（Shore A hardness）以及维氏硬度（Vickers hardness）的视图；
图32是示出在第二实施例中的半导体器件的封装配置的视图；
图33是从在第二实施例中的半导体器件的下表面（后表面）观察到的平面图；
图34是示出在第二实施例中的半导体器件的内部配置的视图；
图35是示出在第二实施例中的半导体器件制造流程的流程图；
图36是示出在第二实施例中的半导体器件制造流程的流程图；
图37是示出在第二实施例中的半导体器件制造流程的流程图；
图38A是示出夹片框（clip frame）的示意性整体配置的视图，而图38B是示出夹片框的一部分的放大图；
图39是示出在第二实施例中的半导体器件的制造处理的平面图；
图40A和40B示出了在图39之后的半导体器件的制造处理，图40A是示出该处理的平面图，而图40B是示出该处理的截面图；
图41A和41B示出了在图40A和40B之后的半导体器件的制造处理，图41A是示出该处理的平面图，而图41B是示出图41A的局部区域的放大图；
图42A是示出在带即将被施加于引线框的后表面之前的引线框的配置的视图，而图42B是示出图42A的一部分的放大图；
图43A是示出在第二实施例中使用的支撑部件的示意性整体配置的平面图，而图43B是示出图43A的一部分的放大图；
图44是示出如何在引线框的上表面侧由支撑部件支撑的状态下将带施加于引线框的后表面的截面图；
图45是示出在第二实施例的变型例1中如何在引线框的上表面侧由支撑部件支撑的状态下将带施加于引线框的后表面的截面图；
图46是示出在第二实施例的变型例2中如何在引线框的上表面侧由支撑部件支撑的状态下将带施加于引线框的后表面的截面图；
图47是示出在第三实施例中的半导体器件的内部配置的视图；
图48是示出在第三实施例中的半导体器件制造流程的流程图；
图49是示出在第三实施例中的半导体器件制造流程的流程图；
图50是示出在第三实施例中的半导体器件制造流程的流程图；
图51是示出在第三实施例中的半导体器件的制造处理的平面图；
图52是示出在图51之后的半导体器件的制造处理的平面图；
图53是示出在图52之后的半导体器件的制造处理的平面图；
图54是示出在图53之后的半导体器件的制造处理的平面图；
图55A和55B示出了在图54之后的半导体器件的制造处理，图55A是示出该处理的平面图，而图55B是示出该处理的截面图；
图56是示出在图55A和55B之后的半导体器件的制造处理的平面图；
图57是示出在图56之后的半导体器件的制造处理的平面图；
图58A是示出在带即将被施加于引线框的后表面之前的引线框的配置的视图，而图58B是示出图58A的一部分的放大图；
图59A是示出在第三实施例中使用的支撑部件的示意性整体配置的平面图，而图59B是示出图59A的一部分的放大图；
图60是示出如何在引线框的上表面侧由支撑部件支撑的状态下将带施加于引线框的后表面的截面图；
图61是示出在第三实施例的变型例中如何在引线框的上表面侧由支撑部件支撑的状态下将带施加于引线框的后表面的截面图；
图62是示出在第四实施例中在带即将被施加于引线框的后表面之前的引线框的配置的视图；
图63是示出在第四实施例中的其中带被施加于引线框的后表面的状态的视图；
图64是示出在第四实施例中使用的支撑部件的示意性整体配置的平面图；
图65是示出在第四实施例的变型例中如何在引线框的上表面侧由支撑部件支撑的状态下将带施加于引线框的后表面的截面图；
图66是示出在第四实施例中的导线结合步骤的视图；
图67是示出在第四实施例的变型例1中的在带即将被施加于引线框的后表面之前的引线框的配置的视图；
图68是示出在变型例1中的其中带被施加于引线框的后表面的状态的视图；
图69是示出在变型例1中如何在引线框的上表面侧由支撑部件支撑的状态下将带施加于引线框的后表面的截面图；
图70是示出在变型例1中如何安装高MOS芯片的视图；
图71是示出在变型例1中的导线结合步骤的视图；
图72是示出在第四实施例的变型例2中的在带即将被施加于引线框的后表面之前的引线框的配置的视图；
图73是示出在变型例2中的其中带被施加于引线框的后表面的状态的视图；
图74是示出在变型例2中如何在引线框的上表面侧由支撑部件支撑的状态下将带施加于引线框的后表面的截面图；以及
图75是示出在变型例2中的导线结合步骤的视图。
具体实施方式
下面将解释下列实施例，这些实施例若出于方便的需要可划分成多个部分或实施例。除了特别清楚地示出的情形外，它们并不是相互无关的，而是具有例如以下关系：一个是另一个的一部分或整体的变型例、细节及补充说明。
在后面的实施例中，当提及元件的数量等（包括数字、数值、量、范围等）时，它们可以不限定于特定的数字，而是可以大于或小于该特定数字，除了它们被特别清楚地指定的情形以及它们在理论上被清楚地限定于特定的数字的情形外。
此外，毋庸置疑，在后面的实施例中，元件（包括基本步骤等）并不一定是必不可少的，除了它被特别清楚地指示的情形以及根据理论观点认为它是明显不可或缺的情形等之外。
类似地，在后面的实施例中，当提及元件等的形状、位置关系等时，基本上都将包括与该形状类似或相似的形状，除了它被特别明确地指定的情形以及根据理论观点认为它是明显不正确的情形外。该表述同样适用于以上所描述的数值和范围。
在用于解释实施例的所有附图中，原则上将相同的符号附于相同的部件，并且省略了关于它的重复解释。为了使附图变得容易理解，即使是平面图也可以附上阴影。
（第一实施例）
<DC/DC转换器的电路配置和操作>
图1是示出降压DC/DC转换器的电路配置的视图。如图1所示，在降压DC/DC转换器中，高MOS晶体管QH和低MOS晶体管QL被串联耦接于输入端子TE1与地GND之间。然后，电感器L和负载RL被串联耦接于在高MOS晶体管QH和低MOS晶体管QL之间的节点NA与地GND之间，而电容器C与负载RL并联耦接。
此外，高MOS晶体管QH的栅极电极以及低MOS晶体管QL的栅极电极被耦接至控制电路CC，并且高MOS晶体管QH的通/断以及低MOS晶体管QL的通/断受控制电路CC控制。特别地，控制电路CC进行控制以便在高MOS晶体管QH导通时关断低MOS晶体管QL以及在高MOS晶体管QH关断时导通低MOS晶体管QL。
在此，例如，当高MOS晶体管QH导通并且低MOS晶体管QL截止时，电流经由高MOS晶体管QH和电感器L从输入端TE1流入负载RL之内。随后，如果高MOS晶体管QH被关断并且低MOS晶体管QL被导通，则首先因为高MOS晶体管QH是截止的，通过高MOS晶体管QH和电感器L从输入端子TE1流到负载RL的电流被切断。也就是说，流入电感器L的电流被切断。但是，如果电流被减小（被切断），则电感器L会试图维持流过其内的电流。然后，因为低MOS晶体管QL是导通的，所以电流然后将通过低MOS晶体管QL和电感器L从地GND流到负载RL。随后，再一次，高MOS晶体管QH被导通并且低MOS晶体管QL被关断。在图1所示的降压DC/DC转换器中，当输入电压Vin被输入输入端子TE1时，将通过重复这样的操作而使低于输入电压Vin的输出电压Vout跨负载RL输出。
在下面，将简要地说明为何在输入电压Vin被输入到输入端子TE1时通过重复上述开关操作来使低于输入电压Vin的输出电压Vout跨负载RL输出的原因。注意，在下面，假定流过电感器L的电流不是间歇性的。
首先，假定高MOS晶体管QH在控制电路CC的控制之下在导通（ON）时段TON及截止（OFF）时段TOFF内执行开关操作。开关频率在这种情况下是f=1/(TON+TOFF)。
在此，例如，在图1中，与负载RL并行地插入的电容器C具有不允许输出电压VOUT在短时间段内显著地改变的功能。也就是说，在图1所示的降压DC/DC转换器中，因为具有相对较大的电容值的电容器C与负载RL并行地插入，所以在稳定状态中，在输出电压Vout内所含有的纹波电压与输出电压Vout相比具有小的值。因此，假定输出电压Vout在一个开关操作的周期内的波动能够被忽略。
首先，考虑其中高MOS晶体管QH为导通的情形。因为假定输出电压Vout在一个周期内不波动，所以施加于电感器L的电压是（Vin-Vout）并且能够被认为是恒定的。结果，如果电感器L的电感由L1表示，则在导通时段TON内的电流增量ΔION由公式（1）给出。
ΔION=(Vin–Vout)/L1×TON （1）
然后，考虑其中高MOS晶体管QH为截止的情况。在这种情况下，因为低MOS晶体管QL是导通的，所以施加于电感器L的电压为0–Vout=-Vout。因此，在截止时段TOFF内的电流增量ΔIOFF由公式（2）给出。
ΔIOFF=–Vout/L1×TOFF （2）
然后，在稳定状态中，流过电感器L的电流在一个开关操作的周期内将既不增加也不减少。换言之，当流过电感器L的电流在一个周期内增加或减少时，这意味着状态还尚未达到稳定状态。因此，在稳定状态中，满足公式（3）。
ΔION+ΔIOFF=0 （3）
如果将公式（1）的关系和公式（2）的关系代入该公式（3）中，则能够得到以下所示的公式（4）。
Vout=Vin×TON/(TON+TOFF) （4）
在该公式（4）中，因为TON≥0且TOFF≥0，所以Vout＜Vin保持。也就是，图1所示的降压DC/DC转换器是输出比输入电压Vin低的输出电压Vout的电路。然后，能够通过经由控制电路CC根据公式（4）对开关操作的控制而改变导通时段TON以及截止时段TOFF来获得比输入电压Vin低的任意输出电压Vout。特别地，如果作出控制使得导通时段TON和截止时段TOFF变为恒定的，则能够获得固定的输出电压Vout。
以此方式，通过图1所示的降压DC/DC转换器，能够通过以控制电路CC来控制高MOS晶体管QH的通/断以及低MOS晶体管QL的通/断而输出比输入电压Vin低的输出电压Vout。
<DC/DC转换器的封装配置>
包含于上述DC/DC转换器内的控制电路CC、低MOS晶体管QL及高MOS晶体管QH被商品化为例如单封装的半导体器件。这种单封装的半导体器件（图1所示的电感器L和电容器C都不包括）是构成DC/DC转换器的一部分的半导体器件，但是为了简便起见，这种半导体器件可以称为构成DC/DC转换器的半导体器件。
半导体器件由具有形成于其内的半导体元件（例如，MOSFET（金属-氧化物-半导体场效应晶体管））的半导体芯片以及被形成为覆盖该半导体芯片的封装形成。封装具有使形成于半导体芯片内的半导体元件电耦接至外部电路的功能（1），以及保护半导体芯片不受外部环境（例如，湿度和温度）的影响并且防止因振动或撞击所致的破坏和/或半导体芯片特性劣化的功能（2）。而且，封装还具有如下功能：例如促进对半导体芯片的处理的功能（3），以及辐射在半导体芯片的工作期间产生的热量并且使半导体元件的功能最大化的功能（4）。
半导体器件的封装结构包括各种类型，例如，BGA（球栅阵列）封装、QFP（方形扁平封装）封装及QFN（方形扁平无引脚封装）封装。在这些封装形式当中，构成上述DC/DC转换器的一部分的半导体器件被封装并被配置为例如QFN封装。然后，在下文将描述包括构成DC/DC转换器的一部分的QFN封装的半导体器件的封装配置。
图2是示出在本第一实施例中的半导体器件PK1的封装配置的视图。在图2中，在中央示出的图形是从上表面观察到的半导体器件PK1的平面图，并且在其所有侧边的每一侧处示出的是侧视图。如图2所示，半导体器件PK1在本第一实施例中以具有矩形形状的树脂MR覆盖。然后，可以从侧视图看出，引线LD在半导体器件PK1的侧表面上从树脂MR中露出。
然后，图3是从下表面（后表面）观察到的在本第一实施例中的半导体器件PK1的平面图。如图3所示，半导体器件PK1的后表面还覆盖着树脂MR，然而芯片安装部分TAB（L）、芯片安装部分TAB（H）及芯片安装部分TAB（C）从树脂MR中露出。因为芯片安装部分TAB（L）、芯片安装部分TAB（H）及芯片安装部分TAB（C）以此方式从半导体器件PK1的后表面中露出，所以能够提高半导体器件PK1的热量辐射效率。此外，多个后表面端子BTE被暴露到具有矩形形状的半导体器件PK1的外围区域（外围部分）。该后表面端子BTE构成了引线LD的一部分。
随后，描述半导体器件PK1的内部配置。图4是示出在本第一实施例中的半导体器件PK1的内部配置的视图。在图4中，在中央示出的图形是穿过树脂MR从上表面侧观察到的半导体器件PK1的内部的平面图，而在其所有侧边的每一侧处示出的是截面图。
在图4的中央示出的图形中，主要由例如硅形成的低MOS芯片CHP（L）被安装于芯片安装部分TAB（L）之上。然后，各自由例如铝膜构成的源极电极焊盘SP（L）和栅极电极焊盘GP（L）被形成于低MOS芯片CHP（L）的上表面上。注意，在此，在源极电极焊盘SP（L）之上形成了镍（Ni）-金（Au）膜，以便使后面所描述的低MOS夹片CLP（L）经由高熔点的焊料HS2电耦接至源极电极焊盘SP（L）上。
引线LD被布置于芯片安装部分TAB（L）的外部的一部分上，并且该引线LD与低MOS芯片CHP（L）的源极电极焊盘SP（L）通过低MOS夹片CLP（L）相互电耦接。也就是，在低MOS芯片CHP（L）的源极电极焊盘SP（L）之上安装有由例如铜材料形成的低MOS夹片CLP（L），并且该低MOS夹片CLP（L）的端部与引线LD耦接。特别地，如在图4的下侧的截面图所示，低MOS芯片CHP（L）经由高熔点焊料HS1安装于芯片安装部分TAB（L）之上，并且低MOS夹片CLP（L）经由高熔点焊料HS2来安装，使得从该低MOS芯片CHP（L）之上跨越到引线LD之上。
然后，在图4的中央示出的附图中，在芯片安装部分TAB（H）之上安装有主要由例如硅形成的高MOS芯片CHP（H）。然后，在该高MOS芯片CHP（H）的上表面上，形成各自由例如铝膜构成的源极电极焊盘SP（H）和栅极电极焊盘GP（H）。注意，在源极电极焊盘SP（H）之上，在此形成镍（Ni）-金（Au）膜，使得后面所描述的高MOS夹片CLP（H）经由高熔点焊料HS2电耦接到源极电极焊盘SP（H）之上。
芯片安装部分TAB（L）被布置为与芯片安装部分TAB（H）相邻。该芯片安装部分TAB（L）与高MOS芯片CHP（H）的源极电极焊盘SP（H）通过高MOS夹片CLP（H）相互电耦接。也就是，在高MOS芯片CHP（H）的源极电极焊盘SP（H）之上，安装由例如铜材料形成的高MOS夹片CLP（H），并且该高MOS夹片CLP（H）的端部与芯片安装部分TAB（L）耦接。特别地，如在图4的左侧截面图所示，高MOS芯片CHP（H）经由高熔点焊料HS1安装于芯片安装部分TAB（H）之上，并且高MOS夹片CLP（H）经由高熔点焊料HS2来安装，从而从该高MOS芯片CHP（H）之上跨越到芯片安装部分TAB（L）之上。
随后，在图4的中央所示的附图中，在芯片安装部分TAB（C）之上安装主要由例如硅形成的驱动器IC芯片CHP（C）。特别地，如图4的右侧或上侧的截面图所示，驱动器IC芯片CHP（C）经由高熔点焊料HS1安装于芯片安装部分TAB（C）之上。图1所示的控制电路CC被形成于该驱动器IC芯片CHP（C）之内。然后，由例如铝膜构成的电极焊盘PD被形成于驱动器IC芯片CHP（C）的上表面上。引线LD被布置于芯片安装部分TAB（C）的外部的一部分处，并且该引线LD与形成于驱动器IC芯片CHP（C）的上表面上的电极焊盘PD通过由例如金导线构成的导线W相互电耦接。此外，如图4所示，形成于低MOS芯片CHP（L）内的栅极电极焊盘GP（L）以及形成于驱动器IC芯片CHP（C）内的电极焊盘PD通过导线W相互耦接。类似地，形成于高MOS芯片CHP（H）内的栅极电极焊盘GP（H）和形成于驱动器IC芯片CHP（C）内的电极焊盘PD通过导线W相互耦接。
以下将描述在本第一实施例中以此方式形成的半导体器件PK1如何构成DC/DC转换器的一部分。在图4的中央所示的图形中，在安装于芯片安装部分TAB（L）之上的低MOS芯片CHP（L）内部，形成了图1所示的低MOS晶体管QL。然后，源极电极焊盘SP（L）被形成于低MOS芯片CHP（L）的上表面上，并且该源极电极焊盘SP（L）与形成于低MOS芯片CHP（L）之内的低MOS晶体管QL的源极区电耦接。此外，栅极电极焊盘GP（L）被形成于低MOS芯片CHP（L）的上表面上，并且该源极电极焊盘GP（L）与形成于低MOS芯片CHP（L）之内的低MOS晶体管QL的栅极电极电耦接。此外，低MOS芯片CHP（L）的后表面起着低MOS晶体管QL的漏极区（漏极电极）的作用。
类似地，在图4的中央所示的图形中，在安装于芯片安装部分TAB（H）之上的高MOS芯片CHP（H）之内，形成了图1所示的高MOS晶体管QH。然后，源极电极焊盘SP（H）被形成于高MOS芯片CHP（H）的上表面上，并且该源极电极焊盘SP（H）与形成于高MOS芯片CHP（H）之内的高MOS晶体管QH的源极区电耦接。此外，栅极电极焊盘GP（H）被形成于高MOS芯片CHP（H）的上表面上，并且该栅极电极焊盘GP（H）与形成于高MOS芯片CHP（H）之内的高MOS晶体管QH的栅极电极电耦接。此外，高MOS芯片CHP（H）的后表面起着高MOS晶体管QH的漏极区（漏极电极）的作用。
在此，如图4所示，低MOS芯片CHP（L）的后表面（漏极电极）与芯片安装部分TAB（L）电耦接。然后，该芯片安装部分TAB（L）与形成于高MOS芯片CHP（H）内的源极电极焊盘SP（H）通过高MOS夹片CLP（H）相互耦接。由此，可以看出，低MOS芯片CHP（L）的漏极电极与高MOS芯片CHP（H）的源极电极焊盘SP（H）将相互电耦接，从而实现在图1所示的高MOS晶体管QH与低MOS晶体管QL之间的串联连接。
然后，形成于低MOS芯片CHP（L）的上表面上的源极电极焊盘SP（L）经由低MOS夹片CLP（L）与引线LD电耦接。因此，通过将与低MOS夹片CLP（L）电耦接的引线LD耦接至地，可以将图1所示的低MOS晶体管QL的源极区耦接至地GND。
另一方面，高MOS芯片CHP（H）的后表面（漏极电极）经由高熔点焊料HS1电耦接至芯片安装部分TAB（H）。因此，通过将芯片安装部分TAB（H）电耦接至输入端子TE1，可以将图1所示的高MOS晶体管QH的漏极区（漏极电极）耦接至输入端子TE1。以此方式，图4所示的在本第一实施例中的半导体器件PK1构成DC/DC转换器的一部分。
在例如图4所示的本第一实施例的半导体器件PK1中，使用低MOS夹片CLP（L）来进行在低MOS芯片CHP（L）与引线LD之间的电耦接，而不是使用导线。类似地，在本第一实施例中，高MOS夹片CLP（H）还被用于在高MOS芯片CHP（H）与芯片安装部分TAB（L）之间的电耦接，而不是使用导线。
这是因为半导体器件PK1在本第一实施例中被用作DC/DC转换器的构件，并且高电流流入通过低MOS夹片CLP（L）或通过高MOS夹片CLP（H）耦接的电流通路中，并因而需要尽可能大地降低导通电阻。也就是，在低MOS芯片CHP（L）或高MOS芯片CHP（H）内，形成用于馈送高电流的低MOS晶体管QL或高MOS晶体管QH，并且为了充分利用这些晶体管（功率晶体管）的特性，使用了低MOS夹片CLP（L）或高MOS夹片CLP（H），而不是使用导线。特别地，对于低MOS夹片CLP（L）和高MOS夹片CLP（H），使用具有低电阻率的铜材料，并且还可以增大接触面积，并且因此能够降低低MOS晶体管QL和高MOS晶体管QH的导通电阻。
因此，从降低导通电阻的角度来看，对于在芯片安装部分TAB（L）与安装于该芯片安装部分TAB（L）上的低MOS芯片CHP（L）之间的耦接或者对于在低MOS芯片CHP（L）与低MOS夹片CLP（L）之间的耦接，使用焊料，而不是银糊膏。从类似的角度来看，对于在芯片安装部分TAB（H）与安装于该芯片安装部分TAB（H）上的高MOS芯片CHP（H）之间的耦接或者对于在高MOS芯片CHP（H）与高MOS夹片CLP（H）之间的耦接，使用焊料，而不是银糊膏。也就是，在银糊膏中，银填充物被分布于热固性树脂之内，并且因而电导率和热导率与作为金属材料的焊料相比变小。由此，在用于需要降低导通电阻的DC/DC转换器的半导体器件PK1中，使用具有比银糊膏的电导率大的电导率的焊料，由此降低低MOS晶体管QL和高MOS晶体管QH的导通电阻。特别地，在本第一实施例的半导体器件PK1中，因为还促使电流流过低MOS芯片CHP（L）的后表面以及高MOS芯片CHP（H）的后表面，所以从降低导通电阻的角度来看，通过将银糊膏改变为焊料来降低连接电阻是重要的。
但是，在本第一实施例中的半导体器件PK1作为产品完成之后，它被安装于电路板（安装板）之上。在这种情况下，焊料被用于在半导体器件PK1与安装板之间的耦接。在通过焊料耦接的情形中，需要热处理（回流），以便熔化并耦接焊料。
在此，当用于半导体器件PK1与安装板之间的连接的焊料以及在半导体器件PK1中使用的上述焊料是相同的材料时，在半导体器件PK1内部使用的焊料会由于应用于半导体器件PK1与安装板的耦接中的热处理（回流）而同样被熔化。在这种情况下，会发生下列失效：在密封半导体器件PK1的树脂中由于焊料熔化所导致的体积膨胀而产生裂纹，以及熔化的焊料泄漏到外面。
由此，高熔点焊料HS1或高熔点焊料HS2被用于在芯片安装部分TAB（L）与安装于该芯片安装部分TAB（L）上的低MOS芯片CHP（L）之间的连接或者用于在低MOS芯片CHP（L）与低MOS夹片CLP（L）之间的连接。类似地，高熔点焊料HS1或高熔点焊料HS2被用于在芯片安装部分TAB（H）与安装于该芯片安装部分TAB（H）上的高MOS芯片CHP（H）之间的连接或者用于在高MOS芯片CHP（H）与高MOS夹片CLP（H）之间的连接。在这种情况下，用于半导体器件PK1之内的高熔点焊料HS1或高熔点焊料HS2不会由应用于半导体器件PK1与安装板之间的连接的热处理（回流）而熔化。因此，可以防止失效，例如，在密封半导体器件PK1的树脂内由于高熔点焊料HS1或高熔点焊料HS2的熔化所导致的体积膨胀而产生裂纹的失效，以及熔化的焊料泄漏到外部的失效。
在此，对于用于半导体器件PK1与安装板之间的连接的焊料，使用以其熔点为大约220℃的锡（Sn）-银（Ag）-铜（Cu）为代表的焊料，并且半导体器件PK1在回流期间被加热到大约260℃。因此，例如，在此所提及的高熔点焊料意指为即使加热到大约260℃也不会熔化的焊料。典型的一种焊料为例如含有重量百分比为90%或更高、其熔点等于或大于300℃、且其回流温度为大约350℃的Pb（铅）的焊料。
注意，在本第一实施例中，例如，存在用于在芯片安装部分TAB（L）与低MOS芯片CHP（L）之间的连接或者用于在芯片安装部分TAB（H）与高MOS芯片CHP（H）之间的连接的高熔点焊料HS1。而且，存在用于在低MOS芯片CHP（L）与低MOS夹片CLP（L）之间的连接或者用于在高MOS芯片CHP（H）与高MOS夹片CLP（H）之间的连接的高熔点焊料HS2。基本上，在本第一实施例中，假定上述高熔点焊料HS1和高熔点焊料HS2具有相同的材料成分，但是，例如，高熔点焊料HS1和高熔点焊料HS2各自可以由不同的材料成分构成。
<从个体成型技术转变为MAP成型技术的改进余地>
半导体器件PK1的封装形式在本第一实施例中是QFN封装，但是特别地，半导体器件PK1在上述本第一实施例中对应于其中封装由MAP成型技术制造的形式（MAP：矩阵阵列封装，集体成型技术）。
用于以树脂密封半导体芯片的技术的示例包括用于为设置于基板（引线框或布线基板）内的每个产品区形成密封体的所谓的个体成型技术。但是，在个体成型技术中，需要为每个产品区形成用于注入树脂的通路（入口或流道），并且需要确保该空间，因此难以增加产品的取得数量（acquisition number）。
由于该原因，近些年来，存在所谓的MAP成型技术，在该MAP成型技术中，多个产品区被包含于空腔内并且产品区以树脂集体地密封。根据该MAP成型技术，能够密集地布置产品区，因为不需要为每个产品区提供用于注入树脂的通路。因而，根据MAP成型技术，能够增加产品的取得数量并且由此能够实现产品的成本降低。
现在，主要关注同样在本第一实施例的半导体器件PK1中采用的QFN封装。例如，在从QFN封装通过个体成型技术来制造的情形到它通过MAP成型技术来制造的情形的转变中，从提高QFN封装的可靠性的角度来看，典型地用于个体成型技术中的技术无法充分地对应于该转变，并且因而存在改进的余地。这将参照附图来描述。
图5是示出在普通QFN封装使用个体成型技术形成时的树脂密封步骤的示例的截面图。如图5所示，薄片ST被施加于下模具BM的上表面，并且引线框被布置于该薄片ST之上。特别地，作为引线框的构件的芯片安装部分TAB和引线LD被布置于薄片ST之上。然后，后表面端子BTE从引线LD的后表面突出。另一方面，在芯片安装部分TAB之上，半导体芯片CHP经由例如银糊膏PST来安装，并且形成于该半导体芯片CHP内的焊盘（未示出）与引线LD通过导线W相互电耦接。然后，如图5所示，在个体成型技术中，具有安装于其上的半导体芯片CHP的引线框经由空腔CAV被上模具UM与下模具BM夹在中间。在此时形成的空腔CAV针对每个产品区进行分离，并且引线LD将被设置于用于分离的上模具UM内的突出部挤压。
以此方式，当QFN封装由个体成型技术制造时，能够由上模具UM针对每个产品区挤压引线框（基板），并且因此能够促使在引线框的后表面上形成的突出的后表面端子BTE咬入布置于下模具BM上的薄片ST之内（薄片成型技术）。因而，在使用个体成型技术来形成QFN封装时，能够防止树脂泄漏到后表面端子BTE内（树脂毛刺）。也就是，当QFN封装由个体成型技术制造时，能够通过通常用于个体成型技术中的薄片成型技术有效地抑制树脂泄漏到后表面端子BTE内。结果，能够提高QFN封装的可靠性。
然后，考虑通过MAP成型技术来制造QFN封装的情形。图6是示出在普通QFN封装使用MAP成型技术来形成时的树脂封装步骤的示例的截面图。如图6所示，薄片ST被施加于下模具BM的上表面，并且引线框被布置于该薄片ST之上。特别地，作为引线框的构件的芯片安装部分TAB和引线LD被布置于薄片ST之上。然后，后表面端子BTE从引线LD的后表面突出。另一方面，在芯片安装部分TAB之上，半导体芯片CHP经由例如银糊膏PST来安装，并且形成于该半导体芯片CHP中的焊盘（未示出）与引线LD通过导线W相互电耦接。然后，如图6所示，在MAP成型技术中，具有安装于其上的半导体芯片CHP的引线框被上模具UM和下模具BM经由空腔CAV夹在中间。在此时形成的空腔CAV没有针对每个产品区进行分离，并且用于分隔产品区的突出部没有被设置于上模具UM内。也就是，在MAP成型技术中，多个产品区被包含于空腔CAV内，并且因而没有由上模具UM针对每个产品区挤压引线框。因此，当QFN封装由MAP成型技术制造时，无法促使后表面端子BTE充分地咬入布置于下模具BM上的薄片ST内，并且因而无法充分地抑制树脂泄漏到后表面端子BTE内（树脂毛刺）。结果，无法有效地抑制QFN封装的制造失效。
如上所述，在从QFN封装通过个体成型技术来制造的情形到它通过MAP成型技术来制造的情形的转变中，从提高QFN封装的可靠性的角度来看，通常在个体成型技术中使用的薄片成型技术无法充分地对应于该转变，并且因而存在改进的余地。
然后，当QFN封装通过MAP成型技术来制造时，用于代替在个体成型技术中采用的薄片成型技术的技术被研究。特别地，如图7所示，被研究的是在制备引线框LF时将粘性带TP施加于引线框LF的后表面。在这种情况下，带TP能够被可靠地施加于形成于引线框LF的后表面上的后表面端子BTE。因此，类似地，在采用MAP成型技术的树脂密封步骤中，在后表面端子BTE与带TP之间没有形成间隙，并且因而能够充分地抑制树脂泄漏到后表面端子BTE内（树脂毛刺）。
其中带TP以此方式施加于引线框LF的后表面的配置主要意指在QFN封装通过MAP成型技术来制造时充分抑制树脂泄漏到后表面端子BTE的后侧，但是还具有另外的优点。
例如，主要关注导线结合步骤。在个体成型技术的情形中，因为在产品区之间确保了一个空间区域，所以可以在以窗型压板（window clamper）挤压设置于引线框内的空间区域的同时执行导线结合步骤。因而，能够提高导线结合步骤的可靠性。
但是，在MAP成型技术的情形中，因为多个产品区被密集地布置，所以在引线框中难以确保被窗型压板挤压的足够空间区域。然后，在与MAP成型技术对应的引线框内，在导线结合步骤中，引线框被真空吸附到待布置的加热块上，并且由此导线结合步骤在引线框被固定于加热块的情况下执行。在这种情况下，因为在引线框自身中存在没有任何引线的区域（在图形之间的间隙），所以引线框无法被真空吸附到加热块上。
相比之下，在带TP被施加于引线框的后表面的状态中，能够容易地真空吸附具有施加于其上的带TP的引线框。结果，即使对于与MAP成型技术对应的引线框，导线结合步骤能够在引线框通过真空吸附可靠地固定的同时执行。如上所述，在与MAP成型技术对应的引线框中，其中带TP被施加于引线框LF的后表面的配置具有抑制树脂泄漏到后表面端子BTE的后侧以及提高导线结合步骤中的真空吸附的容易度的优点。
<通过使用高熔点焊料来进一步改进的余地>
如图7所示，当QFN封装通过例如MAP成型技术来制造时，其中带TP被预先地施加于引线框LF的后表面的配置是有用的。如图8所示，如果这样的配置被采用，则半导体芯片CHP将在带TP被施加于引线框LF的后表面的状态下被安装于芯片安装部分TAB之上。
然后，例如，考虑其中芯片安装部分TAB和半导体芯片CHP由银糊膏结合在一起的情形。银糊膏通过例如散布有银填充物的热固性树脂（例如，环氧树脂）来形成，并且经受到热处理以使银糊膏固化。因此，同样会对施加于引线框LF的后表面的带TP加热。但是，用于固化银糊膏的热处理的温度为大约125-200℃，并且低于带TP的耐热温度（例如，大约250℃）。因此，即使用于固化银糊膏的热处理在带TP被施加于引线框LF的后表面的状态下执行，带TP也能够经受住热处理。
但是，如图8所示，当芯片安装部分TAB与半导体芯片CHP以高熔点焊料HS结合时，情况将完全改变。也就是，当芯片安装部分TAB与半导体芯片CHP以高熔点焊料HS结合时，需要用于熔化高熔点焊料HS的热处理（回流）。该回流温度为例如大约350℃，并且超过了带TP的耐热温度（例如，大约250℃）。因此，如果用于熔化高熔点焊料HS的热处理在带TP被施加于引线框LF的后表面的状态下执行，则带TP将无法经受住该热处理。
特别地，带TP主要由基体材料部分和糊膏部分构成。典型地，对于带TP的基体材料部分，通常使用聚酰亚胺树脂并且聚酰亚胺树脂的热分解分度等于或大于500℃。因此，聚酰亚胺树脂的热分解温度高于上述高熔点焊料HS的回流温度，并且因此带TP的基体材料部分能够经受住在高熔点焊料HS的回流中的热量。另一方面，因为糊膏部分的耐热温度低于高熔点焊料HS的回流温度，所以该糊膏部分无法经受住高熔点焊料HS的回流。也就是，带TP的耐热温度意指构成带TP的糊膏部分的耐热温度。
从上文中可以看出，当QFN封装通过MAP成型技术来制造时，其中带TP被施加于引线框LF的后表面的配置是有用的，但是当高熔点焊料HS被用于在芯片安装部分TAB与半导体芯片CHP之间的连接时，从维持带TP的耐热性的角度来看还存在进一步改进的余地。特别地，在用于需要降低导通电阻的DC/DC转换器的本第一实施例的半导体器件PK1中，需要用于维持带TP的耐热性的器件，因为具有比银糊膏的电导率高的电导率的高熔点焊料被使用。
有关这点，为了维持带TP的耐热性，应能够想得到以下所示的技术。也就是，如图9所示，半导体芯片CHP在没有将带TP施加于预先制备的引线框LF的后表面的情况下经由高熔点焊料HS安装于芯片安装部分TAB之上。然后，在这种状态下，用于熔化高熔点焊料HS的热处理（回流）被执行。在这种情况下，即使高熔点焊料HS的回流温度高于带TP的耐热温度，带TP的耐热性也不会造成问题，因为带TP最初并没有被施加于引线框LF的后表面。也就是，如图9所示，如果高熔点焊料HS的热处理（回流）在带TP被施加于引线框LF的后表面之前执行，则带TP将会经受住热处理，而与热处理的温度无关。那么，随后，如图10所示，在半导体芯片CHP经由高熔点焊料HS安装于芯片安装部分TAB之上的状态下，带TP将被施加于引线框LF的后表面。
在这种情况下，除非带TP在引线框LF的与带TP施加于其上的后表面相对的上表面由例如支撑部件支撑的状态下被施加于引线框LF的后表面，否则难以将带TP稳固地施加于引线框LF的后表面。也就是，如果带TP在引线框LF的与带TP施加于其上的后表面相对的上表面没有由例如支撑部件来支撑的状态下被施加于引线框LF的后表面，则引线框LF将不会被固定。因而，难以在没有包含空隙等的情况下将带TP可靠地施加于引线框LF的后表面。
但是，如图10所示，半导体芯片CHP被安装于引线框LF的与带TP施加于其上的后表面相对的上表面上。因此，当引线框LF的与带TP施加于其上的后表面相对的上表面由支撑部件直接支撑时，半导体芯片CHP的上表面将同样由支撑部件支撑，并且因而来自支撑部件的挤压压力传递到半导体芯片CHP，并且半导体芯片CHP可能被破坏。
总之，当QFN封装通过MAP成型技术来制造时，其中带TP被施加于引线框LF的后表面的配置是有用的。但是，当高熔点焊料HS被用于在芯片安装部分TAB与半导体芯片CHP之间的连接时，其中带TP被预先施加于引线框LF的后表面的配置从维持带TP的耐热性的角度来看具有改进的余地。然后，应当想到，高熔点焊料HS的热处理（回流）在带TP被施加于引线框LF的后表面之前执行。但是，在这种情况下，带TP将在半导体芯片CHP经由高熔点焊料HS安装于芯片安装部分TAB上的状态下被施加于引线框LF的后表面。然后，虽然能够想到其中引线框LF的与带TP施加于其上的后表面相对的上表面由支撑部件直接支撑的配置，但是半导体芯片CHP的上表面将同样由支撑部件支撑，并且来自支撑部件的挤压压力传递到半导体芯片CHP并且因而可能破坏半导体芯片CHP。在此，存在改进的余地。
因而，在以下所示的用于制造本第一实施例中的半导体器件的方法中，实现了针对所揭示的改进余地的器件。在下文，用于制造本第一实施例中的半导体器件以实现该器件的方法参照附图来描述。
<制造在第一实施例中的半导体器件的方法>
在本第一实施例中的半导体器件为例如构成DC/DC转换器的一部分的半导体器件PK1并且被封装及被配置为QFN封装，如图4所示。然后，在下文，将用于制造由构成DC/DC转换器的一部分的QFN封装构造的半导体器件PK1的方法作为示例来描述在本第一实施例中的技术理念。
图11至图13示出了用于说明在本第一实施例中的半导体器件PK1的制造流程的流程图。此外，图14A至图25C是各自示出在本第一实施例中的半导体器件PK1的制造处理的视图。
首先，如图14A至14C所示，引线框LF1被制备（图11的S101）。在图14A中示出引线框LF1的示意性整体配置，而在中图14B中放大并示出了引线框LF1的一部分。此外，在图14C中，进一步放大并示出图14B所示的那部分引线框LF1。
如图14C所示，在本第一实施例的引线框LF1中，各自包括芯片安装部分TAB（C）、芯片安装部分TAB（H）、芯片安装部分TAB（L）和引线LD的多个产品区PR被布置成矩阵。
此外，在本第一实施例中，还制备了图15A和15B所示的夹片子组件CLP。在图15A中示出了夹片子组件CLP的示意性整体配置，而在图15B中放大并示出了夹片子组件CLP的一部分。如图15B所示，在夹片子组件CLP中包括各自包含高MOS夹片CLP（H）和低MOS夹片CLP（L）的多个单元区UR，并且单元区UR成直线布置。在此，高MOS夹片CLP（H）和低MOS夹片CLP（L）由例如含有作为材料成分的铜的金属板构成。
然后，如图16所示，在形成于引线框LF1内的每个产品区PR中，高熔点焊料HS1被形成于芯片安装部分TAB（C）、芯片安装部分TAB（H）及芯片安装部分TAB（L）之上（图11的S102）。特别地，例如，高熔点焊料HS1使用焊料印刷方法印刷于芯片安装部分TAB（C）、芯片安装部分TAB（H）和芯片安装部分TAB（L）之上。
在此所提及的高熔点焊料HS1意指是即使加热到大约260℃也不会熔化的焊料，该焊料的示例包括含有大量Pb（铅）的富铅高熔点焊料，其中铅的熔点等于或大于300℃并且铅的回流温度为大约350℃。
随后，如图17所示，在形成于引线框LF1内的每个产品区PR中，首先，驱动器IC芯片CHP（C）被安装于芯片安装部分TAB（C）之上（图11的S103）。然后，高MOS芯片CHP（H）被安装于芯片安装部分TAB（H）之上（图11的S104），并且其后，低MOS芯片CHP（L）被安装于芯片安装部分TAB（L）之上（图11的S105）。注意，驱动器IC芯片CHP（C）、高MOS芯片CHP（H）及低MOS芯片CHP（L）的安装顺序并不限定于此，而是可以根据需要改变。
然后，如图18所示，在形成于引线框LF1内的每个产品区PR中，高熔点焊料HS2被形成于高MOS芯片CHP（H）之上（图11的S106）。其后，高熔点焊料HS2被形成于低MOS芯片CHP（L）之上（图11的S107）。特别地，高熔点焊料HS2被形成于在高MOS芯片CHP（H）内形成的源极电极焊盘（高MOS焊盘）（未示出）之上，并且高熔点焊料HS2还被形成于在低MOS芯片CHP（L）内形成的源极电极焊盘（低MOS焊盘）（未示出）之上。此外，如图18所示，高熔点焊料HS2还被形成于芯片安装部分TAB（L）的局部区域之上以及引线的局部区域之上。
特别地，例如，使用涂覆法，高熔点焊料HS2还被施加于高MOS芯片CHP（H）之上，低MOS芯片CHP（L）之上，芯片安装部分TAB（L）的局部区域之上，以及引线的局部区域之上。在此时形成的高熔点焊料HS2可以具有与上述高熔点焊料HS1相同的材料成分或者可以具有不同的材料成分。
随后，如图19所示，在形成于引线框LF1内的每个产品区PR中，从夹片子组件CLP的单元区UR中取出的高MOS夹片CLP（H）被安装成从高MOS芯片CHP（H）之上跨越到芯片安装部分TAB（L）（图11的S108）。因而，形成于高MOS芯片CHP（H）上的源极电极焊盘与芯片安装部分TAB（L）将通过高MOS夹片CLP（H）相互电耦接。此外，从夹片子组件CLP的单元区UR中取出的低MOS夹片CLP（L）被安装成从低MOS芯片CHP（L）之上跨越到参考电位（GND电位）被供应到其的引线（图11的S109）。因而，形成于低MOS芯片CHP（L）上的源极电极焊盘与参考电位被供应到其的引线将通过低MOS夹片CLP（L）相互电耦接。
注意，高MOS夹片CLP（H）和低MOS夹片CLP（L）的安装顺序并不限定于此，而是可以根据需要改变。
随后，针对高熔点焊料HS1和高熔点焊料HS2来执行回流（图12的S110）。特别地，包含高熔点焊料HS1和高熔点焊料HS2的引线框LF1在例如大约350℃的温度（第一温度）加热。因而，能够熔化高熔点焊料HS1和高熔点焊料HS2。
然后，在本第一实施例中，在带没有被施加于预先制备的引线框LF1的后表面的状态下，执行用于熔化高熔点焊料HS1和高熔点焊料HS2的热处理（回流）。因此，在本第一实施例的情形中，即使高熔点焊料HS1和高熔点焊料HS2的回流温度高于带的耐热温度，带的耐热性也不会造成问题，因为带最初并没有被施加于引线框LF1的后表面。也就是，根据本第一实施例，高熔点焊料HS1和高熔点焊料HS2的热处理（回流）在带被施加于引线框LF1的后表面之前执行，并且因此能够确保带的耐热性，与热处理（回流）的温度无关。
其后，为了去除包含于高熔点焊料HS1和高熔点焊料HS2内的熔剂，执行熔剂清洁（图12的S111）。然后，从在后续步骤中所执行的导线结合步骤中提高导线的结合特性的角度来看，引线框LF1的上表面通过针对引线框LF1的上表面执行等离子体处理来清洁（图12的S112）。
然后，如图20A和20B所示，带TP被施加于引线框LF1的后表面（图12的S113）。也就是，在引线框LF1的面中，带TP被施加于与其上安装有驱动器IC芯片CHP（C）、高MOS芯片CHP（H）及低MOS芯片CHP（L）的面相对的面。然后，如上所述，针对高熔点焊料HS1和高熔点焊料HS2在大约350℃处的热处理（回流）已经在施加带TP的步骤之前的步骤中完成，并且因此在本第一实施例中，带TP的耐热性将不会成为问题。
也就是，上述高熔点焊料HS1和高熔点焊料HS2的回流温度为例如大约350℃，并且超过带TP的耐热温度（例如，大约250℃）。因此，如果用于熔化高熔点焊料HS1和高熔点焊料HS2的热处理在带TP被施加于引线框LF的后表面的状态下执行，则带TP将无法经受住该热处理。有关这点，在本第一实施例中，在施加带TP的步骤之前的步骤中，针对高熔点焊料HS1和高熔点焊料HS2的在大约350℃处的热处理（回流）已经完成。由于该原因，在本第一实施例中，带TP的耐热性将不会成为问题。
在此，除非带TP在引线框LF1的与带TP施加于其上的后表面相对的上表面由例如支撑部件支撑的状态下被施加于引线框LF1的后表面，否则可能难以将带TP稳固地施加于引线框LF1的后表面。也就是，如果带TP在引线框LF1的与带TP施加于其上的后表面相对的上表面没有由例如支撑部件支撑的状态下被施加于引线框LF1的后表面，则引线框LF1将不被固定。因此，由引线框LF1在将带TP施加于引线框LF1的后表面中产生的反作用力变弱。结果，难以在没有包含空隙等的情况下将带TP可靠地施加于引线框LF1的后表面。
但是，在本第一实施例中，在施加带TP的步骤之前的步骤中，驱动器IC芯片CHP（C）、高MOS芯片CHP（H）及低MOS芯片CHP（L）已经被安装于引线框LF1之上。因此，当引线框LF的与带TP施加于其上的后表面相对的上表面由支撑部件直接支撑时，例如驱动器IC芯片CHP（C）的上表面将同样由支撑部件支撑，并且来自支撑部件的挤压压力传递到驱动器IC芯片CHP（C）并且因而可能破坏驱动器IC芯片CHP（C）。在此，存在改进的余地。
因此，在本第一实施例中，实现了针对明显的改进余地的器件。也就是，本第一实施例的特征在于用于在将带TP施加于引线框LF1的后表面时固定引线框LF1的方法。该特性将在后面描述。
随后，如图21A和图21B所示，执行导线结合步骤（图12的S114）。图21A是示出在将带TP施加于引线框LF1的后表面之后执行引线框结合步骤时的引线框LF1的视图。但是，在图21A中，执行实际导线结合步骤时所需要的构件（导线）被省略，并且在作为图21A所示的一个产品区PR的放大图的图21B中示出了该构件（导线）。
在图21B中，形成于驱动器IC芯片CHP（C）内的多个电极焊盘PD与多个引线LD通过多个导线W相互耦接。此外，如图21B所示，形成于高MOS芯片CHP（H）内的栅极电极焊盘GP（H）与形成于驱动器IC芯片CHP（C）内的电极焊盘PD通过导线W相互耦接。类似地，形成于低MOS芯片CHP（L）内的栅极电极焊盘GP（L）与形成于驱动器IC芯片CHP（C）内的电极焊盘PD通过导线W相互耦接。因而，根据本第一实施例，形成于高MOS芯片CHP（H）内的高MOS晶体管QH（参见图1）与形成于低MOS芯片CHP（L）内的低MOS晶体管QL（参见图1）通过形成于驱动器IC芯片CHP（C）内的控制电路CC（参见图1）电控制。
在此，在本第一实施例中，因为MAP成型技术被施加于成型步骤，所以产品区PR被密集地布置于例如图21A所示的引线框LF1内。由于该原因，在导线结合步骤中，难以确保引线框LF1中的足以用于以窗型压板挤压的空间区域。
然后，在与MAP成型技术对应的引线框LF1中，在导线结合步骤中，引线框LF1被真空吸附于待布置的加热块，并且由此将在引线框LF1被固定于加热块的情况下执行导线结合步骤。在这种情况下，例如，当带TP没有被施加于引线框LF1的后表面时，存在没有任何引线的区域（在图形之间的间隙）并且因此难以真空吸附引线框LF1并将其固定于加热块之上。
相比之下，根据本第一实施例，在执行导线结合步骤之前的步骤中，带TP被施加于引线框LF1的后表面。因此，根据本第一实施例，具有施加于其上的带TP的引线框LF1能够被容易地真空吸附。结果，即使对于与MAP成型技术对应的引线框LF1，也可以在通过真空吸附可靠地固定引线框LF1的情况下执行导线结合步骤。结果，根据本第一实施例，能够提高在导线结合步骤中的可靠性。
注意，导线结合步骤在引线框LF1被加热到大约200至大约250℃的状态下执行，用于稳定导线W的接合。但是，因为施加于引线框LF1的后表面的带TP的耐热温度为大约250℃，所以带TP的耐热性不会造成由在导线接合步骤中施加的热处理引起的问题。
然后，如图22所示，形成于引线框LF1内的产品区以树脂MR来集体地密封（成型）（图12的S115）。换言之，密封体通过以树脂MR来集体地密封引线框LF1内的产品区PR而形成，从而覆盖图21B所示的驱动器IC芯片CHP（C）、高MOS芯片CHP（H）及低MOS芯片CHP（L）。也就是，在本第一实施例中，作为用于以树脂来密封半导体芯片的技术，所谓的MAP成型技术被采用，在该MAP成型技术中，产品区PR包含于空腔内并且产品区PR以树脂来集体地密封。根据这种MAP成型技术，因为不需要为每个产品区PR提供用于注入树脂的通路，所以能够密集地布置产品区PR。因此，根据MAP成型技术，能够增加产品的取得数量并且由此能够实现产品的成本降低。
然后，在本第一实施例中，在以MAP成型技术进行的树脂密封步骤（成型步骤）之前的步骤中，粘性带TP被施加于引线框LF1的后表面。因此，根据本第一实施例，例如，如图23所示，带能够被可靠地施加于形成于引线框LF1的后表面上的后表面端子（引线）。结果，类似地，在采用MAP成型技术的树脂密封步骤中，在后表面端子与带TP之间没有形成间隙，并且因而能够充分地抑制树脂泄漏到后表面端子的后侧（树脂毛刺）。
注意，作为在树脂密封步骤中使用的树脂，例如热固性树脂被使用。因此，树脂密封步骤在被加热到大约160至大约200℃的状态下执行，以便使热固性树脂固化。但是，因为施加于引线框LF1的后表面的带TP的耐热温度为大约250℃，所以在树脂密封步骤中施加的热处理不会造成带TP的耐热性方面的问题。
其后，施加于引线框LF1的后表面的带TP从引线框LF1上剥离（图12的S116）。然后，镀膜被形成于从树脂MR（密封体）的后表面中露出的芯片安装部分TAB（C）、芯片安装部分TAB（H）、芯片安装部分TAB（L）及后表面端子BTE的上表面上（参见图3）（图12的S117）。此外，标记被形成于由树脂MR形成的密封体的上表面上（标记步骤）（图12的S118）。
然后，如图24A和图24B所示，切割带DT被施加于由树脂MR形成的密封体的上表面（图13的S119）。然后，如图25A和25B所示，由树脂MR形成的密封体针对每个产品区PR来切割（封装切割）（图13的S120）。特别地，用于分隔形成于引线框LF1内的产品区PR的分隔区（边界区）被以切割刀片切割，并且由此每个产品区PR都被单体化。因而，例如，能够获得如图25C所示的在本第一实施例中的半导体器件PK1。
其后，单体化的个体半导体器件PK1通过电子测试来分选（图13的S121），并且已确定为无缺陷的半导体器件PK1被封装并被装运（图13的S122）。以此方式，能够制造在本第一实施例中的半导体器件。
注意，在此给出并描述了用于执行图12的S112所示的等离子体处理的示例，但并不限定于此。如果能够确保在导线W与引线框LF1（多个引线LD）之间以及在导线W与每个半导体芯片的电极焊盘之间的连接强度（连接可靠性），而不执行等离子体处理，则能够省略等离子体处理并且能够减少处理步骤数量。这同样能够应用于以下所描述的实施例和变型例。
<第一实施例的特性>
然后，参照附图来描述在本第一实施例中的特征。如上所述，本第一实施例的特征在于在将施加带TP于引线框LF1的后表面时固定引线框LF1的方法。特别地，在本第一实施例中的技术理念是在支撑引线框的上表面侧的状态下将带施加于引线框的后表面，同时减少对半导体器件的破坏。在下文，将具体地描述在本第一实施例中的技术理念。
图26A是示出在带TP即将被施加于引线框LF1的后表面之前的引线框LF1的配置的视图，而图26B是示出图26A的一部分的放大图。如图26B所示，在本第一实施例的引线框LF1中，产品区PR被布置成矩阵，并且每个产品区PR都被分隔区（边界区）DIV来分隔。现在，关注每个产品区PR。芯片安装部分TAB（C）、芯片安装部分TAB（H）及芯片安装部分TAB（L）被布置于每个产品区PR内，并且驱动器IC芯片CHP（C）被安装于芯片安装部分TAB（C）之上。此外，高MOS芯片CHP（H）被安装于芯片安装部分TAB（H）之上，并且低MOS芯片CHP（L）被安装于芯片安装部分TAB（L）之上。此外，高MOS夹片CLP（H）被布置成从高MOS芯片CHP（H）之上跨越到芯片安装部分TAB（L）之上，并且低MOS夹片CLP（L）被布置成从低MOS芯片CHP（L）之上跨越到引线之上。
在本第一实施例中，带TP将被施加于以此方式形成的引线框LF1的后表面。然后。在本第一实施例中，在引线框LF1的面中，带TP将被施加于引线框LF1的后表面，而与带TP施加于其上的后表面相对的上表面由支撑部件支撑。在此，在本第一实施例中，虽然引线框LF1的上表面侧将由支撑部件支撑，但是驱动器IC芯片CHP（C）、高MOS芯片CHP（H）及低MOS芯片CHP（L）已经如同以上所描述的那样安装于引线框LF1的上表面侧上。因此，在本第一实施例中，器件被实现为在不破坏驱动器IC芯片CHP（C）、高MOS芯片CHP（H）及低MOS芯片CHP（L）的情况下以支撑部件来支撑引线框LF1的上表面侧。
图27A是示出在本第一实施例中使用的支撑部件SU的示意性整体配置的平面图，而图27B是图27A的一部分的放大图。如图27A和27B所示，支撑部件SU包括多个支撑部分FU，并且沟道DIT由框架部分FU分隔。通过比较图26B和图27B可以看出，图27B所示的支撑部件SU的框架部分FU被布置为与图26B所示的分隔区DIV对应。然后，设置于图27B所示的支撑部件SU内的沟道DIT被布置为与图26B所示的产品区PR对应。
图28是示出如何在引线框LF1的上表面侧以支撑部件SU支撑的状态下将带TP施加于引线框LF1的后表面的截面图。如图28所示，设置于引线框LF1内的产品区PR由分隔区DIV夹在中间。然后，芯片安装部分TAB（C）和芯片安装部分TAB（L）被设置于产品区PR内，而驱动器IC芯片CHP（C）经由高熔点焊料HS1安装于芯片安装部分TAB（C）之上。此外，低MOS芯片CHP（L）经由高熔点焊料HS1安装于芯片安装部分TAB（L）之上，而低MOS夹片CLP（L）经由高熔点焊料HS2布置于该低MOS芯片CHP（L）之上。注意，虽然在例如图28中没有示出，但是同样可以从26B中看出，芯片安装部分TAB（H）同样被布置于产品区PR内，高MOS芯片CHP（H）经由高熔点焊料HS1安装于该芯片安装部分TAB（H）之上，而高MOS夹片CLP（H）经由高熔点焊料HS2布置于该高MOS芯片CHP（H）之上。
在此，引线框LF1的上表面侧由支撑部件SU支撑，使得框架部分FU接触引线框LF1的分隔区DIV。因而，由框架部分FU夹在中间的沟道DIT将被布置于其以平面方式与形成于引线框LF1内的产品区PR重叠的位置。然后，在本第一实施例中，如图28所示，在设置于支撑部件SU内的沟道DIT的底表面BS与驱动器IC芯片CHP（C）的上表面之间存在间隙。结果，根据本第一实施例，支撑部件SU将在不接触驱动器IC芯片CHP（C）的状态下支撑引线框LF1的上表面侧。因此，根据本第一实施例，可以在不破坏驱动器IC芯片CHP（C）的情况下支撑引线框LF1的上表面侧。
另一方面，如图28所示，引线框LF1的上表面侧将由支撑部件SU支撑，使得沟道DIT的底表面BS接触安装于低MOS芯片CHP（L）之上的低MOS夹片CLP（L）的上表面。
例如，从不造成因支撑部件SU所致的对低MOS芯片CHP（L）的破坏的角度来看，安装于低MOS芯片CHP（L）之上的低MOS夹片CLP（L）的上表面可以被配置为不接触设置于支撑部件SU内的沟道DIT的底表面BS。但是，如果这样的配置被采用，则形成于引线框LF1内的产品区PR将完全不由支撑部件SU支撑。也就是，当低MOS夹片CLP（L）的上表面被配置为不接触设置于支撑部件SU内的沟道DIT的底表面BS时，引线框LF1的上表面侧将仅在支撑部件SU的框架部分FU接触包围产品区PR的分隔区DIV的情况下被支撑。在这种情况下，假定带TP被施加于引线框LF1的后表面，则产品区PR自身将完全不由支撑部件SU支撑。也就是，如果带TP在没有引线框LF1的与带TP施加于其上的后表面相对的上表面的支撑的情况下（例如，在完全没有产品区PR自身的支撑的情况下）被施加于引线框LF1的后表面，则在引线框LF1的区域当中，特别是产品区PR没有被稳定地固定。结果，在引线框LF1的产品区PR中，由引线框LF1在带TP被施加于引线框LF1的后表面时产生的反作用力将是相当弱的。因而，难以在不包含空隙等的情况下将带TP可靠地施加于在引线框LF1内形成的产品区PR的后表面。
然后，在本第一实施例中，如图28所示，引线框LF1的上表面侧由支撑部件SU支撑，使得形成于支撑部件SU中的沟道DIT的底表面BS接触安装于低MOS芯片CHP（L）之上的低MOS夹片CLP（L）的上表面。类似地，虽然在图28中没有示出，但是引线框LF1的上表面侧由支撑部件SU支撑，使得形成于支撑部件SU中的沟道DIT的底表面BS接触安装于高MOS芯片CHP（H）之上的高MOS夹片CLP（H）的上表面。以此方式，如同低MOS夹片CLP（L）的上表面一样，高MOS夹片CLP（H）的上表面同样被配置成接触沟道DIT的底表面BS，但是下文将从关注图28所示的低MOS夹片CLP（L）的角度进行描述。
在本第一实施例中，在由支撑部件SU支撑引线框LF1的上表面侧时，在设置于支撑部件SU中的沟道DIT的底表面BS与驱动器IC芯片CHP（C）的上表面之间存在间隙，例如，如图28所示。另一方面，在本第一实施例中，形成于支撑部件SU中的沟道DIT的底表面BS接触安装于低MOS芯片CHP（L）之上的低MOS夹片CLP（L）的上表面。
因而，因为形成于引线框LF1内的产品区PR自身没有处于完全不由支撑部件SU支撑的状态下，所以能够提高产品区PR的固定的稳定性。结果，类似地，在引线框LF1的产品区PR中，能够确保由引线框LF1在带TP被施加于引线框LF1的后表面时产生的足够大的反作用力（排斥力）。因此，根据本第一实施例，可以在不包含空隙等的情况下将带TP可靠地施加于在引线框LF1内形成的产品区PR的后表面。也就是，根据本第一实施例，即使在驱动器IC芯片CHP（C）、高MOS芯片CHP（H）及低MOS芯片CHP（L）被安装于引线框LF1的上表面侧上的状态下，也可以将带TP可靠地施加于引线框LF1的后表面（特别地，到产品区PR的后表面）。
在此，在本第一实施例中，例如，如图28所示，在设置于支撑部件SU内的沟道DIT的底表面BS与驱动器IC芯片CHP（C）的上表面之间存在间隙。另一方面，形成于支撑部件SU内的沟道DIT的底表面BS被配置成接触安装于低MOS芯片CHP（L）之上的低MOS夹片CLP（L）的上表面。现在，将描述该原因。
首先，从由支撑部件SU可靠地支撑形成于引线框LF1内的产品区PR自身的角度来看，形成于支撑部件SU内的沟道DIT的底表面BS可以被配置成接触驱动器IC芯片CHP（C）的上表面和低MOS夹片CLP（L）的上表面两者。
但是，配置使得沟道DIT的底表面BS接触驱动器IC芯片CHP（C）的上表面，意指驱动器IC芯片CHP（C）由支撑部件SU直接支撑。在这种情况下，来自支撑部件SU的压力将被直接施加于驱动器IC芯片CHP（C），并且从而会增大对驱动器IC芯片CHP（C）的破坏。因此，在本第一实施例中，例如，如图28所示，在设置于支撑部件SU内的沟道DIT的底表面BS与驱动器IC芯片CHP（C）的上表面之间存在间隙。也就是，在本第一实施例中，沟道DIT的底表面BS被配置成没有接触驱动器IC芯片CHP（C）的上表面。
另一方面，安装于低MOS芯片CHP（L）之上的低MOS夹片CLP（L）的上表面同样可以被配置成不接触设置于支撑部件SU内的沟道DIT的底表面BS。但是，如果这样的配置被采用，则形成于引线框LF1内的产品区PR将完全不由支撑部件SU支撑。结果，产品区PR没有被稳定地固定。由于该原因，在引线框LF1的产品区PR内，由引线框LF1在带TP被施加于引线框LF1的后表面时产生的反作用力将是相当弱的。因此，难以在不包含空隙等的情况下将带TP可靠地施加于在引线框LF1内形成的产品区PR的后表面。
然后，在本第一实施例中，引线框LF1的上表面侧由支撑部件SU支撑，使得形成于支撑部件SU内的沟道DIT的底表面BS接触安装于低MOS芯片CHP（L）之上的低MOS夹片CLP（L）的上表面。
在此，引线框LF1的上表面侧由支撑部件SU支撑，使得沟道DIT的底表面BS接触低MOS夹片CLP（L）的上表面。在这种情况下，对布置于低MOS夹片CLP（L）的底层内的低MOS芯片CHP（L）的破坏是否会造成问题是一个问题。但是，低MOS芯片CHP（L）并没有被配置为导致沟道DIT的底表面BS直接地接触低MOS芯片CHP（L）的上表面，而是被配置为使得低MOS夹片CLP（L）介于低MOS芯片CHP（L）与沟道DIT的底表面BS之间。也就是，在低MOS芯片CHP（L）中，沟道DIT的底表面BS没有直接地接触低MOS芯片CHP（L）的上表面。也就是，在本第一实施例中，介于低MOS芯片CHP（L）与沟道DIT的底表面BS之间的低MOS夹片CLP（L）起着缓冲材料的作用。由于该原因，即使引线框LF1的上表面侧由支撑部件SU支撑，使得沟道DIT的底表面BS接触低MOS夹片CLP（L），对低MOS芯片CHP（L）的破坏也能够被降低到没有问题的水平。
根据上文，在本第一实施例中，在设置于支撑部件SU内的沟道DIT的底表面BS与驱动器IC芯片CHP（C）的上表面之间存在间隙。另一方面，形成于支撑部件SU内的沟道DIT的底表面BS被配置为接触安装于低MOS芯片CHP（L）之上的低MOS夹片CLP（L）的上表面。
因而，根据本第一实施例，能够获得这样的显著效果：可以将带TP可靠地施加于引线框LF1的后表面（特别地，施加于产品区PR的后表面），同时减少对驱动器IC芯片CHP（C）、高MOS芯片CHP（H）及低MOS芯片CHP（L）的破坏。
在此，在本第一实施例的配置中，因为驱动器IC芯片CHP（C）的上表面没有受支撑部件SU按压，所以整个产品区PR没有受支撑部件SU按压。但是，例如，如图26A和26B所示，在驱动器IC芯片CHP（C）占用产品区PR的面积与由高MOS芯片CHP（H）或低MOS芯片CHP（L）占用的面积相比为足够小的情况下，即使产品区PR的局部区域没有受支撑部件SU按压，也能够使带TP充分且可靠地施加于引线框LF1的后表面（特别地，施加于产品区PR的后表面）。
注意，在本第一实施例中的技术理念的原创性在于已经发现在经由高熔点焊料HS2安装于低MOS芯片CHP（L）之上的低MOS夹片CLP（L）内作为缓冲材料的功能，例如，如图28所示。最初，低MOS夹片CLP（L）的功能是用于降低导通电阻的功能，但是作为缓冲材料的功能并没有被采用。有关这点，通过发现在低MOS夹片CLP（L）内作为缓冲材料的功能而想到的在本第一实施例中的技术理念具有原创性。
在此，从充分展示作为低MOS夹片CLP（L）内的缓冲材料的功能的角度来看，例如，可以将低MOS夹片CLP（L）的厚度设置为尽可能大的。在这种情况下，因为还会增加低MOS夹片CLP（L）的截面积，所以能够减小低MOS夹片CLP（L）的电阻，从而能够进一步降低在本第一实施例中的半导体器件PK1的导通电阻。
<变型例1>
然后，描述本第一实施例的变型例1。图29是示出在本变型例1中如何在引线框LF1的上表面侧由支撑部件SU支撑的状态下将带TP施加于引线框LF1的后表面的截面图。
如图29所示，在本变型例1中，缓冲材料BUF介于设置于支撑部件SU内的沟道DIT的底表面BS与驱动器IC芯片CHP（C）的上表面之间。因而，驱动器IC芯片CHP（C）将同样由支撑部件SU支撑。结果，根据本变型例1，因为整个产品区PR能够由支撑部件SU支撑，所以能够将带TP可靠地施加于引线框LF1的后表面（特别地，施加于产品区PR的后表面）。
然后，在本变型例1中，驱动器IC芯片CHP（C）的上表面不直接地接触设置于支撑部件SU内的沟道DIT的底表面BS，而是经由缓冲材料BUF间接地接触沟道DIT的底表面BS。因此，即使在驱动器IC芯片CHP（C）的上表面由支撑部件SU支撑时，也能够将对驱动器IC芯片CHP（C）的破坏降低至没有问题的水平。
根据上文，根据本变型例1，能够获得这样的显著效果：可以将带TP可靠地施加于引线框LF1的后表面（特别地，施加于产品区PR的整个后表面），同时减少对驱动器IC芯片CHP（C）、高MOS芯片CHP（H）及低MOS芯片CHP（L）的破坏。
<变型例2>
随后，描述本第一实施例的变型例2。图30是示出在变型例2中如何在引线框LF1的上表面侧由支撑部件SU支撑的状态下将带TP施加于引线框LF1的后表面的截面图。
如图30所示，在本变型例2中，缓冲材料BUF介于设置于支撑部件SU内的沟道DIT的底表面BS与驱动器IC芯片CHP（C）的上表面之间。因而，驱动器IC芯片CHP（C）将同样由支撑部件SU支撑。结果，根据本变型例2，因为整个产品区PR能够由支撑部件SU支撑，所以带TP能够被可靠地施加于引线框LF1的后表面（特别地，施加于产品区PR的后表面）。
然后，类似地，在本变型例2中，驱动器IC芯片CHP（C）的上表面没有直接地接触设置于支撑部件SU内的沟道DIT的底表面BS，而是经由缓冲材料BUF间接地接触沟道DIT的底表面BS。因此，即使当驱动器IC芯片CHP（C）的上表面由支撑部件SU支撑时，也能够将对驱动器IC芯片CHP（C）的破坏降低至没有问题的水平。
此外，在本变型例2中，缓冲材料BUF同样介于低MOS夹片CLP（L）的上表面与设置于支撑部件SU内的沟道DIT的底表面BS之间。也就是，在本变型例2中，低MOS夹片CLP（L）和缓冲材料BUF介于低MOS芯片CHP（L）与沟道DIT的底表面BS之间。也就是，在本变型例2中，介于低MOS芯片CHP（L）与沟道DIT的底表面BS之间的低MOS夹片CLP（L）起着缓冲材料的作用，此外缓冲材料BUF还被设置于低MOS夹片CLP（L）与沟道DIT的底表面BS之间。由于该原因，即使引线框LF1的上表面侧由支撑部件SU支撑，对低MOS芯片CHP（L）的破坏能够被更可靠地降低到没有问题的水平。
根据上文，以本变型例2，同样能够获得这样的显著效果：可以将带TP可靠地施加于引线框LF1的后表面（特别地，施加于产品区PR的整个后表面），同时减少对驱动器IC芯片CHP（C）、高MOS芯片CHP（H）和低MOS芯片CHP（L）的破坏。
<缓冲材料的具体配置>
然后，描述在上述第一实施例、变型例1和变型例2中描述的缓冲材料（低MOS夹片CLP（L）和/或缓冲材料BUF）的具体配置和优点。
图31是示出各种材料的纵向弹性模量、肖氏硬度和维氏硬度的视图。在图31中，将聚氨酯橡胶、硅橡胶（硅酮橡胶）和丁腈橡胶作为缓冲材料BUF的示例而列出。此外，作为待比较的材料，例如，所列出的是硅，其作为以驱动器IC芯片CHP（C）、高MOS芯片CHP（H）和低MOS芯片CHP（L）为代表的半导体芯片的组成部分。此外，还列出作为起着缓冲材料的作用的低MOS夹片CLP（L）的组成部分的铜（无氧铜）以及作为支撑部件SU的组成部分的不锈钢（SUS304）。
在图31中，首先描述纵向弹性模量，聚氨酯橡胶的纵向弹性模量是24.0-29.4（MPa），硅橡胶（硅酮橡胶）的纵向弹性模量是5-7（MPa），而丁腈橡胶的纵向弹性模量是8.1-20.2（MPa）。此外，硅的纵向弹性模量是185,000（MPa），铜（无氧铜）的纵向弹性模量是220（MPa），而不锈钢的纵向弹性模量为620（MPa）。
然后，在图31中，描述肖氏硬度，聚氨酯橡胶的肖氏硬度是50-90（Hs），硅橡胶的肖氏硬度为50-70（Hs），而丁腈橡胶的肖氏硬度为50-70（Hs）。
随后，在图31中，描述维氏硬度，硅（Si）的维氏硬度是1040（HV），铜（无氧铜）的维氏硬度为105（HV），而不锈钢的维氏硬度为196（HV）。
（1）在第一实施例的情形中
参照图31，考虑第一实施例的构件。在第一实施例中，例如，如图28所示，低MOS夹片CLP（L）经由高熔点焊料HS2安装于低MOS芯片CHP（L）之上，并且该低MOS夹片CLP（L）的上表面接触支撑部件SU。
然后，低MOS芯片CHP（L）是含有作为主要成分的硅的半导体芯片，而低MOS夹片CLP（L）由例如铜材料形成。此外，支撑部件SU由例如不锈钢形成。
因此，当硅、铜和不锈钢针对纵向弹性模量进行比较时，硅的纵向弹性模量是最大的，随后是不锈钢的纵向弹性模量，而铜的纵向弹性模量是最小的。在此，聚焦于纵向弹性模量，纵向弹性模量越大，其材料就变得越硬。换言之，纵向弹性模量越小，其材料就变得越软。因此，当将硅、铜和不锈钢进行比较时，最硬的材料是硅，次硬的材料是不锈钢，而最软的材料是铜。
因此，例如，其中由不锈钢形成的支撑部件SU直接地接触于由硅形成的低MOS芯片CHP（L）之上的情形与其中由不锈钢形成的支撑部件SU经由以铜形成的低MOS夹片CLP（L）被布置于由硅形成的低MOS芯片CHP（L）之上的情形进行比较。在这种情况下，与前一种情形相比，其中由铜形成的低MOS夹片CLP（L）被插入的后一种情形能够更好地保护低MOS芯片CHP（L）以免受因支撑部件SU所致的压力的影响。也就是，因为低MOS夹片CLP（L）是最软的，所以在低MOS芯片CHP（L）由支撑部件SU支撑的情形中，它充分地起着缓冲材料的作用。结果，即使引线框LF1的上表面侧由支撑部件SU支撑，使得沟道DIT的底表面BS接触低MOS夹片CLP（L），对低MOS芯片CHP（L）的破坏也能够被降低到没有问题的水平。
（2）在变型例1的情形中
参照图31，考虑变型例1的构件。在变型例1中，例如，如图29所示，缓冲材料BUF被布置于驱动器IC芯片CHP（C）之上，而支撑部件SU被布置于该缓冲材料BUF之上。
然后，驱动器IC芯片CHP（C）是含有作为主要成分的硅的半导体芯片，而缓冲材料BUF由例如橡胶材料（例如，聚氨酯橡胶、硅橡胶（硅酮橡胶）及丁腈橡胶）形成。此外，支撑构建SU由例如不锈钢形成。
因此，当硅、橡胶材料和不锈钢针对纵向弹性模量进行比较时，硅的纵向弹性模量是最大的，随后是不锈钢的纵向弹性模量，而橡胶材料的纵向弹性模量是最小的。特别地，与硅和不锈钢相比，橡胶材料的纵向弹性模量是极小的，并且发现橡胶材料为极软的材料。
因而，因为橡胶材料是最软的，所以在驱动器IC芯片CHP（C）由支撑部件SU支撑的情形中，它充分地起着缓冲材料BUF的作用。结果，即使引线框LF1的上表面侧由支撑部件SU支撑，使得沟道DIT的底表面BS接触缓冲材料BUF，也能够将对驱动器IC芯片CHP（C）的破坏降低至没有问题的水平。
特别地，因为在变型例1中用作缓冲材料BUF的橡胶材料是极软的，所以即使经由高熔点焊料HS1安装于芯片安装部分TAB（C）之上的驱动器IC芯片CHP（C）的上表面的高度存在任何变化，缓冲材料BUF也能够吸收该高度变化并且抑制被非必要地施加于驱动器IC芯片CHP（C）的压力的增大。例如，考虑其中驱动器IC芯片CHP（C）的高度由于芯片安装部分TAB（C）、高熔点焊料HS1和/或驱动器IC芯片CHP（C）的制造变化而变得高于平均高度的情形。在这种情况下，例如，当驱动器IC芯片CHP（C）的上表面通过由不锈钢形成的支撑部件SU支撑时，被非必要地施加于驱动器IC芯片CHP（C）的压力会增加。相比之下，当驱动器IC芯片CHP（C）由在驱动器IC芯片CHP（C）之上插入了缓冲材料BUF的支撑部件SU支撑时，高度变化能够由软的缓冲材料BUF吸收，并且因此能够抑制施加于驱动器IC芯片CHP（C）的不必要的压力的增加。
（3）在变型例2的情形中
参照图31，考虑变型例2的构件。在变型例2中，例如，如图30所示，缓冲材料BUF同样被插入低MOS夹片CLP（L）的上表面与设置于支撑部件SU内的沟道DIT的底表面BS之间。也就是，在本变型例2中，低MOS夹片CLP（L）和缓冲材料BUF被插入低MOS芯片CHP（L）与沟道DIT的底表面BS之间。
然后，低MOS芯片CHP（L）是含有作为主要成分的硅的半导体芯片，而低MOS夹片CLP（L）由铜形成。此外，缓冲材料BUF由例如橡胶材料（例如，聚氨酯橡胶、硅橡胶（硅酮橡胶）和丁腈橡胶）形成，并且支撑部件SU由例如不锈钢形成。
因此，例如，当将铜和橡胶材料的纵向弹性模量进行比较时，橡胶材料的纵向弹性模量与铜的纵向弹性模量相比是极小的，并且发现橡胶材料是极软的。
因而，因为橡胶材料是最软的，所以当低MOS芯片CHP（L）由支撑部件SU支撑时，它充分地起着缓冲材料BUF的作用。结果，与仅包括由铜形成的低MOS夹片CLP（L）的第一实施例相比，即使引线框LF1的上表面侧由支撑部件SU支撑，对低MOS芯片CHP（L）的破坏也能够被进一步降低到没有问题的水平。
特别地，在变型例2中用作缓冲材料BUF的橡胶材料是极软的。因此，即使经由高熔点焊料HS2安装于低MOS芯片CHP（L）之上的低MOS夹片CLP（L）的、经由高熔点焊料HS1安装于芯片安装部分TAB（L）之上的低MOS芯片CHP（L）的上表面的高度存在变化，缓冲材料BUF也能够吸收这种高度变化并且抑制被不必要地施加于低MOS芯片CHP（L）的压力的增大。例如，考虑其中低MOS夹片CLP（L）的高度由于芯片制造部分TAB（C）、高熔点焊料HS1、低MOS芯片CHP（L）、高熔点焊料HS2和/或低MOS夹片CLP（L）的制造变化而变得高于平均高度的情形。在这种情况下，例如，当低MOS夹片CLP（L）的上表面通过由不锈钢形成的支撑部件SU支撑时，会不必要地增加施加于低MOS芯片CHP（L）的压力。相比之下，在由缓冲材料BUF插入低MOS夹片CLP（L）之上的支撑部件SU支撑时，因为高度变化能够由软的缓冲材料BUF吸收，所以能够抑制施加于低MOS芯片CHP（L）的压力的不必要增加。
（第二实施例）
在本第二实施例中，描述用于使用其内具有布置成矩阵的多个单元区的夹片框来制造半导体器件的技术理念，每个单元区具有形成于其内的高MOS夹片和低MOS夹片。
<在第二实施例中的半导体器件的封装配置>
在本第二实施例中的半导体器件PK2的封装配置与在上述第一实施例中的半导体器件PK1的封装配置是基本上相同的。
图32是示出在本第二实施例中的半导体器件PK2的封装配置的视图。在图32中，在中央示出的图形是从上表面观察到的半导体器件PK2的平面图，并且在其所有侧边的每一侧示出的是侧视图。如图32所示，在本第二实施例中的半导体器件PK2以具有矩形形状的树脂MR覆盖。然后，可以从侧视图中看出，引线LD从树脂MR露出到半导体器件PK2的侧表面。此外，在本第二实施例中，悬吊引线HL的截面从半导体器件PK2的侧表面中露出。这是在本第二实施例中的半导体器件PK2与上述第一实施例中的半导体器件PK1之间的区别。
然后，图33是从下表面（后表面）观察到的在本第二实施例中的半导体器件PK2的平面图。如图33所示，同样在本第二实施例的半导体器件PK2中，半导体器件PK2的后表面以树脂MR覆盖，然而芯片安装部分TAB（L）、芯片安装部分TAB（H）及芯片安装部分TAB（C）从树脂MR露出。因为芯片安装部分TAB（L）、芯片安装部分TAB（H）及芯片安装部分TAB（C）以这种方式从半导体器件PK2的后表面露出，所以能够提高半导体器件PK2的热辐射效率。此外，该多个后表面端子BTE被暴露到具有矩形形状的半导体器件PK2的外围区域（外围部分）。该后表面端子BTE构成引线LD的一部分。
随后，描述半导体器件PK2的内部配置。图34是示出在本第二实施例中的半导体器件PK2的内部配置的视图。在图34中，在中央示出的图形是穿过树脂MR从上表面侧观察到的半导体器件PK2的内部的平面图，而在其所有侧边的每一侧示出的是截面图。
在此，因为图34所示的本第二实施例的半导体器件PK2的内部配置与图4所示的上述第一实施例的半导体器件PK1的内部配置具有基本上相同的配置，所以省略关于相同配置的描述，而描述区别。在图34中，本第二实施例的特征在于：悬置引线HL与高MOS夹片CLP（H）整体地形成，并且该悬置引线HL达到由树脂MR形成的密封体的外边缘部分。类似地，悬置引线HL同样在低MOS夹片CLP（L）中被整体地形成，并且该悬置引线HL达到由树脂MR形成的密封体的外边缘部分。其他配置与上述第一实施例的配置是相同的。
<用于制造在第二实施例中的半导体器件的方法>
在本第二实施例中的半导体器件PK2如同以上所描述的那样来配置，并且以下将参照附图来描述其制造方法。
图35至图37示出了显示在本第二实施例中的半导体器件PK2的制造流程的流程图。此外，图38A至图41B是各自示出在本第二实施例中的半导体器件PK2的制造处理的视图。
首先，制备引线框LF1（图35的S201）。该引线框LF1具有例如与图14A至图14C所示的在上述第一实施例中使用的引线框LF1的配置相同的配置。例如，如图14C所示，在本第二实施例的引线框LF1中，多个产品区PR被布置成矩阵，每个产品区PR包括芯片安装部分TAB（C）、芯片安装部分TAB（H）、芯片安装部分TAB（L）及引线LD。
此外，在本第二实施例中，如图38A和38B所示的夹片框CLF被制备。本第二实施例的特征在于使用该夹片框CLF。在图38A中，示出了夹片框CLF的示意性整体配置，而在图38B中，放大并示出了夹片框CLF的一部分。如图38B所示，在夹片框CLF中包括各自包含高MOS夹片CLP（H）和低MOS夹片CLP（L）的多个单元区UR，并且单元区UR布置成矩阵。在此，高MOS夹片CLP（H）和低MOS夹片CLP（L）通过例如含有作为材料成分的铜的金属板来构造。
在下文，描述了图38A中和38B所示的夹片框CLF的详细配置。例如，如图38B所示，在布置成矩阵的多个单元区UR的每个单元区UR中，形成了高MOS夹片CLP（H）和低MOS夹片CLP（L），并且高MOS夹片CLP（H）和低MOS夹片CLP（L）两者通过悬置引线HL耦接至夹片框CLF的框体。因此，在整个夹片框CLF中，多个高MOS夹片CLP（H）和多个低MOS夹片CLP（L）将被整体地形成。
在本第二实施例的夹片框CLF中，如图38A和图38B所示，单元区UR被布置成在X方向上且在Y方向上对齐。也就是，在本第二实施例的夹片框CLF中，单元区UR沿着X方向以及沿着Y方向形成为矩阵。例如，在本第二实施例的夹片框CLF中，单元区UR在X方向上按第一预定间隔（第一间距）来布置，并且还在Y方向上按第二预定间隔（第二间距）来布置。
现在，主要关注图14A至图14C所示的引线框LF1。例如，如图14C所示，形成于引线框LF1内的产品区PR被布置成在X方向上以及在Y方向上对齐。也就是，在图14A至图14C所示的引线框LF1中，产品区PR沿着X方向以及沿着Y方向形成为矩阵。例如，在引线框LF1中，产品区PR在X方向上按第一预定间隔（第一间距）来布置，并且还在Y方向上按第二预定间隔（第二间距）来布置。
也就是，在本第二实施例中，形成于引线框LF1内的产品区PR在X方向上的布局间距与形成于夹片框CLF内的单元区UR在X方向上的布局间距是相同的。此外，形成于引线框LF1内的产品区PR在Y方向上的布局间距与形成于夹片框CLF内的单元区UR在Y方向上的布局间距是相同的。
在此，形成于夹片框CLF内的多个高MOS夹片CLP（H）或低MOS夹片CLP（L）在X方向（第一方向）上的布局间距以及在垂直于X方向的Y方向（第二方向）上的布局间距被分别称为第一间距和第二间距。
在这种情况下，形成于引线框LF1内的芯片安装部分（芯片安装部分TAB（C）、芯片安装部分TAB（H）及芯片安装部分TAB（L））在X方向上的布局间距以及在Y方向上的布局间距同样分别为第一间距和第二间距。
结果，在本第二实施例中，形成于引线框LF1内的每个产品区PR以及形成于夹片框CLF内的每个单元区UR能够被布置为在平面图中相互重叠。更特别地，例如，图14C所示的芯片安装部分TAB（H）以及图38B所示的高MOS夹片CLP（H）能够被布置为按平面方式相互重叠，并且图14C所示的芯片安装部分TAB（L）以及图38B所示的低MOS夹片CLP（L）能够被布置为按平面方式相互重叠。
然后，在形成于引线框LF1内的每个产品区PR中，高熔点焊料被形成于芯片安装部分TAB（C）、芯片安装部分TAB（H）及芯片安装部分TAB（L）之上（图35的S202）。特别地，例如，使用焊料印刷方法，将高熔点焊料印刷于芯片安装部分TAB（C）、芯片安装部分TAB（H）及芯片安装部分TAB（L）之上。
随后，在形成于引线框LF1内的每个产品区PR中，首先将驱动器IC芯片CHP（C）安装于芯片安装部分TAB（C）之上（图35的S203）。然后，高MOS芯片CHP（H）被安装于芯片安装部分TAB（H）之上（图35的S204），并且其后低MOS芯片CHP（L）被安装于芯片安装部分TAB（L）之上（图35的S205）。注意，驱动器IC芯片CHP（C）、高MOS芯片CHP（H）及低MOS芯片CHP（L）的安装顺序并不限定于此，而是可以根据需要改变。
其后，引线框LF1被设置于定位专用夹具（图35的S206）。特别地，如图39所示，引线框LF1通过将形成于引线框LF1内的开口OP1插入例如专用夹具的突出销内而定位。
然后，如图39所示，在形成于引线框LF1内的每个产品区PR中，高熔点焊料HS2被形成于高MOS芯片CHP（H）之上（图35的S207）。其后，高熔点焊料HS2被形成于低MOS芯片CHP（L）之上（图35的S208）。特别地，高熔点焊料HS2被形成于在高MOS芯片CHP（H）内形成的源极电极焊盘（高MOS焊盘）（未示出）之上，并且高熔点焊料HS2被形成于在低MOS芯片CHP（L）内形成的源极电极焊盘（低MOS焊盘）（未示出）之上。此外，如图39所示，高熔点焊料HS2还被形成于芯片安装部分TAB（L）的局部区域之上以及于引线的局部区域之上。
特别地，例如，使用涂覆法将高熔点焊料HS2同样施加于高MOS芯片CHP（H）之上，低MOS芯片CHP（L）之上，芯片安装部分TAB（L）的局部区域之上，以及引线的局部区域之上。在此时形成的高熔点焊料HS2可以具有与上述高熔点焊料HS1相同的材料成分，或者可以具有不同的材料成分。
其后，如图39所示，夹片框CLF被设置于定位专用夹具（图35的S209）。特别地，如图39所示，形成于夹片框CLF内的开口OP2被进一步插入突出销，该突出销已经被插入形成于引线框LF1内的开口OP1内。因而，根据本第二实施例，能够将夹片框CLF布置于引线框LF1之上以使其相互重叠。本第二实施例的特征在于这点。也就是，如上所述，通过将形成于引线框LF1内的开口OP1以及形成于夹片框CLF内的开口OP2插入在专用夹具内设置的突出销，可以使形成于引线框LF1内的每个产品区PR与形成于夹片框CLF内的每个单元区UR按平面方式相互重叠。
也就是，在本第二实施例中，形成于引线框LF1内的产品区PR在X方向上的布局间距与形成于夹片框CLF内的单元区UR在X方向上的布局间距是相同的。而且，形成于引线框LF1内的产品区PR在Y方向上的布局间距与形成于夹片框CLF内的单元区UR在Y方向上的布局间距是相同的。
结果，在本第二实施例中，形成于引线框LF1内的每个产品区PR和形成于夹片框CLF内的每个单元区UR能够被布置成在平面图中相互重叠。更特别地，例如，图39所示的高MOS芯片CHP（H）和图39所示的高MOS夹片CLP（H）能够被布置成按平面方式相互重叠，并且图39所示的低MOS芯片CHP（L）和图39所示的低MOS夹片CLP（L）能够被布置成按平面方式相互重叠。
因而，根据本第二实施例，通过简单地使引线框LF1与引线框CLF重叠，可以使每个产品区PR与每个单元区UR按平面方式相互重叠。这意味着形成于每个单元区UR内的高MOS夹片CLP（H）能够被立刻安装于形成于每个产品区PR内的高MOS芯片CHP（H）之上。类似地，这意味着形成于每个单元区UR内的低MOS夹片CLP（L）能够被立刻安装于形成于每个产品区PR内的低MOS芯片CHP（L）之上。结果，根据本第二实施例，能够简化制造处理，并且从而能够降低半导体器件PK2的制造成本。
以此方式，形成于高MOS芯片CHP（H）内的源极电极焊盘与芯片安装部分TAB（L）将通过高MOS夹片CLP（H）相互电耦接。此外，形成于低MOS芯片CHP（L）内的源极电极焊盘与参考电位被供应到其的引线将通过低MOS夹片CLP（L）相互电耦接。
随后，针对高熔点焊料（例如，高熔点焊料HS2）来执行回流（图36的S210）。特别地，包含高熔点焊料的引线框LF1在例如大约350℃的温度（第一温度）加热。以此方式，能够熔化高熔点焊料。
然后，在本第二实施例中，用于熔化高熔点焊料的热处理（回流）在带没有被施加于预先制备的引线框LF1的后表面的状态下执行。因此，在本第二实施例的情形中，即使高熔点焊料的回流温度高于带的耐热温度，带的耐热性也不会造成问题，因为带最初并没有被施加于引线框LF1的后表面。也就是，根据本第二实施例，因为高熔点焊料的热处理（回流）在带被施加于引线框LF1的后表面之前执行，所以能够确保带的耐热性，而与热处理（回流）的温度无关。
其后，熔剂清洁被执行以便去除在高熔点焊料内含有的熔剂（图36的S211）。于是，从提高在后续步骤所执行的导线结合步骤中的导线的结合特性的角度来看，引线框LF1的上表面通过执行针对引线框LF1的上表面的等离子体处理来清洁（图36的S212）。
然后，如图40A和40B所示，带TP被施加于引线框LF1的后表面（图36的S213）。也就是，在引线框LF1的面中，带TP被施加于与其上安装有驱动器IC芯片CHP（C）、高MOS芯片CHP（H）及低MOS芯片CHP（L）的面相对的面。在此时，如上所述，针对高熔点焊料的在大约350℃的热处理（回流）已经在施加带TP的步骤之前的步骤中完成，并且因此在本第二实施例中带TP的耐热性将不会成为问题。
也就是，上述高熔点焊料的回流温度为例如大约350℃，并且超过了带TP的耐热温度（例如，大约250℃）。因此，如果用于熔化高熔点焊料的热处理在带TP被施加于引线框LF的后表面的状态下执行，则带TP将无法经受住该热处理。有关这点，在本第二实施例中，已经在施加带TP的步骤之前的步骤中完成了针对高熔点焊料的在大约350℃的热处理（回流）。由于该原因，在本第二实施例中，带TP的耐热性将不会成为问题。
随后，如图41A和图41B所示，执行导线结合步骤（图36的S214）。图41A是示出在导线结合步骤于带TP被施加于引线框LF1的后表面之后执行时的引线框LF1的视图。但是，在图41A中，执行实际的导线结合步骤所需要的构件（导线）被省略，并且在作为图41A所示的一个产品区PR的放大图的图41B中示出了该构件（导线）。
在图41B中，形成于驱动器IC芯片CHP（C）内的多个电极焊盘PD与多个引线LD通过多个导线W相互耦接。此外，如图41B所示，形成于高MOS芯片CHP（H）内的栅极电极焊盘GP（H）与形成于驱动器IC芯片CHP（C）内的电极焊盘PD通过导线W相互耦接。类似地，形成于低MOS芯片CHP（L）内的栅极电极焊盘GP（L）与形成于驱动器IC芯片CHP（C）内的电极焊盘PD通过导线W相互耦接。因而，根据本第二实施例，形成于高MOS芯片CHP（H）内的高MOS晶体管QH（参见图1）以及形成于低MOS芯片CHP（L）内的低MOS晶体管QL（参见图1）受形成于驱动器IC芯片CHP（C）内控制电路CC（参见图1）电控制。
在此，根据本第二实施例，带TP在执行导线结合步骤之前的步骤中被施加于引线框LF1的后表面。因此，根据本第二实施例，能够容易地真空吸附具有施加于其上的带TP的引线框LF1。结果，即使对于与MAP成型技术对应的引线框LF1，也可以在通过真空吸附可靠地固定引线框LF1的情况下执行导线结合步骤。结果，根据本第二实施例，能够提高在导线结合步骤中的可靠性。
注意，导线结合步骤在引线框LF1被加热到大约200之大约250℃的状态下执行，以便稳定导线W的接合。但是，因为施加于引线框LF1的后表面的带TP的耐热温度为大约250℃，所以在导线结合步骤中所施加的热处理不会造成带TP的耐热性方面的问题。
然后，以树脂集体地密封（成型）形成于引线框LF1内的产品区（图36的S215）。换言之，密封体通过以树脂MR来集体地密封在引线框LF1内的产品区PR而形成，从而覆盖图41B所示的驱动器IC芯片CHP（C）、高MOS芯片CHP（H）及低MOS芯片CHP（L）。也就是，在本第二实施例中，作为用于以树脂来密封半导体芯片的技术而采用的是所谓的MAP成型技术，在该MAP成型技术中，产品区PR包含于空腔内并且产品区PR以树脂来集体地密封。根据该MAP成型技术，因为不需要为每个产品区PR提供用于注入树脂的通路，所以能够密集地布置产品区PR。因而，根据MAP成型技术，能够提高产品的取得数量，并且由此能够实现产品的成本降低。
然后，在本第二实施例中，在通过MAP成型技术进行树脂密封步骤（成型步骤）之前的步骤中，粘性带TP被施加于引线框LF1的后表面。因此，根据本第二实施例，带TP能够被可靠地施加于在引线框LF1的后表面上形成的后表面端子（引线）。结果，同样在采用MAP成型技术的树脂密封步骤中，在后表面端子与带TP之间没有形成间隙，并且因而能够充分地抑制树脂泄漏到后表面端子的后表面内（树脂毛刺）。
注意，作为在树脂密封步骤中使用的树脂，可使用例如热固性树脂。因此，树脂密封步骤在被加热到大约160至大约200℃的状态下执行，以便使热固性树脂固化。但是，因为施加于引线框LF1的后表面的带TP的耐热温度为大约250℃，所以在树脂成型步骤中施加的热处理不会造成带TP的耐热性方面的问题。
其后，施加于引线框LF1的后表面的带TP被从引线框LF1剥离（图36的S216）。然后，镀膜被形成于从树脂MR（密封体）（参见图33）的后表面露出的芯片安装部分TAB（C）、芯片安装部分TAB（H）、芯片安装部分TAB（L）及后表面端子BTE的表面之上（图36的S217）。此外，标记被形成于由树脂MR形成的密封体的表面上（标记步骤）（图36的S218）。
随后，切割带被施加于由树脂形成的密封体的上表面（图37的S219）。然后，针对每个产品区来切割由树脂形成的密封体（封装切割）（图37的S220）。特别地，用于分隔形成于引线框LF1内的产品区PR的分隔区（边界区）以切割刀片来切割并且由此每个产品区被单体化。因而，例如，能够获得在本第二实施例中的如图32和图33所示的半导体器件PK2。在此时，形成于夹片框CLF内的悬置引线HL连同树脂MR一起被切断。结果，例如，如图32所示，悬置引线HL的截面从半导体器件PK2的侧表面露出，并且半导体器件PK2的侧表面和悬置引线HK的截面位于同一平面内。
其后，单体化的单个半导体器件PK2通过电子测试来分选（图37的S221），并且封装并装运已确定为无缺陷的半导体器件PK2（图37的S222）。以此方式，能够制造出在本第二实施例中的半导体器件。
<第二实施例的特性>
然后，参照附图来描述在本第二实施例中的特征。本第二实施例的特征在于在将带TP施加于引线框LF1的后表面时固定引线框LF1的方法。特别地，在本第二实施例中的技术理念是在引线框的上表面侧被支撑的状态下将带施加于引线框的后表面，同时减少对半导体芯片的破坏。其后，将具体地描述在本第二实施例中的技术理念。
图42A是示出在带TP即将被施加于引线框LF1的后表面之前的引线框LF1的配置的视图，而图42B是示出图42A的一部分的放大图。如图42B所示，在本第二实施例的引线框LF1中，产品区PR被布置成矩阵，并且每个产品区PR由分隔区（边界区）来分隔。现在，主要关注每个产品区PR。芯片安装部分TAB（C）、芯片安装部分TAB（H）和芯片安装部分TAB（L）被布置于每个产品区PR内，并且驱动器IC芯片CHP（C）被安装于芯片安装部分TAB（C）之上。此外，高MOS芯片CHP（H）被安装于芯片安装部分TAB（H）之上，而低MOS芯片CHP（L）被安装于芯片安装部分TAB（L）之上。此外，在本第二实施例中，夹片框CLF被安装成按平面方式与引线框LF1重叠。在该夹片框CLF中，单元区UR被布置成矩阵，并且每个单元区UR由分隔区（边界区）DIV2来分隔。现在，主要关注每个单元区UR。高MOS夹片CLP（H）和低MOS夹片CLP（L）被布置于每个单元区UR内。因而，在本第二实施例中，高MOS夹片CLP（H）被布置成从高MOS芯片CHP（H）之上跨越到芯片安装部分TAB（L）之上，而低MOS夹片CLP（L）被布置成从低MOS芯片CHP（L）之上跨越到引线之上。然后，高MOS夹片CLP（H）和低MOS夹片CLP（L）通过悬置引线HL耦接至夹片框CLF的分隔区DIV2。
图43A是示出在本第二实施例中使用的支撑部件SU的示意性整体配置的平面图，而图43B是图43A的一部分的放大图。如图43A和图43B所示，支撑部件SU包括外框架部分，并且沟道DIT被形成于该外框架部分的内部区域中。然后，设置于支撑部件SU内的沟道DIT被布置成包括形成于引线框LF1内的产品区PR。
图44是示出如何在引线框LF1的上表面侧由支撑部件SU支撑的状态下将带TP施加于引线框LF1的后表面的截面图。如图44所示，设置于引线框LF1内的产品区PR被分隔区DIV夹在中间。然后，芯片安装部分TAB（C）和芯片安装部分TAB（L）被设置于产品区PR内，而驱动器IC芯片CHP（C）经由高熔点焊料HS1安装于芯片安装部分TAB（C）之上。此外，低MOS芯片CHP（L）经由高熔点焊料HS1安装于芯片安装部分TAB（L）之上，而低MOS夹片CLP（L）经由高熔点焊料HS2布置于该低MOS芯片CHP（L）之上。注意，虽然在图44中没有示出，但是同样可以从例如图42B中看出，芯片安装部分TAB（H）同样被布置于产品区PR内，高MOS芯片CHP（H）经由高熔点焊料HS1安装于该芯片安装部分TAB（H）之上，而高MOS夹片CLP（H）经由高熔点焊料HS2布置于该高MOS芯片CHP（H）之上。
在此，在引线框LF1的分隔区DIV之上，布置有夹片框CLF的分隔区DIV2，并且引线框LF1的上表面侧由支撑部件SU支撑，使得该分隔区DIV2接触支撑部件SU。因而，支撑部件SU的沟道DIT将被布置于它按平面方式与形成于引线框LF1内的产品区PR重叠的位置。然后，在本第二实施例中，如图44所示，在设置于支撑部件SU内的沟道DIT的底表面BS与驱动器IC芯片CHP（C）的上表面之间存在间隙。结果，根据本第二实施例，支撑部件SU将在不接触驱动器IC芯片CHP（C）的状态下支撑引线框LF1的上表面侧。因此，根据本第二实施例，可以在不破坏驱动器IC芯片CHP（C）的情况下支撑引线框LF1的上表面侧。
另一方面，如图44所示，引线框LF1的上表面侧由支撑部件SU支撑，使得沟道DIT的底表面BS接触安装于低MOS芯片CHP（L）之上的低MOS夹片CLP（L）的上表面。
因而，因为形成于引线框LF1内的产品区PR自身处于完全没有由支撑部件SU支撑的状态，所以能够提高产品区PR的固定的稳定性。结果，同样在引线框LF1的产品区PR内，能够确保由引线框LF1在将带TP施加于引线框LF1的后表面中产生的足够大的反作用力（排斥力）。因此，根据本第二实施例，可以在不包含空隙等的情况下将带TP可靠地施加于在引线框LF1内形成的产品区PR的后表面。也就是，根据本第二实施例，即使在驱动器IC芯片CHP（C）、高MOS芯片CHP（H）和低MOS芯片CHP（L）被安装于引线框LF1的上表面侧上的状态下，带TP也能够被可靠地施加于引线框LF1的后表面（特别地，施加于产品区PR的后表面）。
在此，低MOS芯片CHP（L）没有被配置为使得沟道DIT的底表面BS直接地接触低MOS芯片CHP（L）的上表面，而是被配置为使得低MOS夹片CLP（L）被插入在低MOS芯片CHP（L）与沟道DIT的底表面BS之间。也就是，在低MOS芯片CHP（L）中，沟道DIT的底表面BS不直接地接触低MOS芯片CHP（L）的上表面。也就是，在本第二实施例中，插入在低MOS芯片CHP（L）与沟道DIT的底表面BS之间的低MOS夹片CLP（L）起着缓冲材料的作用。由于该原因，即使引线框LF1的上表面侧由支撑部件SU支撑，使得沟道DIT的底表面BS接触低MOS夹片CLP（L），对低MOS芯片CHP（L）的破坏也能够被降低到没有问题的水平。
根据上文，同样在本第二实施例中，如同上述第一实施例一样，在设置于支撑部件SU内的沟道DIT的底表面BS与驱动器IC芯片CHP（C）的上表面之间存在间隙。另一方面，形成于支撑部件SU内的沟道DIT的底表面BS接触安装于低MOS芯片CHP（L）之上的低MOS夹片CLP（L）的上表面。
因而，根据本第二实施例，能够获得这样的显著效果：可以将带TP可靠地施加于引线框LF1的后表面（特别地，施加于产品区PR的后表面），同时减少对驱动器IC芯片CHP（C）、高MOS芯片CHP（H）和低MOS芯片CHP（L）的破坏。
<变型例1>
然后，描述本第二实施例的变型例1。图45是示出在本变型例1中如何在引线框LF1的上表面侧由支撑部件SU支撑的状态下将带TP施加于引线框LF1的后表面的截面图。
如图45所示，在本变型例1中，缓冲材料BUF被插入设置于支撑部件SU内的沟道DIT的底表面BS与驱动器IC芯片CHP（C）的上表面之间。因而，驱动器IC芯片CHP（C）将同样由支撑部件SU支撑。结果，根据本变型例1，因为整个产品区PR能够被支撑部件SU支撑，所以带TP能够被可靠地施加于引线框LF1的后表面（特别地，施加于产品区PR的后表面）。
然后，在本变型例1中，驱动器IC芯片CHP（C）的上表面不直接地接触设置于支撑部件SU内的沟道DIT的底表面BS，而是经由缓冲材料BUF间接地接触沟道DIT的底表面管BS。因此，即使当驱动器IC芯片CHP（C）的上表面被支撑部件SU支撑时，对驱动器IC芯片CHP（C）的破坏也能够被降低到没有问题的水平。
根据上文，根据本变型例1，能够获得这样的显著效果：可以将带TP可靠地施加于引线框LF1的后表面（特别地，施加于产品区PR的整个后表面），同时减少对驱动器IC芯片CHP（C）、高MOS芯片CHP（H）和低MOS芯片CHP（L）的破坏。
<变型例2>
随后，描述本第二实施例的变型例2。图46是示出在本变型例2中如何在引线框LF1的上表面侧被支撑部件SU支撑的状态下将带TP施加于引线框LF1的后表面的截面图。
如图46所示，在本变型例2中，缓冲材料BUF被插入设置于支撑部件SU内的沟道DIT的底表面BS与驱动器IC芯片CHP（C）的上表面之间。因而，驱动器IC芯片CHP（C）将同样由支撑部件SU支撑。结果，根据本变型例2，因为整个产品区PR能够由支撑部件SU支撑，所以带TP能够被可靠地施加于引线框LF1的后表面（特别地，施加于产品区PR的后表面）。
然后，同样在本变型例2中，驱动器IC芯片CHP（C）的上表面不直接地接触设置于支撑部件SU内的沟道DIT的底表面BS，而是经由缓冲材料BUF间接地接触沟道DIT的底表面BS。因此，即使当驱动器IC芯片CHP（C）的上表面由支撑部件SU支撑时，对驱动器IC芯片CHP（C）的破坏也能够被降低到没有问题的水平。
此外，在本变型例2中，缓冲材料BUF同样被插入低MOS夹片CLP（L）的上表面与设置于支撑部件SU内的沟道DIT的底表面BS之间。也就是，在本变型例2中，低MOS夹片CLP（L）和缓冲材料BUF被插入低MOS芯片CHP（L）与沟道DIT的底表面BS之间。也就是，在本变型例2中，插入在低MOS芯片CHP（L）与沟道DIT的底表面BS之间的低MOS夹片CLP（L）起着缓冲材料的作用，此外缓冲材料BUF还被设置于低MOS夹片CLP（L）与沟道DIT的底表面BS之间。由于该原因，即使引线框LF1的上表面侧由支撑部件SU支撑，对低MOS芯片CHP（L）的破坏也能够被进一步降低到没有问题的水平。
根据上文，对于本变型例2，同样能够获得这样的显著效果：可以将带TP可靠地施加于引线框LF1的后表面（特别地，施加于产品区PR的整个后表面），同时减少对驱动器IC芯片CHP（C）、高MOS芯片CHP（H）及低MOS芯片CHP（L）的破坏。
（第三实施例）
同样在本第三实施例中，高熔点焊料HS1被用于在芯片安装部分TAB（H）与高MOS芯片CHP（H）之间的连接以及用于在芯片安装部分TAB（L）与低MOS芯片CHP（L）之间的连接。另一方面，在本第三实施例中所描述的是其中银糊膏PST被用于芯片安装部分TAB（C）与驱动器IC芯片CHP（C）之间的连接的示例。
<在第三实施例中的半导体器件的封装配置>
因为在本第三实施例中的半导体器件的封装配置与在上述第二实施例中的半导体器件PK2的封装配置是基本上相同的，所以描述将集中于区别。
图47是示出在本第三实施例中的半导体器件PK3的内部配置的视图。在图47中，在中央示出的图形是穿过树脂MR从上表面侧观察到的半导体器件PK3的内部的平面图，而在其所有侧边的每一侧示出的是截面图。
在图47中，同样在本第三实施例中，悬置引线HL与高MOS夹片CLP（H）整体地形成，并且该悬置引线HL达到由树脂MR形成的密封体的外边缘部分。类似地，悬置引线HL同样被整体地形成于低MOS夹片CLP（L）内，并且该悬置引线HL达到由树脂MR形成的密封体的外边缘部分。
在此，同样在本第三实施例中，如图47所示，高熔点焊料HS1被用于芯片安装部分TAB（H）与高MOS芯片CHP（H）之间的连接以及用于芯片安装部分TAB（L）与低MOS芯片CHP（L）之间的连接。另一方面，在本第三实施例中，银糊膏PST被用于芯片安装部分TAB（C）与驱动器IC芯片CHP（C）之间的连接。也就是，在本第三实施例中，用于在芯片安装部分TAB（H）与高MOS芯片CHP（H）之间的连接以及用于在芯片安装部分TAB（L）与低MOS芯片CHP（L）之间的连接的连接材料不同于用于芯片安装部分TAB（C）与驱动器IC芯片CHP（C）之间的连接的连接材料。其他配置与上述第二实施例的配置是相同的。
<用于制造第三实施例中的半导体器件的方法>
在本第三实施例中的半导体器件如同以上所描述的那样来配置，并且在下文参照附图来描述用于制造本第三实施例中的半导体器件的方法。
图48至图50示出了显示本第三实施例中的半导体器件的制造流程的流程图。此外，图51至图57是各自示出在本第三实施例中的半导体器件的制造处理的视图。
首先，制备引线框LF1（图48的S301）。该引线框LF1具有例如与图14A至图14C所示的在上述第一实施例中使用的引线框LF1的配置相同的配置。例如，如图14C所示，在本第三实施例的引线框LF1中，多个产品区PR布置成矩阵，每个产品区PR包括芯片安装部分TAB（C）、芯片安装部分TAB（H）、芯片安装部分TAB（L）及引线LD。
此外，同样在本第三实施例中，如同上述第二实施例一样，制备如图38A和38B所示的夹片框CLF。在图38A中示出了夹片框CLF的示意性整体配置，而在图38B中放大并示出了夹片框CLF的一部分。如图38B所示，在夹片框CLF中包括各自包含高MOS夹片CLP（H）及低MOS夹片CLP（L）的多个单元区UR，并且单元区UR布置成矩阵。
在此，例如，如图38B所示，在布置成矩阵的多个单元区UR中的每个单元区UR内，形成了高MOS夹片CLP（H）和低MOS夹片CLP（L），并且高MOS夹片CLP（H）和低MOS夹片CLP（L）两者通过悬置引线HL耦接至夹片框CLF的框体。因此，在整个夹片框CLF中，该多个高MOS夹片CLP（H）和该多个低MOS夹片CLP（L）将被整体地形成。
然后，如图51所示，在形成于引线框LF1内的每个产品区PR中，高熔点焊料HS1被形成于芯片安装部分TAB（H）和芯片安装部分TAB（L）之上（图48的S302）。特别地，例如，使用焊料印刷方法将高熔点焊料HS1印刷于芯片安装部分TAB（H）和芯片安装部分TAB（L）之上。在此，重点在于：如图51所示，高熔点焊料HS1没有形成于芯片安装部分TAB（C）之上。这点构成本第三实施例的特性的一部分。
然后，如图52所示，在形成于引线框LF1内的每个产品区PR中，首先将高MOS芯片CHP（H）安装于芯片安装部分TAB（H）之上（图48的S303），并且之后将低MOS芯片CHP（L）安装于芯片安装部分TAB（L）之上（图48的S304）。注意，高MOS芯片CHP（H）和低MOS芯片CHP（L）的安装顺序并不限定于此，而是可以根据需要改变。同样，在此，重点在于：驱动器IC芯片CHP（C）在该阶段并没有安装于芯片安装部分TAB（C）之上，但是还涉及高熔点焊料HS1没有形成于芯片安装部分TAB（C）之上的情况。这点同样构成了本第三实施例的特性的一部分。
其后，引线框LF1被设置于定位专用夹具（图48的S305）。特别地，如图52所示，引线框LF1通过将形成于引线框LF1内的开口OP1插入例如专用夹具的突出销内来定位。
然后，如图53所示，在形成于引线框LF1内的每个产品区PR中，高熔点焊料HS2被形成于高MOS芯片CHP（H）之上（图48的S306）。其后，高熔点焊料HS2被形成于低MOS芯片CHP（L）之上（图48的S307）。特别地，高熔点焊料HS2被形成于在高MOS芯片CHP（H）内形成的源极电极焊盘（高MOS焊盘）（未示出）之上，而高熔点焊料HS2被形成于在低MOS芯片CHP（L）内形成的源极电极焊盘（低MOS焊盘）（未示出）之上。此外，如图53所示，高熔点焊料HS2还形成于芯片安装部分TAB（L）的局部区域之上以及引线的局部区域之上。
特别地，例如，使用涂覆法将高熔点焊料HS2同样施加于高MOS芯片CHP（H）之上，低MOS芯片CHP（L）之上，芯片安装部分TAB（L）的局部区域之上，以及引线的局部区域之上。在此时形成的高熔点焊料HS2可以具有与上述高熔点焊料HS1的材料成分相同的材料成分，或者可以具有不同的材料成分。
其后，如图54所示，夹片框CLF被设置于定位专用夹具（图48的S308）。特别地，如图54所示，形成于夹片框CLF内的开口OP2被进一步插入已经插入形成于引线框LF1内的开口OP1的突出销。因而，根据本第三实施例，夹片框CLF能够被布置于引线框LF1之上以致于相互重叠。也就是，如上所述，通过将形成于引线框LF1内的开口OP1以及形成于夹片框CLF内的开口OP2插入设置于专用夹具中的突出销，可以使形成于引线框LF1内的每个产品区PR与形成于夹片框CLF内的每个单元区UR按平面方式相互重叠。
因而，根据本第三实施例，通过简单地使引线框LF1与夹片框CLF重叠，可以使每个产品区PR与每个单元区UR按平面方式相互重叠。这意味着形成于每个单元区UR内的高MOS夹片CLP（H）能够被立即地安装于形成于每个产品区PR内的高MOS芯片CHP（H）之上。类似地，这意味着形成于每个单元区UR内的低MOS夹片CLP（L）能够被立即地安装于形成于每个产品区PR内的低MOS芯片CHP（L）之上。结果，根据本第三实施例，能够简化制造处理并且因此能够降低半导体器件PK3的制造成本。
以此方式，形成于高MOS芯片CHP（H）内的源电极焊盘与芯片安装部分TAB（L）将通过高MOS夹片CLP（H）相互电耦接。此外，形成于低MOS芯片CHP（L）内的源极电极焊盘与参考电位被供应到其的引线将通过低MOS夹片CLP（L）相互电耦接。
随后，针对高熔点焊料HS1及高熔点焊料HS2来执行回流（图48的S309）。特别地，包含高熔点焊料HS1和高熔点焊料HS2的引线框LF1在例如大约350℃的温度（第一温度）加热。因而，能够熔化高熔点焊料HS1和高熔点焊料HS2。
然后，在本第三实施例中，用于熔化高熔点焊料HS1和高熔点焊料HS2的热处理（回流）在带没有被施加于预先制备的引线框LF1的后表面的状态下执行。因此，在本第三实施例的情形中，即使高熔点焊料HS1和高熔点焊料HS2的回流温度高于带的耐热温度，带的热处理也不会造成问题，因为带最初没有被施加于引线框LF1的后表面。也就是，根据本第三实施例，因为高熔点焊料的热处理（回流）在带被施加于引线框LF1的后表面之前执行，所以能够确保带的耐热性，而与热处理（回流）的温度无关。
其后，为了去除包含于高熔点焊料HS1和高熔点焊料HS2内的熔剂，熔剂清洁被执行（图49的S310）。然后，从提高在后续步骤所执行的导线结合步骤中的导线的结合特性的角度来看，引线框LF1的上表面通过执行针对引线框LF1的上表面的等离子体处理来清洁（图49的S311）。
然后，如图55A和55B所示，带TP被施加于引线框LF1的后表面（图49的S312）。也就是，在引线框LF1的面中，带TP被施加于与其上安装有高MOS芯片CHP（H）和低MOS芯片CHP（L）的面相对的面。在此时，如上所述，针对高熔点焊料HS1和高熔点焊料HS2的在大约350℃处的热处理（回流）已经在施加带TP的步骤之前的步骤中完成，并且因此在本第三实施例中，带TP的耐热性将不会成为问题。
也就是，上述高熔点焊料HS1和高熔点焊料HS2的回流温度近似为例如350℃，并且超过带TP的耐热温度（例如，大约250℃）。因此，如果用于熔化高熔点焊料HS1和高熔点焊料HS2的热处理在带TP被施加于引线框LF的后表面的状态下执行，则带TP将无法经受住该热处理。有关这点，在本第三实施例中，在施加带TP的步骤之前的步骤中，针对高熔点焊料HS1和高熔点焊料HS2的在大约350℃处的热处理（回流）已经被完成。由于该原因，在本第三实施例中，带TP的耐热性将不会成为问题。
在此，在本第三实施例中，在执行将带TP施加于引线框LF1的当前后表面的步骤时，驱动器IC芯片CHP（C）还尚未被安装于芯片安装部分TAB（C）之上。由于该原因，在本第三实施例中，同样能够挤压其内没有安装驱动器IC芯片CHP（C）的芯片安装部分TAB（C）。因此，本第三实施例的特征在于：用于挤压引线框LF1的区域增加，并且因而带TP能够被可靠地施加于引线框LF1的后表面。关于该特征的细节将在后面描述。
随后，如图56所示，在形成于引线框LF1内的每个产品区PR中，银糊膏PST被形成于芯片安装部分TAB（C）之上（图49的S313）。特别地，例如，银糊膏PST被施加于芯片安装部分TAB（C）之上。
然后，如图57所示，在形成于引线框LF1内的每个产品区PR中，驱动器IC芯片CHP（C）被安装于芯片安装部分TAB（C）之上（图49的S314）。之后，执行热处理（烘焙处理），以便使银糊膏PST固化（图49的S315）。该热处理在例如大约125至大约200℃下执行。在此，因为带TP已经被施加于引线框LF1的后表面并且该带TP的耐热温度为大约250℃，所以在银糊膏PST的上述固化步骤中施加的热处理不会造成带TP的耐热性方面的问题。
也就是，在本第三实施例中，在将带TP施加于引线框LF1的后表面之后的步骤中，驱动器IC芯片CHP（C）被安装于芯片安装部分TAB（C）之上。其目的是：通过配置使得在将带TP施加于引线框LF1的后表面时，驱动器IC芯片CHP（C）在该阶段还没有被安装于芯片安装部分TAB（C）之上，从而支撑芯片安装部分TAB（C）自身，而不破坏驱动器IC芯片CHP（C）。
也就是，在本第三实施例中，在将带TP施加于引线框LF1的后表面时，在将带TP施加于引线框LF1的后表面之后的步骤中执行将驱动器IC芯片CHP（C）安装于芯片安装部分TAB（C），从而能够同样挤压芯片安装部分TAB（C）的上表面自身。因而，根据本第三实施例，因为用于支撑引线框LF1的上表面侧的面积能够被增大，所以带TP能够被可靠地施加于引线框LF1的后表面。
在该配置的情况下，如果高熔点焊料HS1被用于芯片安装部分TAB（C）与驱动器IC芯片CHP（C）之间的连接，则施加于高熔点焊料HS1的热处理（回流）将造成带TP的耐热性方面的问题。然后，在本第三实施例中，银糊膏PST被用于芯片安装部分TAB（C）与驱动器IC芯片CHP（C）之间的连接。
在这种情况下，执行热处理（烘焙处理）以便使银糊膏PST固化，并且该热处理在例如大约125至大约200℃执行。另一方面，因为带TP已经被施加于引线框LF1的后表面并且该带TP的耐热温度为大约250℃，所以在银糊膏PST的固化步骤中施加的热处理没有造成带TP的耐热性方面的问题。
如上所述，在本第三实施例中，在将带TP施加于引线框LF1的后表面时，在将带TP施加于引线框LF1的后表面之后的步骤中执行将驱动器IC芯片CHP（C）安装于芯片安装部分TAB（C），从而同样能够挤压芯片安装部分TAB（C）的上表面自身。然后，考虑如下情况：如果高熔点焊料HS1被用于芯片安装部分TAB（C）与驱动器IC芯片CHP（C）之间的连接，则施加于高熔点焊料HS1的热处理（回流）会造成带TP的耐热性方面的问题，银糊膏PST被用于芯片安装部分TAB（C）与驱动器IC芯片CHP（C）之间的连接。
在此，即使不是高熔点焊料HS1，而是银糊膏PST被用于芯片安装部分TAB（C）与驱动器IC芯片CHP（C）之间的连接，则在性能方面不存在问题。以下将描述其原因。例如，功率MOSFET被形成于高MOS芯片CHP（H）及低MOS芯片CHP（L）之内，并且芯片的后表面起着该功率MOSFET的漏极电极（漏极区）的作用。因此，为了降低导通电阻，需要将具有低电阻的高熔点焊料HS1用于用来连接高MOS芯片CHP（H）或低MOS芯片CHP（L）的后表面与芯片安装部分（芯片安装部分TAB（H）或芯片安装部分TAB（L））的连接部件。
另一方面，在驱动器IC芯片CHP（C）中，虽然形成了用于构成控制电路CC的MOSFET（场效应晶体管）和布线层，但是并没有形成功率MOSFET，并且因此驱动器IC芯片CHP（C）的后表面没有被用作漏极电极。也就是，电流不会流过驱动器IC芯片CHP（C）的后表面。因此，与高MOS芯片CHP（H）及低MOS芯片CHP（L）相比，在驱动器IC芯片CHP（C）中降低导通电阻的必要性较低。也就是，在驱动器IC芯片CHP（C）中，对于在芯片安装部分TAB（C）与驱动器IC芯片CHP（C）的后表面之间的连接，不一定需要使用高熔点焊料HS1，并且银糊膏PST对于该用途是足够的。
关注以下情况：在本第三实施例中，对于芯片安装部分TAB（C）与驱动器IC芯片CHP（C）之间的连接没有使用高熔点焊料HS1，但是对于在芯片安装部分TAB（C）与驱动器IC芯片CHP（C）之间的连接使用了银糊膏PST。结果，根据本第三实施例，因为能够确保带TP的耐热性，所以能够在将带TP施加于引线框LF1的后表面之后的步骤中将驱动器IC芯片CHP（C）安装于芯片芯片安装部分TAB（C）之上。
这意味着：在将带TP施加于引线框LF1的后表面时，能够配置驱动器IC芯片CHP（C），使其在该阶段没有被安装于芯片安装部分TAB（C）之上。因而，根据本第三实施例，可以在不破坏驱动器IC芯片CHP（C）的情况下支撑芯片安装部分TAB（C）自身。因此，根据本第三实施例，能够增大用于支撑引线框LF1的上表面侧的面积，并且因而能够将带TP可靠地施加于引线框LF1的后表面。
随后，如同上述第二实施例一样，执行导线结合步骤（图49的S316）。在此，同样在本第三实施例中，在执行导线结合步骤之前的步骤中，带TP被施加于引线框LF1的后表面。因此，根据本第三实施例，能够容易地真空吸附具有施加于其上的带TP的引线框LF1。结果，即使对于与MAP成型技术对应的引线框LF1，也可以在通过真空吸附可靠地固定引线框LF1的情况下执行导线结合步骤。结果，根据第三实施例，能够提高在导线结合步骤中的可靠性。
注意，导线结合步骤在引线框LF1被加热到大约200至大约250℃的状态下执行，以便稳定导线W的接合。但是，因为施加于引线框LF1的后表面的带TP的耐热温度为大约250℃，所以在导线结合步骤中施加的热处理不会造成带TP的耐热性方面的问题。
在此，在本第三实施例中，在执行了熔剂清洁之后的步骤中，驱动器IC芯片CHP（C）被安装于芯片安装部分TAB（C）之上，并且在后续步骤中将导线结合于形成于驱动器IC芯片CHP（C）内的电极焊盘。本第三实施例的特性之一是这样的处理顺序。
也就是，作为在熔剂清洁中使用的清洁液，可使用例如含有碳氢化合物的清洁液。在此时，如果熔剂清洁步骤在驱动器IC芯片CHP（C）被安装于芯片安装部分TAB（C）上之后的阶段中执行，则形成于驱动器IC芯片CHP（C）内的电极焊盘将暴露于清洁液。结果，形成于驱动器IC芯片CHP（C）内的电极焊盘将被清洁液所污染，这会不利地影响在这些电极焊盘与导线之间的耦接。
相反，在本第三实施例中，在执行熔剂清洁之后的步骤中，驱动器IC芯片CHP（C）被安装于芯片安装部分TAB（C）之上。因此，不需要担心因在熔剂清洁中使用的清洁液所致的对形成于驱动器IC芯片CHP（C）内的电极焊盘的污染。也就是，根据本第三实施例，因为没有由于熔剂清洁而造成对形成于驱动器IC芯片CHP（C）内的电极焊盘的不利影响，所以能够提高在形成于驱动器IC芯片CHP（C）内的电极焊盘与导线之间的耦接的可靠性。
然后，通过树脂来集体地密封（成型）形成于引线框LF1内的产品区（图49的S317）。换言之，在引线框LF1内的产品区PR由树脂MR集体地密封，从而覆盖驱动器IC芯片CHP（C）、高MOS芯片CHP（H）及低MOS芯片CHP（L），并由此形成密封体。也就是，在本第三实施例中，作为用于通过树脂来密封半导体芯片的技术而采用的是所谓的MAP成型技术，在MAP成型技术中，产品区PR被包含于空腔内，并且产品区PR由树脂集体地密封。根据该MAP成型技术，因为不需要为每个产品区PR提供用于注入树脂的通路，所以能够密集地布置产品区PR。因而，根据MAP成型技术，能够提高产品的取得数量，并且由此能够实现产品的成本降低。
然后，在本第三实施例中，在通过MAP成型技术进行的树脂密封步骤（成型步骤）之前的步骤中，粘性带TP被施加于引线框LF1的后表面。因此，根据本第三实施例，带TP能够被可靠地施加于形成于引线框LF1的后表面内的后表面端子（引线）。结果，同样在采用MAP成型技术的树脂密封步骤中，在后表面端子与带TP之间没有形成间隙，并且因而能够充分地抑制树脂泄漏到后表面端子的后表面内（树脂毛刺）。
注意，作为在树脂密封步骤中使用的树脂，使用例如热固性树脂。因此，树脂密封步骤在被加热到大约160-200℃的状态下执行，以便使热固性树脂固化。但是，因为施加于引线框LF1的后表面的带TP的耐热温度为大约250℃，所以在树脂密封步骤中施加的热处理不会造成带TP的耐热性方面的问题。
其后，施加于引线框LF1的后表面的带TP被从引线框LF1上剥离（图49的S318）。然后，镀膜被形成于从树脂MR（密封体）（参见图33）的后表面露出的芯片安装部分TAB（C）、芯片安装部分TAB（H）、芯片安装部分TAB（L）和后表面端子BTE的上表面上（图50的S319）。此外，标记被形成于由树脂MR形成的密封体的上表面内（标记步骤）（图50的S320）。
随后，切割带被施加于由树脂形成的密封体的上表面（图50的S321）。然后，针对每个产品区来切割由树脂形成的密封体（封装切割）（图50的S322）。特别地，用于分隔形成于引线框LF1内的产品区PR的分隔区（边界区）通过切割刀片来切割，并且每个产品区被单体化。因而，例如，能够获得在第三实施例中的如图47所示的半导体器件PK3。然后，切割形成于夹片框CLF内的悬置引线HL。结果，悬置引线HL的截面将从半导体器件PK3的侧表面中露出。
其后，单体化的个体半导体器件PK3通过电子测试来分选（图50的S323），并且封装并装运已确定为无缺陷的半导体器件PK3（图50的S324）。以此方式，能够制造在本第三实施例中的半导体器件。
注意，在本第三实施例中，已经使用例如图38A和图38B所示的夹片框CLF的示例进行了描述，但是并不限定于此，并且可以使用例如图15A和15B所示的夹片子组件CLP。
<第三实施例的特性>
然后，参照附图来描述在本第三实施例中的特征。本第三实施例的特征在于：用于在将带TP施加于引线框LF1的后表面时固定引线框LF1的方法。特别地，在本第三实施例中的技术理念是：在将带TP施加于引线框LF1的后表面之后，驱动器IC芯片CHP（C）被安装于芯片安装部分TAB（C）之上，从而能够通过支撑部件SU来挤压芯片安装部分TAB（C）的顶部。在下文，将具体地描述在本第三实施例中的技术理念。
图58A是示出在带TP即将被施加于引线框LF1的后表面之前的引线框LF1的配置的视图，而图58B是示出图58A的一部分的放大图。如图58B所示，在本第三实施例的引线框LF1中，产品区PR布置成矩阵，并且每个产品区PR通过分隔区（边界区）来分隔。现在，关注每个产品区PR。芯片安装部分TAB（C）、芯片安装部分TAB（H）及芯片安装部分TAB（L）被布置于每个产品区PR内，高MOS芯片CHP（H）被安装于芯片安装部分TAB（H）之上，并且低MOS芯片CHP（L）被安装于芯片安装部分TAB（L）之上。另一方面，在本第三实施例中，驱动器IC芯片CHP（C）没有被安装于芯片安装部分TAB（C）之上。
在本第三实施例中，夹片框CLF被安装成按平面方式与引线框LF1重叠。在该夹片框CLF中，单元区UR布置成矩阵，并且每个单元区UR通过分隔区（边界区）DIV2来分隔。现在，关注每个单元区UR。高MOS夹片CLP（H）及低MOS夹片CLP（L）被布置于每个单元区UR内。因而，在本第三实施例中，高MOS夹片CLP（H）被布置成从高MOS芯片CHP（H）之上跨越到芯片安装部分TAB（L）之上，并且低MOS夹片CLP（L）被布置成从低MOS芯片CHP（L）之上跨越到引线之上。然后，高MOS夹片CLP（H）与低MOS夹片CLP（L）通过悬置引线HL耦接至夹片框CLF的分隔区DIV2。
图59A是示出在本第三实施例中使用的支撑部件SU的示意性整体配置的平面图，而图59B是图59A的一部分的放大图。如图59A和59B所示，支撑部件SU包括外框架部分，并且沟道DIT被形成于该外框架部分的内部区域内。然后，设置于支撑部件SU内的沟道DIT被布置成包括形成于引线框LF1内的产品区PR。然后，如图59B所示，在本第三实施例所使用的支撑部件SU中，多个突出部PJN被设置于沟道DIT内。这些突出部PJN中的每个突出部PJN被提供为对应于布置于引线框LF1的每个产品区PR内的芯片安装部分TAB（C）。换言之，突出部PJN被设置于沟道DIT内，使得突出部PJN与芯片安装部分TAB（C）按平面方式相互重叠。
图60是示出如何在引线框LF1的上表面侧由支撑部件SU支撑的状态下将带TP施加于引线框LF1的后表面的截面图。如图60所示，设置于引线框LF1内的产品区PR被分隔区DIV夹在中间。然后，芯片安装部分TAB（C）和芯片安装部分TAB（L）被设置于产品区PR内。然后，低MOS芯片CHP（L）经由高熔点焊料HS1安装于芯片安装部分TAB（L）之上，并且低MOS夹片CLP（L）经由高熔点焊料HS2布置于该低MOS芯片CHP（L）之上。注意，虽然在图60中没有示出，可以从例如图58B中看出，芯片安装部分TAB（H）同样被布置于产品区PR内，高MOS芯片CHP（H）经由高熔点焊料HS1安装于该芯片安装部分TAB（H）之上，而高MOS夹片CLP（H）经由高熔点焊料HS2布置于该高MOS芯片CHP（H）之上。另一方面，在本第三实施例中，驱动器IC芯片CHP（C）没有被安装于芯片安装部分TAB（C）之上。
在此，在引线框LF1的分隔区DIV之上，布置了夹片框CLF的分隔区DIV2，并且引线框LF1的上表面侧由支撑部件SU支撑，使得该分隔区DIV2接触支撑部件SU。因而，支撑部件SU的沟道DIT将被布置于它与形成于引线框LF1内的产品区PR按平面方式重叠的位置。
然后，在本第三实施例中，如图60所示，形成于在支撑部件SU中设置的沟道DIT内的突出部PJN被配置成挤压芯片安装部分TAB（C）。结果，根据本第三实施例，支撑部件SU将在挤压芯片安装部分TAB（C）的同时支撑引线框LF1的上表面侧。因此，根据本第三实施例，能够增大用于支撑引线框LF1的上表面侧的面积。因而，根据本第三实施例，带TP能够被可靠地施加于引线框LF1的后表面（特别地，施加于产品区PR的后表面）。特别地，在本第三实施例中，芯片安装部分TAB（C）能够由突出部PJN充分地挤压。因此，同样在芯片安装部分TAB（C）的后表面中，能够可靠地施加带TP。也就是，根据本第三实施例，能够提高带TP在芯片安装部分TAB（C）的后表面中的粘附。
因而，能够获得下列效果。也就是，在芯片安装部分TAB（C）之上，在后续步骤中安装驱动器IC芯片CHP（C）。在该驱动器IC芯片CHP（C）中，形成了大量的电极焊盘，并且在导线结合步骤中将导线电耦接至这些电极焊盘。该导线结合步骤在线框LF1真空吸附引于例如加热块的情况下执行。在此时，例如，如果在芯片安装部分TAB（C）与带TP之间的粘附由于所夹入的空隙（气泡）等而不够大，则芯片安装部分TAB（C）无法稳固地固定，并且在导线结合步骤中使用的超声振动的传输也无法充分实现，并且因而会降低对驱动器IC芯片CHP（C）的导线连接的可靠性。
有关这点，在本第三实施例中，特别是因为芯片安装部分TAB（C）被突出部PJN直接挤压，所以足够大的反作用力（排斥力）能够在带TP被施加于芯片安装部分TAB（C）的后表面时从芯片安装部分TAB（C）一侧获得。结果。根据本第三实施例，带TP能够被可靠地施加于芯片安装部分TAB（C）的后表面。因而，根据本第三实施例，同样在导线结合步骤中，能够将芯片安装部分TAB（C）稳固地固定于加热块，并且还能够充分地实现超声振动的传输并且能够提高到驱动器IC芯片CHP（C）的导线连接的可靠性。
特别地，本第三实施例具有通过突出部PJN来挤压芯片安装部分TAB（C）的优点，在该芯片安装部分TAB（C）之上将会安装驱动器IC芯片CHP（C）。这是因为在高MOS芯片CHP（H）、低MOS芯片CHP（L）及驱动器IC芯片CHP（C）当中，形成于驱动器IC芯片CHP（C）内的电极焊盘的数量是最大的，并且因而导线连接的可靠性在这里的导线结合步骤中是重要的。同样，从这点来看，本第三实施例的配置是非常有利的，在该配置中，其上将要安装驱动器IC芯片CHP（C）的芯片安装部分TAB（C）被突出部PJN直接地挤压。
另一方面，同样在本第三实施例中，如图60所示，引线框LF1的上表面侧由支撑部件SU支撑，使得沟道DIT的底表面BS接触安装于低MOS芯片CHP（L）之上的低MOS夹片CLP（L）的上表面。
因为这增加了用于支撑形成于引线框LF1内的产品区PR的面积，所以能够提高在固定产品区PR方面的可靠性。结果，同样在引线框LF1的产品区PR内，能够确保由引线框LF1在将带TP施加于引线框LF1的后表面中产生的足够大的反作用力（排斥力）。因此，根据本第三实施例，可以在不包含空隙等的情况下将带TP可靠地施加于在引线框LF1内形成的产品区PR的后表面。也就是，根据本第三实施例，即使在高MOS芯片CHP（H）及低MOS芯片CHP（L）被安装于引线框LF1的上表面侧上的状态下，带TP也能够被可靠地施加于引线框LF1的后表面（特别地，施加于产品区PR的后表面）。
在此，低MOS芯片CHP（L）没有被配置为促使沟道DIT的底表面BS直接地接触低MOS芯片CHP（L）的上表面，而是被配置为使得低MOS夹片CLP（L）插入在低MOS芯片CHP（L）与沟道DIT的底表面BS之间。也就是，在低MOS芯片CHP（L）中，沟道DIT的底表面BS没有直接地接触低MOS芯片CHP（L）的上表面。也就是，在本第三实施例中，插入在低MOS芯片CHP（L）与沟道DIT的底表面BS之间的低MOS夹片CLP（L）起着缓冲材料的作用。由于该原因，即使引线框LF1的上表面侧由支撑部件SU支撑，使得沟道DIT的底表面BS接触低MOS夹片CLP（L），对低MOS芯片CHP（L）的破坏也能够被降低到没有问题的水平。
根据上文，在本第三实施例中，从沟道DIT内突起的突出部PJN被配置为直接地挤压芯片安装部分TAB（C）。此外，在本第三实施例中，形成于支撑部件SU内的沟道DIT的底表面BS接触安装于低MOS芯片CHP（L）之上的低MOS夹片CLP（L）的上表面。
因而，根据本第三实施例，能够获得这样的显著效果：可以将带TP可靠地施加于引线框LF1的后表面（特别地，施加于产品区PR的后表面），同时减少对高MOS芯片CHP（H）及低MOS芯片CHP（L）的破坏。
<变型例>
随后，描述本第三实施例的变型例。图61是示出在本变型例中如何在引线框LF1的上表面侧由支撑部件SU支撑的状态下将带TP施加于引线框LF1的后表面的截面图。
如图61所示，在本变型例中，如同第三实施例一样，突出部PJN被设置于沟道DIT之内，而且在本变型例中，缓冲材料BUF被插入在低MOS夹片CLP（L）的上表面与设置于支撑部件SU内的沟道DIT的底表面BS之间。也就是，在本变型例中，低MOS夹片CLP（L）及缓冲材料BUF被插入在低MOS芯片CHP（L）与沟道DIT的底表面BS之间。也就是，在本变型例中，插入在低MOS芯片CHP（L）与沟道DIT的底表面BS之间的低MOS夹片CLP（L）起着缓冲材料的作用，并且缓冲材料BUF还被设置于低MOS夹片CLP（L）与沟道DIT的底表面BS之间。由于该原因，即使引线框LF1的上表面侧由支撑部件SU支撑，对低MOS芯片CHP（L）的破坏也能够被进一步降低到没有问题的水平。
根据上文，对于本变型例，同样能够获得这样的显著效果：可以将带TP可靠地施加于引线框LF1的后表面（特别地，施加于产品区PR的整个后表面），同时减少对高MOS芯片CHP（H）和低MOS芯片CHP（L）的破坏。
（第四实施例）
在上述第一实施例至第三实施例中，已经描述了其中驱动器IC芯片CHP（C）、高MOS芯片CHP（H）及低MOS芯片CHP（L）由密封体密封的半导体器件，但是在上述第一实施例至第三实施例中的技术理念同样能够应用于例如其中高MOS芯片CHP（H）和低MOS芯片CHP（L）由密封体密封的半导体器件。
图62是示出本第四实施例中的在带TP即将被施加于引线框LF2的后表面之前的引线框LF2的配置的视图。如图62所示，在本第四实施例的引线框LF2中，产品区PR被布置成矩阵，并且每个产品区PR都通过分隔区（边界区）DIV来分隔。然后，关注每个产品区PR，芯片安装部分TAB（H）及芯片安装部分TAB（L）被布置于每个产品区PR内。在此时，高MOS芯片CHP（H）被安装于芯片安装部分TAB（H）之上，而低MOS芯片CHP（L）被安装于芯片安装部分TAB（L）之上。此外，高MOS夹片CLP（H）被布置成从高MOS芯片CHP（H）之上跨越到芯片安装部分TAB（L）之上，以及低MOS夹片CLP（L）被布置成从低MOS芯片CHP（L）之上跨越到引线之上。
在本第四实施例中，带TP将施加于以此方式配置的引线框LF2的后表面。图63是示出在本第四实施例中已经将带TP施加于引线框LF2的后表面的状态的视图。如图63所示，带TP被施加于引线框LF2的整个后表面上。
然后，在本第四实施例中，在引线框LF2的面中，带TP将在与带TP施加于其上的后表面相对的上表面由支撑部件支撑的情况下被施加于引线框LF2的后表面。在此，在本第四实施例中，引线框LF2的上表面侧将由支撑部件支撑，但是高MOS芯片CHP（H）和低MOS芯片CHP（L）已经如同以上描述的那样被安装于引线框LF2的上表面侧上。因此，同样在本第四实施例中，如同上述第一实施例至第三实施例一样，引线框LF2的上表面侧需要由支撑部件支撑，而不破坏高MOS芯片CHP（H）和低MOS芯片CHP（L）。
图64是示出在本第四实施例中使用的支撑部件SU的示意性整体配置的平面图。如图64所示，支撑部件SU包括多个框架部分，并且沟道DIT通过框架部分来分隔。然后，例如，对应于图62所示的引线框LF2的产品区PR，设置于图64所示的支撑部件SU内的沟道DIT被布置。
图65是示出在本第四实施例中如何在引线框LF2的上表面侧由支撑部件SU支撑的状态下将带TP施加于引线框LF2的后表面的截面图。
如图65所示，在本第四实施例中，缓冲材料BUF同样被插入在高MOS夹片CLP（H）的上表面与设置于支撑部件SU内的沟道DIT的底表面BS之间。也就是，在本第四实施例中，高MOS夹片CLP（H）及缓冲材料BUF被插入在高MOS芯片CHP（H）与沟道DIT的底表面BS之间。也就是，在本第四实施例中，插入在高MOS芯片CHP（H）与沟道DIT的底表面BS之间的高MOS夹片CLP（H）起着缓冲材料的作用，此外缓冲材料BUF还被设置于高MOS夹片CLP（H）与沟道DIT的底表面BS之间。由于该原因，即使引线框LF2的上表面由支撑部件SU支撑，对高MOS芯片CHP（H）的破坏也能够被进一步地降低到没有问题的水平。
类似地，在本第四实施例中，缓冲材料BUF同样被插入在低MOS夹片CLP（L）的上表面与设置于支撑部件SU内的沟道DIT的底表面BS之间。也就是，在本第四实施例中，低MOS夹片CLP（L）及缓冲材料BUF被插入在低MOS芯片CHP（L）与沟道DIT的底表面BS之间。也就是，在本第四实施例中，插入在低MOS芯片CHP（L）与沟道DIT的底表面BS之间的低MOS夹片CLP（L）起着缓冲材料的作用，此外缓冲材料BUF还被设置于低MOS夹片CLP（L）与沟道DIT的底表面BS之间。由于该原因，即使引线框LF2的上表面侧由支撑部件SU支撑，对低MOS芯片CHP（L）的破坏也能够被进一步降低到没有问题的水平。
根据上文，对于本第四实施例，同样能够获得这样的显著效果：可以将带TP可靠地施加于引线框LF2的后表面（特别地，施加于产品区PR的整个后表面），同时减少对高MOS芯片CHP（H）和低MOS芯片CHP（L）的破坏。
注意，在本第四实施例中，已经描述了使用缓冲材料BUF的示例，但是如同上述第一实施例一样，在不使用缓冲材料BUF的情况下，沟道DIT的底表面BS可以被配置成接触高MOS夹片CLP（H）的顶部以及低MOS夹片CLP（L）的顶部。
随后，如图66所示，形成于高MOS芯片CHP（H）内的栅极电极焊盘GP（H）与引线LD通过导线W相互电耦接，以及形成于低MOS芯片CHP（L）内的栅极电极焊盘GP（L）与引线LD通过导线W相互电耦接。后续步骤与上述第一实施例的步骤是相同的。以此方式，能够制造出在本第四实施例中的半导体器件。
<变型例1>
如同第四实施例一样，变型例1同样是针对半导体器件的，在该半导体器件中，高MOS芯片CHP（H）和低MOS芯片CHP（L）由密封体密封，但是特别地，在本变型例1中描述了其中高MOS夹片CLP（H）没有被安装于高MOS芯片CHP（H）之上的示例。
图67是示出在本变型例1中的在带TP即将被施加于引线框LF2的后表面之前的引线框LF2的配置的视图。如图67所述，在本变型例1的引线框LF2中，产品区PR布置成矩阵，并且每个产品区PR通过分隔区（边界区）DIV来分隔。然后，关注每个产品区PR，芯片安装部分TAB（H）及芯片安装部分TAB（L）被布置于每个产品区PR内。在此时，高MOS芯片CHP（H）没有被安装于芯片安装部分TAB（H）之上，而低MOS芯片CHP（L）被安装于芯片安装部分TAB（L）之上。此外，低MOS夹片CLP（L）被布置成从低MOS芯片CHP（L）之上跨越到引线之上。
在本变型例1中，带TP将被施加于以此方式配置的引线框LF2的后表面。图68是示出在本变型例1中已经将带TP施加于引线框LF2的后表面的状态的视图。如图68所示，带TP被施加于引线框LF2的整个后表面之上。
然后，在本变型例1中，在引线框LF2的面中，带TP将在与带TP施加于其上的后表面相对的上表面由支撑部件支撑的同时被施加于引线框LF2的后表面。在此，在本变型例1中，虽然引线框LF2的上表面侧将由支撑部件支撑，但是驱动器IC芯片CHP（C）已经如同以上所描述的那样安装于引线框LF2的上表面侧上。因此，同样在本变型例1中，引线框LF2的上表面侧需要在不破坏低MOS芯片CHP（L）的情况下由支撑部件来支撑。
图69是示出在本变型例1中如何在引线框LF2的上表面侧由支撑部件SU支撑的状态下将带TP施加于引线框LF2的后表面的截面图。如图69所示，在执行将带TP施加于引线框LF2的当前后表面的步骤时，高MOS芯片CHP（H）还尚未安装于芯片安装部分TAB（H）之上。由于该原因，在本变型例1中，其上没有安装高MOS芯片CHP（H）的芯片安装部分TAB（H）能够被支撑部件SU挤压。因此，在本变型例1中，用于挤压引线框LF2的区域增大，并且因而带TP能够被可靠地施加于引线框LF2的后表面。
此外，在本变型例1中，缓冲材料BUF同样被插入在低MOS夹片CLP（L）的上表面与设置于支撑部件SU内的沟道DIT的底表面BS之间。也就是，在本变型例1中，低MOS夹片CLP（L）及缓冲材料BUF被插入在低MOS芯片CHP（L）与沟道DIT的底表面BS之间。也就是，在本变型例1中，插入在低MOS芯片CHP（L）与沟道DIT的底表面BS之间的低MOS夹片CLP（L）起着缓冲材料的作用，此外缓冲材料BUF还被设置于低MOS夹片CLP（L）与沟道DIT的底表面BS之间。由于该原因，即使引线框LF2的上表面侧由支撑部件SU支撑，对低MOS芯片CHP（L）的破坏也能够被降低到没有问题的水平。
注意，同样在本变型例1中已经描述了使用缓冲材料BUF的示例，但是例如，在没有使用缓冲材料BUF的情况下，沟道DIT的底表面BS也可以被配置成接触低MOS夹片CLP（L）的顶部。
随后，在形成于引线框LF2内的每个产品区PR中，银糊膏被施加于芯片安装部分TAB（H）之上。然后，如图70所示，在形成于引线框LF2内的每个产品区PR中，高MOS芯片CHP（H）被安装于芯片安装部分TAB（H）之上。随后，如图71所示，形成于高MOS芯片CHP（H）内的栅极电极焊盘GP（H）与引线LD通过导线W相互电耦接，并且形成于高MOS芯片CHP（H）内的源极电极焊盘SP（H）与芯片安装部分TAB（L）通过导线W相互电耦接。此外，形成于低MOS芯片CHP（L）内的栅极电极焊盘GP（L）与引线LD通过导线W相互电耦接。后续步骤与上述第一实施例的步骤是相同的。以此方式，能够制造出在本变型例1中的半导体器件。
<变型例2>
在变型例2中描述了一种半导体器件，在该半导体器件中，例如具有形成于其内的功率MOSFET（开关场效应晶体管）的单个半导体器件由密封体密封。
图72是示出在本变型例2中在带TP即将被施加于引线框LF3的后表面之前的引线框LF3的配置的视图。如图72所示，在本变型例2的引线框LF3中，产品区PR布置成矩阵，并且每个产品区PR通过分隔区（边界区）DIV来分隔。关注每个产品区PR，芯片安装部分TAB2被布置于每个产品区PR内。然后，半导体芯片CHP2被安装于芯片安装部分TAB2之上，并且夹片CLP2被布置成从半导体芯片CHP2之上跨越到引线LD1之上。
在本变型例2中，带TP将被施加于以此方式配置的引线框LF3的后表面。图73是示出在本变型例2中已经将带TP施加于引线框LF3的后表面的状态的视图。如图73所示，带TP被施加于引线框LF3的整个后表面之上。
然后，在本变型例2中，在引线框LF3的面中，带TP将在与带TP施加于其上的后表面相对的上表面由支撑部件支撑的状态下被施加于引线框LF3的后表面。在此，在本变型例2中，引线框LF3的上表面侧将由支撑部件支撑，但是半导体芯片CHP2已经如同以上所描述的那样安装于引线框LF3的上表面侧上。因此，同样在本变型例2中，引线框LF3的上表面侧需要在没有破坏半导体芯片CHP2的情况下由支撑部件支撑。
图74是示出在本变型例2中如何在引线框LF3的上表面由支撑部件SU支撑的状态下将带TP施加于引线框LF3的后表面的截面图。如图74所示，在本变型例2中，缓冲材料BUF同样被插入在夹片CLP2的上表面与设置于支撑部件SU内的沟道DIT的底表面BS之间。也就是，在本变型例2中，夹片CLP2及缓冲材料BUF被插入在半导体芯片CHP2与沟道DIT的底表面BS之间。也就是，在本变型例2中，插入在半导体芯片CHP2与沟道DIT的底表面BS之间的夹片CLP2起着缓冲材料的作用，此外缓冲材料BUF同样被设置于夹片CLP2与沟道DIT的底表面BS之间。由于该原因，即使引线框LF3的上表面侧由支撑部件SU支撑，对半导体芯片CHP2的破坏也能够被降低到没有问题的水平。
注意，同样在本变型例2中已经描述了使用缓冲材料BUF的示例，但是例如，在没有使用缓冲材料BUF的情况下，沟道DIT的底表面BS可以被配成接触夹片CLP2的顶部。
其后，如图75所示，形成于半导体器件CHP2内的栅极电极焊盘GP2与引线LD2通过导线W相互电耦接。后续步骤与上述第一实施例的步骤是相同的。以此方式，能够制造出在本变型例2中的半导体器件。
本发明人的这个发明已经根据实施例具体进行了描述。但是，很明显，本发明并不限定于这些实施例，在不脱离本发明的范围的情况下，各种变型例都是可能的。

Claims (18)

1.一种制造半导体器件的方法，包括以下步骤：
(a)制备其中具有布置成矩阵的多个第一区域的第一引线框，每个第一区域包括第一芯片安装部分、第二芯片安装部分和第一引线，
(b)经由第一导电粘合剂将第一半导体芯片安装在所述第一芯片安装部分的上表面之上，并且经由所述第一导电粘合剂将第二半导体芯片安装在所述第二芯片安装部分的上表面之上，
(c)经由第二导电粘合剂将第一金属板安装到所述第一半导体芯片的第一电极焊盘以及安装到所述第一引线，
(d)在第一温度加热所述第一导电粘合剂和所述第二导电粘合剂，
(e)在步骤(d)之后，将带施加于所述第一引线框的与其上安装有所述第一半导体芯片的面相对的第一面以及与其上安装有所述第二半导体芯片的面相对的第二面，以及
(f)在步骤(e)之后，通过集体地密封在所述第一引线框中的多个所述第一区域来形成密封体以便覆盖所述第一半导体芯片和所述第二半导体芯片，
其中步骤(e)在支撑所述第一金属板的同时将所述带施加于所述第一引线框，以及
其中步骤(e)在所述第二半导体芯片没有被支撑的情况下执行。
2.根据权利要求1所述的制造半导体器件的方法，
其中步骤(e)在经由缓冲材料来支撑所述第一半导体芯片的同时将所述带施加于所述第一引线框。
3.根据权利要求2所述的制造半导体器件的方法，还包括步骤：
在步骤(e)之后且在步骤(f)之前，通过金属导线使所述第一半导体芯片的第二电极焊盘与所述第二半导体芯片的电极焊盘彼此电耦接。
4.根据权利要求2所述的制造半导体器件的方法，
其中步骤(e)经由所述缓冲材料来支撑所述第一金属板。
5.根据权利要求2所述的制造半导体器件的方法，
其中所述缓冲材料的纵向弹性模量低于所述第一半导体芯片的纵向弹性模量。
6.根据权利要求1所述的制造半导体器件的方法，
其中步骤(c)通过使其中多个第一金属板被布置成矩阵的第二引线框与所述第一引线框的其上安装有所述第一半导体芯片的表面重叠来执行。
7.根据权利要求6所述的制造半导体器件的方法，
其中在所述第二引线框的多个第一金属板的第一方向上和在垂直于所述第一方向的第二方向上的布局间距与在所述第一引线框的所述第一芯片安装部分的所述第一方向和所述第二方向上的布局间距是相同的。
8.根据权利要求1所述的制造半导体器件的方法，还包括以下步骤：
(g)在步骤(f)之后，将所述带从所述第一引线框剥离，以及
(h)在步骤(g)之后，通过以切割刀片切割在所述第一引线框中的多个第一区域中的每个第一区域之间的区域来单体化。
9.根据权利要求1所述的制造半导体器件的方法，
其中所述第一温度高于所述带的耐热温度。
10.根据权利要求9所述的制造半导体器件的方法，
其中所述第一导电粘合剂和所述第二导电粘合剂是焊料。
11.根据权利要求3所述的制造半导体器件的方法，
其中所述第一半导体芯片包括场效应晶体管，
其中所述第一半导体芯片包括上表面以及与所述上表面相对的后表面，在所述上表面中布置有所述第一电极焊盘和所述第二电极焊盘，
其中所述第二半导体芯片包括控制所述场效应晶体管的控制电路，
其中所述第一半导体芯片的所述第一电极焊盘是源极电极焊盘，
其中所述第一半导体芯片的所述第二电极焊盘是栅极电极焊盘，并且
其中漏极电极被形成于所述第一半导体芯片的所述后表面上。
12.一种制造半导体器件的方法，包括以下步骤：
(a)制备引线框，在所述引线框内按矩阵布置有多个第一区域，所述第一区域包括第一芯片安装部分、第二芯片安装部分和第一引线，
(b)经由第一导电粘合剂将第一半导体芯片安装在所述第一芯片安装部分的上表面之上，
(c)经由第二导电粘合剂将第一金属板安装到所述第一半导体芯片的第一电极焊盘以及安装到所述第一引线，
(d)在第一温度加热所述第一导电粘合剂和所述第二导电粘合剂，
(e)在步骤(d)之后，清洁所述引线框，
(f)在步骤(e)之后，将带施加于所述引线框的与其上安装有所述第一半导体芯片的面相对的面，
(g)在步骤(f)之后，经由第三导电粘合剂将第二半导体芯片安装在所述第二芯片安装部分的上表面之上，
(h)在步骤(g)之后，在第二温度加热所述第三导电粘合剂，以及
(i)在步骤(h)之后，通过集体地密封在所述引线框内的多个第一区域来形成密封体以便覆盖所述第一半导体芯片和所述第二半导体芯片，
其中所述第二温度低于所述第一温度。
13.根据权利要求12所述的制造半导体器件的方法，
其中所述第一温度高于所述带的耐热温度，并且
其中所述第二温度低于所述带的所述耐热温度。
14.根据权利要求13所述的制造半导体器件的方法，
其中所述第一导电粘合剂和所述第二导电粘合剂是焊料，并且
其中所述第三导电粘合剂是银糊膏。
15.根据权利要求12所述的制造半导体器件的方法，还包括以下步骤：
在步骤(h)之后且在步骤(i)之前，通过金属导线使所述第一半导体芯片的第二电极焊盘与所述第二半导体芯片的电极焊盘彼此电耦接。
16.根据权利要求15所述的制造半导体器件的方法，
其中所述第一半导体芯片包括场效应晶体管，
其中所述第一半导体芯片包括上表面以及与所述上表面相对的后表面，在所述上表面上布置有所述第一电极焊盘和所述第二电极焊盘，
其中所述第二半导体芯片包括控制所述场效应晶体管的控制电路，
其中所述第一半导体芯片的所述第一电极焊盘是源极电极焊盘，
其中所述第一半导体芯片的所述第二电极焊盘是栅极电极焊盘，并且
其中漏极电极被形成于所述第一半导体芯片的所述后表面之上。
17.根据权利要求12所述的制造半导体器件的方法，还包括以下步骤：
(j)在步骤(i)之后，将所述带从所述引线框剥离，以及
(k)在步骤(j)之后，通过以切割刀片切割在所述引线框中的多个第一区域中的每个第一区域之间的区域来单体化。
18.根据权利要求12所述的制造半导体器件的方法，
其中步骤(f)在所述第二芯片安装部分被支撑的情况下执行。
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