CN101136380B - 具有多条散热通道的半导体封装结构及其制造方法 - Google Patents

具有多条散热通道的半导体封装结构及其制造方法 Download PDF

Info

Publication number
CN101136380B
CN101136380B CN200710142432.6A CN200710142432A CN101136380B CN 101136380 B CN101136380 B CN 101136380B CN 200710142432 A CN200710142432 A CN 200710142432A CN 101136380 B CN101136380 B CN 101136380B
Authority
CN
China
Prior art keywords
coupling unit
semiconductor device
type surface
conduction cross
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200710142432.6A
Other languages
English (en)
Other versions
CN101136380A (zh
Inventor
斯蒂芬·St·日尔曼
菲利普·塞拉亚
罗格·阿巴斯诺特
弗朗西斯·J.·卡尔尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Components Industries LLC
Original Assignee
Semiconductor Components Industries LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Industries LLC filed Critical Semiconductor Components Industries LLC
Publication of CN101136380A publication Critical patent/CN101136380A/zh
Application granted granted Critical
Publication of CN101136380B publication Critical patent/CN101136380B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Abstract

在一个实施方案中，半导体封装结构包括传导桥，该传导桥具有在相对端上的耦合部分。引脚框架包括用于容纳桥的耦合部分的对准或容纳特征。半导体器件连接到传导桥和引脚框架，并被设置成使得耦合部分位于半导体器件的相对面上。

Description

具有多条散热通道的半导体封装结构及其制造方法
技术领域
本发明通常涉及电子器件，且更具体地说，涉及半导体封装和组装方法。
背景技术
诸如功率半导体器件的半导体元件封装面临多个设计挑战。除其他外，这样的挑战包括成本、散热、器件保护、尺寸、性能和可靠性。除其他外，已经开发并被改进以解决这些问题的现有技术中的功率半导体封装的示例包括TO-220、TO-218、CASE 77、TO-247、Dpak、D2pak、D3pak、四侧无引脚扁平封装(QFN)、四侧扁平封装(QFP)、小尺寸(SOP)封装。
功率半导体器件制造商最近引入了新的功率器件封装，其提供了从封装的顶面和底面的散热通道。与常规的单消散通道封装相比，除其他外，双散热通道还提供增大的电流密度，并提高了结到环境(junction-to-ambient)的热阻。此外，与单散热通道封装相比，双散热通道封装或者可以处理更大的功率，或者可以用较低的结点温度工作。较低的结点温度意味着MOSFET器件的较低的漏极-源极开态电阻，这又提供较高效率的封装元件。结点温度的降低意味着产品可靠性的增强。
虽然与其他现有技术封装相比，新的双散热通道封装提供了一些操作优势，但是在制造方面仍然存在阻碍这些封装具有最佳可靠性和有成本效益的挑战。这样的挑战包括暴露的半导体管芯表面、未一致对准的零件和元件、需要昂贵的组装工具改装的非标准零部件设计以及需要元件掩模和填隙步骤。
因此，需要一种解决这些具体挑战以及其他挑战的封装结构和制造方法。
附图说明
图1根据第一实施方案阐述了半导体封装子组件结构的一部分的分解等轴测视图；
图2阐述了制造的中间步骤后，图1中的结构的等轴测视图；
图3阐述了进一步组装后，图2的半导体封装的一个主表面的等轴测视图；
图4阐述了进一步组装后，图2的半导体的另一个主表面的等轴测视图；
图5阐述了夹结构(clip structure)的备选实施方案的等轴测视图；
图6阐述了引脚框架结构的备选实施方案的等轴测视图；
图7阐述了引脚框架结构的另一实施方案的等轴测视图；以及
图8阐述了图5、6和7中的结构的一部分的部分截面图。
为了便于理解，附图中的元件未必按比例绘制，且在所有不同附图中适合的地方使用同样的元件编号以指代相同的或相似的元件。虽然下面以具有三个电极的功率晶体管构型描述本发明，但是本领域技术人员理解本发明也适合于其他半导体器件。
具体实施方式
图1根据第一实施方案阐述了半导体封装子组件结构的一部分的分解等轴测视图。在此实施方案中，结构10包括传导桥、板、连接夹(connective clip)、第一载流结构或连接桥11、半导体器件或电子器件14以及引脚框架或传导支撑结构17。
作为举例，半导体器件14包括诸如功率MOSFET器件、绝缘栅双极型晶体管、双极晶体管、JFET器件、MESFET器件、可控硅整流器、二极管之类的半导体器件。半导体器件14显示为具有形成在主表面21上的载流电极19和包括第二载流电极23(以虚影显示)的主表面22。主表面22还包括控制电极24(以虚影显示)。在一个实施方案中，相应于MOSFET器件，载流电极19相应于漏电极，载流电极23相应于源电极，而控制电极24相应于栅电极。在此实施方案中，半导体器件14在结构10中被定位成“漏级向上”或“源级向下”的构型。作为举例，载流电极19和23包括用于连接到板11和引脚框架17的金属，如铝、铝合金、钛/镍/银、钛/镍/金、铬/镍/金等。
传导板11和引脚框架17包括传导材料，如铜、铜合金、电镀的铜、电镀的或涂覆的塑料等。合适的电镀或涂覆材料的例子包括银和/或锡。在一个实施方案中，板11包括形成在板11的主表面12上的或从其延伸的对准结构、支架(standoff)、耦合器件、布局结构(placement structure)、或平面度控制器件110。在一个实施方案中，如图1所示，板11具有处于相对端114的耦合器件110。在一个实施方案中，耦合器件110包括形成在板11的四个角处或其附近的类似正方形或长方形的块或块部分。在一个实施方案中，耦合器件110基本上垂直于板11以提供促进更好地控制结构10的高度和平面度的更弹性的支架特征。
耦合器件110从主表面或内表面112延伸一定的距离，该距离基于半导体器件14的厚度以及引脚框架17的堆叠尺寸或公差来确定。在一个实施方案中，耦合器件110延伸约0.30毫米(mm)的距离115。在另一个实施方案中，板11进一步包括切去部分或锁模部分(moldlock portion)113，其被设置成用包封层39锁住(显示在图3中)。
引脚框架17包括多个包括桨状物、接合部分、梁部分、延伸垫或垫部分的部分或元件170、171、172和173。在一个实施方案中，垫部分170和173对应于结构10的一个载流电极并被设置成提供载流电极19到结构10的相对的表面或面之间的电接触。在此实施方案中，垫部分170对应于结构10的漏级接点(drain contact)。垫部分170和173被设置成包括对准特征或对准部分、夹连接部分、容纳结构、耦合部分或匹配部分41。对准部分41被设置成容纳板11的耦合器件110以为结构10提供一致的和增强的对准和平面特征。也就是说，板11和对准特征41被设置成相对于半导体器件14的主表面21来控制板11的平面度。
在一个实施方案中，对准部分41包括形成在主表面42上的阱、沟槽通道或槽。作为举例，对准部分具有约0.13mm的深度。此深度可以根据耦合器件110的高度以及引脚框架17的堆叠尺寸、半导体管芯14和用于将结构10固定或接合在一起的连接或接合材料来调整。在此实施方案中，如图2中所显示的，耦合器件110的部分实际上在对准部分41内。
耦合器件110和/或对准部分41被设置成提供板11对引脚框架17的增强的对准，以及进一步提供板11相对于半导体14的增强的平面度控制。也就是说，在组装过程中，当向板11施加压力时，耦合器件110向对准部分41提供内嵌的止动特征。这些特征确保了沿着板11和半导体器件14之间的界面的更一致的接合线，这提高了结构10的可制造性和可靠性。另外，这些特征允许在组装过程中使用更少的焊料，这节约了制造成本。而且，这些特征提供了简化的模制步骤，因为他们提供了更一致的子组件高度和平面度，他们不需要在模制过程中装订(tape)板11的外表面，并且他们不需要在模制过程中利用垫子或分隔物。这减少了组装时间和成本。而且，这些特征不需要采用昂贵的修边步骤(deflashing process)，而在现有技术封住中需要该步骤以去除不需要的包封。
在此实施方案中，垫部分172被设置成控制电极触点或栅电极触点。在一个实施方案中，垫部分172包括升高的触点部分或支柱272，其被配置或设置成耦合或接合到半导体器件14的控制电极24。虽然升高的触点部分显示在垫部分172的一个面上，但是应该理解升高的部分272可以设置在别的地方以适合具体的设计要求。
垫部分171被设置成电连接到半导体器件14的载流电极23。在一个实施方案中，采用一个或更多个支柱或隆起的平台部分271来实现此构型。虽然未被显示，应该理解引脚框架17可以包括矩阵结构中的多个垫部分170、171、172和173以有利于制造多个元件。另外，应该理解，在一个实施方案中，垫部分170、171、172和173与框架和连接棒(tie bar)部分固定在一起，其在组装过程中是随后去除的。这些传统的结构并未显示在图1中以简化描述。
图2是在上述元件组装后，结构10的等轴测视图。作为举例，引脚框架17被设置在粘合组装带上，半导体器件14的主表面22被定位并连接到引脚框架17的期望部分，采用如丝网焊料剂(screenedsolder paste)、预成型锡料(solder perform)、或传导环氧材料。接下来，采用焊料或环氧树脂连接材料将具有耦合部分110的板11定位并连接到半导体器件14的主表面21并连接到垫部分170和171的对准部分41。合适的焊料连接材料包括，如无铅焊料、锡/铅/银焊料等。然后，使子组件10经历高温以回流焊料并固化环氧树脂连接材料。接下来，子组件10被设置在模具装置中以形成如图3和4所示的包封层39。
如上所示，因为具有耦合部分110和对准部分41的板11的特征提供了更一致和更平的子组件10，所以板11的外表面在模制过程中不需要装订和加垫，这简化了模制过程。作为举例，包封层39包括环氧树脂材料。在一个实施方案中，其中引脚框架17包括元件矩阵和多个半导体器件14，整个引脚框架17被过模制(over-molded)以提供连续的包封层39。然后模制的矩阵被扩充(singulate)通过包封层39和引脚框架17以提供如图3和4所示的多个组装元件或封装的半导体器件50，图3和图4是形成包封层39后的封装的相对的主表面51和52的等轴测视图。如图2所示，耦合部分110和对准特征41处于半导体器件14的至少两个相对的面上或其附近以提供板11和半导体器件14之间的增强的平面度控制。
封装的半导体器件50包括多个散热或消热通道装置，这是因为热量通过两个表面51和52消散。具体地说，热量是通过暴露在表面51处或表面51上的板11、以及暴露在相对表面52上的垫部分170、172和173来消散的。在一个实施方案中，表面52被安装到组件的下一级，如印刷电路板，热量通过印刷电路板消散。在任选的实施方案中，热沉器件(heat sinking device)连接到表面51上的板11以提供额外的热消散。
现在转到图5-7，现在将描述可替代的实施方案。图5显示了桥或夹部分111的可替代实施方案的等轴测视图。除了板111包括从主表面或内表面112延伸的连续梁、端或连续部分210外，板111类似于板11。在一个实施方案中，板111具有如图5所示的处于相对端214的梁部分210以使梁部分处于半导体器件14的至少两个相对面上。
图6和7显示了具有分别与板111一起使用的对准特征141和241的引脚框架17的可替代实施方案。对准特征141包括形成在垫部分170和173上的多个分隔开的支柱或块。对准特征241包括形成在垫部分170和173上的单独连续的隆起部分或支柱。当板111连接到引脚框架17时，如图8所示，对准特征141或241处于板111的耦合部分210的仅一个面上，图8是板111和垫部分173的部分截面图。
这样，很明显提供了一种结构和一种用于形成半导体封装的方法。此封装引入了在桥的相对端上具有耦合部分的传导连接桥，该耦合部分对准或匹配形成在引脚框架上的对准特征。此耦合部分和对准特征除了别的作用外，还起到提高传导桥和包含在封装内的电子器件之间的平面度的作用。这些特征改进了组装方法，降低了成本并改进了封装元件的可靠性。
虽然已经参考具体实施方案描述和阐述了本发明，但并不期望本发明被限制到这些示例的实施方案中。例如，可以采用用于耦合部分和对准特征的其他形状。

Claims (10)

1.一种具有多条散热通道的半导体封装结构，包括：
半导体元件，其具有相对的第一表面和第二表面；
传导支撑结构，其具有多个支撑垫，其中所述半导体元件的所述第一表面耦合到所述多个支撑垫中的其中一个或更多个；
传导连接桥，其耦合到所述半导体元件的所述第二表面，其中所述传导连接桥包括相对端上的耦合部分，且其中所述耦合部分连接到形成在至少两个支撑垫上的对准结构，且其中在组装过程中，当向所述传导连接桥施加压力时，所述耦合部分向所述对准结构提供内嵌的止动特征，以增强所述传导连接桥和所述半导体元件之间的平面度；以及
包封层，其钝化所述半导体封装结构的部分，同时使所述传导连接桥的部分和所述多个支撑垫的部分提供所述多条散热通道。
2.如权利要求1所述的结构，其中所述耦合部分包括类似长方形的块，所述块垂直于所述传导连接桥。
3.如权利要求2所述的结构，其中所述传导连接桥的形状是长方形，所述块或每一个块都邻近所述传导连接桥的角。
4.如权利要求1所述的结构，其中所述对准部分包括形成在所述至少两个支撑垫的主表面上的阱。
5.如权利要求4所述的结构，其中所述耦合部分的部分实际上位于所述阱内。
6.一种半导体封装结构，包括：
引脚框架，其具有多个梁部分，其中至少两个梁部分包括形成在其上的容纳结构；
半导体器件，其具有相对的第一主表面和第二主表面，其中所述半导体器件在所述第一表面上具有第一载流电极，且其中所述第一载流电极连接到第一梁部分，且其中所述第二主表面包括第二载流电极；
传导板，其具有从一个表面延伸的耦合部分，其中所述一个表面耦合到所述半导体器件的所述第二主表面以使所述耦合部分处于所述半导体器件的两个相对面上，且其中所述耦合部分被设置成连接所述容纳结构，由此在组装过程中当向所述传导连接桥施加压力时，所述耦合部分向所述对准结构提供内嵌的止动特征，以增强所述传导板和所述半导体器件之间的平面度，以及
包封层，其形成在所述半导体封装的部分上，使所述传导板的部分和所述梁部分的部分暴露。
7.如权利要求6所述的封装，其中所述半导体器件还包括形成在所述第一表面上的控制电极，且其中所述控制电极耦合到邻近所述第一梁部分的第二梁部分，且其中所述第一梁部分和所述第二梁部分处于具有所述容纳结构的所述至少两个梁部分之间。
8.如权利要求6所述的封装，其中所述容纳结构包括阱、间隔开的支柱或单连续的支柱。
9.一种形成半导体封装结构的方法，包括步骤：
提供引脚框架，所述引脚框架具有多个梁部分，其中至少两个梁部分包括形成在其上的对准结构；
将半导体器件连接到第一梁部分，所述半导体器件具有相对的第一主表面和第二主表面以及所述第一表面上的第一载流电极，且其中所述第二主表面包括第二载流电极；
将传导板连接到所述半导体器件的所述第二主表面，其中所述传导板具有从一个表面延伸的耦合部分，且其中所述连接的步骤包括将所述耦合部分连接到所述对准结构以使所述耦合部分处于所述半导体器件的两个相对面上；以及
在所述半导体封装的部分上形成包封层，使所述传导板的部分和所述梁部分的部分暴露。
10.如权利要求9所述的方法，其中所述提供引脚框架的步骤包括提供引脚框架，其中所述对准结构包括阱、间隔开的支柱或单连续的支柱。
CN200710142432.6A 2006-08-30 2007-08-22 具有多条散热通道的半导体封装结构及其制造方法 Expired - Fee Related CN101136380B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/468,542 2006-08-30
US11/468,542 US7495323B2 (en) 2006-08-30 2006-08-30 Semiconductor package structure having multiple heat dissipation paths and method of manufacture

Publications (2)

Publication Number Publication Date
CN101136380A CN101136380A (zh) 2008-03-05
CN101136380B true CN101136380B (zh) 2011-02-16

Family

ID=39150346

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200710142432.6A Expired - Fee Related CN101136380B (zh) 2006-08-30 2007-08-22 具有多条散热通道的半导体封装结构及其制造方法

Country Status (3)

Country Link
US (1) US7495323B2 (zh)
CN (1) CN101136380B (zh)
HK (1) HK1118378A1 (zh)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7683464B2 (en) * 2005-09-13 2010-03-23 Alpha And Omega Semiconductor Incorporated Semiconductor package having dimpled plate interconnections
US7622796B2 (en) * 2005-09-13 2009-11-24 Alpha And Omega Semiconductor Limited Semiconductor package having a bridged plate interconnection
US7821116B2 (en) * 2007-02-05 2010-10-26 Fairchild Semiconductor Corporation Semiconductor die package including leadframe with die attach pad with folded edge
DE102007007159B4 (de) * 2007-02-09 2009-09-03 Technische Universität Darmstadt Gunn-Diode
US8035221B2 (en) * 2007-11-08 2011-10-11 Intersil Americas, Inc. Clip mount for integrated circuit leadframes
US8680658B2 (en) * 2008-05-30 2014-03-25 Alpha And Omega Semiconductor Incorporated Conductive clip for semiconductor device package
US8086302B2 (en) * 2008-06-30 2011-12-27 Medtronic, Inc. Cardiac signal sensor control based on perfusion sensing
US7759778B2 (en) * 2008-09-15 2010-07-20 Delphi Technologies, Inc. Leaded semiconductor power module with direct bonding and double sided cooling
US8664038B2 (en) * 2008-12-04 2014-03-04 Stats Chippac Ltd. Integrated circuit packaging system with stacked paddle and method of manufacture thereof
US8049312B2 (en) * 2009-01-12 2011-11-01 Texas Instruments Incorporated Semiconductor device package and method of assembly thereof
US8354303B2 (en) * 2009-09-29 2013-01-15 Texas Instruments Incorporated Thermally enhanced low parasitic power semiconductor package
US9391005B2 (en) * 2009-10-27 2016-07-12 Alpha And Omega Semiconductor Incorporated Method for packaging a power device with bottom source electrode
US8421210B2 (en) * 2010-05-24 2013-04-16 Stats Chippac Ltd. Integrated circuit packaging system with dual side connection and method of manufacture thereof
US8436429B2 (en) * 2011-05-29 2013-05-07 Alpha & Omega Semiconductor, Inc. Stacked power semiconductor device using dual lead frame and manufacturing method
US9070721B2 (en) 2013-03-15 2015-06-30 Semiconductor Components Industries, Llc Semiconductor devices and methods of making the same
US20150060123A1 (en) 2013-09-04 2015-03-05 Texas Instruments Incorporated Locking dual leadframe for flip chip on leadframe packages
KR20150035253A (ko) * 2013-09-27 2015-04-06 삼성전기주식회사 전력 반도체 패키지
US9508625B2 (en) * 2014-04-01 2016-11-29 Infineon Technologies Ag Semiconductor die package with multiple mounting configurations
US9379193B2 (en) 2014-08-07 2016-06-28 Semiconductor Components Industries, Llc Semiconductor package for a lateral device and related methods
DE102014118628A1 (de) * 2014-12-15 2016-06-16 Infineon Technologies Ag Bondingschlip, Träger und Verfahren zum Herstellen eines Bondingclips
CN106449536A (zh) * 2016-03-25 2017-02-22 苏州固锝电子股份有限公司 抗浪涌型表面贴装半导体器件
US9806008B1 (en) * 2016-06-14 2017-10-31 Infineon Technologies Americas Corp. Clip based semiconductor package for increasing exposed leads
US9941193B1 (en) * 2016-09-30 2018-04-10 Infineon Technologies Americas Corp. Semiconductor device package having solder-mounted conductive clip on leadframe
EP3693992A1 (en) * 2019-02-11 2020-08-12 Nexperia B.V. Surface mount semiconductor device and method of manufacture
JP7286450B2 (ja) * 2019-07-10 2023-06-05 新光電気工業株式会社 電子装置及び電子装置の製造方法
JP7271381B2 (ja) * 2019-09-20 2023-05-11 株式会社東芝 半導体装置
EP3882969B1 (en) 2020-03-18 2024-05-01 Nexperia B.V. A cascode semiconductor device and method of manufacture
DE102020109703A1 (de) 2020-04-07 2021-10-07 Infineon Technologies Ag Halbleitergehäuse und verfahren zu seiner herstellung

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6630726B1 (en) * 2001-11-07 2003-10-07 Amkor Technology, Inc. Power semiconductor package with strap

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6891256B2 (en) * 2001-10-22 2005-05-10 Fairchild Semiconductor Corporation Thin, thermally enhanced flip chip in a leaded molded package
US7394150B2 (en) 2004-11-23 2008-07-01 Siliconix Incorporated Semiconductor package including die interposed between cup-shaped lead frame and lead frame having mesas and valleys
US7238551B2 (en) 2004-11-23 2007-07-03 Siliconix Incorporated Method of fabricating semiconductor package including die interposed between cup-shaped lead frame having mesas and valleys
US7504733B2 (en) * 2005-08-17 2009-03-17 Ciclon Semiconductor Device Corp. Semiconductor die package

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6630726B1 (en) * 2001-11-07 2003-10-07 Amkor Technology, Inc. Power semiconductor package with strap

Also Published As

Publication number Publication date
HK1118378A1 (en) 2009-02-06
US7495323B2 (en) 2009-02-24
US20080054438A1 (en) 2008-03-06
CN101136380A (zh) 2008-03-05

Similar Documents

Publication Publication Date Title
CN101136380B (zh) 具有多条散热通道的半导体封装结构及其制造方法
US7838340B2 (en) Pre-molded clip structure
US10290565B2 (en) Semiconductor device and method for manufacturing semiconductor device
TWI450373B (zh) 雙側冷卻整合功率裝置封裝及模組，以及製造方法
US7618896B2 (en) Semiconductor die package including multiple dies and a common node structure
US8951847B2 (en) Package leadframe for dual side assembly
US20110244633A1 (en) Package assembly for semiconductor devices
US20100148327A1 (en) Semiconductor die package with clip interconnection
KR101189001B1 (ko) 프리-몰드, 클립 본딩 멀티-다이 반도체 패키지 장치
US7737548B2 (en) Semiconductor die package including heat sinks
US11515244B2 (en) Clip frame assembly, semiconductor package having a lead frame and a clip frame, and method of manufacture
US20090127677A1 (en) Multi-Terminal Package Assembly For Semiconductor Devices
KR20140073241A (ko) 반도체 패키지 및 그 제조방법
KR101644913B1 (ko) 초음파 용접을 이용한 반도체 패키지 및 제조 방법
CN114068508A (zh) 半导体封装结构及其制造方法
KR101569769B1 (ko) 반도체 패키지 및 이를 위한 클립 구조체, 이의 제조 방법
US20230245942A1 (en) Semiconductor device package with integral heat slug
JP2022143169A (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1118378

Country of ref document: HK

C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
REG Reference to a national code

Ref country code: HK

Ref legal event code: GR

Ref document number: 1118378

Country of ref document: HK

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110216

Termination date: 20210822