CN114068508A - 半导体封装结构及其制造方法 - Google Patents

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chip
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conductive
conductive layer
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许哲玮
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Phoenix Pioneer Technology Co Ltd
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Phoenix Pioneer Technology Co Ltd
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Abstract

本发明提供一种半导体封装结构，其包括一第一介电层、一整合芯片、一第二功率芯片、一第一图案化导电层、一第二图案化导电层、一第一导电黏着部、一第二导电黏着部、多个第一导电连接组件、多个第二导电连接组件，并于下方包括一增层线路结构，其中整合芯片包括一控制芯片及一第一功率芯片。本发明采用将控制芯片及第一功率芯片整合为单一芯片的设置方式，以进一步缩小半导体封装结构的体积。此外，本发明还提供一种半导体封装结构的制造方法。

Description

半导体封装结构及其制造方法
技术领域
本发明关于一种半导体封装结构及其制造方法，特别关于一种功率组件及驱动组件的封装结构及其制造方法。
背景技术
随着信息与车用电子的需求大幅增长，四方平面无引脚封装（Quad Flat No-Lead；QFN）封装结构因为具备较佳的散热效果以及较低的阻抗值及电磁干扰，目前已成为重要的半导体封装技术。
而在QFN封装结构中，铜片桥接（cooper clip）技术是适应大功率需求而产生的技术。铜片设计成具有高低落差的拱桥形状，利用点锡膏工艺（solder dispenser）将铜片与芯片接合，其具有较小的阻抗以承载大电流，并且可承受热应力产生的变形，因而适用于例如晶体管等高功率组件。
以下请参照图1A至图1D，以简单说明现有的封装结构中利用铜片桥接技术接合晶体管的部分。
如图1A所示，于一导线架（lead frame）101上配合网版印刷形成一锡膏层102。接着，如图1B，将一晶体管芯片103置放于锡膏层102上。而后，如图1C，于晶体管芯片103上形成焊锡104。最后，如图1D，将一桥接铜片105置放于对应的锡膏层102以及焊锡104上，并经过380摄氏度的高温回焊工艺后而使导线架101、晶体管芯片103及桥接铜片105相互接合。
上述的工艺及成品至少具有下列技术问题：
（1）封装结构使用了导线架以及桥接铜片，因此封装的高度（厚度）无法降低，而限制了其应用领域。
（2）焊锡或锡膏中皆含有相当高比例的铅，而铅金属会造成环境污染且对人体健康有着相当程度的影响。
（3）在380摄氏度的高温回焊工艺固定所有组件之前可能发生各个组件位移，导致精度下降。
承上，解决现有技术存在的上述技术问题，提供一种能够整合高功率组件及驱动组件的半导体封装结构及其制造方法，实属当前重要课题之一。
发明内容
有鉴于上述，本发明的一目的是提供一种半导体封装结构及其制造方法，其能够进一步缩小包括高功率组件及驱动组件的半导体封装结构的体积，同时可以增加电性效能。本发明的另一目的是提供一种半导体封装结构及其制造方法，其能够不使用含铅的工艺而可符合环保法令的需求。
为达上述目的，本发明提供一种半导体封装结构，其包括一第一介电层、一第一图案化导电层、一整合芯片、一第二功率芯片、一第二图案化导电层、一第一导电黏着部、一第二导电黏着部、多个第一导电连接组件、多个第二导电连接组件以及一增层线路结构，其中整合芯片包括一控制芯片及一第一功率芯片。
第一介电层具有相对设置的一第一表面及一第二表面。第一图案化导电层设置于第一介电层的该第二表面。整合芯片嵌设于第一介电层中，其包括控制芯片及第一功率芯片。其中，控制芯片具有一主动面及一背面，背面朝向第一介电层的第二表面。另一方面，第一功率芯片具有设置有一第一电极布局的一第一正面，并且具有设置有一第二电极布局的一第一背面，且第一功率芯片以第二电极布局通过第一导电黏着部而电性连接及黏着于第一图案化导电层。
第二功率芯片嵌设于该第一介电层中，具有设置有一第三电极布局的一第二正面，并且具有设置有一第四电极布局的一第二背面，且第二功率芯片以第四电极布局通过第二导电黏着部而电性连接及黏着于第一图案化导电层。
第二图案化导电层设置于第一介电层的第一表面，通过这些第一导电连接组件分别与第一功率芯片的第一电极布局及第二功率芯片的第三电极布局电性连接。
这些第二导电连接组件电性连接于第一图案化导电层与第二图案化导电层之间。
增层线路结构设置于第一介电层的第一表面，并且与第二图案化导电层电性连接。
依据本发明的一实施例，其中第一功率芯片为一高端场效晶体管芯片（High-SideMOSFET），第二功率芯片为一低端场效晶体管芯片（Low-Side MOSFET）。
依据本发明的一实施例，其中第一功率芯片的第一电极布局相同于第二功率芯片的第三电极布局而分别包括一闸极（gate）及一源极（source），并且第一功率芯片的第二电极布局相同于第二功率芯片的第四电极布局而分别包括一汲极（drain）。
依据本发明的一实施例，其中第一功率芯片的源极通过该第一导电连接组件的其中一个、该第二图案化导电层、该第二导电连接组件的其中一个、该第一图案化导电层及该第一导电黏着部而与第二功率芯片的汲极电性连接。
依据本发明的一实施例，其中控制芯片为一驱动芯片并且主动面设置至少一连接垫，第二图案化导电层通过该第一导电连接组件的其中一个而与连接垫电性连接。
依据本发明的一实施例，其中第一功率芯片的第一电极布局相同于第二功率芯片的第四电极布局而分别包含一闸极及一源极，并且第一功率芯片的第二电极布局相同于第二功率芯片的第三电极布局而分别包含一汲极。
依据本发明的一实施例，其中第一功率芯片的源极通过该第一导电连接组件的其中两个以及第二图案化导电层，而与第二功率芯片的汲极电性连接。
依据本发明的一实施例，半导体封装结构还包含一第一保护层，其设置于第一介电层的第二表面，并且覆盖第一图案化导电层。
依据本发明的一实施例，增层线路结构至少包括一第二介电层、多个第三导电连接组件及一第三图案化导电层。第二介电层具有相对设置的一第三表面及一第四表面，并且以第四表面与第一介电层的第一表面连接。第三图案化导电层，设置于第二介电层的第三表面，通过多个第三导电连接组件而与第二图案化导电层电性连接。
依据本发明的一实施例，半导体封装结构还包括一第二保护层，设置于第二介电层的第三表面，并且覆盖第三图案化导电层。
另外，为达上述目的，本发明提供一种半导体封装结构的制造方法，其包括下列步骤：提供一附加电路板；形成一第一图案化导电层于附加电路板；通过一第一导电黏着部将一整合芯片设置于第一图案化导电层，其中整合芯片包括一控制芯片及一第一功率芯片，且该第一功率芯片为一高端场效晶体管芯片（High-Side MOSFET）；通过一第二导电黏着部将一第二功率芯片设置于第一图案化导电层，其中该第二功率芯片为一低端场效晶体管芯片（Low-Side MOSFET）；形成多个第二导电连接组件于第一图案化导电层；形成具有相对的一第一表面与一第二表面的一第一介电层，以包覆第一图案化导电层、第一导电黏着部、第二导电黏着部、整合芯片、第二功率芯片及该第二导电连接组件，其中第一介电层的一第二表面暂接于附加电路板；形成多个第一导电连接组件以与控制芯片的一主动面、第一功率芯片的一第一电极布局及第二功率芯片的一第三电极布局电性连接；形成一第二图案化导电层于第一介电层的一第一表面，并且与该第一导电连接组件及该第二导电连接组件电性连接；形成一增层线路结构于第一介电层的第一表面，并且与第二图案化导电层电性连接；以及移除附加电路板。
依据本发明的一实施例，其中控制芯片的一背面及第一功率芯片的一第二电极布局通过第一导电黏着部、第二功率芯片的一第四电极布局通过第二导电黏着部而分别固接于第一图案化导电层。
依据本发明的一实施例，其中该第二导电连接组件形成于第一图案化导电层的未设置第一导电黏着部或第二导电黏着部的部分表面。
依据本发明的一实施例，其中第一功率芯片的第一电极布局包括一闸极（gate）及一源极（source），第二功率芯片的第四电极布局包括一汲极（drain），且其中第一功率芯片的源极通过该第一导电连接组件的其中一个、该第二图案化导电层、该第二导电连接组件的其中一个、该第一图案化导电层及该第一导电黏着部而与第二功率芯片的汲极电性连接。
依据本发明的一实施例，半导体封装结构的制造方法还包括以下步骤：于第一介电层中形成多个第一开口以分别暴露出控制芯片的主动面、第一功率芯片的第一电极布局及第二功率芯片的第三电极布局，该第一导电连接组件形成于该第一开口中。
依据本发明的一实施例，其中该第一导电连接组件及第二图案化导电层于同一工序中同时形成。
依据本发明的一实施例，在将整合芯片及第二功率芯片设置于第一图案化导电层的步骤前，将该第一导电连接组件预先形成于控制芯片的主动面、第一功率芯片的第一电极布局及第二功率芯片的第三电极布局。
依据本发明的一实施例，半导体封装结构的制造方法还包括以下步骤：形成一第一保护层于第一介电层的第二表面，以覆盖第一图案化导电层。
依据本发明的一实施例，形成增层线路结构的步骤包括以下子步骤：形成多个第三导电连接组件于第二图案化导电层；形成具有相对的一第三表面及一第四表面的一第二介电层，以包覆该第三导电连接组件及第二图案化导电层，其中第二介电层的第四表面与第一介电层的第一表面连接；以及形成一第三图案化导电层于第二介电层的第三表面，并且与该第三导电连接组件电性连接。
依据本发明的一实施例，半导体封装结构的制造方法还包含以下步骤：形成一第二保护层于该第二介电层的第三表面，以覆盖第三图案化导电层。
承上所述，本发明的半导体封装结构及其制造方法将例如为驱动芯片的控制芯片以及例如为晶体管芯片的第一功率芯片整合为单一芯片，据以缩小封装结构的体积。另一方面，利用半导体工艺取代现有的回焊工艺也能够大幅度的提高封装结构的精度。
附图说明
图1A至图1D显示现有技术的封装结构中利用铜片桥接技术接合晶体管的制造方法示意图；
图2A为依据本发明第一实施例的第一种形式的半导体封装结构的剖面示意图；
图2B为依据本发明第一实施例的第二种形式的半导体封装结构的剖面示意图；
图3A至图3M为依据本发明第一实施例的半导体封装结构的第一种制造方法的剖面示意图；
图4A至图4C为依据本发明第一实施例的半导体封装结构的第二种制造方法的部分步骤的剖面示意图；
图5A-1与图5A-2为本发明第一实施例的第一种形式的半导体封装结构连接于外部组件的剖面示意图；
图5B-1与图5B-2为本发明第一实施例的第二种形式的半导体封装结构连接于外部组件的剖面示意图；
图6为依据本发明第二实施例的半导体封装结构的剖面示意图；
图7为依据本发明第三实施例的半导体封装结构的剖面示意图。
附图标记说明
101:导线架
102:锡膏层
103:晶体管芯片
104:焊锡
105:桥接铜片
2-1、2-2:半导体封装结构
3、4:半导体封装结构
20、20a:第一增层线路结构
30、30a:第二增层线路结构
21:附加电路板
22:第一图案化导电层
221:表面
23-1:第一导电黏着部
23-2:第二导电黏着部
23-2a、23-2b:导电黏着部
23-2c:导电黏着部
24:整合芯片
25:控制芯片
26:第一功率芯片
27:第二功率芯片
251:主动面
252:背面
261:第一正面
262:第一背面
271:第二正面
272:第二背面
28a-1～28a-5:第一导电连接组件
28b-1、28b-2:第二导电连接组件
28aL:端面
28bT、28bL:端面
32T、32L:端面
29:第一介电层
291:第一表面
292:第二表面
210:第一保护层
29o-1～29o-5:第一开口
210o:第二开口
35o:第三开口
31:第二图案化导电层
32-1～32-4:第三导电连接组件
33:第二介电层
331:第三表面
332:第四表面
34:第三图案化导电层
341:表面
35:第二保护层
36、38:导电组件
37:电路板
39:外部组件
I1:输入连接垫
S1、S2:源极
G1、G2:闸极
D1、D2:汲极
w1:水平长度。
具体实施方式
以下将通过实施例来解释本发明内容，本发明的实施例并非用以限制本发明须在如实施例所述的任何特定的环境、应用或特殊方式方能实施。因此，关于实施例的说明仅为阐释本发明的目的，而非用以限制本发明。需说明，以下实施例及附图中，与本发明非直接相关的组件已省略而未绘示；且图式中各组件间的尺寸关系仅求容易了解，非用以限制实际比例。另外，以下实施例中，相同的组件将以相同的组件符号加以说明。
图2A为依据本发明第一实施例的第一种形式的半导体封装结构2-1的剖面示意图。如图2A所示，第一种形式的半导体封装结构2-1包括一第一增层线路结构20a以及一第二增层线路结构30，而第一增层线路结构20a叠设于第二增层线路结构30上。
其中，第一增层线路结构20a包括一第一介电层29、一第一图案化导电层22、一第一导电黏着部23-1、一第二导电黏着部23-2、一整合芯片24、一第二功率芯片27、多个第一导电连接组件28a-1、28a-2、28a-3、28a-4、28a-5、多个第二导电连接组件28b-1、28b-2、一第二图案化导电层31以及一第一保护层210。
另一方面，第二增层线路结构30包括一第二介电层33、多个第三导电连接组件32-1、32-2、32-3及32-4以及一第三图案化导电层34。
于第一增层线路结构20a中，第一介电层29具有相对设置的一第一表面291及一第二表面292。第一介电层29的材质可以为高填料含量介电材（high filler contentdielectric material），例如为铸模化合物（molding compound），其以酚醛基树脂（Novolac-Based Resin）、环氧基树脂（Epoxy-Based Resin）或硅基树脂（Silicone-BasedResin）为主要基质，其占铸模化合物的整体比例约为8 wt%～12 wt%，并掺杂占整体比例约70 wt%～90 wt%的填充剂而形成。其中，填充剂可以包含二氧化硅或氧化铝，以实现增加机械强度、降低线性热膨胀系数、增加热传导、增加阻水及减少溢胶的功效。
第一图案化导电层22设置于第一介电层29的第二表面292。详细来说，第一图案化导电层22嵌设于第一介电层29中，并且第一图案化导电层22的一表面221暴露于第一介电层29的第二表面292。第一图案化导电层22具有默认的电路布局图案，其材质例如为铜。
整合芯片24嵌设于第一介电层29中，并且第一导电黏着部23-1设置于整合芯片24与第一图案化导电层22之间；因此，整合芯片24通过第一导电黏着部23-1而固定设置于第一图案化导电层22。整合芯片24包括一控制芯片25及一第一功率芯片26；换言之，本发明将控制芯片25及第一功率芯片26整合为单一的整合芯片24，以缩小半导体封装结构2-1的体积。
控制芯片25具有相对设置的一主动面251及一背面252。控制芯片25以其背面252朝向第一介电层29的第二表面292而设置，并以该背面252通过第一导电黏着部23-1而与第一图案化导电层22连接。控制芯片25可例如为一驱动芯片（driver IC），其用以驱动第一功率芯片26以及第二功率芯片27。在本实施例中，控制芯片25的主动面251设置至少一连接垫（pad），其例如为一输入连接垫（input pad）I1；而其背面252则不具有连接垫。在整合芯片24中还具有导电连接组件（图中未显示）将控制芯片25与第一功率芯片26电性连接，以将控制芯片25产生的驱动讯号传输至第一功率芯片26。
第一功率芯片26具有相对设置的一第一正面261及一第一背面262。第一功率芯片26以第一背面262朝向第一介电层29的第二表面292而设置，并以该第一背面262通过第一导电黏着部23-1与第一图案化导电层22连接。此外，第一功率芯片26还具有一第一电极布局以及一第二电极布局，其分别设置于第一正面261以及第一背面262。值得一提的是，于本实施例中，控制芯片25的主动面251与第一功率芯片26的第一正面261，实质上为同一表面，而控制芯片25的背面252与第一功率芯片26的第一背面262，实质上为同一表面。然而于其他实施例中，可视其设计而具有不同的结构组合。
于本实施例中，第一功率芯片26可为一高端场效晶体管芯片（High-SideMOSFET），其例如为金属氧化物半导体场效晶体管芯片（Metal-Oxide-SemiconductorField-Effect Transistor；MOSFET）。因此，于本实施例中，第一功率芯片26的第一电极布局可包含一闸极（Gate）G1及一源极（Source）S1，并且其第二电极布局可包含一汲极（Drain）D1。于其他实施例中，第一功率芯片26也可为双极性接面晶体管（bipolarjunction transistor；BJT）芯片或绝缘栅双极晶体管（Insulated Gate BipolarTransistor；IGBT）芯片等。由上，第一功率芯片26的第一背面262的第二电极布局（其包含汲极D1）通过第一导电黏着部23-1而与第一图案化导电层22电性连接。
第一导电黏着部23-1可例如为高散热导电材料的导电胶，例如银或铜；其不仅提供整合芯片24与第一图案化导电层22之间的固接功能，也提供第一功率芯片26的第二电极布局（其包含汲极D1）与第一图案化导电层22之间的电性传导路径。
类似于整合芯片24的设置方式，第二功率芯片27也嵌设于第一介电层29中，并通过第二导电黏着部23-2而固定设置于第一图案化导电层22。然而与整合芯片24相异之处在于，第二功率芯片27本身为单一芯片，其未整合其他控制芯片或组件。
第二功率芯片27也具有相对设置的一第二正面271及一第二背面272；其以第二背面272朝向第一介电层29的第二表面292而设置，并以该第二背面272通过第二导电黏着部23-2而与第一图案化导电层22连接。此外，第二功率芯片27还具有一第三电极布局以及一第四电极布局，其分别设置于第二正面271以及第二背面272。
与第一功率芯片26相同，第二功率芯片27也可为低端场效晶体管芯片（Low-SideMOSFET），例如为金属氧化物半导体场效晶体管芯片（Metal-Oxide-Semiconductor Field-Effect Transistor；MOSFET）；因此第二功率芯片27的第三电极布局可包含一闸极（Gate）G2及一源极（Source）S2，并且其第四电极布局可包含一汲极（Drain）D2。于其他实施例中，第二功率芯片27也可以为双极性接面晶体管芯片或绝缘栅双极晶体管芯片等。由上，第二功率芯片27的第二背面272的第四电极布局（其包含汲极D2）通过高散热导电材料的第二导电黏着部23-2而与第一图案化导电层22电性连接。
第一导电连接组件28a-1、28a-2、28a-3、28a-4、28a-5嵌设于第一介电层29中，并分别设置于第一介电层29的第一表面291与控制芯片25的主动面251、第一功率芯片26的第一正面261、或第二功率芯片27的第二正面271之间。其中，第一导电连接组件28a-1与控制芯片25的输入连接垫I1电性连接，第一导电连接组件28a-2及28a-3分别与第一功率芯片26的闸极G1、源极S1电性连接，而第一导电连接组件28a-4及28a-5则分别与第二功率芯片27的闸极G2、源极S2电性连接。
另一方面，第二导电连接组件28b-1、28b-2也嵌设于第一介电层29中，并设置于第二功率芯片27的两侧。其中，第二导电连接组件28b-1、28b-2的一端面28bT与第一图案化导电层22电性连接，而其另一端面28bL暴露于第一介电层29的第一表面291。特别说明的是，于第一实施例中，第二导电连接组件28b-1作为第一功率芯片26的源极S1与第二功率芯片27的汲极D2之间的电性传导路径。除了电性传导功能，第二导电连接组件28b-1、28b-2也具有支撑结构强度的功能，以支撑第一增层线路结构20a。
上述的第一导电连接组件28a-1、28a-2、28a-3、28a-4、28a-5以及第二导电连接组件28b-1、28b-2可例如为导电柱，其为通过电镀工序或非电镀工序所形成的铜柱、铜合金柱或其他导电金属柱。
第二图案化导电层31设置于第一介电层29的第一表面291（但第二图案化导电层31并非嵌设于第一介电层29中，而是嵌设于第二介电层33中），并且分别通过第一导电连接组件28a-1、28a-2、28a-3、28a-4、28a-5而与控制芯片25的主动面251、第一功率芯片26的第一正面261的第一电极布局及第二功率芯片27的第二正面271的第三电极布局电性连接。换言之，第二图案化导电层31分别通过第一导电连接组件28a-1、28a-2、28a-3、28a-4、28a-5而与控制芯片25的输入连接垫I1、第一功率芯片26的闸极G1与源极S1、第二功率芯片27的闸极G2与源极S2电性连接。此外，第二图案化导电层31也通过第二导电连接组件28b-1、28b-2与第一图案化导电层22电性连接。与第一图案化导电层22相同，第二图案化导电层31也具有默认的电路布局图案，其材质例如为铜。
特别说明的是，于其他变化形式的定义方式中，也可将第二图案化导电层31定义为第二增层线路结构30的组件；此时，第一增层线路结构20a则不包括第二图案化导电层31。
于第一增层线路结构20a的最上层具有第一保护层210；其设置于第一介电层29的第二表面292，并覆盖第一图案化导电层22的一表面221。第一保护层210的材质可以选择绝缘以及抗氧化的材质。
于第二增层线路结构30中，第二介电层33具有相对设置的一第三表面331及一第四表面332，并且该第四表面332与第一介电层29的第一表面291连接。换言之，第二介电层33设置于第一介电层29下方，并且第二介电层33的第四表面332与第一介电层29的第一表面291实质上为同一个平面。第二介电层33的材质与第一介电层29相同，其也可为高填料含量介电材，例如为铸模化合物。
第三图案化导电层34设置于第二介电层33的第三表面331（第三图案化导电层34嵌设于第二介电层33中），并且第三图案化导电层34的一表面341暴露于第二介电层33的第三表面331，因此第三图案化导电层34可作为电极垫而进一步电性连接至其他外部装置或外部组件（详细实施方式请参见图5A-1及相关说明）。
继续参照图2A，第三导电连接组件32-1、32-2、32-3、32-4也嵌设于第二介电层33中。第三导电连接组件32-1、32-2、32-3、32-4的一端面32T与第二图案化导电层31连接，而其另一端面32L与第三图案化导电层34连接。第三导电连接组件32-1、32-2、32-3、32-4可将控制芯片25的输入连接垫I1、第一功率芯片26的闸极G1与源极S1、第二功率芯片27的闸极G2与源极S2的电讯号传导至第三图案化导电层34，并进一步传导至其他外部组件。除了电性传导功能，第三导电连接组件32-1、32-2、32-3、32-4也具有支撑结构强度的功能，以支撑第二增层线路结构30。第三导电连接组件32-1、32-2、32-3、32-4也可例如为铜柱、铜合金柱，或其他导电金属材质所构成的导电柱。
图2B为依据本发明的第一实施例的第二种形式的半导体封装结构2-2的剖面示意图。如图2B所示，第二种形式的半导体封装结构2-2的第二增层线路结构30a的最下层位置还具有一第二保护层35（相异的，第一种形式的第二增层线路结构30下方并无设置保护层）。第二保护层35设置于第二介电层33下方，其覆盖第二介电层33的第三表面331及第三图案化导电层34。与第一增层线路结构20a的第一保护层210的材质相同或类似，第二保护层35的材质也可选择绝缘以及抗氧化的材质。
接着，请搭配参照图2A与图2B及图3A至图3M，第一种形式的半导体封装结构2-1的第一种制造方法包含步骤S01至步骤S16，而第二种形式的半导体封装结构2-2的制造方法则还包含步骤S17。
如图3A所示，步骤S01提供一附加电路板21，其可以是金属板或绝缘板。于此要特别说明的是，本发明采用大板面型式（panel level type）的封装工艺；其中，附加电路板21的面积为单一晶圆面积的复数倍。因此，本发明的大尺寸附加电路板21能够对于切割自多个晶圆的全部芯片（或晶粒）同时进行封装工艺，而能有效节省制造时间。
而后，步骤S02于附加电路板21上形成第一图案化导电层22。本实施例中，第一图案化导电层22可以通过微影蚀刻以及金属电镀技术而完成，而其材质例如为铜。
如图3B所示，步骤S03于第一图案化导电层22上设置或形成第一导电黏着部23-1及第二导电黏着部23-2。
如图3C所示，步骤S04通过第一导电黏着部23-1将整合芯片24设置于第一图案化导电层22上，并通过第二导电黏着部23-2将第二功率芯片27设置于第一图案化导电层22上。
在本实施例中，控制芯片25的背面252固接于第一导电黏着部23-1，第一功率芯片26的第一背面262的第二电极布局（其包含汲极D1）固接于第一导电黏着部23-1，并且第二功率芯片27的第二背面272的第四电极布局（其包含汲极D2）固接于第二导电黏着部23-2。
如图3D所示，步骤S05形成第二导电连接组件28b-1、28b-2于第一图案化导电层22的部分表面（未设置第一导电黏着部23-1或第二导电黏着部23-2的部分表面），并且第二导电连接组件28b-1、28b-2设置于第二功率芯片27的两侧。在本实施例中，第二导电连接组件28b-1、28b-2可通过微影蚀刻以及金属电镀技术而完成，而其材质例如为铜。而在其他实施例中，第二导电连接组件28b-1、28b-2也可通过非电镀技术而预先成形后，再通过导电黏着层（图中未显示）而设置于第一图案化导电层22上。
如图3E所示，步骤S06形成第一介电层29于附加电路板21上，并且包覆第一图案化导电层22、第一导电黏着部23-1、第二导电黏着部23-2、整合芯片24（包含控制芯片25与第一功率芯片26）、第二功率芯片27及第二导电连接组件28b-1、28b-2。在形成第一介电层29后，还可通过研磨工序使得第二导电连接组件28b-1、28b-2的端面28bL暴露于第一介电层29的第一表面291。
如图3F所示，步骤S07于第一介电层29中形成第一开口29o-1、29o-2、29o-3、29o-4、29o-5以分别暴露出控制芯片25的主动面251（包含输入连接垫I1）、第一功率芯片26的第一电极布局（包含闸极G1、源极S1）以及第二功率芯片27的第三电极布局（包含闸极G2、源极S2）。其中，第一开口29o-1、29o-2、29o-3、29o-4、29o-5可以通过雷射钻孔（laserdrilling）技术形成，或可选择通过微影蚀刻技术而形成。
如图3G所示，步骤S08分别于图3F中的第一开口29o-1、29o-2、29o-3、29o-4、29o-5的各对应位置形成第一导电连接组件28a-1、28a-2、28a-3、28a-4、28a-5，其分别向下延伸并连接至控制芯片25的输入连接垫I1、第一功率芯片26的闸极G1与源极S1以及第二功率芯片27的闸极G2与源极S2。第一导电连接组件28a-1、28a-2、28a-3、28a-4、28a-5可以通过微影蚀刻及金属电镀技术而完成，其材质例如为铜。
接着，步骤S09形成第二图案化导电层31于第一介电层29的第一表面291，第二图案化导电层31与第一导电连接组件28a-1、28a-2、28a-3、28a-4、28a-5以及第二导电连接组件28b-1、28b-2电性连接。类似于第一图案化导电层22，第二图案化导电层31可以通过微影蚀刻及金属电镀技术而完成，其材质例如为铜。
在其他实施方式中，第一导电连接组件28a-1、28a-2、28a-3、28a-4、28a-5以及第二图案化导电层31可于同一工序中同时形成（构成第二图案化导电层31的导电材料同时向下填充图3F中的第一开口29o-1、29o-2、29o-3、29o-4、29o-5，而形成第一导电连接组件28a-1、28a-2、28a-3、28a-4、28a-5），而可节省工艺时间。至此步骤，于附加电路板21上形成第一增层线路结构20。
接着，如图3H所示，步骤S10形成第三导电连接组件32-1、32-2、32-3、32-4于第二图案化导电层31上。类似于第二导电连接组件28b-1、28b-2，第三导电连接组件32-1、32-2、32-3、32-4可通过微影蚀刻以及金属电镀技术而完成，而其材质例如为铜。而在其他实施例中，第三导电连接组件32-1、32-2、32-3、32-4也可通过非电镀技术而预先成形后，再通过导电黏着层（图中未显示）而设置于第二图案化导电层31上。
如图3I所示，步骤S11于第一介电层29的第一表面291上形成第二介电层33，以包覆第二图案化导电层31以及第三导电连接组件32-1、32-2、32-3、32-4。
如图3J所示，步骤S12形成第三图案化导电层34于第二介电层33的第三表面331，并与第三导电连接组件32-1、32-2、32-3、32-4电性连接。
如图3K所示，步骤S13再次执行铸模工序（molding），以使第二介电层33的高度向上提升。再次铸模后的第二介电层33的第三表面331齐平于第三图案化导电层34的表面341。至此步骤，于第一增层线路结构20上形成第二增层线路结构30。接着，步骤S14移除附加电路板21。
如图3L所示，步骤S15于第一介电层29的移除附加电路板21后的第二表面292形成第一保护层210，其并覆盖第一图案化导电层22，而形成第一增层线路结构20a（有别于图3K所示的第一增层线路结构20）。
如图3M所示，步骤S16将第一增层线路结构20a与第二增层线路结构30整体于垂直方向翻转，以形成如图2A所示的半导体封装结构2-1。
此外，于步骤S16之后，也可选择性的执行步骤S17以形成如图2B所示的半导体封装结构2-2。请参照图2B，步骤S17于第二介电层33的第三表面331上形成第二保护层35，其并覆盖第三图案化导电层34，而形成第二增层线路结构30a（其有别于图2A所示的第二增层线路结构30；第二增层线路结构30下方不具有保护层）。
接着，以下并搭配图4A至图4C简述半导体封装结构2-1的第二种制造方法，其包含步骤S21至步骤S35（第二种形式的半导体封装结构2-2的第二种制造方法则还包含步骤S36）。
首先，步骤S21～S24与第一种制造方法的步骤S01～S04相同，故于此不再赘述。
接着，请参照图4A所示，步骤S25于控制芯片25的主动面251上预先形成或设置第一导电连接组件28a-1，其与控制芯片25的输入连接垫I1电性连接。并且，于第一功率芯片26的第一正面261的第一电极布局上预先形成或设置第一导电连接组件28a-2、28a-3，其分别电性连接于第一功率芯片26的闸极G1与源极S1。再者，于第二功率芯片27的第二正面271的第三电极布局上预先形成或设置第一导电连接组件28a-4、28a-5，其分别电性连接于第二功率芯片27的闸极G2与源极S2。
可于整合芯片24与第二功率芯片27固接于第一导电黏着部23-1与第二导电黏着部23-2之后，开始执行步骤S25而将第一导电连接组件28a-1、28a-2、28a-3、28a-4、28a-5形成于控制芯片25的主动面251、第一功率芯片26的第一正面261与第二功率芯片27的第二正面271上。于此实施方式中，第一导电连接组件28a-1、28a-2、28a-3、28a-4、28a-5通过微影蚀刻及金属电镀技术而完成。
而于另一种实施方式中，也可于整合芯片24与第二功率芯片27固接于第一导电黏着部23-1与第二导电黏着部23-2之前，预先于控制芯片25的输入连接垫I1、第一功率芯片26的闸极G1与源极S1以及第二功率芯片27的闸极G2与源极S2上分别形成第一导电连接组件28a-1、28a-2、28a-3、28a-4、28a-5。于此实施方式中，第一导电连接组件28a-1、28a-2、28a-3、28a-4、28a-5则为预先形成的导电凸块（bump）。
接着如图4B所示，步骤S26于第一图案化导电层22上形成第二导电连接组件28b-1、28b-2，并使第二导电连接组件28b-1、28b-2的端面28bL大致上齐平于第一导电连接组件28a-1、28a-2、28a-3、28a-4、28a-5的端面28aL。步骤S26的其余细节与第一种制造方法的步骤S05相同，故不再赘述。
接着如图4C所示，步骤S27形成第一介电层29，并通过研磨工序使得第二导电连接组件28b-1、28b-2的端面28bL以及第一导电连接组件28a-1、28a-2、28a-3、28a-4、28a-5的端面28aL暴露于第一介电层29的第一表面291。
接着，执行后续的步骤S28～S35而最终形成如图2A所示的半导体封装结构2-1；步骤S28～S35与第一种制造方法的步骤S09～S16相同，故于此不再赘述。
此外，可选择性执行步骤S36（与第一种制造方法的步骤S17相同），于第二介电层33的第三表面331上形成第二保护层35，则最终形成如图2B所示的半导体封装结构2-2。
于本发明中，第一实施例的两种形式的半导体封装结构2-1、2-2还可进一步电性连接于其他外部组件。例如：请参照图5A-1，在第一种形式的半导体封装结构2-1之中，由于第三图案化导电层34可作为电极垫，于其外露的表面341进一步形成导电组件36，并通过导电组件36将半导体封装结构2-1电性连接于一电路板37。其中，电路板37可以是印刷电路板、金属核心（metal core）电路板或玻璃电路板。
此外，如图5A-2所示，还可于半导体封装结构2-1的第一保护层210形成多个第二开口210o，其暴露出部分的第一图案化导电层22；并于各个第二开口210o的对应位置分别形成导电组件38。通过导电组件38，可将一外部组件39电性连接于半导体封装结构2-1。
另一方面，请参照图5B-1，于第二种形式的半导体封装结构2-2中，第二保护层35可形成多个第三开口35o，并于其对应位置形成导电组件36，以将半导体封装结构2-2通过导电组件36设置于电路板37。
类似的，如图5B-2所示，第二种形式的半导体封装结构2-2的第一保护层210也可形成多个第二开口210o并对应设置导电组件38，以将外部组件39通过导电组件38设置于半导体封装结构2-2上方。
于前述第一实施例的两种形式的半导体封装结构2-1、2-2之外，本发明更揭示了其他实施例的不同封装结构，请参见图6及图7与下文说明。
图6为依据本发明的第二实施例的半导体封装结构3的剖面示意图。如图6所示，相较于第一实施例的半导体封装结构2-1，第二实施例的半导体封装结构3的主要差异在于：第二功率芯片27于垂直方向反向设置，换言之，第二功率芯片27的第二正面271往上朝向第一图案化导电层22的方向而设置。
其中，第二功率芯片27的闸极G2与源极S2分别通过两个分离的导电黏着部23-2a与23-2b而与第一图案化导电层22电性连接。此外，第二功率芯片27的汲极D2通过第二图案化导电层31而电性连接至第一功率芯片26的源极S1（其无需通过图2A所示的第二导电连接组件28b-1），而能够缩短第二功率芯片27与第一功率芯片26之间的电性传导路径以增加电性效能。
图7为依据本发明的第三实施例的半导体封装结构4的剖面示意图。如图7所示，相较于第一实施例的半导体封装结构2-1，第三实施例的半导体封装结构4的主要差异在于：第二功率芯片27与整合芯片24以垂直层叠方式而设置，而将第二功率芯片27嵌设于第二增层线路结构30的第二介电层33中。
其中，第二功率芯片27的第二正面271往下朝向第三图案化导电层34的方向而设置，并且第二功率芯片27的汲极D2通过导电黏着部23-2c而设置于第二图案化导电层31。由于第二功率芯片27的汲极D2直接设置于第一功率芯片26的源极S1的下方，因此更进一步缩短第二功率芯片27与第一功率芯片26之间的电性传导路径。此外，由于第二功率芯片27层叠设置于整合芯片24下方，因而能够缩小半导体封装结构4的水平长度w1。
综上所述，本发明的半导体封装结构及其制造方法将控制芯片25与第一功率芯片26整合为单一芯片（整合芯片24），并与第二功率芯片27共同设置于一个封装结构单位中，具有下列技术功效：
（1）将三芯片封装（控制芯片25、第一功率芯片26、第二功率芯片27）简化为双芯片封装（整合芯片24、第二功率芯片27），而进一步缩小封装结构单位的体积。
（2）利用半导体工艺取代现有的的回焊工艺，以大幅度地提高封装结构的精度。
（3）工艺中舍弃含铅的回焊工艺，因而可以符合环保的趋势以及法令的需求。
（4）整合芯片24及第二功率芯片27的一表面通过导电黏着部而固定设置于第一图案化导电层（或第二图案化导电层），其可简化工艺，并基于导电黏着部的高散热材料特性而实现良好散热效果。
以上所述仅为本发明的较佳实施例，自不能以此限制本发明的申请专利范围。举凡本领域技术人员，依本发明的发明精神所作的等效修饰或变化，皆应包含于权利要求书保护范围内。

Claims (16)

1.一种半导体封装结构，其特征在于，包括：
一第一介电层，具有相对设置的一第一表面及一第二表面；
一第一图案化导电层，设置于该第一介电层的该第二表面；
一整合芯片，嵌设于该第一介电层中，包括：
一控制芯片，具有一主动面及一背面，该背面朝向该第一介电层的该第二表面；以及
一第一功率芯片，为一高端场效晶体管芯片，且具有设置有一第一电极布局的一第一正面，并且具有设置有一第二电极布局的一第一背面，且该第一功率芯片以该第二电极布局通过一第一导电黏着部电性连接及黏着于该第一图案化导电层；
一第二功率芯片，为嵌设于该第一介电层中的一低端场效晶体管芯片，且具有设置有一第三电极布局的一第二正面，并且具有设置有一第四电极布局的一第二背面，且该第二功率芯片以该第四电极布局通过一第二导电黏着部电性连接及黏着于该第一图案化导电层；
一第二图案化导电层，设置于该第一介电层的该第一表面，通过多个第一导电连接组件分别与该第一功率芯片的该第一电极布局及该第二功率芯片的该第三电极布局电性连接；
多个第二导电连接组件，电性连接于该第一图案化导电层与该第二图案化导电层之间；以及
一增层线路结构，设置于该第一介电层的该第一表面，并且与该第二图案化导电层电性连接。
2.如权利要求1所述的半导体封装结构，其特征在于，该第一功率芯片的该第一电极布局相同于该第二功率芯片的该第三电极布局而分别包括一闸极及一源极，并且该第一功率芯片的该第二电极布局相同于该第二功率芯片的该第四电极布局而分别包括一汲极。
3.如权利要求2所述的半导体封装结构，其特征在于，该第一功率芯片的该源极通过该第一导电连接组件的其中一个、该第二图案化导电层、该第二导电连接组件的其中一个、该第一图案化导电层及该第一导电黏着部而与该第二功率芯片的该汲极电性连接。
4.如权利要求1所述的半导体封装结构，其特征在于，该第一功率芯片的该第一电极布局相同于该第二功率芯片的该第四电极布局而分别包括一闸极及一源极，并且该第一功率芯片的该第二电极布局相同于该第二功率芯片的该第三电极布局而分别包括一汲极。
5.如权利要求4所述的半导体封装结构，其特征在于，该第一功率芯片的该源极通过该第一导电连接组件的其中两个以及该第二图案化导电层，而与该第二功率芯片的该汲极电性连接。
6.如权利要求1所述的半导体封装结构，其特征在于，该控制芯片为一驱动芯片并且该主动面设置至少一连接垫，该第二图案化导电层通过该第一导电连接组件的其中一个而与该连接垫电性连接。
7.如权利要求1所述的半导体封装结构，其特征在于，该增层线路结构至少包括：
一第二介电层，具有相对设置的一第三表面及一第四表面，且以该第四表面与该第一介电层的该第一表面连接；以及
一第三图案化导电层，设置于该第二介电层的该第三表面，通过多个第三导电连接组件而与该第二图案化导电层电性连接。
8.一种半导体封装结构的制造方法，其特征在于，包括：
提供一附加电路板；
形成一第一图案化导电层于该附加电路板；
通过一第一导电黏着部将一整合芯片设置于该第一图案化导电层，其中该整合芯片包括一控制芯片及一第一功率芯片，且该第一功率芯片为一高端场效晶体管芯片；
通过一第二导电黏着部将一第二功率芯片设置于该第一图案化导电层，其中该第二功率芯片为一低端场效晶体管芯片；
形成多个第二导电连接组件于该第一图案化导电层；
形成具有相对的一第一表面与一第二表面的一第一介电层，以包覆该第一图案化导电层、该第一导电黏着部、该第二导电黏着部、该整合芯片、该第二功率芯片及该第二导电连接组件，其中该第一介电层的一第二表面暂接于该附加电路板；
形成多个第一导电连接组件以与该控制芯片的一主动面、该第一功率芯片的一第一电极布局及该第二功率芯片的一第三电极布局电性连接；
形成一第二图案化导电层于该第一介电层的一第一表面，并且与该第一导电连接组件及该第二导电连接组件电性连接；
形成一增层线路结构于该第一介电层的该第一表面，并且与该第二图案化导电层电性连接；以及
移除该附加电路板。
9.如权利要求8所述的制造方法，其特征在于，该控制芯片的一背面及该第一功率芯片的一第二电极布局固接于该第一导电黏着部，并且该第二功率芯片的一第四电极布局固接于该第二导电黏着部，其中该第一功率芯片的该第二电极布局相同于该第二功率芯片的该第四电极布局而分别包括一汲极。
10.如权利要求9所述的制造方法，其特征在于，该第一功率芯片的该第一电极布局相同于该第二功率芯片的该第三电极布局而分别包括一闸极及一源极，且其中该第一功率芯片的该源极通过该第一导电连接组件的其中一个、该第二图案化导电层、该第二导电连接组件的其中一个、该第一图案化导电层及该第一导电黏着部而与该第二功率芯片的该汲极电性连接。
11.如权利要求8所述的制造方法，其特征在于，该控制芯片的一背面及该第一功率芯片的一第二电极布局包括一汲极，且固接于该第一导电黏着部，该第二功率芯片的一第四电极布局包括一闸极及一源极，且分别固接于两个电性分离的该第二导电黏着部。
12.如权利要求11所述的制造方法，其特征在于，该第一功率芯片的该第一电极布局包括一闸极及一源极，该第二功率芯片的该第三电极布局包括一汲极，且其中该第一功率芯片的该源极通过该第一导电连接组件的其中两个以及该第二图案化导电层，而与该第二功率芯片的该汲极电性连接。
13.如权利要求8所述的制造方法，其特征在于，还包括：
于该第一介电层中形成多个第一开口以分别暴露出该控制芯片的该主动面、该第一功率芯片的该第一电极布局及该第二功率芯片的该第三电极布局，该第一导电连接组件形成于该第一开口中。
14.如权利要求13所述的制造方法，其特征在于，该第一导电连接组件及该第二图案化导电层于同一工序中同时形成。
15.如权利要求8所述的制造方法，其特征在于，在将该整合芯片及该第二功率芯片设置于该第一图案化导电层的步骤前，将该第一导电连接组件预先形成于该控制芯片的该主动面、该第一功率芯片的该第一电极布局及该第二功率芯片的该第三电极布局。
16.如权利要求8所述的制造方法，其特征在于，形成该增层线路结构的步骤包括：
形成多个第三导电连接组件于该第二图案化导电层；
形成具有相对的一第三表面及一第四表面的一第二介电层，以包覆该第三导电连接组件及该第二图案化导电层，其中该第二介电层的该第四表面与该第一介电层的该第一表面连接；以及
形成一第三图案化导电层于该第二介电层的该第三表面，并且与该第三导电连接组件电性连接。
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