JP2022041081A - 半導体装置 - Google Patents

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Abstract

【課題】本発明は、スイッチング素子の制御信号入力端子に接続されたコンデンサを有していてもスイッチング素子を保護することができる半導体装置を提供することを目的とする。【解決手段】半導体装置２ａ～２ｆは、ゲート信号Ｓｇが入力されるゲートＧと、過電流及び短絡電流の少なくとも一方の検出に用いられる電流検出端子Ｓとを有するＩＧＢＴ２１と、ゲートＧと基準電位端子４１との間に配置されて必要に応じてゲートＧから遮断されるゲートコンデンサ３０と、電流検出端子Ｓから出力される電流である検出電流Ｉｓが、ＩＧＢＴ２１及びゲートコンデンサ３０を含んで形成されるループ回路Ｌに発振を生じさせる最小電流に基づいて設定された第一電流と同じ又は大きい場合にゲートコンデンサ３０とゲートＧとの接続を遮断する遮断部１１とを備えている。【選択図】図２

Description

本発明は、電力変換装置等に適用される半導体装置に関する。
絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）、バイポーラトランジスタ及び金属－酸化物－半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）は、スイッチング素子として広く普及している。これらのスイッチング素子は一般的に、スイッチング素子と、当該スイッチング素子に逆並列に接続された還流用ダイオード（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ：ＦＷＤ）との組が複数個を１つのパッケージに組み込んだパワーモジュールの形態で使用されることが多い。また、このようなパワーモジュールに駆動回路及び保護機能を付加したインテリジェントパワーモジュール（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ：ＩＰＭ）の開発も盛んに行われている。ＩＰＭは、６ｉｎ１又は７ｉｎ１の回路形態で使用されることが多い。このようなインテリジェントパワーモジュールは、インバータやパワーコンディショナー、ＮＣ（Ｎｕｍｅｒｉｃａｌ Ｃｏｎｔｒｏｌ）工作機械などに適用されている。
一般に、ＩＰＭは、ＩＧＢＴに流れる過電流や短絡電流を検出するための検出用端子を有するセンスＩＧＢＴを備えている。センスＩＧＢＴに設けられた検出用端子は、センスＩＧＢＴのコレクタ－エミッタの間を流れる電流の数千分の１又は数万分の１程度のセンスエミッタ電流を出力する。ＩＰＭは、このセンスエミッタ電流を用いて過電流や短絡電流からＩＧＢＴを保護する過電流・短絡保護回路を有している。この過電流・短絡保護回路は、センスエミッタと接地との間に電流検出用抵抗を有し、この電流検出用抵抗に降下する電圧を検出して、ＩＧＢＴゲート端子放電用スイッチをオン状態にして、ＩＧＢＴに流れる過電流や短絡電流を確実に遮断している。
ＩＰＭは、スイッチング素子の制御信号入力端子（例えばＩＧＢＴのゲート）に接続されたゲートコンデンサを有している。ゲートコンデンサは、スイッチング素子がオフ状態からオン状態に切り替わる時（すなわちターンオン時）のリカバリーｄｖ／ｄｔを調整するために用いられている。ゲートコンデンサは、スイッチング素子のターンオン時の放射ノイズを抑制する効果を有している。一般的にスイッチング素子は、高電流領域よりも低電流領域で放射ノイズが大きくなる傾向がある。ＩＰＭでは一般的に、ゲートコンデンサは、制御基板（プリント回路基板）上に搭載されている。
しかし、例えばＩＧＢＴのゲートにゲートコンデンサが接続されている場合、ＩＧＢＴのエミッタ、制御基板、ゲートコンデンサ及びＩＧＢＴのゲートの間にループ回路が形成される。このため、ＩＧＢＴの短絡時に起こりやすい急峻な電流変化（高ｄｉ／ｄｔ）の発生により、このループ回路においてＬＣ発振が起こる。特にセンスＩＧＢＴは耐電圧が低いため、ＬＣ発振が生じた際にセンスＩＧＢＴが破壊され、保護機能が失われる可能性がある。
特許文献１には、ソースセンスを有する絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ）を備えるパワー回路が開示されている。このパワー回路は、誤動作や寄生発振を抑制する手段として、ゲートとソースセンス間に接続されたゲートダイオードを有している。ゲートダイオードは、ソースセンスにアノードが接続され、ゲートにカソードが接続されている。特許文献１には、このようにゲートダイオードを接続することにより、ゲート・ソース間容量に負方向に電圧が掛かった場合のゲート・ソース間電圧の振動や発振を抑制し、安定的な動作を得ることができ、しかも簡易な回路で構成できるため、小型化可能であることが開示されている。
特開２０１５－１２６３４２号公報
しかし、特許文献１に開示されたパワー回路は、ゲートコンデンサが搭載されている場合に生じる問題が対策されておらず、依然として、寄生発振によってスイッチング素子が破壊される可能性を有している。
本発明の目的は、スイッチング素子の制御信号入力端子に接続されたコンデンサを有していてもスイッチング素子を保護することができる半導体装置を提供することにある。
上記目的を達成するために、半導体装置は、スイッチング制御信号が入力される制御信号入力端子と、過電流及び短絡電流の少なくとも一方の検出に用いられる電流検出端子とを有するスイッチング素子と、前記制御信号入力端子と基準電位端子との間に配置されて必要に応じて前記制御信号入力端子から遮断されるコンデンサと、前記電流検出端子から出力される電流である検出電流が、前記スイッチング素子及び前記コンデンサを含んで形成されるループ回路に発振を生じさせる最小電流に基づいて設定された第一電流と同じ又は大きい場合に前記コンデンサと前記制御信号入力端子との接続を遮断する遮断部とを備える。
本発明の一態様によれば、スイッチング素子の制御信号入力端子に接続されたコンデンサを有していてもスイッチング素子を保護することができる。
本発明の一実施形態による半導体装置を備えた電力変換装置の概略構成を示す回路図である。 本発明の一実施形態による半導体装置の概略構成を示す回路図である。 比較例としての半導体装置の問題を説明するための図である。 本発明の一実施形態による半導体装置の効果を説明するための図であって、ゲートコンデンサを含むループ回路を示す図である。 本発明の一実施形態による半導体装置の効果を説明する図であって、スイッチング素子に流れる電流とリカバリー電圧変化率との関係の一例を示す図である。
本発明の一実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
〔電力変換装置の構成〕
本実施形態による半導体装置２ａを備えた電力変換装置１について図１を用いて説明する。以下、本実施形態による半導体装置２ａを備えた電力変換装置１としてインバータ回路を例にとって説明するが、半導体装置２ａは、インバータ回路に限られず、コンバータ回路やフルブリッジ回路などの電力変換装置にも適用できる。
図１に示すように、電力変換装置１は、三相交流電源３に接続されている。電力変換装置１は、三相交流電源３から入力される三相交流電力を全波整流する整流回路４と、整流回路４で整流された電力を平滑化する平滑用コンデンサ５とを有している。整流回路４の図示は省略するが、６つのダイオードをフルブリッジ接続して構成されるか又は６つのスイッチング素子をフルブリッジ接続して構成されている。
整流回路４の正極出力端子に正極側ラインＬｐが接続され、負極出力端子に負極側ラインＬｎが接続されている。正極側ラインＬｐ及び負極側ラインＬｎ間に平滑用コンデンサ５が接続されている。また、電力変換装置１は、正極側ラインＬｐ及び負極側ラインＬｎ間に印加された直流電圧を三相交流電圧に変換するインバータ回路２を備えている。インバータ回路２は、正極側ラインＬｐに接続された上アーム部を構成する例えば電圧制御型半導体素子としての絶縁ゲートバイポーラトランジスタ（スイッチング素子の一例）２１をそれぞれ有する半導体装置２ａ，２ｃ，２ｅと、負極側ラインＬｎに接続された下アーム部を構成する絶縁ゲートバイポーラトランジスタ２１をそれぞれ有する半導体装置２ｂ，２ｄ，２ｆとを備えている。以下、絶縁ゲートバイポーラトランジスタを「ＩＧＢＴ」と略記する。
半導体装置２ａに備えられたＩＧＢＴ２１及び半導体装置２ｂに備えられたＩＧＢＴ２１は、正極側ラインＬｐと負極側ラインＬｎとの間に直列に接続されてＵ相出力アーム２Ｕを構成している。半導体装置２ｃに備えられたＩＧＢＴ２１及び半導体装置２ｄに備えられたＩＧＢＴ２１は、正極側ラインＬｐと負極側ラインＬｎとの間に直列に接続されてＶ相出力アーム２Ｖを構成している。半導体装置２ｅに備えられたＩＧＢＴ２１及び半導体装置２ｆに備えられたＩＧＢＴ２１は、正極側ラインＬｐと負極側ラインＬｎとの間に直列に接続されてＷ相出力アーム２Ｗを構成している。
半導体装置２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ（以下、「半導体装置２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ」を「半導体装置２ａ～２ｆ」と略記する場合がある）に備えられたそれぞれのＩＧＢＴ２１には、還流ダイオード２２が逆並列に接続されている。ＩＧＢＴ２１及び還流ダイオード２２の詳細は後述する。
半導体装置２ａに備えられたＩＧＢＴ２１及び半導体装置２ｂに備えられたＩＧＢＴ２１の接続部と、半導体装置２ｃに備えられたＩＧＢＴ２１及び半導体装置２ｄに備えられたＩＧＢＴ２１の接続部と、半導体装置２ｅに備えられたＩＧＢＴ２１及び半導体装置２ｆに備えられたＩＧＢＴ２１の接続部は、負荷となる例えばモータ７にそれぞれ接続されている。
半導体装置２ａ～２ｆはそれぞれ、ＩＧＢＴ２１のスイッチング動作を個別に制御するゲート駆動回路（制御回路の一例）１０を備えている。図１では、ゲート駆動回路１０は、「ＧＤＵ」と表記されている。半導体装置２ａ～２ｆのそれぞれにおいて、ゲート駆動回路１０の出力端子は、ＩＧＢＴ２１のゲート（制御信号入力端子の一例）Ｇにそれぞれ接続されている。また、半導体装置２ａ～２ｆのそれぞれは、ゲート駆動回路１０に接続されたゲートコンデンサ（コンデンサの一例）３０を備えている。ゲート駆動回路１０及びゲートコンデンサ３０の詳細については後述する。
インバータ回路２は、Ｕ相出力アーム２Ｕ、Ｖ相出力アーム２Ｖ及びＷ相出力アーム２Ｗが並列接続された三相フルブリッジ回路と、Ｕ相出力アーム２Ｕのスイッチング動作を制御する半導体装置２ａ，２ｂと、Ｖ相出力アーム２Ｖのスイッチング動作を制御する半導体装置２ｃ，２ｄと、Ｗ相出力アーム２Ｗのスイッチング動作を制御する半導体装置２ｅ，２ｆとを有している。
電力変換装置１は、半導体装置２ａ～２ｆのそれぞれに設けられたゲート駆動回路１０を制御する制御装置６を有している。制御装置６は、半導体装置２ａ～２ｆのそれぞれに備えられたゲート駆動回路１０のそれぞれに個別に例えばパルス状の入力信号Ｖｉｎを出力するように構成されている。これにより、制御装置６は、半導体装置２ａ～２ｆのそれぞれに備えられたゲート駆動回路１０を制御して、半導体装置２ａ～２ｆのそれぞれに備えられたＩＧＢＴ２１を例えばパルス幅変調（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ：ＰＷＭ）によって駆動するようになっている。
＜半導体装置＞
次に、本実施形態による半導体装置について、図１を参照しつつ図２から図５を用いて説明する。電力変換装置１に設けられた半導体装置２ａ～２ｆは、同様の構成を有し、同様に動作する。このため、以下、半導体装置２ａ～２ｆについて半導体装置２ａを例にとって説明する。
〔半導体装置の構成〕
本実施形態による半導体装置２ａの概略構成について図１を参照しつつ図２を用いて説明する。
図２に示すように、半導体装置２ａは、ゲート信号（スイッチング制御信号の一例）Ｓｇが入力されるゲート（制御信号入力端子の一例）Ｇと、過電流及び短絡電流の少なくとも一方の検出に用いられる電流検出端子Ｓとを有するＩＧＢＴ（スイッチング素子の一例）２１を備えている。また、半導体装置２ａは、ゲートＧと基準電位端子４１との間に配置されて必要に応じてゲートＧから遮断されるゲートコンデンサ（コンデンサの一例）３０を備えている。さらに、半導体装置２ａは、電流検出端子Ｓから出力される電流である検出電流Ｉｓが、ＩＧＢＴ２１及びゲートコンデンサ３０を含んで形成されるループ回路Ｌ（図４参照）に発振を生じさせる最小電流に基づいて設定された第一電流と同じ又は大きい場合にゲートコンデンサ３０とゲートＧとの接続を遮断する遮断部１１を備えている。基準電位端子４１は、インバータ回路２（図１参照）の上アーム部を構成する半導体装置２ａ，２ｃ，２ｅではインバータ回路２の出力端子に接続され、インバータ回路２の下アーム部を構成する半導体装置２ｂ，２ｄ，２ｆではグラウンド端子（アース端子）に接続されている。
ゲートコンデンサ３０は、ＩＧＢＴ２１のスイッチング時のリカバリー電圧変化率を低減するために設けられている。第一電流は、ＩＧＢＴ２１の絶対最大定格電流に応じて所定の値に設定される。これにより、半導体装置２ａは、ループ回路Ｌにおける発振によってＩＧＢＴ２１のゲートＧと電流検出端子Ｓとの間に過電圧が加わってＩＧＢＴ２１が破損することを防止するようになっている。
半導体装置２ａは、検出電流Ｉｓを電圧として検出する電流検出部１３を備えている。また、半導体装置２ａは、ゲート信号Ｓｇを生成するゲート信号生成部（制御信号生成部の一例）１２と、検出電流ＩｓがＩＧＢＴ２１の絶対最大定格電流に基づいて設定された第二電流と同じ又は大きい場合にゲート信号生成部１２から出力されるゲート信号ＳｇがゲートＧに入力されることを防止してＩＧＢＴ２１を保護する保護部１４とを備えている。
詳細は後述するが、第二電流は、例えばＩＧＢＴ２１の絶対最大定格電流の２倍以上の値に設定されている。これにより、半導体装置２ａは、ＩＧＢＴ２１に流れる過電流及び短絡電流の少なくとも一方を検出してＩＧＢＴ２１が破損されることを防止するようになっている。
半導体装置２ａは、半導体基板（不図示）と、当該半導体基板に形成された遮断部１１、電流検出部１３、ゲート信号生成部１２及び保護部１４とを有しＩＧＢＴ２１を制御するゲート駆動回路（制御回路の一例）１０を備えている。ゲートコンデンサ３０は、ゲート駆動回路１０に接続されている。半導体装置２ａは、ゲート駆動回路１０及びゲートコンデンサ３０が実装されたプリント回路基板（回路基板の一例）４０（図２では不図示、図４参照）を備えている。基準電位端子４１は例えば、プリント回路基板４０に形成されている。
半導体装置２ａは、ＩＧＢＴ２１とＩＧＢＴ２１に逆並列接続された還流ダイオード（ダイオードの一例）２２とを有する半導体素子２０を備えている。還流ダイオード２２のカソードはＩＧＢＴ２１のコレクタＣに接続され、還流ダイオード２２のアノードはＩＧＢＴ２１のエミッタＥに接続されている。半導体素子２０と、プリント回路基板４０とは、１つにパッケージされたモジュール構成を有している。
ＩＧＢＴ２１は、モータ７に供給される電流である主電流が流れるメインＩＧＢＴと、このメインＩＧＢＴに流れる電流を検出するための検出電流Ｉｓが流れるセンスＩＧＢＴとを有する複合素子である。メインＩＧＢＴのゲート及びセンスＩＧＢＴのゲートは接続されており、ＩＧＢＴ２１のゲートＧとなる。メインＩＧＢＴのコレクタ及びセンスＩＧＢＴのコレクタは接続されており、ＩＧＢＴ２１のコレクタＣとなる。メインＩＧＢＴのエミッタはＩＧＢＴ２１のエミッタＥとなる。センスＩＧＢＴのエミッタはＩＧＢＴ２１の電流検出端子Ｓとなる。検出電流Ｉｓは、主電流よりも非常に小さく、例えば主電流の１万分の１程度の電流量である。
半導体装置２ａ、半導体装置２ｃ及び半導体装置２ｅ（図１参照）のそれぞれに備えられたＩＧＢＴ２１のコレクタＣは、正極側ラインＬｐ（図１参照）に接続されている。半導体装置２ａに備えられたＩＧＢＴ２１のエミッタＥは、半導体装置２ｂ（図１参照）に備えられたＩＧＢＴ２１のコレクタＣに接続されている。半導体装置２ｃに備えられたＩＧＢＴ２１のエミッタＥは、半導体装置２ｄ（図１参照）に備えられたＩＧＢＴ２１のコレクタＣに接続されている。半導体装置２ｅに備えられたＩＧＢＴ２１のエミッタＥは、半導体装置２ｆ（図１参照）に備えられたＩＧＢＴ２１のコレクタＣに接続されている。半導体装置２ｂ、半導体装置２ｄ及び半導体装置２ｆのそれぞれに備えられたＩＧＢＴ２１のエミッタＥは、負極側ラインＬｎ（図１参照）に接続されている。
図２に示すように、ゲート信号生成部１２は、電圧生成部１２７を有している。電圧生成部１２７は、例えば直流電源で構成されている。電圧生成部１２７の負極側は基準電位端子４１に接続されている。ゲート信号生成部１２は、電圧生成部１２７で生成された電圧が入力される増幅器１２１を有している。ゲート信号生成部１２は、増幅器１２１から出力される出力信号Ｓｏ３がゲートに入力されるＭＯＳトランジスタ１２３を有している。増幅器１２１は、例えばオペアンプで構成されている。ＭＯＳトランジスタ１２３は、例えばＮ型のＭＯＳトランジスタである。増幅器１２１の出力端子はＭＯＳトランジスタ１２３のゲートに接続されている。増幅器１２１の非反転入力端子（＋）は、電圧生成部１２７の正極側に接続されている。
ゲート信号生成部１２は、ＭＯＳトランジスタ１２３のドレインに接続されたカレントミラー回路１２２と、ＭＯＳトランジスタ１２３のソースに接続された抵抗素子１２６とを有している。抵抗素子１２６の一端子がＭＯＳトランジスタ１２３のソースに接続され、抵抗素子１２６の他端子が基準電位端子４１に接続されている。ＭＯＳトランジスタ１２３のソースと抵抗素子１２６の一端子の接続部は増幅器１２１の反転入力端子（－）に接続されている。
カレントミラー回路１２２は、ゲートが互いに接続されたＭＯＳトランジスタ１２２ａ及びＭＯＳトランジスタ１２２ｂを有している。ＭＯＳトランジスタ１２２ａ及びＭＯＳトランジスタ１２２ｂはそれぞれ、例えばＰ型のＭＯＳトランジスタで構成されている。ＭＯＳトランジスタ１２２ａのソースは、電源電圧Ｖｃｃが出力される電源出力端子に接続され、ＭＯＳトランジスタ１２２ａのドレインは、ＭＯＳトランジスタ１２２ａ，１２２ｂのゲート及びＭＯＳトランジスタ１２３のドレインに接続されている。
ゲート信号生成部１２は、制御装置６（図２では不図示、図１参照）にゲートが接続されたＭＯＳトランジスタ１２４を有している。ＭＯＳトランジスタ１２４は、例えばＮ型のＭＯＳトランジスタである。ＭＯＳトランジスタ１２４のゲートには、制御装置６から出力された入力信号Ｖｉｎが入力される。これにより、ＭＯＳトランジスタ１２４は、制御装置６によってオン／オフ状態（導通／非導通状態）が制御される。ＭＯＳトランジスタ１２４は、入力信号Ｖｉｎの電圧レベルが高レベルの場合にオン状態（導通状態）となり、入力信号Ｖｉｎの電圧レベルが低レベルの場合にオフ状態（非導通状態）となる。
ＭＯＳトランジスタ１２４のソースは、基準電位端子４１に接続されている。ＭＯＳトランジスタ１２４のドレインは、増幅器１２１の出力端子及びＭＯＳトランジスタ１２３のゲートに接続されている。
増幅器１２１、ＭＯＳトランジスタ１２３、抵抗素子１２６によって定電流回路が構成されている。増幅器１２１は、抵抗素子１２６での電圧降下の値が電圧生成部１２７で生成される電圧と等しくなる電圧レベルの出力信号Ｓｏ３をＭＯＳトランジスタ１２３のゲートに出力する。これにより、カレントミラー回路１２２に設けられたＭＯＳトランジスタ１２２ａには所定の定電流が流れる。さらに、カレントミラー回路１２２は、当該定電流と同じ電流量の電流をＭＯＳトランジスタ１２２ｂからＩＧＢＴ２１のゲートＧにゲート電流として出力する。このように、カレントミラー回路１２２に設けられたＭＯＳトランジスタ１２２ｂは、ＩＧＢＴ２１のゲートＧを充電するための充電用スイッチとしての機能を発揮する。
一方、ＭＯＳトランジスタ１２４がオン状態の場合、ＭＯＳトランジスタ１２３のゲートは、ＭＯＳトランジスタ１２４を介して基準電位端子４１に電気的に接続されるので、ＭＯＳトランジスタ１２３はオフ状態となる。これにより、カレントミラー回路１２２は、ＭＯＳトランジスタ１２２ａからＭＯＳトランジスタ１２３及び抵抗素子１２６に電流を流すことができないため、ＭＯＳトランジスタ１２２ｂからＩＧＢＴ２１のゲートＧにゲート電流を流すことができない。
ゲート信号生成部１２は、カレントミラー回路１２２と基準電位端子４１との間に配置されたＭＯＳトランジスタ１２５を有している。ＭＯＳトランジスタ１２５のドレインは、ＭＯＳトランジスタ１２２ｂのドレインに接続されている。ＭＯＳトランジスタ１２５のソースは、基準電位端子４１に接続されている。ＭＯＳトランジスタ１２５のゲートは、保護部１４に設けられた論理回路１４４（詳細は後述）の出力端子に接続されている。このため、ＭＯＳトランジスタ１２５のゲートには、論理回路１４４から出力される保護信号Ｓｇｄ（詳細は後述）が入力される。これにより、ＭＯＳトランジスタ１２５は、保護部１４によってオン／オフ状態（導通／非導通状態）が制御される。ＭＯＳトランジスタ１２５は、保護信号Ｓｇｄの電圧レベルが高レベルの場合にオン状態（導通状態）となってＩＧＢＴ２１のゲートＧを基準電位端子４１に電気的に接続する。一方、ＭＯＳトランジスタ１２５は、保護信号Ｓｇｄの電圧レベルが低レベルの場合にオフ状態（非導通状態）となってＩＧＢＴ２１のゲートＧを基準電位端子４１から電気的に切断する。このように、ＭＯＳトランジスタ１２５は、ＩＧＢＴ２１のゲートＧやゲートコンデンサ３０に充電された電荷を基準電位端子４１に放電するための放電用スイッチとしての機能を発揮する。
図２に示すように、電流検出部１３は、ＩＧＢＴ２１の電流検出端子Ｓと基準電位端子４１との間に接続された抵抗素子１３１を有している。抵抗素子１３１の一端子は電流検出端子Ｓに接続され、抵抗素子１３１の他端子は基準電位端子４１に接続されている。電流検出部１３は、電流検出端子Ｓから出力される検出電流Ｉｓが抵抗素子１３１を流れることによって抵抗素子１３１に生じる電圧降下を検出電圧Ｖｓとして出力するように構成されている。つまり、電流検出部１３は、電流検出端子Ｓに接続された抵抗素子１３１の一端子の電圧を検出電圧Ｖｓとして出力する。
図２に示すように、保護部１４は、電流検出部１３に接続された比較器１４１と、比較器１４１での比較の基準となる基準電圧を生成する電圧生成部１４２とを有している。保護部１４は、比較器１４１の出力側に配置された遅延回路１４３と、遅延回路１４３の出力側に配置された論理回路１４４とを有している。
電圧生成部１４２は、例えば直流電源で構成されている。電圧生成部１４２の負極側は基準電位端子４１に接続されている。電圧生成部１４２は、所定の電圧レベルの比較電圧Ｖ２を生成するようになっている。比較電圧Ｖ２は、ＩＧＢＴ２１の絶対最大定格電流に対応する電圧より大きい電圧（例えば１．５倍から２倍の電圧）に設定される。
比較器１４１は例えば、オペアンプ及び不図示の抵抗素子によって構成されたヒステリシスコンパレータである。比較器１４１の非反転入力端子（＋）には、電流検出端子Ｓ及び抵抗素子１３１の一端子が接続されている。比較器１４１の反転入力端子（－）には、電圧生成部１４２の正極側が接続されている。比較器１４１の出力端子は、遅延回路１４３の入力端子に接続されている。比較器１４１は、電流検出部１３から入力される検出電圧Ｖｓが電圧生成部１４２で生成される比較電圧Ｖ２と同じか大きい場合（すなわち比較電圧Ｖ２以上の場合）に電圧レベルが高レベルの出力信号Ｓｏ２を遅延回路１４３に出力する。また、比較器１４１は、検出電圧Ｖｓが比較電圧Ｖ２よりも低い場合に電圧レベルが低レベルの出力信号Ｓｏ２を遅延回路１４３に出力する。
遅延回路１４３の入力端子は、比較器１４１の出力端子に接続されている。遅延回路１４３の出力端子は、論理回路１４４（詳細は後述）の入力端子に接続されている。このため、比較器１４１が出力する出力信号Ｓｏ２は、遅延回路１４３に入力される。遅延回路１４３は、例えばＲＣフィルタで構成されている。遅延回路１４３は、比較器１４１から入力される出力信号Ｓｏ２を所定時間だけ遅延させて論理回路１４４に出力する。
ところで、電力変換装置１に突発的なノイズが発生し、当該ノイズがＩＧＢＴ２１に流れるコレクタ・エミッタ電流に重畳される場合がある。この場合、ＩＧＢＴ２１に過電流や短絡電流が流れていないにも関わらず、検出電圧Ｖｓが比較電圧Ｖ２よりも高くなるので、比較器１４１は、電圧レベルが突発的に高レベルとなる出力信号Ｓｏ２を遅延回路１４３に出力してしまう。遅延回路１４３は、この突発的に高レベルとなる出力信号Ｓｏ２を遅延させて除去することができる。これにより、保護部１４は、突発的なノイズに起因する誤動作を防止できる。さらに、遅延回路１４３は、低域通過フィルタとして機能するため、比較器１４１から入力される出力信号Ｓｏ２に重畳される高周波（例えば高周波ノイズ）を除去することができる。これにより、保護部１４は、ＩＧＢＴ２１の過電流や短絡電流の検出精度の向上を図ることができる。
論理回路１４４は、例えばＯＲゲートで構成されている。論理回路１４４の一方の入力端子は、制御装置６（図１参照）に接続されている。これにより、論理回路１４４の一方の入力端子には、制御装置６が出力する入力信号Ｖｉｎが入力される。論理回路１４４の他方の入力端子は、遅延回路１４３の出力端子に接続されている。これにより、論理回路１４４の他方の入力端子には、遅延回路１４３から入力されて所定時間だけ遅延された出力信号Ｓｏ２が入力される。論理回路１４４の出力端子は、ゲート信号生成部１２に設けられたＭＯＳトランジスタ１２５のゲートに接続されている。このため、論理回路１４４は、制御装置６から入力される入力信号Ｖｉｎと、遅延回路１４３から入力される出力信号Ｓｏ２とを演算（本実施形態では論理和）して得られる保護信号ＳｇｄをＭＯＳトランジスタ１２５のゲートに出力することができる。
図２に示すように、遮断部１１は、電流検出部１３に接続されて電流検出部１３で検出された検出電圧Ｖｓと、第一電流に対応する比較電圧Ｖ１（第一電圧の一例）とを比較する比較器１１２（比較部の一例）を有している。遮断部１１は、比較器１１２での比較の基準となる基準電圧を生成する電圧生成部１１３を有している。遮断部１１は、比較器１１２の出力側に配置された遅延回路１１４と、遅延回路１１４の出力側に配置された論理回路１１５とを有している。さらに、遮断部１１は、論理回路１１５の出力側に配置された相補型スイッチ回路１１１を有している。
電圧生成部１１３は、例えば直流電源で構成されている。電圧生成部１１３の負極側は基準電位端子４１に接続されている。電圧生成部１１３は、所定の電圧レベルの比較電圧Ｖ１を生成するようになっている。比較電圧Ｖ１は、ＩＧＢＴ２１の絶対最大定格電流に対応する電圧に基づいて設定される。比較電圧Ｖ１は例えば、保護部１４に設けられた電圧生成部１４２が生成する比較電圧Ｖ２よりも低い値に設定される。
比較器１１２は例えば、オペアンプ及び不図示の抵抗素子によって構成されたヒステリシスコンパレータである。比較器１１２の非反転入力端子（＋）には、電流検出端子Ｓ及び抵抗素子１３１の一端子が接続されている。比較器１１２の反転入力端子（－）には、電圧生成部１１３の正極側が接続されている。比較器１１２の出力端子は、遅延回路１１４の入力端子に接続されている。比較器１１２は、電流検出部１３から入力される検出電圧Ｖｓが電圧生成部１１３で生成される比較電圧Ｖ１と同じか大きい場合（すなわち比較電圧Ｖ１以上の場合）に電圧レベルが高レベルの出力信号Ｓｏ１を遅延回路１１４に出力する。また、比較器１１２は、検出電圧Ｖｓが比較電圧Ｖ１よりも低い場合に電圧レベルが低レベルの出力信号Ｓｏ１を遅延回路１１４に出力する。
遅延回路１１４の入力端子は、比較器１１２の出力端子に接続されている。遅延回路１１４の出力端子は、論理回路１１５（詳細は後述）の入力端子に接続されている。このため、比較器１１２が出力する出力信号Ｓｏ１は、遅延回路１１４に入力される。遅延回路１１４は、例えばＲＣフィルタで構成されている。遅延回路１１４は、比較器１１２から入力される出力信号Ｓｏ１を所定時間だけ遅延させて論理回路１１５に出力する。
遅延回路１１４は、保護部１４に設けられた遅延回路１４３と同様の機能を発揮して、電力変換装置１に突発的に発生するノイズに起因して遮断部１１が誤動作するのを防止することができる。さらに、遅延回路１１４は、遅延回路１４３と同様に、低域通過フィルタとして機能するため、比較器１１２から入力される出力信号Ｓｏ１に重畳される高周波（例えば高周波ノイズ）を除去することができる。これにより、遮断部１１は、動作の安定性の向上を図ることができる。
論理回路１１５は、例えばＡＮＤゲートで構成されている。論理回路１１５の２つの入力端子はいずれも遅延回路１１４の出力端子に接続されている。このため、論理回路１１５には、遅延回路１１４から入力されて所定時間だけ遅延された出力信号Ｓｏ１が入力される。論理回路１１５の出力端子は、ＭＯＳトランジスタ１１１ａ，１１１ｂ（詳細は後述）のそれぞれのゲートに接続されている。このため、論理回路１１５は、遅延回路１１４から２つの入力端子に入力される出力信号Ｓｏ１同士を演算（本実施形態では論理積）して得られる遮断信号ＳｃをＭＯＳトランジスタ１１１ａ，１１１ｂのそれぞれのゲートに出力することができる。
図２に示すように、遮断部１１は、電流検出部１３で検出される検出電流が第一電流と同じ又は大きい場合にゲートコンデンサ３０とＩＧＢＴ２１のゲートＧとの接続を遮断する例えばＰ型のＭＯＳトランジスタ１１１ａ（遮断用スイッチの一例）を有している。また、遮断部１１、当該検出電流が当該第一電流よりも小さい場合にゲートコンデンサ３０を基準電位端子４１に接続する例えばＮ型のＭＯＳトランジスタ１１１ｂ（接続用スイッチの一例）を有している。
ＭＯＳトランジスタ１１１ａ及びＭＯＳトランジスタ１１１ｂは、ＩＧＢＴ２１のゲートＧと基準電位端子４１との間で直列に接続された相補型の構成を有している。このため、遮断部１１は、ＭＯＳトランジスタ１１１ａ及びＭＯＳトランジスタ１１１ｂで構成された相補型スイッチ回路１１１を有している。
ＭＯＳトランジスタ１１１ａのソースは、ＩＧＢＴ２１のゲートＧに接続されている。また、ＭＯＳトランジスタ１１１ａのソースは、ゲート信号生成部１２に設けられたＭＯＳトランジスタ１１２ｂ及びＭＯＳトランジスタ１２５のそれぞれのドレインに接続されている。ＭＯＳトランジスタ１１１ａのドレインは、ＭＯＳトランジスタ１１１ｂのドレインに接続されている。ＭＯＳトランジスタ１１１ｂのソースは、基準電位端子４１に接続されている。
ＭＯＳトランジスタ１１１ａのゲート及びＭＯＳトランジスタ１１１ｂのゲートは接続されている。ＭＯＳトランジスタ１１１ａのゲート及びＭＯＳトランジスタ１１１ｂのゲートには、遮断部１１に設けられた論理回路１１５の出力端子が接続されている。ＭＯＳトランジスタ１１１ａのドレイン及びＭＯＳトランジスタ１１１ｂのドレインには、ゲートコンデンサ３０が接続されている。ＭＯＳトランジスタ１１１ａのゲート及びＭＯＳトランジスタ１１１ｂのゲートの接続部は、相補型スイッチ回路１１１の入力端子となる。このため、相補型スイッチ回路１１１の入力側には論理回路１１５が配置されている。すなわち、相補型スイッチ回路１１１の入力端子には、論理回路１１５の出力端子が接続されている。ＭＯＳトランジスタ１１１ａのドレイン及びＭＯＳトランジスタ１１１ｂのドレインの接続部は、相補型スイッチ回路１１１の出力端子となる。このため、相補型スイッチ回路１１１の出力側にはゲートコンデンサ３０が配置されている。
ゲートコンデンサ３０の一方の電極は、ＭＯＳトランジスタ１１１ａのドレイン及びＭＯＳトランジスタ１１１ｂのドレインに接続されている。ゲートコンデンサ３０の他方の電極は、ＩＧＢＴ２１Ａのエミッタ端子Ｅ、抵抗素子１３１の他端子及び基準電位端子４１に接続されている。このため、ゲートコンデンサ３０は、一方の電極が相補型スイッチ回路１１１の出力端子に接続された状態で、相補型スイッチ回路１１１の出力端子と基準電位端子４１との間に配置されている。
〔半導体装置の動作〕
本実施形態による半導体装置２ａの動作について、図１を参照しつつ図２を用いて説明する。
（正常動作）
ＩＧＢＴ２１のコレクタＣ及びエミッタＥの間に過電流や短絡電流が流れていない正常状態の場合に電圧レベルが高レベルの入力信号Ｖｉｎが制御装置６（図１参照）から入力されると、半導体装置２ａに設けられたゲート信号生成部１２は、非動作状態となってゲート信号ＳｇをＩＧＢＴ２１のゲートＧに出力しない。より具体的には、図２に示すように、ＭＯＳトランジスタ１２４は、電圧レベルが高レベルの入力信号Ｖｉｎがゲートに入力されるとオン状態となる。このため、ＭＯＳトランジスタ１２３のゲートがＭＯＳトランジスタ１２４を介して基準電位端子４１に接続されるので、ＭＯＳトランジスタ１２３はオフ状態となる。これにより、カレントミラー回路１２２は、基準電位端子４１に向かって電流を流さないので、ゲート信号生成部１２はＩＧＢＴ２１のゲートＧにゲート信号Ｓｇを出力しない。また、換言すると、ゲート信号生成部１２は、電圧レベルが高レベルの入力信号Ｖｉｎが制御装置６から入力されると、電圧レベルが低レベルのゲート信号ＳｇをＩＧＢＴ２１に出力する。このため、ＩＧＢＴ２１はオフ状態となる。これにより、ＩＧＢＴ２１のコレクタ・エミッタ間には電流が流れないので、電流検出端子Ｓから検出電流Ｉｓも流れない。
ＩＧＢＴ２１のコレクタＣ及びエミッタＥの間に過電流や短絡電流が流れていない正常状態であってゲート信号生成部１２がゲート信号ＳｇをＩＧＢＴ２１のゲートＧに出力しない場合には、ＩＧＢＴ２１の電流検出端子Ｓから検出電流Ｉｓが出力されない。このため、電流検出部１３に設けられた抵抗素子１３１において電圧降下が生じないため、検出電圧Ｖｓは、比較電圧Ｖ１及び比較電圧Ｖ２よりも低くなる。
これにより、保護部１４に設けられた遅延回路１４３は、電圧レベルが低レベルの出力信号Ｓｏ２を論理回路１４４の他方の入力端子に出力する。論理回路１４４の他方の入力端子には、電圧レベルが低レベルの遅延信号が入力されるが、論理回路１４４の一方の入力端子には、電圧レベルが高レベルの入力信号Ｖｉｎが入力されている。このため、論理回路１４４は、電圧レベルが高レベルの保護信号Ｓｇｄをゲート信号生成部１２に設けられたＭＯＳトランジスタ１２５に出力する。これにより、ＭＯＳトランジスタ１２５は、オン状態となる。その結果、ＩＧＢＴ２１のゲートＧは、基準電位端子４１に電気的に接続される。
また、遮断部１１は、電圧レベルが低レベルの遮断信号Ｓｃを相補型スイッチ回路１１１の入力端子に出力する。このため、ＭＯＳトランジスタ１１１ａがオン状態となり、ＭＯＳトランジスタ１１１ｂがオフ状態となる。その結果、ゲートコンデンサ３０は、ＭＯＳトランジスタ１１１ａを介してＩＧＢＴ２１のゲートＧに接続される。ゲートコンデンサ３０が充電されている場合、ゲートコンデンサ３０に充電されている電荷は、ＭＯＳトランジスタ１１１ａ及びＭＯＳトランジスタ１２５を介して基準電位端子４１に放電される。
ＩＧＢＴ２１のコレクタＣ及びエミッタＥの間に過電流や短絡電流が流れていない正常状態の場合に電圧レベルが低レベルの入力信号Ｖｉｎが制御装置６から入力されると、ゲート信号生成部１２は、動作状態となってゲート信号ＳｇをＩＧＢＴ２１に出力する。より具体的には、図２に示すように、ＭＯＳトランジスタ１２４のゲートには、電圧レベルが低レベルの入力信号Ｖｉｎが入力されるので、ＭＯＳトランジスタ１２４はオフ状態となる。このため、ＭＯＳトランジスタ１２３のゲートは、ＭＯＳトランジスタ１２４によって基準電位端子４１から電気的に切断される。これにより、ＭＯＳトランジスタ１２３のゲートには、増幅器１２１から出力される出力信号Ｓｏ３が入力されるので、カレントミラー回路１２２に設けられたＭＯＳトランジスタ１２２ａからＭＯＳトランジスタ１２３及び抵抗素子１２６に所定の定電流が流れる。さらに、カレントミラー回路１２２に設けられたＭＯＳトランジスタ１２２ｂから当該定電流と同じ電流量のゲート電流がＩＧＢＴ２１のゲートＧに流れる。すなわち、電圧レベルが高レベルのゲート信号ＳｇがＩＧＢＴ２１のゲートに入力される。
これにより、ＩＧＢＴ２１は、オフ状態からオン状態に切り替わり、コレクタＣ及びエミッタＥの間にコレクタ・エミッタ間電流が流れる。さらに、ＩＧＢＴ２１の電流検出端子Ｓからコレクタ・エミッタ間電流に基づく所定の電流量の検出電流Ｉｓが電流検出部１３に設けられた抵抗素子１３１に流れる。
ＩＧＢＴ２１のコレクタＣ及びエミッタＥの間に過電流や短絡電流が流れていない正常状態における検出電流Ｉｓに基づく検出電圧Ｖｓは、比較電圧Ｖ１及び比較電圧Ｖ２よりも低くなる。
これにより、保護部１４に設けられた遅延回路１４３は、電圧レベルが低レベルの出力信号Ｓｏ２を論理回路１４４の他方の入力端子に出力する。論理回路１４４の一方の入力端子には、電圧レベルが低レベルの入力信号Ｖｉｎが入力されている。このため、論理回路１４４は、電圧レベルが低レベルの保護信号Ｓｇｄをゲート信号生成部１２に設けられたＭＯＳトランジスタ１２５に出力する。これにより、ＭＯＳトランジスタ１２５は、オフ状態となる。その結果、ＩＧＢＴ２１のゲートＧは、基準電位端子４１から電気的に切断される。
また、遮断部１１は、電圧レベルが低レベルの遮断信号Ｓｃを相補型スイッチ回路１１１の入力端子に出力する。このため、ＭＯＳトランジスタ１１１ａがオン状態となり、ＭＯＳトランジスタ１１１ｂがオフ状態となる。その結果、ゲートコンデンサ３０は、ＭＯＳトランジスタ１１１ａを介してＩＧＢＴ２１のゲートＧに接続される。このように、検出電圧Ｖｓの方が比較電圧Ｖ１よりも低いことを示す出力信号Ｓｏ１を比較器１１２が出力した場合、ＭＯＳトランジスタ１１１ａはゲートコンデンサ３０と基準電位端子４１との接続を遮断せず、ＭＯＳトランジスタ１１１ｂはゲートコンデンサ３０を基準電位端子４１から切断する。これにより、ゲートコンデンサ３０には、ＭＯＳトランジスタ１２２ｂ及びＭＯＳトランジスタ１１１ａを介して電流が流れて電荷が充電される。詳細は後述するが、半導体装置２ａは、過電流や短絡電流が流れていない正常状態においてゲートコンデンサ３０をＩＧＢＴ２１のゲートＧに電気的に接続することにより、リカバリー電圧変化率（ｄｖ／ｄｔ）を低減して放射ノイズを抑制することができる。
パルス信号である入力信号Ｖｉｎのデューティ比に基づくＩＧＢＴ２１のコレクタ・エミッタ間電流に対応する検出電流Ｉｓが第一電流よりも小さい場合、検出電圧Ｖｓは比較電圧Ｖ１よりも低くなる。このため、ゲートコンデンサ３０は、ＩＧＢＴ２１のゲートＧに電気的に接続された状態となる。一方、入力信号Ｖｉｎのデューティ比に基づくＩＧＢＴ２１のコレクタ・エミッタ間電流に対応する検出電流Ｉｓが第一電流以上の場合、検出電圧Ｖｓは比較電圧Ｖ１よりも高くなる。このため、ゲートコンデンサ３０は、ＩＧＢＴ２１のゲートＧから電気的に遮断される。詳細は後述するが、半導体装置２ａは、ＩＧＢＴ２１に流れるコレクタ・エミッタ間電流に対応する検出電流Ｉｓが第一電流以上か否かに基づいてゲートコンデンサ３０をＩＧＢＴ２１のゲートＧから電気的に遮断するか否かを制御する。これにより、半導体装置２ａは、検出電流Ｉｓが小さい（すなわちコレクタ・エミッタ間電流が小さい）場合は放射ノイズを低減し、検出電流Ｉｓが大きい（すなわちコレクタ・エミッタ間電流が大きい）場合はＩＧＢＴ２１の損失を低減することができる。
（過電流時の動作）
ＩＧＢＴ２１のコレクタＣ及びエミッタＥの間に過電流が流れた場合、過電流に応じて検出される検出電流Ｉｓに基づく検出電圧Ｖｓが比較電圧Ｖ２よりも高くなったとする。そうすると、保護部１４に設けられた比較器１４１は、電圧レベルが高レベルの出力信号Ｓｏ２を遅延回路１４３に出力する。これにより、遅延回路１４３は、所定時間だけ遅延した出力信号Ｓｏ２を論理回路１４４の他方の入力端子に出力する。論理回路１４４の他方の入力端子には、電圧レベルが高レベルの出力信号Ｓｏ１が入力されるので、論理回路１４４は、入力信号Ｖｉｎの電圧レベルによらずに電圧レベルが高レベルの保護信号Ｓｇｄをゲート信号生成部１２に設けられたＭＯＳトランジスタ１２５に出力する。これにより、ＭＯＳトランジスタ１２５は、オン状態となるので、ＩＧＢＴ２１のゲートＧは、基準電位端子４１に電気的に接続される。その結果、電圧レベルが低レベルの入力信号Ｖｉｎがゲート信号生成部１２に入力されてゲート信号ＳｇがＩＧＢＴ２１のゲートＧに入力される状態で半導体装置２ａが動作していたとしても、ゲート信号ＳｇはＩＧＢＴ２１に入力されない。
これにより、ＩＧＢＴ２１がオフ状態に移行するので、ＩＧＢＴ２１に過電流が流れなくなり、ＩＧＢＴ２１の破損が防止される。このように、保護部１４は、ゲート信号ＳｇがＩＧＢＴ２１のゲートＧに入力されることを防止してＩＧＢＴ２１を保護することができる。
ＩＧＢＴ２１のコレクタＣ及びエミッタＥの間に過電流が流れた場合、過電流に応じて検出される検出電流Ｉｓに基づく検出電圧Ｖｓが比較電圧Ｖ１よりも高くなったとする。そうすると、遮断部１１に設けられた比較器１１２は、電圧レベルが高レベルの出力信号Ｓｏ１を遅延回路１１４に出力する。これにより、遅延回路１１４は、所定時間だけ遅延した出力信号Ｓｏ１を論理回路１１５の他方の入力端子に出力する。このため、論理回路１１５は、電圧レベルが高レベルの遮断信号Ｓｃを相補型スイッチ回路１１１の入力端子に出力する。このため、ＭＯＳトランジスタ１１１ａがオフ状態となり、ＭＯＳトランジスタ１１１ｂがオン状態となる。検出電圧Ｖｓの方が比較電圧Ｖ１よりも高いことを示す出力信号Ｓｏ１を比較器１１２が出力した場合、ＭＯＳトランジスタ１１１ａはゲートコンデンサ３０と基準電位端子４１との接続を遮断し、ＭＯＳトランジスタ１１１ｂはゲートコンデンサ３０を基準電位端子４１から接続する。
その結果、ゲートコンデンサ３０は、ＭＯＳトランジスタ１１１ａによってＩＧＢＴ２１のゲートＧから電気的に遮断されるとともに、ＭＯＳトランジスタ１１ｂを介して基準電位端子４１に電気的に接続される。その結果、ゲートコンデンサ３０には、ゲート電流が流れなくなるとともに、ゲートコンデンサ３０に充電されている電荷が基準電位端子４１に放電される。詳細は後述するが、半導体装置２ａは、ＩＧＢＴ２１のコレクタＣ及びエミッタＥの間に過電流が流れた場合にＩＧＢＴ２１のゲートＧからゲートコンデンサ３０を遮断することができるので、ゲートコンデンサ３０を含むループ回路Ｌにおける発振によってＩＧＢＴ２１が破損されることを防止できる。
〔半導体装置の効果〕
次に、本実施形態による半導体装置の効果について、半導体装置２ａを例にとって図２を参照しつつ図３から図５を用いて説明する。まず、本実施形態による半導体装置の効果を説明するに当たって、比較例としての半導体装置について図３を用いて説明する。比較例としての半導体装置は、遮断部を備えていない点を除いて、本実施形態による半導体装置２ａ～２ｆと同様の構成を有している。このため、図３では、比較例としての半導体装置が半導体装置２ａ～２ｆと異なるゲートコンデンサ近傍の回路構成のみが図示されている。なお、比較例としての半導体装置のゲート信号生成部及び保護部の図示及び説明は省略する。
図４では、開閉状態の理解を容易にするため、ＭＯＳトランジスタ１１１ａ，１１１ｂがスイッチの回路記号で図示されている。図４（ａ）は、ＭＯＳトランジスタ１１１ａがオン状態（導通状態）かつＭＯＳトランジスタ１１１ｂがオフ状態（非導通状態）の遮断部１１などの回路図である。図４（ｂ）は、ＭＯＳトランジスタ１１１ａがオフ状態かつＭＯＳトランジスタ１１１ｂがオン状態の遮断部１１などの回路図である。
図３に示すように、比較例としての半導体装置は、ＩＧＢＴ２１ＡのゲートＧとプリント回路基板４０Ａに形成された基準電位端子４１Ａとの間に接続されたゲートコンデンサ３０Ａを備えている。また、比較例としての半導体装置は、ＩＧＢＴ２１Ａの電流検出端子Ｓに接続された電流検出部１３Ａを備えている。電流検出部１３Ａは、ＩＧＢＴ２１Ａの電流検出端子Ｓと基準電位端子４１Ａとの間に接続された抵抗素子１３１Ａを有している。なお、本実施形態におけるＩＧＢＴ２１と同様に、ＩＧＢＴ２１Ａには、還流ダイオード２２Ａが逆並列に接続されている。
ゲートコンデンサ３０Ａ及び抵抗素子１３１Ａは、プリント回路基板４０Ａ上に搭載されている。ゲートコンデンサ３０Ａ及び抵抗素子１３１Ａは、例えばプリント回路基板４０Ａに形成された配線によって接続されている。当該配線は、基準電位端子４１Ａに接続されている。ゲートコンデンサ３０Ａ及びエミッタ端子Ｅの間の当該配線によって寄生インダクタンス４１１Ａが形成される。このため、ＩＧＢＴ２１Ａのエミッタ端子Ｅ、寄生インダクタンス４１１Ａ、ゲートコンデンサ３０Ａ及びＩＧＢＴ２１ＡのゲートＧによってループ回路ＬＡが形成される。
ＩＧＢＴ２１Ａが動作することによってＩＧＢＴ２１Ａに流れるコレクタ・エミッタ間電流（すなわち主電流）に急峻な電流変化が発生する。ここで、寄生インダクタンス４１１Ａの誘導係数を「Ｌａ」とし、コレクタ・エミッタ間電流の電流値を「ｉ」とすると、寄生インダクタンス４１１Ａには、「Ｌａ×ｄｉ／ｄｔ」の誘導起電力が発生する。ＩＧＢＴ２１Ａにコレクタ・エミッタ間電流が流れなくなった後も、寄生インダクタンス４１１Ａに発生した誘導起電力によってループ回路ＬＡにおいてＬＣ発振が生じる。誘導起電力は、ＩＧＢＴ２１Ａが動作する際に流れるリカバリー電流の大きさに起因する。リカバリー電流は、ＩＧＢＴ２１Ａに流れるコレクタ・エミッタ間電流が大きいほど大きくなるので、ＩＧＢＴ２１Ａに流れるコレクタ・エミッタ間電流が大きいほど、ＬＣ発振時にループ回路ＬＡに生じる電圧の振幅が大きくなる。このため、ＩＧＢＴ２１Ａに流れるコレクタ・エミッタ間電流が所定値を超えると、ＬＣ発振時の電圧の振幅がＩＧＢＴ２１ＡのゲートＧの耐電圧よりも大きくなり、ＩＧＢＴ２１Ａが破損する場合がある。
図４に示すように、半導体装置２ａでは、比較例としての半導体装置と同様に、ＩＧＢＴ２１Ａのエミッタ端子Ｅとゲートコンデンサ３０とは、プリント回路基板４０に形成された配線によって接続されている。当該配線は、基準電位端子４１に接続されている。より具体的には、ＩＧＢＴ２１Ａのエミッタ端子Ｅとゲートコンデンサ３０の他方の電極とがプリント回路基板４０に形成された配線を介して接続されている。このため、ＩＧＢＴ２１Ａのエミッタ端子Ｅとゲートコンデンサ３０の他方の電極との間の配線によって寄生インダクタンス４１１が形成される。
図４（ａ）に示すように、ＭＯＳトランジスタ１１１ａがオン状態（導通状態）かつＭＯＳトランジスタ１１１ｂがオフ状態（非導通状態）である場合、ＩＧＢＴ２１のエミッタ端子Ｅ、寄生インダクタンス４１１、ゲートコンデンサ３０、ＭＯＳトランジスタ１１１ａ及びＩＧＢＴ２１ＡのゲートＧによってループ回路Ｌが形成される。
比較例としての半導体装置と同様に、ＩＧＢＴ２１が動作してＩＧＢＴ２１に流れるコレクタ・エミッタ間電流に急峻な電流変化が発生すると、寄生インダクタンス４１１に誘導起電力が発生する。寄生インダクタンス４１１の誘導係数を「Ｌ１」とし、コレクタ・エミッタ間電流の電流値を「ｉ」とすると、寄生インダクタンス４１１に発生する誘導起電力は「Ｌ１×ｄｉ／ｄｔ」と表すことができる。
このように、半導体装置２ａでは、ＭＯＳトランジスタ１１１ａがオン状態の場合に、ループ回路Ｌが形成され、ＩＧＢＴ２１の動作に応じて寄生インダクタンス４１１に誘導起電力が発生する。しかしながら、半導体装置２ａは、遮断部１１を備えているので、ＩＧＢＴ２１に流れるコレクタ・エミッタ間電流（すなわち主電流）が所定値以上になると、図４（ｂ）に示すように、ＭＯＳトランジスタ１１１ａがオン状態からオフ状態に切り替わり、ＭＯＳトランジスタ１１１ｂがオフ状態からオン状態に切り替わる。これにより、ゲートコンデンサ３０は、ＭＯＳトランジスタ１１１ａによってＩＧＢＴ２１のゲートＧから電気的に遮断される。このように、ＩＧＢＴ２１に流れるコレクタ・エミッタ間電流が所定値以上の場合には、ループ回路Ｌが形成されないので、ＬＣ発振が生じない。その結果、所定値以上のコレクタ・エミッタ間電流がＩＧＢＴ２１に流れても、ＩＧＢＴ２１にゲートＧの耐電圧よりも大きい電圧が印加されることが防止される。
一方、ＩＧＢＴ２１に流れるコレクタ・エミッタ間電流が所定値よりも小さい場合には、ＭＯＳトランジスタ１１１ａがオン状態であるため、ループ回路Ｌが形成されたままである。しかしながら、ＩＧＢＴ２１に流れるコレクタ・エミッタ間電流が所定値よりも小さい場合には、リカバリー電流も小さくなるので、ＬＣ発振時にループ回路Ｌに生じる電圧の振幅は、ＩＧＢＴ２１ＡのゲートＧの耐電圧よりも小さくなる。
このように、半導体装置２ａは、ＩＧＢＴ２１に流れるコレクタ・エミッタ間電流の電流値によらず、ＬＣ発振に起因してＩＧＢＴ２１が破損することを防止できる。また、図４（ｂ）中に破線矢印で示すように、半導体装置２ａは、ＭＯＳトランジスタ１１１ａがオフ状態かつＭＯＳトランジスタ１１１ｂがオン状態において、ゲートコンデンサ３０に充電されていた電荷をＭＯＳトランジスタ１１１ｂを介して基準電位端子４１に放電することができる。このため、図４（ａ）に示すように、ＭＯＳトランジスタ１１１ａがオフ状態からオン状態に切り替わり、ＭＯＳトランジスタ１１１ｂがオン状態からオフ状態に切り替わった場合に、ゲート信号生成部１２（図２参照）から入力されるゲート電流をＩＧＢＴ２１のゲートＧ及びゲートコンデンサ３０に円滑に流すことができる。これにより、半導体装置２ａは、遮断部１１によってＩＧＢＴ２１のスイッチング速度が増加することを防止できる。
ゲートコンデンサ３０は、ＩＧＢＴ２１の絶対最大定格に応じて容量値が設定され、例えば数ｎＦ（ナノファラド）から数十ｎＦの値に設定される。ＭＯＳトランジスタ１１１ａ，１１１ｂのそれぞれには、ドレイン・ソース間容量などの寄生容量が形成されている。このため、ＭＯＳトランジスタ１１１ａがオフ状態の場合に、ＩＧＢＴ２１の電流検出端子Ｓ、抵抗素子１３１、寄生インダクタンス４１１、ゲートコンデンサ３０、ＭＯＳトランジスタ１１１ａ，１１１ｂのそれぞれに形成されたドレイン・ソース間容量及びＩＧＢＴ２１ＡのゲートＧによってループ回路が形成される。しかしながら、当該寄生容量の容量値は、数ｐＦ（ピコファラド）から数十ｐＦであり、ゲートコンデンサ３０と比較して極めて小さい。このため、当該ループ回路において、ＩＧＢＴ２１のゲートＧの耐電圧よりも大きい電圧振幅となるＬＣ発振は生じない。
次に、本実施形態による半導体装置の他の効果について図２から図４を参照しつつ図５を用いて説明する。図５中に破線の曲線で示す特性αは、本実施形態による半導体装置におけるＩＧＢＴのコレクタ・エミッタ間電流に対するリカバリー電圧変化率の特性を表している。図５中にバツ印を結ぶ曲線で示す特性β１は、図３に示す比較例としての半導体装置におけるＩＧＢＴのコレクタ・エミッタ間電流に対するリカバリー電圧変化率の特性を表している。図５中に菱形印を結ぶ曲線で示す特性β２は、図３に示す比較例としての半導体装置からゲートコンデンサを取り除いた場合のＩＧＢＴのコレクタ・エミッタ間電流に対するリカバリー電圧変化率の特性を表している。特性β１及び特性β２は実測値である。特性αは、本実施形態による半導体装置に備えられたＩＧＢＴの電気的特性を、特性β１及び特性β２が得られた比較例としての半導体装置に用いられたＩＧＢＴの電気的特性と同一に設定した場合のシミュレーション結果である。
図５中に示す「Ｉ１」は、ＩＧＢＴ２１の電流検出端子Ｓから第一電流と同じ大きさの検出電流Ｉｓが出力される場合のコレクタ・エミッタ間電流を表している。図５中に示すグラフの横軸は、左から右に向かってコレクタ・エミッタ間電流が大きくなる。図５中に示すグラフの縦軸は、下から上に向かってリカバリー電圧変化率が大きくなる。また、リカバリー電圧変化率が大きいほどＩＧＢＴでの損失が小さくなる。さらに、リカバリー電圧変化率が大きいほどＩＧＢＴがスイッチングする際に発生する放射ノイズが大きくなる。つまり、ＩＧＢＴの損失及び放射ノイズには、リカバリー電圧変化率の大きさにおいてトレードオフの関係がある。
図５に示すように、ゲートコンデンサが設けられている半導体装置（特性α及び特性β１参照）は、ゲートコンデンサが設けられていない半導体装置（特性β２）よりもリカバリー電圧変化率を小さくすることができる。このため、本実施形態による半導体装置２ａ～２ｆは、ゲートコンデンサを有さない半導体装置よりも、ＩＧＢＴ２１のスイッチング時に発生する放射ノイズの低減を図ることができる。
また、図５に示すように、ゲートコンデンサを有する比較例としての半導体装置（特性β１）は、ゲートコンデンサを有さない比較例としての半導体装置（特性β２）と比較して、ＩＧＢＴのコレクタ・エミッタ間電流が電流値Ｉ１よりも大きい範囲で、リカバリー電圧変化率が小さくなる。このため、比較例としての半導体装置は、ゲートコンデンサを有することにより、ＩＧＢＴのコレクタ・エミッタ間電流が電流値Ｉ１よりも大きい範囲で、ＩＧＢＴ２１のスイッチング時に発生する放射ノイズを低減できるものの、損失が大きくなる。
一方、本実施形態による半導体装置２ａ～２ｆは、遮断部１１を備えているので、ＩＧＢＴ２１が電流値Ｉ１と同じ又は大きい電流値のコレクタ・エミッタ間電流を流した場合、ゲートコンデンサ３０をＩＧＢＴ２１のゲートＧから遮断できる。これにより、半導体装置２ａ～２ｆは、ＩＧＢＴ２１が電流値Ｉ１と同じ又は大きい電流値のコレクタ・エミッタ間電流を流した場合、ゲートコンデンサ３０を有していない状態と等価な状態となる。これにより、図５に示すように、半導体装置２ａ～２ｆは、ＩＧＢＴ２１が電流値Ｉ１と同じ又は大きい電流値のコレクタ・エミッタ間電流を流している場合でも、ゲートコンデンサを有さない比較例としての半導体装置とほぼ同じリカバリー電圧変化率とすることができ、ＩＧＢＴ２１での損失を低減することができる。
以上説明したように、本実施形態による半導体装置２ａ～２ｆは、ゲート信号Ｓｇが入力されるゲートＧと、過電流及び短絡電流の少なくとも一方の検出に用いられる電流検出端子Ｓとを有するＩＧＢＴ２１と、ゲートＧと基準電位端子４１との間に配置されて必要に応じてゲートＧから遮断されるゲートコンデンサ３０と、電流検出端子Ｓから出力される電流である検出電流Ｉｓが、ＩＧＢＴ２１及びゲートコンデンサ３０を含んで形成されるループ回路Ｌに発振を生じさせる最小電流に基づいて設定された第一電流と同じ又は大きい場合にゲートコンデンサ３０とゲートＧとの接続を遮断する遮断部１１とを備えている。これにより、半導体装置２ａ～２ｆは、ＩＧＢＴ２１のゲートＧに接続されたゲートコンデンサ３０を有してもＩＧＢＴ２１を保護することができる。
すなわち、半導体装置２ａ～２ｆは、第一電流の電流値以上の検出電流Ｉｓが検出された際に、遮断部１１に設けられた半導体スイッチ（ＭＯＳトランジスタ１１１ａ）を動作させ、ゲートコンデンサ３０をＩＧＢＴ２１のゲートＧから絶縁する。これにより、半導体装置２ａ～２ｆは、ＩＧＢＴ２１の短絡時に起こりやすい、誤動作や発振によるセンスＩＧＢＴの破損を防ぎ、自己及び半導体装置２ａ～２ｆが用いられる電力変換装置の信頼性の向上を図るとともに、小電流領域におけるゲートコンデンサ３０に起因する放射ノイズの低減を図ることができる。
さらに、半導体装置２ａ～２ｆは、大電流領域において遮断部１１に設けられた半導体スイッチ（ＭＯＳトランジスタ１１１ａ）を動作させ、ゲートコンデンサ３０をＩＧＢＴ２１のゲートＧから絶縁することにより、大電流時にリカバリー電圧変化率の低下を防止してＩＧＢＴ２１での損失の減少を図ることができる。
本発明は、上記実施形態に限らず、種々の変形が可能である。
上記実施形態による半導体装置２ａ～２ｆは、スイッチング素子としてＩＧＢＴ２１を備えているが、本発明はこれに限られない。半導体装置に備えられるスイッチング素子は、ＩＧＢＴ、バイポーラトランジスタ又はＭＯＳトランジスタのいずれかであってもよい。また、スイッチング素子は、ＳｉＣ、ＧａＮ、ダイヤモンド、窒化ガリウム系材料、酸化ガリウム系材料、ＡｌＮ、ＡｌＧａＮ又はＺｎＯなどを含むワイドバンドギャップ半導体素子であってもよい。
上記実施形態におけるＭＯＳトランジスタ１１１ａ及びＭＯＳトランジスタ１１１ｂは、ＩＧＢＴ２１のゲートＧと基準電位端子４１との間で直列に接続された相補型の構成を有しているが、本発明はこれに限られない。遮断部１１に設けられるスイッチは、相補型スイッチと同様の動作をすれば、相補型の構成している必要ない。例えば、遮断部１１に設けられる複数（例えば２つ）のスイッチは、別の信号で個々に制御されるようにこうせいされていてもよい。
上記実施形態における論理回路１１５はＡＮＤゲートで構成され、論理回路１４４はＯＲゲートで構成されているが、本発明はこれに限られない。論理回路１１５，１４４は、制御対象の回路の動作に対して論理矛盾が生じなければ、他のゲート回路で構成されていてもよい。
上記実施形態による半導体装置２ａ～２ｆのそれぞれに設けられた保護部１４は、過電流及び短絡電流の少なくとも一方からＩＧＢＴ２１を保護するように構成されているが本発明はこれに限られない。半導体装置２ａ～２ｆは、ＩＧＢＴ２１を過電流から保護する保護部と、ＩＧＢＴ２１を過電流から保護する保護部とを有していてもよい。
本発明の技術的範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本発明の技術的範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画され得る。
１ 電力変換装置
２ インバータ回路
２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ 半導体装置
２Ｕ Ｕ相出力アーム
２Ｖ Ｖ相出力アーム
２Ｗ Ｗ相出力アーム
３ 三相交流電源
４ 整流回路
５ 平滑用コンデンサ
６ 制御装置
７ モータ
１０ ゲート駆動回路
１１ 遮断部
１１ｂ，１１１ａ，１１１ｂ，１１２ｂ，１２２ａ，１２２ｂ，１２３，１２４，１２５ ＭＯＳトランジスタ
１２ ゲート信号生成部
１３，１３Ａ 電流検出部
１４ 保護部
２０ 半導体素子
２１，２１Ａ 絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）
２２ 還流ダイオード
２２Ａ 還流ダイオード
３０，３０Ａ ゲートコンデンサ
４０，４０Ａ プリント回路基板
４１，４１Ａ 基準電位端子
１１１ 相補型スイッチ回路
１１２，１４１ 比較器
１１３，１２７，１４２ 電圧生成部
１１４，１４３ 遅延回路
１１５，１４４ 論理回路
１２１ 増幅器
１２２ カレントミラー回路
１２６，１３１，１３１Ａ 抵抗素子
４１１，４１１Ａ 寄生インダクタンス
Ｃ コレクタ
Ｅ エミッタ
Ｇ ゲート
Ｉ１ 電流値
Ｉｓ 検出電流
Ｌ，ＬＡ ループ回路
Ｌｎ 負極側ライン
Ｌｐ 正極側ライン
Ｓ 電流検出端子
Ｓｃ 遮断信号
Ｓｇ ゲート信号（スイッチング制御信号）
Ｓｇｄ 保護信号
Ｓｏ１，Ｓｏ２，Ｓｏ３ 出力信号
Ｖ１，Ｖ２ 比較電圧
Ｖｃｃ 電源電圧
Ｖｉｎ 入力信号
Ｖｓ 検出電圧

Claims (9)

  1. スイッチング制御信号が入力される制御信号入力端子と、過電流及び短絡電流の少なくとも一方の検出に用いられる電流検出端子とを有するスイッチング素子と、
    前記制御信号入力端子と基準電位端子との間に配置されて必要に応じて前記制御信号入力端子から遮断されるコンデンサと、
    前記電流検出端子から出力される電流である検出電流が、前記スイッチング素子及び前記コンデンサを含んで形成されるループ回路に発振を生じさせる最小電流に基づいて設定された第一電流と同じ又は大きい場合に前記コンデンサと前記制御信号入力端子との接続を遮断する遮断部と
    を備える半導体装置。
  2. 前記遮断部は、
    前記検出電流が前記第一電流と同じ又は大きい場合に前記コンデンサと前記制御信号入力端子との接続を遮断する遮断用スイッチと、
    前記検出電流が前記第一電流よりも小さい場合に前記コンデンサを前記基準電位端子に接続する接続用スイッチと
    を有する
    請求項１に記載の半導体装置。
  3. 前記遮断用スイッチ及び前記接続用スイッチは、前記制御信号入力端子と前記基準電位端子との間で直列に接続された相補型の構成を有している
    請求項２に記載の半導体装置。
  4. 前記検出電流を電圧として検出する電流検出部を備え、
    前記遮断部は、前記電流検出部で検出された検出電圧と、前記第一電流に対応する第一電圧とを比較する比較部を有し、
    前記検出電圧の方が前記第一電圧よりも高いことを示す信号を前記比較部が出力した場合、前記遮断用スイッチは前記コンデンサと前記制御信号入力端子との接続を遮断し、前記接続用スイッチは前記コンデンサを前記基準電位端子に接続し、
    前記検出電圧の方が前記第一電圧よりも低いことを示す信号を前記比較部が出力した場合、前記遮断用スイッチは前記コンデンサと前記制御信号入力端子との接続を遮断せず、前記接続用スイッチは前記コンデンサを前記基準電位端子から切断する
    請求項２又は３に記載の半導体装置。
  5. 前記スイッチング制御信号を生成する制御信号生成部と、
    前記検出電流が前記スイッチング素子の絶対最大定格電流に基づいて設定された第二電流と同じ又は大きい場合に前記制御信号生成部から出力される前記スイッチング制御信号が前記制御信号入力端子に入力されることを防止して前記スイッチング素子を保護する保護部と
    を備える請求項４に記載の半導体装置。
  6. 半導体基板と、前記半導体基板に形成された前記遮断部、前記電流検出部、前記制御信号生成部及び前記保護部とを有し前記スイッチング素子を制御する制御回路を備え、
    前記コンデンサは、前記制御回路に接続されている
    請求項５に記載の半導体装置。
  7. 前記制御回路及び前記コンデンサが実装された回路基板を備えている
    請求項６に記載の半導体装置。
  8. 前記スイッチング素子と前記スイッチング素子に逆並列に接続されたダイオードとを有する半導体素子と、前記回路基板とは、１つにパッケージされたモジュール構成を有する
    請求項７に記載の半導体装置。
  9. 前記スイッチング素子は、絶縁ゲートバイポーラトランジスタ、バイポーラトランジスタ又は金属－酸化物－半導体電界効果トランジスタのいずれかである
    請求項１から８までのいずれか一項に記載の半導体装置。
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