JP2007142788A - 電圧駆動型スイッチング回路 - Google Patents

Abstract

【課題】ターンオフ時の電圧駆動型素子の破壊を防止し、かつ、スイッチング損失の低減が可能な電圧駆動型スイッチング回路を提供する。
【解決手段】負荷を駆動する電圧駆動型素子１１の一つであるＩＧＢＴ（Ｑ１）のコレクタ端子を、ゲート抵抗（Ｒ３）を介してＩＧＢＴ（Ｑ１）のゲート端子にエミッタ端子を接続したＰＮＰトランジスタ（Ｑ３）のベース端子にコンデンサ（Ｃ２）、ダイオード（Ｄ１）を介して接続し、コンデンサ（Ｃ２）、ゲート抵抗（Ｒ３）の各インピーダンス値を少なくとも用いて決定される所定変化率に、ＩＧＢＴ（Ｑ１）のコレクタ電圧Ｖｃｅの時間変化率を、ターンオフ直後の高速の変化率から切替えて設定する変化率制御手段の動作開始時点を、ＰＮＰトランジスタ（Ｑ３）のベース電圧が動作しきい値電圧近傍のあらかじめ定めた所定値となる時間まで遅延させる遅延手段として、コンデンサ（Ｃ１）をベース抵抗（Ｒ１）に並列接続する。
【選択図】図１

Description

本発明は、電圧駆動型スイッチング回路に関し、具体的には、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）やパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）等のような電圧駆動型素子（パワーデバイスとも称する）のゲートを駆動してスイッチング動作を行う電圧駆動型スイッチング回路に関する。

一般に、ＩＧＢＴやパワーＭＯＳＦＥＴ等の電圧駆動型素子（パワーデバイスとも称する）を用いる電圧駆動型スイッチング回路においては、ターンオフ時にサージ電圧が発生し、電圧駆動型素子のコレクタ−エミッタ端子間には、「電源電圧＋サージ電圧」の電圧が印加される。このため、電圧駆動型素子のコレクタ−エミッタ端子間の電圧Ｖｃｅ（以下、単に、コレクタ電圧Ｖｃｅと記載する）が、該電圧駆動型素子の耐圧以上に大きくならないように制御しなければならない。

このターンオフ時のサージ電圧は、一般に、スイッチング速度が速い程（すなわち、コレクタ電圧の時間変化率が大きい程）、高くなる特性を有している。このため、例えば、特許文献１に示す特開２００４−１８７４６３号公報「電圧駆動型素子のゲート駆動回路」においては、電圧駆動型素子のコレクタ電圧Ｖｃｅの時間変化率ｄＶ／ｄｔが、あらかじめ定めた所定の一定値（ターンオフ時のスイッチング速度をあらかじめ定めた一定速度）に制限されるように、電圧駆動型素子のゲート電流（ゲート電荷の放電速度）を制御することによって、サージ電圧の振幅を小さな値に抑制し、ターンオフ時のコレクタ電圧Ｖｃｅが耐圧以上となることを防止するようにしている。

つまり、該特許文献１においては、電圧駆動型素子のゲートに蓄積された電荷を、ゲート抵抗を介して放電させる電荷放電用ＰＮＰトランジスタを前記電圧駆動型素子のゲート端子に接続する回路、および、前記電圧駆動型素子のコレクタ端子と前記電荷放電用ＰＮＰトランジスタのベース端子との間をコンデンサとダイオードとを介して接続し、かつ、前記コンデンサと前記ダイオードとの接続点と基準電位（アースなど）間にプルダウン抵抗を接続する回路を設けている。

このような回路構成にすることにより、ターンオフ時の電圧駆動型素子のコレクタ電圧Ｖｃｅの時間変化率ｄＶ／ｄｔ（ターンオフ時のスイッチング速度）を所定の一定値に抑制する制御を行って、ゲート電荷の放電速度を緩和した速度に抑えて、電圧駆動型素子のコレクタ電圧Ｖｃｅへの過大なサージ電圧の発生を防ぐと共に、前記電荷放電用ＰＮＰトランジスタに逆電圧が印加されて破壊されることを防止するようにしている。
特開２００４−１８７４６３号公報

しかしながら、前記特許文献１に記載のような従来の技術においては、次のような問題点が存在している。

第１の問題は、ターンオフ時の電圧駆動型素子のコレクタ電圧Ｖｃｅが、電源電圧が高い場合でも電圧駆動型素子の耐圧を超えないようにするために、コレクタ電圧Ｖｃｅの時間変化率ｄＶ／ｄｔを緩い勾配の小さな一定変化率に常に制限するように制御した場合、コレクタ電圧Ｖｃｅの時間変化率ｄＶ／ｄｔとして、電圧駆動型素子のコレクタ端子に印加される電圧（以下、電源電圧）が高い場合に合わせた小さな時間変化率ｄＶ／ｄｔに常に制御してしまい、電源電圧が低くて、たとえコレクタ電圧Ｖｃｅの時間変化率ｄＶ／ｄｔが大きくなって急峻な勾配の変化率になったとしても（つまり、スイッチング速度が速くなったとしても）、「電源電圧＋サージ電圧」が耐圧を超えてしまうことがないような場合であっても、不必要に、スイッチング速度を低下させてしまうという点にある。

また、第２の問題は、このように、電源電圧が低くても、スイッチング速度が常に低下してしまうため、スイッチング損失の増大を招くという点にある。

すなわち、一般に、電圧駆動型素子の破壊に対する許容サージ電圧は、電圧駆動型素子に印加される電源電圧によって変化する。しかし、従来の技術では、電源電圧の高低によらず、いかなる電源電圧であっても、コレクタ電圧Ｖｃｅの時間変化率ｄＶ／ｄｔを小さな所定変化率としてあらかじめ定めた一定値（すなわち、ターンオフ時のスイッチング速度をあらかじめ定めた低速の一定速度）に制限することにより、ターンオフ時に発生するサージ電圧による電圧駆動型素子の破壊を防止するという構成になっていた。

このように、耐圧を上回る恐れがある電源電圧が高い場合を基準にして、コレクタ電圧Ｖｃｅの時間変化率ｄＶ／ｄｔを制限すると、電源電圧が低く、許容サージ電圧に対して十分に余裕がある場合であっても、コレクタ電圧Ｖｃｅの時間変化率ｄＶ／ｄｔすなわちターンオフ時のスイッチング速度を上げることができず、スイッチング損失を低減することができないという問題が発生してしまう。

本発明は、以上のような問題に鑑みてなされたものであり、電圧駆動型素子のコレクタ電圧ｄＶ／ｄｔの時間変化率ｄＶ／ｄｔをあらかじめ定めた所定の変化率に変化させる変化率制御手段の制御開始時点を、あらかじめ定めた遅延時間分遅延させる制御を可能とし、もって、電圧駆動型素子のコレクタ電圧Ｖｃｅの大きさに応じて高速の変化率と低速の変化率とに変化させることにより、電圧駆動型素子のスイッチング損失を低減可能とすることを目的としている。

本発明に係る電圧駆動型スイッチング回路は、前述のごとき課題を解決するために、負荷を駆動する電圧駆動型素子をターンオフする際に、該電圧駆動型素子のコレクタ−エミッタ間の電圧の時間変化率があらかじめ定めた所定変化率になるように、該電圧駆動型素子のゲートに蓄積された電荷の放電速度を制御する変化率制御手段を備え、該変化率制御手段が制御を開始する時点を、前記電圧駆動型素子をターンオフする入力信号の印加時点から、あらかじめ定めた遅延時間分遅延させることを特徴としている。

本発明の電圧駆動型スイッチング回路によれば、電圧駆動型素子のコレクタ−エミッタ間に印加される電圧すなわちコレクタ電圧Ｖｃｅの時間変化率ｄＶ／ｄｔをあらかじめ定めた所定の変化率に変化させる時点を、電圧駆動型素子のターンオフのための入力信号の印加時点からあらかじめ定めた遅延時間分遅延させることを可能としているので、電圧駆動型素子のコレクタ電圧Ｖｃｅの大きさに応じて高速の変化率と低速の変化率とに変化させることにより、電圧駆動型素子のスイッチング損失を低減することが可能であるという効果が得られる。

以下に、本発明による電圧駆動型スイッチング回路の最良の実施形態について、図面を参照しながら詳細に説明する。

なお、本発明の電圧駆動型スイッチング回路の以下の実施形態に関する詳細な説明は、本発明の一実施例を示すものであり、以下の説明における本質的な要旨を逸脱しない限り、本発明の電圧駆動型スイッチング回路の実施形態については、かかる場合のみに限らず、他の実施形態についても適用可能であることは言うまでもない。

＜最良の実施形態の構成＞
本発明による電圧駆動型スイッチング回路の構成例について、まず説明する。図１は、本発明による電圧駆動型スイッチング回路の一例を示す回路構成図であり、電圧駆動型スイッチング回路１０として、接続した負荷を駆動するための電圧駆動型素子１１と該電圧駆動型素子１１をゲート駆動するためのゲート駆動回路１２とを備えており、電圧駆動型素子１１の一例としてＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）を用いた場合について示している。

図１において、ＩＧＢＴ（Ｑ１）のゲート端子（Ｇ）は、ＩＧＢＴ（Ｑ１）のゲート電荷の充電制御用として用いられる電荷充電用ＮＰＮトランジスタ（Ｑ２）とゲート抵抗（Ｒ２）とを介して電源電圧Ｖｃｃに接続され、かつ、ＩＧＢＴ（Ｑ１）のゲート電荷の放電制御用として用いられる電荷放電用ＰＮＰトランジスタ（Ｑ３）とゲート抵抗（Ｒ３）とを介して基準電位Ｖｅｅに接続されている。ここで、基準電位Ｖｅｅは、ＩＧＢＴ（Ｑ１）のエミッタ端子（Ｅ）と同電位であり、ゲート駆動回路１２の基準電位であり、例えば、アース電位である。

ＮＰＮトランジスタ（Ｑ２）のベース端子は、ベース抵抗（Ｒ５）を介して、プッシュプル構成されたＰｃｈ−ＭＯＳＦＥＴ（Ｑ４）とＮｃｈ−ＭＯＳＦＥＴ（Ｑ５）とのドレイン端子へ接続されている。ＰＮＰトランジスタ（Ｑ３）のベース端子も、ベース抵抗（Ｒ１）を介して、プッシュプル構成されたＰｃｈ−ＭＯＳＦＥＴ（Ｑ４）とＮｃｈ−ＭＯＳＦＥＴ（Ｑ５）とのドレイン端子へ接続されている。

プッシュプル構成されたＰｃｈ−ＭＯＳＦＥＴ（Ｑ４）とＮｃｈ−ＭＯＳＦＥＴ（Ｑ５）とのゲート端子は、入力信号Ｖｉｎへ接続され、入力信号Ｖｉｎの印加によってＮＰＮトランジスタ（Ｑ２）およびＰＮＰトランジスタ（Ｑ３）をオン／オフできるように構成されている。

また、ターンオフ時のＩＧＢＴ（Ｑ１）のコレクタ−エミッタ間電圧（コレクタ電圧）Ｖｃｅの時間的変化によるフィードバック動作ができるように、ＩＧＢＴ（Ｑ１）のコレクタ端子（Ｃ）は、コンデンサ（Ｃ２）とダイオード（Ｄ１）とを介して、ＰＮＰトランジスタ（Ｑ３）のベース端子に接続されている。

つまり、コンデンサ（Ｃ２）、ダイオード（Ｄ１）、後述するプルダウン抵抗（Ｒ４）は、ＩＧＢＴ（Ｑ１）のゲートに蓄積された電荷を放電させる電荷放電用のＰＮＰトランジスタ（Ｑ３）とベース抵抗（Ｒ１）と放電速度制御用のＩＧＢＴ（Ｑ１）とゲート抵抗（Ｒ３）と相まって、ＩＧＢＴ（Ｑ１）のゲートに蓄積された電荷の放電速度を制御する変化率制御手段を構成している。

すなわち、該変化率制御手段は、ＩＧＢＴ（Ｑ１）のゲート端子に印加されたゲート用入力信号によりＩＧＢＴ（Ｑ１）をターンオフする際に、ＩＧＢＴ（Ｑ１）のコレクタ電圧Ｖｃｅの時間変化率ｄＶ／ｄｔがあらかじめ定めた所定変化率になるように、コンデンサ（Ｃ２）の容量値とゲート抵抗（Ｒ３）と、（さらには、ＰＮＰトランジスタ（Ｑ３）の動作状態と）を少なくとも用いて決定される放電速度で、電荷放電用のＰＮＰトランジスタ（Ｑ３）を介して、ＩＧＢＴ（Ｑ１）のゲートに蓄積された電荷を放電させる動作を制御している。

ここで、プルダウン抵抗（Ｒ４）は、コンデンサ（Ｃ２）とダイオード（Ｄ１）との接続点から当該ゲート駆動回路１０の基準電位Ｖｅｅとの間に接続されており、かつ、ダイオード（Ｄ１）は、アノードがコンデンサ（Ｃ２）側に、カソードをＰＮＰトランジスタ（Ｑ３）のベース端子側に接続されて、コンデンサ（Ｃ２）側からＰＮＰトランジスタ（Ｑ３）のベース端子側へ電流が流れるように規制しており、ＰＮＰトランジスタ（Ｑ３）のベース端子への逆電圧の印加によってＰＮＰトランジスタ（Ｑ３）が破壊されることを防止している。したがって、ダイオード（Ｄ１）とプルダウン抵抗（Ｒ４）とは、電源電圧が低かったり、ＰＮＰトランジスタ（Ｑ３）の耐圧が十分に大きい場合などにあっては、省略して構成することも可能である。

以上のような回路構成において、さらに、コンデンサ（Ｃ２）の容量値よりも十分に大きな容量値を有するコンデンサ（Ｃ１）が、前記変化率制御手段の制御開始時点を遅延させるための第２のコンデンサとして、ＰＮＰトランジスタ（Ｑ３）のベース抵抗（Ｒ１）と並列に接続されており、前記変化率制御手段においてＩＧＢＴ（Ｑ１）のコレクタ電圧Ｖｃｅの時間変化率ｄＶ／ｄｔをあらかじめ定めた所定変化率に変化させる制御が開始される時点を、あらかじめ定めた遅延時間分遅延させる遅延手段を提供している。つまり、ＩＧＢＴ（Ｑ１）のターンオフ時に、ＩＧＢＴ（Ｑ１）のゲートに蓄積された電荷を前記所定変化率に相当する低速の放電速度で放電させる制御を前記変化率制御手段が開始する時点を遅延させる遅延手段として、ＰＮＰトランジスタ（Ｑ３）のベース抵抗（Ｒ１）に並列接続された時間遅延用のコンデンサ（Ｃ１）を少なくとも含んで構成している。

さらに言えば、この遅延手段を形成する第２のコンデンサとしてベース抵抗（Ｒ１）に並列接続したコンデンサ（Ｃ１）により、ＩＧＢＴ（Ｑ１）のゲート電荷の放電速度を制御し、ターンオフ動作の開始後、コンデンサ（Ｃ１）の容量値如何によって決定されるあらかじめ定めた遅延時間分経過して、ＩＧＢＴ（Ｑ１）のコレクタ電圧Ｖｃｅがあらかじめ定めた所定の電圧に到達した際に、コレクタ電圧Ｖｃｅの時間変化率ｄＶ／ｄｔは、ＩＧＢＴ（Ｑ１）のターンオフ開始直後の急峻な勾配を持つ大きな時間変化率ｄＶ／ｄｔ（高速のスイッチング速度）から、前述のような勾配が緩い小さな所定変化率（低速のスイッチング速度）に変化する動作を実現している。

なお、図１において、ＩＧＢＴ（Ｑ１）のベース電圧Ｖｇｅ、ＰＮＰトランジスタ（Ｑ３）のベース電圧Ｖｂ、プッシュプル構成されたＰｃｈ−ＭＯＳＦＥＴ（Ｑ４）とＮｃｈ−ＭＯＳＦＥＴ（Ｑ５）とのドレイン電圧Ｖ１は、いずれも、基準電位Ｖｅｅからの電位を示している。

＜最良の実施形態の動作の説明＞
次に、図１に示す電圧駆動型スイッチング回路１０の動作について、電圧駆動型素子１１の一例であるＩＧＢＴ（Ｑ１）に対するゲート駆動回路１２の動作を中心にして、図３を用いて説明する。ここに、図３は、図１に示す回路構成において、入力信号Ｖｉｎを変化させて、モータなどの誘導性の負荷が接続された電圧駆動型素子ＩＧＢＴ（Ｑ１）をターンオフさせた場合における各部のスイッチング波形の一例を示す波形図である。

時間ｔ１において、図３（Ａ）に示すように、入力信号ＶｉｎをＨｉレベルからＬｏレベルに変化させると、プッシュプル接続されたＰｃｈ−ＭＯＳＦＥＴ（Ｑ４）はオフし、Ｎｃｈ−ＭＯＳＦＥＴ（Ｑ５）はオンする。

Ｎｃｈ−ＭＯＳＦＥＴ（Ｑ５）がオンすることにより、図３（Ｂ）に示すように、プッシュプル構成されたＰｃｈ−ＭＯＳＦＥＴ（Ｑ４）とＮｃｈ−ＭＯＳＦＥＴ（Ｑ５）とのドレイン電圧Ｖ１がＨｉレベルからＬｏレベルに変化し、ゲート電荷充電用のＮＰＮトランジスタ（Ｑ２）がオンからオフヘ状態遷移すると同時に、ゲート電荷放電用のＰＮＰトランジスタ（Ｑ３）のベース電位ＶｂがＨｉレベルからＬｏレベルに変化して、ＰＮＰトランジスタ（Ｑ３）がオフからオンヘと状態遷移し、ＩＧＢＴ(Ｑ1)のゲート端子に印加されるゲート用入力信号（ゲート電流）が変化し、ＩＧＢＴ（Ｑ１）のゲート電荷の放電が開始される。

ＩＧＢＴ（Ｑ１）のゲート電荷の放電速度は、放電速度制御用のＩＧＢＴ（Ｑ１）のゲート抵抗（Ｒ３）、ＰＮＰトランジスタ（Ｑ３）の動作状態などにより決定される。よって、ゲート電荷放電用のＰＮＰトランジスタ（Ｑ３）の動作状態を決定するベース電流の大きさを制御するために、図１の回路構成において、コンデンサ（Ｃ１）の導入により、ＰＮＰトランジスタ（Ｑ３）のベース電位Ｖｂを、以下の動作により調整している。

ＩＧＢＴ（Ｑ１）をターンオフするゲート用入力信号が印加された時間ｔ１以後、ＩＧＢＴ（Ｑ１）のゲート電荷の放電が進み、図３（Ｅ）に示すように、ＩＧＢＴ（Ｑ１）のベース電圧Ｖｇｅが低下すると、図３（Ｆ）に示すように、ＩＧＢＴ（Ｑ１）のコレクタ−エミッタ間電圧（すなわち、コレクタ電圧）Ｖｃｅが上昇を開始することにより、コレクタ電圧Ｖｃｅの時間変化率ｄＶ／ｄｔとして、図３（Ｆ）に示すように、正の勾配の変化が発生する。

正の勾配の時間変化率ｄＶ／ｄｔに応じて、コンデンサ（Ｃ２）には、ＩＧＢＴ（Ｑ１）のコレクタ端子（Ｃ）から電流ｉａが流れ込む。電流ｉａは、ダイオード（Ｄ１）を介して、ＰＮＰトランジスタ（Ｑ３）のベース抵抗（Ｒ１）、コンデンサ（Ｃ１）へ流れ込むため、図３（Ｃ）、（Ｄ）に示すように、ＰＮＰトランジスタ（Ｑ３）のベース電位Ｖｂすなわちベース抵抗（Ｒ１）の両端電圧も上昇を開始する。

ベース電位Ｖｂの上昇により、ＰＮＰトランジスタ（Ｑ３）のベース電流が抑制され、その結果、ＩＧＢＴ（Ｑ１）のゲート放電量が制限される。この結果、ゲート電荷の放電開始時間ｔ１からＩＧＢＴ（Ｑ１）の閾値（Ｖｔｈ）すなわちコレクタ電圧Ｖｃｅのピーク値を横切る時間ｔ３までの間、電流ｉａに基づいて、コレクタ電圧Ｖｃｅの時間変化率ｄＶ／ｄｔが制御されることになる。

次に、かくのごときゲート電荷の放電開始時間ｔ１からＩＧＢＴ（Ｑ１）のコレクタ電圧Ｖｃｅのピーク値を横切る時間ｔ３までの間のコレクタ電圧Ｖｃｅの時間変化率ｄＶ／ｄｔを制御する動作について、図２の等価回路を用いてさらに詳細に説明する。

ここで、時間ｔ１からｔ３に至るまでにＩＧＢＴ（Ｑ１）のコレクタ端子（Ｃ）から流れ込む電流ｉａは、図２に示す等価回路を流れる電流ｉ０（ｔ）と等価である。図２は、図１に示す回路構成の動作原理を説明するための等価回路図であり、コンデンサ(Ｃ２)、ゲート抵抗（Ｒ３）、ベース抵抗（Ｒ１）、ＰＮＰトランジスタ（Ｑ３）などで構成される前記変化率制御手段によってコレクタ電圧Ｖｃｅの時間変化率ｄＶ／ｄｔをあらかじめ定めた低速の所定変化率に制御する開始時点を、時間遅延用としてベース抵抗（Ｒ１）と並列接続したコンデンサ（Ｃ１）を含んで構成される前記遅延手段により遅延させて、高速の時間変化率（図３（Ｆ）に示すＫ１）と低速の時間変化率（図３（Ｆ）に示すＫ２）との２段階で、コレクタ電圧Ｖｃｅの時間変化率ｄＶ／ｄｔを変化させる動作を説明するためのものである。

図２において、抵抗（Ｒ１）を流れる電流をｉ１（ｔ）、コンデンサ（Ｃ１）を流れる電流をｉ２（ｔ）、入力される電圧をＥ（ｔ）とする。なお、入力される電圧Ｅ（ｔ）は、ＩＧＢＴ（Ｑ１）のコレクタ−エミッタ間電圧（すなわち、コレクタ電圧）Ｖｃｅであり、その時間変化率ｄＶ／ｄｔが一定値（α）で、時間ｔに関して一次関数（Ｅ（ｔ）＝α＊ｔ）で表されるものとする。コンデンサ（Ｃ２）の両端電圧を時間関数Ｖ１（ｔ）、抵抗Ｒ１の両端電圧を時間関数Ｖ２（ｔ）とすると、以下の等価式が成立する。

Ｖ１（ｔ）＋Ｖ２（ｔ）＝Ｅ（ｔ）＝α＊ｔ …式（１）
コンデンサ（Ｃ２）に蓄積された電荷量をＱ１（ｔ）とすると、式（１）は次のように変形できる。

Ｑ１（ｔ）／Ｃ２＋Ｒ１＊ｉ１（ｔ）＝α＊ｔ …式（２）
式（２）の両辺を微分すると、次の式（３）となる。

（１／Ｃ２）＊ｄ／ｄｔ（Ｑ１（ｔ））＋Ｒ１＊ｄ／ｄｔ（ｉ１（ｔ））＝α
…式（３）
ここで、式（３）および以下の式（４）、式（５）、式（６）を用いて、任意の時間ｔ（時間ｔ１〜時間ｔ３：すなわち、ＩＧＢＴ（Ｑ１）のゲート電荷の放電開始時間〜ＩＧＢＴ（Ｑ１）のコレクタ電圧Ｖｃｅのピーク値を横切る時間）における電流ｉ１（ｔ）を求めると、以下に示す式（７）のように記述することができる。

ｉ０（ｔ）＝ｉ１（ｔ）＋ｉ２（ｔ） …式（４）
ｉ０（ｔ）＝ｄ／ｄｔ（Ｑ１（ｔ）） …式（５）
ｉ２（ｔ）＝Ｃ１＊ｄ／ｄｔ（Ｖ２（ｔ）） …式（６）
｛Ｒ１＋（Ｒ１＊Ｃ１）／Ｃ２｝＊ｄ／ｄｔ（ｉ１（ｔ））
＋（１／Ｃ２）＊ｉ１（ｔ）＝α …式（７）
式（７）の微分方程式の解を求めると、次の式（８）が得られる。

ｉ１（ｔ）＝Ｃ２＊α＊［１−ｅｘｐ｛（−ｔ）／（Ｒ１＊（Ｃ１＋Ｃ２））｝］
…式（８）
よって、抵抗（Ｒ１）の両端電圧Ｖ２（ｔ）は、次の式（９）で与えられる。

Ｖ２（ｔ）＝Ｒ１＊ｉ１（ｔ）＝Ｒ１＊Ｃ２＊α
＊［１−ｅｘｐ｛（−ｔ）／（Ｒ１＊（Ｃ１＋Ｃ２））｝］
…式（９）
式（９）を図１の回路構成に置き換えて考えると、時間ｔ（ｔ１≦ｔ≦ｔ３）において、最終的に到達する抵抗（Ｒ１）の両端電圧Ｖ２（ｔ）すなわちＰＮＰトランジスタ（Ｑ３）のベース電位Ｖｂは、コンデンサ（Ｃ２）の容量値と、抵抗（Ｒ１）の抵抗値と、ＩＧＢＴ（Ｑ１）のコレクタ電圧（すなわち、コレクタ−エミッタ間電圧）Ｖｃｅの時間変化率α（＝ｄＶ／ｄｔ）とで決定され、抵抗（Ｒ１）に並列接続されているコンデンサ（Ｃ１）は、ＰＮＰトランジスタ（Ｑ３）のベース電位Ｖｂの最終的な値の決定には関与していないことがわかる。

つまり、式（９）にて明らかなように、コンデンサ（Ｃ１）は、抵抗Ｒ１の両端電位Ｖ２（ｔ）すなわちＰＮＰトランジスタ（Ｑ３）の最終的なベース電位Ｖｂに到達するまでの時定数｛Ｒ１＊（Ｃ１＋Ｃ２）｝のみに関係していることがわかる。

ここで、｛コンデンサ（Ｃ１）の容量値｝＞＞｛コンデンサ（Ｃ２）の容量値｝の関係が成立するような、コンデンサ（Ｃ２）に比して容量値が大きなコンデンサ（Ｃ１）をベース抵抗（Ｒ１）に並列接続することによって、ゲート電荷の放電開始時間ｔ１の直後からコンデンサ(Ｃ１)が完全に充電される時間ｔ２までは、コンデンサ（Ｃ１）が支配的となり、電流ｉａはほとんどコンデンサ（Ｃ１）へ流れ込むこととなる。

その後、時間ｔ２に達して、コンデンサ（Ｃ１）が完全に充電されると、今度は抵抗（Ｒ１）が支配的となり、図３（Ｄ）および図３（Ｃ）の時間ｔ２の時点に示すように、および抵抗（Ｒ１）の両端電圧すなわちＰＮＰトランジスタ（Ｑ３）のベース電圧Ｖｂが顕著に上昇を開始することになる。

ところで、ＩＧＢＴ（Ｑ１）のゲート電荷の放電速度を決定するＩＧＢＴ（Ｑ１）からのゲート放電電流ｉｇは、
ｉｇ＝（Ｖｇｅ−Ｖｂ−Ｖｂｅ）／Ｒ３ …式（１０）
と表すことができる。なお、Ｖｇｅは、前述のように、ＩＧＢＴ（Ｑ１）のベース電圧であり、Ｖｂは、ＰＮＰトランジスタ（Ｑ３）のベース電圧であり、Ｖｂｅは、ＰＮＰトランジスタ（Ｑ３）のベース−エミッタ間電圧である。

式（１０）に示すように、ＰＮＰトランジスタ（Ｑ３）のベース電圧Ｖｂが上昇して、ＰＮＰトランジスタ（Ｑ３）の動作しきい値電圧（オン動作からオフ動作に切り替わる限界電圧）近傍のあらかじめ定めた所定電圧値に到達すると、ＩＧＢＴ（Ｑ１）からのゲート放電電流ｉｇが急激に減少し、ＩＧＢＴ（Ｑ１）のゲート電荷の放電速度が緩和され、低速の速度に変化することになる。

式（９）、式（１０）より、コンデンサ（Ｃ１）への充電が支配的な期間、すなわち、ゲート電荷の放電開始時間ｔ１の直後からコンデンサ（Ｃ１）への充電が終了し、ＰＮＰトランジスタ（Ｑ３）のベース電圧ＶｂがＰＮＰトランジスタ（Ｑ３）の動作しきい値電圧近傍の所定電圧値に到達する時間ｔ２までの間は、前記変化率制御手段として、コンデンサ（Ｃ２）を介したゲート放電電流ｉｇ調整のためのフィードバック制御は、ほとんど機能していないことになり、コレクタ電圧（コレクタ−エミッタ間電圧）Ｖｃｅの時間変化率αが、図３（Ｆ）に示すように、正の変化率として大きな値（ｄＶ／ｄｔ＝Ｋ１）すなわち高速の変化率に設定されている状態になる。

一方、抵抗（Ｒ１）への電流ｉａの流入が支配的となった期間、すなわち、ＰＮＰトランジスタ（Ｑ３）のベース電圧Ｖｂが所定の動作しきい値電圧近傍の所定電圧値に到達した時間ｔ２以後は、前記変化率制御手段として、コンデンサ（Ｃ２）を介したゲート放電電流ｉｇ調整のためのフィードバック制御が機能を開始することになり、コレクタ電圧（コレクタ−エミッタ間電圧）Ｖｃｅの時間変化率αが、急速に、図３（Ｆ）に示すように、小さな値（ｄＶ／ｄｔ＝Ｋ２）すなわち低速の変化率へと変化することになる。

すなわち、コレクタ電圧（コレクタ−エミッタ間電圧）Ｖｃｅの時間変化率αは、コンデンサ（Ｃ１）をＰＮＰトランジスタ（Ｑ３）のベース抵抗（Ｒ１）に並列接続することにより、時間ｔ１から時間ｔ３までの間に亘って、一定の値を保つのではなく、ＰＮＰトランジスタ（Ｑ３）のベース電位Ｖｂが所定の動作しきい値電圧近傍の所定電圧値に到達した時間ｔ２の前後で、異なる値を持つこととなる。

このように、ＰＮＰトランジスタ（Ｑ３）のベース抵抗（Ｒ１）に並列接続された遅延制御用のコンデンサ（Ｃ１）は、ＩＧＢＴ（Ｑ１）のゲート電荷の放電開始時間ｔ１からＰＮＰトランジスタ（Ｑ３）のベース電圧Ｖｂが所定の動作しきい値電圧付近に到達する時間ｔ２に至るまでの時間分、前記変化率制御手段の機能を開始させる時間を遅延させる遅延手段として機能していることになる。

以上のように、コレクタ電圧Ｖｃｅの時間変化率αは、時間ｔ１から時間ｔ３に至るまでの間において、常に一定の値となるわけではなく、ゲート放電電流ｉｇ調整のためのフィードバック制御を行う前記変化率制御手段が機能するか否かによって、ＰＮＰトランジスタ（Ｑ３）のベース電位Ｖｂが所定の動作しきい値電圧付近に到達する時間ｔ２の前と後で、異なる値となっている。このため、ＰＮＰトランジスタ（Ｑ３）のベース電位Ｖｂが所定の動作しきい値電圧付近に到達する時間ｔ２の前および後で、式（９）のコレクタ電圧Ｖｃｅの時間変化率αを、それぞれ、異なる固定値Ｋ１およびＫ２で近似するものとすると、時間ｔ（ｔ１≦ｔ≦ｔ３）におけるＰＮＰトランジスタ（Ｑ３）のベース電圧Ｖｂは、次の式（１１）、式（１２）で近似することができる。

（１）ｔ１≦ｔ＜ｔ２の場合、
Ｖｂ（ｔ）＝Ｒ１＊Ｃ２＊Ｋ１
＊［１−ｅｘｐ｛（−ｔ）／（Ｒ１＊（Ｃ１＋Ｃ２））｝］
…式（１１）
（２）ｔ２≦ｔ≦ｔ３の場合、
Ｖｂ（ｔ）＝Ｒ１＊Ｃ２＊Ｋ２
＊［１−ｅｘｐ｛（−ｔ）／（Ｒ１＊（Ｃ１＋Ｃ２））｝］
…式（１２）
式（１０）、および、式（１１）、（１２）に示すように、ゲート放電電流ｉｇは、ゲート電荷の放電開始時間ｔ１以降の時間経過に伴い、前記変化率制御手段が機能するか否かによって、２段階に変化することになり、もって、コレクタ電圧Ｖｃｅが低い間は、ＩＧＢＴ（Ｑ１）のゲート電荷の放電速度が高速となり、コレクタ電圧Ｖｃｅの時間変化率ｄＶ／ｄｔが勾配が急峻な大きな値になり、一方、コレクタ電圧Ｖｃｅが高くなると、ＩＧＢＴ（Ｑ１）のゲート電荷の放電速度が低速に変化し、コレクタ電圧Ｖｃｅの時間変化率ｄＶ／ｄｔが勾配が緩い小さな変化率になるという具合に、２段階に変化する。

なお、前記変化率制御手段の機能を開始させる時間を遅延させる遅延手段として、コンデンサ（Ｃ１）の容量値に応じて、ＩＧＢＴ（Ｑ１）のゲート電荷の放電開始時間ｔ１からＰＮＰトランジスタ（Ｑ３）のベース電圧Ｖｂが所定の動作しきい値電圧付近に到達する時間ｔ２に至るまでの時間まで、遅延させるという動作は、ターンオフ動作開始後からあらかじめ定められた遅延時間が経過するまでの間（ｔ１からｔ２までの間）のコレクタ電圧の変化率Ｋ１は抵抗Ｒ３によって定まる一定の変化率であるので、言い換えれば、ＩＧＢＴ（Ｑ１）のゲート電荷の放電開始時間ｔ１からＩＧＢＴ（Ｑ１）のコレクタ電圧Ｖｃｅが、あらかじめ定めた所定の電圧に到達するまでの時間まで、遅延させるという動作を行うものと解釈することもできる。

次に、コレクタ電圧（コレクタ−エミッタ間電圧）Ｖｃｅの時間変化率ｄＶ/ｄｔをあらかじめ定めた低速の所定変化率に制御する前記変化率制御手段の制御開始時点を遅延させる前記遅延手段の一例として、抵抗（Ｒ１）ヘコンデンサ（Ｃ１）を並列接続するという本発明の電圧駆動型スイッチング回路における効果について、図４を用いてさらに説明する。

図４は、本発明の実施例を示す図１の回路構成と前記特許文献１に記載された従来の回路構成におけるＩＧＢＴのターンオフ時のスイッチング波形の一例を示す概念図である。図４（Ａ）のターンオフ時のスイッチング波形は、本発明の実施例を示す図１の回路構成において電源電圧Ｖｃｃを変化させた場合のコレクタ電流Ｉｃ１およびコレクタ−エミッタ間電圧Ｖｃｅ１を示すものであり、電源電圧Ｖｃｃが高い電圧値Ｖｄｃ１の場合を実線で、低い電圧値Ｖｄｃ２（Ｖｄｃｌ＞Ｖｄｃ２）の場合を破線で示している。

一方、図４（Ｂ）のターンオフ時のスイッチング波形も、前記特許文献１に記載された従来の回路構成において、同様に、電源電圧Ｖｃｃを高い電圧値Ｖｄｃｌと低い電圧値Ｖｄｃ２（Ｖｄｃｌ＞Ｖｄｃ２）とのそれぞれにおけるコレクタ電流Ｉｃ２、コレクタ−エミッタ間電圧Ｖｃｅ２を、それぞれ、実線と破線とで示している。

図４（Ａ）、（Ｂ）のそれぞれのスイッチング波形に示すように、電源電圧Ｖｃｃが高い電圧値Ｖｄｃ１の場合においては、コレクタ−エミッタ間電圧Ｖｃｅ１，Ｖｃｅ２のいずれのピーク電圧も、破壊電圧（ＢＶ）以下でターンオフされており、電圧駆動型素子のＩＧＢＴ（Ｑ１）の破壊を防止可能としていることがわかる。

しかし、図４（Ａ）の本発明における回路構成においては、図４（Ｂ）の従来の回路構成とは異なり、電源電圧Ｖｃｃが低い電圧値Ｖｄｃ２の場合において、スイッチング損失を低減させることが可能である。つまり、図４（Ｂ）の従来技術のように、電源電圧Ｖｃｃが低い電圧値Ｖｄｃ２の場合であっても、電圧駆動型素子のコレクタ端子に印加される電圧（電源電圧）が高い電圧値Ｖｄｃ１の場合に合わせて小さな一定の時間変化率ｄＶ／ｄｔに設定して制御されるという弊害を除去するために、遅延手段を導入することにより、コレクタ電圧Ｖｃｅの時間変化率ｄＶ／ｄｔを、大きな変化率から小さな所定変化率に変化させる時間をあらかじめ定めた時間だけ遅延させて、時間変化率ｄＶ／ｄｔを２段階で制御することを可能としている。

この結果、本発明においては、電源電圧Ｖｃｃが低い電圧値Ｖｄｃ２の場合には、図４（Ａ）の破線で示すように、コレクタ電圧Ｖｃｅの時間変化率ｄＶ／ｄｔが大きな変化率（高速のスイッチング速度）で動作させることができる。

すなわち、本発明においては、電源電圧が低い電圧値Ｖｄｃ２の場合、コレクタ電圧Ｖｃｅの時間変化率ｄＶ／ｄｔが大きな値になっても（つまり、スイッチング速度が速くなっても）、コレクタ電圧Ｖｃｅの「電源電圧＋サージ電圧」が耐圧ＢＶを超えることがないので、図４（Ａ）に示すように、ＩＧＢＴ（Ｑ１）のターンオフ時に高速のスイッチングを行うことが可能であり、ターンオフ速度も速く、ターンオフ時のスイッチング損失も低減することができる。

さらに説明すれば、本発明の電圧駆動型スイッチング回路によれば、電圧駆動型素子のコレクタ−エミッタ間に印加される電圧すなわちコレクタ電圧Ｖｃｅの時間変化率ｄＶ／ｄｔをあらかじめ定めた所定の変化率に変化させる時点を、電圧駆動型素子のターンオフのための入力信号の印加時点からあらかじめ定めた遅延時間分遅延させることを可能としているので、電圧駆動型素子のコレクタ電圧Ｖｃｅの大きさに応じて高速の変化率と低速の変化率とに変化させることができ、以下のごとき効果を奏することができる。

すなわち、電圧駆動型素子のターンオフ時に、該電圧駆動型素子のゲート放電が開始された直後は、該電圧駆動型素子のゲート電荷が高速で放電され、開始からあらかじめ定めた所定時間分経過した後に、はじめて、ゲート放電速度をあらかじめ定めた低速の所定速度に変化させる構成としているので、電源電圧が低く、前記電圧駆動型素子のコレクタ電圧Ｖｃｅが低い場合には、高速でゲート電荷の放電動作を行う結果、ゲート放電速度を低速の所定速度に変化させるまでの間に、前記電圧駆動型素子のスイッチングを完了させることができ、ターンオフ時のスイッチング速度の向上により、スイッチング損失を低減することが可能であるという効果が得られる。

また、コレクタ電圧Ｖｃｅが高い場合においても、ゲート放電の開始からあらかじめ定めた所定時間分経過した時点として、前記電圧駆動型素子のターンオフ時のサージ電圧が発生する直前までの任意の時点に設定することが可能であり、該時点において、ゲート放電速度を低速の所定速度に変化させることが可能であるので、前記電圧駆動型素子の破損を引き起こすことなく、スイッチング損失を低減することが可能であるという効果が得られる。

本発明による電圧駆動型素子の一例としてＩＧＢＴを用いた場合におけるゲート駆動回路の構成の一例を示す回路構成図である。 図１に示す回路構成の動作原理を説明するための等価回路図である。 図１に示す回路構成において入力信号を変化させて誘導性の負荷が接続された電圧駆動型素子ＩＧＢＴをターンオフさせた場合における各部のスイッチング波形の一例を示す波形図である。 本発明の実施例を示す図１の回路構成と従来の回路構成におけるＩＧＢＴのターンオフ時のスイッチング波形の一例を示す概念図である。

符号の説明

１０…電圧駆動型スイッチング回路、１１…電圧駆動型素子、１２…ゲート駆動回路、Ｃ…コレクタ端子、Ｃ１…コンデンサ（遅延手段用）、Ｃ２…コンデンサ、Ｄ１…ダイオード、Ｅ…エミッタ端子、Ｇ…ゲート端子、Ｑ１…ＩＧＢＴ、Ｑ２…ＮＰＮトランジスタ、Ｑ３…ＰＮＰトランジスタ、Ｑ４…Ｐｃｈ−ＭＯＳＦＥＴ、Ｑ５…Ｎｃｈ−ＭＯＳＦＥＴ、Ｒ１…ベース抵抗、Ｒ２，Ｒ３…ゲート抵抗、Ｒ４…プルダウン抵抗、Ｒ５…ベース抵抗、Ｖｃｃ…電源電圧、Ｖｃｅ…コレクタ−エミッタ間電圧（コレクタ電圧）、Ｖｅｅ…基準電位、Ｖｉｎ…入力信号、Ｖｇｅ…ＩＧＢＴのベース電圧、Ｖｂ…ＰＮＰトランジスタのベース電圧、Ｖ１…Ｐｃｈ−ＭＯＳＦＥＴのドレイン電圧。

Claims (8)

1. 負荷を駆動する電圧駆動型素子のゲート端子に印加したゲート用入力信号により該電圧駆動型素子をターンオフする際に、該電圧駆動型素子のコレクタ−エミッタ間の電圧の時間変化率があらかじめ定めた所定変化率になるように、該電圧駆動型素子のゲートに蓄積された電荷の放電速度を制御する変化率制御手段を備えた電圧駆動型スイッチング回路において、前記電圧駆動型素子のターンオフのための前記ゲート用入力信号の印加後、前記変化率制御手段の前記時間変化率を前記所定変化率とするための制御が開始される時点をあらかじめ定めた遅延時間分遅延させる遅延手段をさらに備えていることを特徴とする電圧駆動型スイッチング回路。
2. 請求項１に記載の電圧駆動型スイッチング回路において、前記遅延手段が前記変化率制御手段の制御開始時点を遅延させる前記遅延時間を、前記電圧駆動型素子のターンオフのための前記ゲート用入力信号の印加後、前記電圧駆動型素子のコレクタ−エミッタ間の電圧が、あらかじめ定めた所定の電圧に到達するまでの時間とすることを特徴とする電圧駆動型スイッチング回路。
3. 請求項１に記載の電圧駆動型スイッチング回路において、前記変化率制御手段が、前記電圧駆動型素子のゲート端子にゲート抵抗を介してエミッタ端子が接続され、コレクタ端子が基準電位に接続され、ベース抵抗を介してベース端子に入力された入力信号により前記ゲート用入力信号を前記電圧駆動型素子のゲート端子に供給するＰＮＰトランジスタを備え、かつ、前記ＰＮＰトランジスタのベース端子と前記電圧駆動型素子のコレクタ端子との間を少なくともコンデンサを介して接続することにより、前記電圧駆動型素子のターンオフ時に、前記コンデンサの容量値と前記ゲート抵抗の抵抗値とを少なくとも用いて決定される前記所定変化率に該当する放電速度で、前記ＰＮＰトランジスタを介して、前記電圧駆動型素子のゲートに蓄積された電荷を放電させるように制御するものであり、かつ、前記遅延手段が、前記変化率制御手段が前記放電速度で前記電圧駆動型素子のゲート端子に蓄積された電荷を放電させる制御を開始する時点を、前記電圧駆動型素子のターンオフのための前記ゲート用入力信号の印加後、あらかじめ定めた前記遅延時間分、遅延させるものであることを特徴とする電圧駆動型スイッチング回路。
4. 請求項３に記載の電圧駆動型スイッチング回路において、前記遅延手段が前記変化率制御手段の制御開始時点を遅延させる前記遅延時間を、前記電圧駆動型素子のターンオフのための前記ゲート用入力信号の印加後、前記ＰＮＰトランジスタのベース電圧が、動作しきい値電圧近傍のあらかじめ定めた所定電圧値に到達するまでの時間とすることを特徴とする電圧駆動型スイッチング回路。
5. 請求項３又は４に記載の電圧駆動型スイッチング回路において、前記遅延手段として、前記ＰＮＰトランジスタのベース端子に接続された前記ベース抵抗に並列接続された第２のコンデンサを少なくとも備えていることを特徴とする電圧駆動型スイッチング回路。
6. 請求項５に記載の電圧駆動型スイッチング回路において、前記ＰＮＰトランジスタのゲート端子に前記ベース抵抗と並列接続された前記第２のコンデンサの容量値が、前記ＰＮＰトランジスタのベース端子と前記電圧駆動型素子のコレクタ端子との間に接続された前記コンデンサの容量値よりも大きいことを特徴とする電圧駆動型スイッチング回路。
7. 請求項３乃至６のいずれかに記載の電圧駆動型スイッチング回路において、前記ＰＮＰトランジスタのベース端子に接続された前記コンデンサとの間に、前記コンデンサから前記ＰＮＰトランジスタのベース端子に向かって電流が流れる極性を有するダイオードをさらに直列に接続し、かつ、前記ダイオードと前記コンデンサとの接続点を前記基準電位にプルダウン抵抗を介して接続することを特徴とする電圧駆動型スイッチング回路。
8. 請求項１乃至７のいずれかに記載の電圧駆動型スイッチング回路において、前記電圧駆動型素子が、ＩＧＢＴからなっていることを特徴とする電圧駆動型スイッチング回路。

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