JP2013093659A - 入力回路 - Google Patents
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Abstract
【解決手段】入力回路は、高電源電位が入力される入力端子とグランド端子との間に接続された抵抗と、抵抗中の第1ノードに接続された第2ノードと、第2ノードと第3ノードとの間に接続されたインバータと、抵抗を通した入力端子とグランド端子との間の電気的接続をON/OFF制御するスイッチと、を備える。ターゲット反転電位は、インバータの反転電位よりも高い。入力端子の電位がターゲット反転電位の場合、第2ノードの電位がその反転電位となる。第2ノードの電位が反転電位より低い場合、インバータは低電源電位を第3ノードに出力し、且つ、スイッチは上記の電気的接続をONする。一方、第2ノードの電位が反転電位より高い場合、インバータはグランド電位を第3ノードに出力し、且つ、スイッチは上記の電気的接続をOFFする。
【選択図】図1
Description
図1は、本発明の実施の形態に係る入力回路1の構成を示す回路図である。この入力回路1は、高電位信号を低電位信号に変換するように構成されている。より詳細には、入力回路1は、入力端子IN、出力端子OUT、可変抵抗部10、NMOSトランジスタN20、及びインバータ30を備えている。
可変抵抗部10は、入力端子INとグランド電位GNDが印加されるグランド端子との間に接続されている。この可変抵抗部10は、抵抗分圧により、入力端子INの電位よりも低い電位を生成することができる。つまり、可変抵抗部10は、入力信号の電位を降下させる電位降下回路の役割を果たす。
可変抵抗部10の中間ノード11(第1ノード)は、NMOSトランジスタN20を介して、ノード21(第2ノード)に接続されている。具体的には、NMOSトランジスタN20のソース、ドレイン、ゲート及びバックゲートは、それぞれ、ノード21、中間ノード11、VCCL端子及びグランド端子に接続されている。このように、NMOSトランジスタN20は、中間ノード11とノード21との間に介在しており、そのゲートには低電源電位VCCLが印加される。このNMOSトランジスタN20の閾値電圧がVtnである場合、NMOSトランジスタN20のソース電位は、最大でも“VCCL−Vtn”に抑えられる。すなわち、NMOSトランジスタN20は、ノード21に高電位が伝搬することを防止する役割を果たす。
インバータ30はバッファであり、その入力及び出力は、それぞれ、ノード21及びノード31(第3ノード)に接続されている。より詳細には、インバータ30は、PMOSトランジスタP30とNMOSトランジスタN30を備えている。PMOSトランジスタP30のソース、ドレイン、ゲート及びバックゲートは、それぞれ、VCCL端子、ノード31、ノード21及びVCCL端子に接続されている。NMOSトランジスタN30のソース、ドレイン、ゲート及びバックゲートは、それぞれ、グランド端子、ノード31、ノード21及びグランド端子に接続されている。
上述の通り、可変抵抗部10は、入力端子INとグランド端子との間に直列に接続されたトランジスタP11、N11、N12及びN13を備えている。それらのうちNMOSトランジスタN13のON/OFFは、インバータ30の出力電位であるノード31の電位によって制御される。具体的には、ノード31の電位が低電源電位VCCLである場合、NMOSトランジスタN13はONする。一方、ノード31の電位がグランド電位GNDである場合、NMOSトランジスタN13はOFFする。
2−1.IN=Low
図2は、入力信号がLowレベルである場合の状態を示している。この場合、入力信号の電位Vinはグランド電位GNDである。
図3は、入力信号がHighレベルである場合の状態を示している。この場合、入力信号の電位Vinは高電源電位VCCHである。
図4は、図2及び図3で示されたそれぞれの状態において各トランジスタに印加される電圧を示している。Vgdはゲート−ドレイン間の電圧(電位差)であり、Vgsはゲート−ソース間の電圧(電位差)であり、Vdsはドレイン−ソース間の電圧(電位差)である。各トランジスタの耐圧がVbである場合、その耐圧Vbは次の条件を満たせばよい。
Vb>VCCH−VCCL
Vb>VCCH−(VCCL−Vtn)
Vb>VCCH−VCCL=3.3V−1.8V=1.5V
Vb>VCCH−(VCCL−Vtn)=3.3V−1.55V=1.75V
次に、入力信号の電位Vinが徐々に変化する遷移状態を考える。一例として、電源投入時等、入力信号の電位Vinがグランド電位GNDから高電源電位VCCHまで徐々に変化する場合を考える。
期間PAにおいて、入力電位Vinは、グランド電位GND以上であり、ターゲット反転電位Vth_targ(=1.7V)より低い。図7は、この期間PAにおける状態を示している。
期間PBにおいて、入力電位Vinは、ターゲット反転電位Vth_targ(=1.7V)以上である。図8は、この期間PBにおける状態を示している。
以上に説明されたように、本実施の形態によれば、入力端子INとインバータ30との間に可変抵抗部10が設けられる。この可変抵抗部10は、入力電位Vinがターゲット反転電位Vth_targより低い場合に、その入力電位Vinを降下させてインバータ30の方へ供給する。従って、インバータ30の出力が論理反転するタイミングでの入力電位Vin、すなわち、ターゲット反転電位Vth_targは、インバータ30の反転電位Vtinvよりも高くなる(Vth_targ>Vtinv)。
Vb>VCCH−VCCL
Vb>VCCH−(VCCL−Vtn)
Vb>VCCH−VCCL=3.3V−1.8V=1.5V
Vb>VCCH−(VCCL−Vtn)=3.3V−1.55V=1.75V
10 可変抵抗部
30 インバータ
IN 入力端子
OUT 出力端子
VCCH 高電源電位
VCCL 低電源電位
Claims (6)
- グランド電位が印加されるグランド端子と、
前記グランド電位と第1電源電位との間で電位が変動する入力信号が入力される入力端子と、
前記入力端子と前記グランド端子との間に接続され、中間ノードとして第1ノードを有する抵抗と、
前記第1ノードに接続された第2ノードと、
入力が前記第2ノードに接続され、出力が第3ノードに接続されたインバータと、
前記第3ノードの電位に応じて、前記抵抗を通した前記入力端子と前記グランド端子との間の電気的接続をON/OFF制御するスイッチと
を備え、
ターゲット反転電位は、前記インバータの反転電位よりも高く、
前記抵抗は、前記入力端子の電位が前記ターゲット反転電位の場合に前記第2ノードの電位が前記反転電位となるように構成され、
前記第2ノードの電位が前記反転電位より低い場合、前記インバータは、前記第1電源電位より低い第2電源電位を前記第3ノードに出力し、且つ、前記スイッチは、前記電気的接続をONし、
前記第2ノードの電位が前記反転電位より高い場合、前記インバータは、前記グランド電位を前記第3ノードに出力し、且つ、前記スイッチは、前記電気的接続をOFFする
入力回路。 - 請求項1に記載の入力回路であって、
前記第1ノードと第2ノードとの間に介在する第1NMOSトランジスタを更に備え、
前記第1NMOSトランジスタのゲートには、前記第2電源電位が印加される
入力回路。 - 請求項1又は2に記載の入力回路であって、
前記抵抗は、PMOSトランジスタを有し、
前記PMOSトランジスタのソース及びバックゲートは、前記入力端子に接続され、
前記PMOSトランジスタのドレイン及びゲートは、前記第1ノードに接続されている
入力回路。 - 請求項3に記載の入力回路であって、
前記抵抗は、更に、第2NMOSトランジスタを有し、
前記第2NMOSトランジスタのゲート、ソース及びドレインは、それぞれ、前記第3ノード、前記グランド端子及び前記第1ノードに接続され、
前記第2NMOSトランジスタが前記スイッチとして機能する
入力回路。 - 請求項4に記載の入力回路であって、
前記抵抗は、更に、前記第2NMOSトランジスタの前記ドレインと前記第1ノードとの間に介在する第3NMOSトランジスタを有し、
前記第3NMOSトランジスタのゲートには、前記第2電源電位が印加される
入力回路。 - 請求項1乃至5のいずれか一項に記載の入力回路であって、
前記入力回路で用いられるトランジスタの耐圧は、前記第1電源電位よりも低く、前記第2電源電位よりも高く、前記第1電源電位と前記第2電源電位との差より大きい
入力回路。
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CN111769829A (zh) * | 2020-07-22 | 2020-10-13 | 上海客益电子有限公司 | 一种支持正反接的信号转换电路 |
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