JPH09307425A - 内部電位発生回路及び内部電位検出回路 - Google Patents

Abstract

(57)【要約】 【課題】消費電力を低減するとともに、プロセスバラツ
キによるしきい値電圧の変動を抑えることができる内部
電位発生回路を提供する。 【解決手段】内部電位検出回路部３は、基準電圧生成回
路部４とＭＯＳトランジスタ５とから構成される。基準
電圧生成回路部４は、ＭＯＳトランジスタ５のゲートに
接続され、そのゲートに生成した一定電圧の基準電圧Ｖ
ｒを印加する。ＭＯＳトランジスタ５のソースは接地さ
れており、そのＭＯＳトランジスタ５のソース−ゲート
間電圧は一定に保持される。ＭＯＳトランジスタ５のバ
ックゲートは電圧供給部２に接続され、その電圧供給部
２の電位が印加される。電圧供給部２の電位が上昇する
と、ＭＯＳトランジスタ５のバックゲートの電位が上昇
してそのＭＯＳトランジスタ５のしきい値電圧が降下す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路装置
に設けられた内部電位発生回路及び内部電位検出回路に
関するものである。

【０００２】近年、半導体集積回路装置は、高集積化及
び高速化が進むに伴って消費電力が増大している。そし
て、低消費電力化を図る上で、半導体集積回路装置の各
内部回路において、低消費電力化が望まれている。その
低消費電力化を図る一つの方法として、内部回路の不必
要な動作を少なくして低消費電力化を図ることが検討さ
れている。

【０００３】

【従来の技術】従来、半導体集積回路装置において、し
きい値電圧の変動を小さくしたり、ＰＮ接合容量を少な
くして高速化を図る等の目的で、ＮチャネルＭＯＳトラ
ンジスタを形成するＰ型基板領域を負電圧にバイアスす
る方法が取られている。そして、半導体集積回路装置に
は、その負電圧を制御するための基板バイアス電圧制御
回路が設けられている。その基板バイアス制御回路を図
６に示す。

【０００４】基板バイアス電圧制御回路は、バイアス電
圧発生制御部５１、バイアス電圧発生部５２、及び、バ
イアス電圧検出部５４とから構成されている。そして、
基板バイアス電圧制御回路は、電圧供給部としての基板
領域５３に基板バイアス電圧ＶBBの電圧を制御して印加
するようになっている。

【０００５】バイアス電圧発生制御部５１は、遅延回路
５１ａとリングオシレータ５１ｂとから構成されてい
る。リングオシレータ５１ｂは、遅延回路５１ａにて一
定期間駆動されて発振し、矩形波パルス信号φをバイア
ス電圧発生部５２に出力する。バイアス電圧発生部５２
は、コンデンサＣ１及びＮチャネルＭＯＳトランジスタ
（以下、ＮＭＯＳトランジスタという）Ｔ１，Ｔ２とか
ら構成されている。コンデンサＣ１は、ソースとドレイ
ンとを互いに接続したＭＯＳトランジスタよりなり、ソ
ース−ドレイン間に形成されるチャネルとゲートとの間
の容量により電荷を蓄える。

【０００６】バイアス電圧発生部５２は、矩形波パルス
信号φに基づいて基板領域５３の電荷をチャージポンピ
ングの原理によってＮＭＯＳトランジスタＴ１，Ｔ２を
介して低電位側電源Ｖssの電源線へくみ上げて基板バイ
アス電圧ＶBBを所定電圧まで低下させ、基板領域５３を
負電圧にバイアスしている。

【０００７】バイアス電圧検出部５４は、ＰチャネルＭ
ＯＳトランジスタ（以下、ＰＭＯＳトランジスタとい
う）Ｔ３、ＮチャネルＭＯＳトランジスタ（以下、ＮＭ
ＯＳトランジスタという）Ｔ４、及び、インバータ回路
５５，５６とから構成されている。

【０００８】ＰＭＯＳトランジスタＴ３のソースはプラ
ス電位の外部電源電圧Ｖccの電源線に接続され、ゲート
は低電位側電源Ｖss（０Ｖ）の電源線に接続されてい
る。ＰＭＯＳトランジスタＴ３のドレインはＮＭＯＳト
ランジスタＴ４のドレインに接続されている。ＮＭＯＳ
トランジスタＴ４のソースはバイアス電圧発生部５２の
出力端子、即ち、基板領域５３に接続されている。両ト
ランジスタＴ３，Ｔ４のドレインは直列接続されたイン
バータ回路５５，５６を介してバイアス電圧発生制御部
５１に接続されている。

【０００９】ＭＯＳトランジスタＴ３，Ｔ４の直列回路
は、各トランジスタが分圧抵抗となり、外部電源電圧Ｖ
ccの電源線からマイナス電位にバイアスされた基板領域
５３に電流を流し、同基板領域５３の基板バイアス電圧
ＶBBを検出する。即ち、基板バイアス電圧ＶBBは、リー
ク電流等で上昇する。基板バイアス電圧ＶBBがＮＭＯＳ
トランジスタＴ４のしきい値電圧Ｖtnまで上昇すると、
当該トランジスタＴ４はオフし、インバータ回路５５，
５６を介してＨレベルの信号をバイアス電圧発生制御部
５１に出力する。バイアス電圧発生制御部５１は、この
Ｈレベルの信号に基づいて一定時間だけ発振して矩形波
パルス信号φを出力し、この矩形波パルス信号φに基づ
いてバイアス電圧発生部５２は基板バイアス電圧ＶBBを
降下させる。

【００１０】基板バイアス電圧ＶBBが所定の電圧まで降
下すると、バイアス電圧検出部５４のＮＭＯＳトランジ
スタＴ４がオンとなり、Ｌレベルの信号を出力する。バ
イアス電圧発生制御部５１は、このＬレベルの信号に基
づいて発振を停止する。すると、バイアス電圧発生部５
２は、動作を停止し、基板バイアス電圧ＶBBの降下が停
止する。

【００１１】このように、基板バイアス電圧制御回路
は、バイアス電圧検出部５４により基板バイアス電圧Ｖ
BBを検出し、バイアス電圧発生制御部５１及びバイアス
電圧発生部５２により基板バイアス電圧ＶBBを所定電圧
となるように制御している。また、基板バイアス電圧制
御回路は、バイアス電圧発生部５２を間欠的に駆動する
ことにより、低消費電力化が図られている。

【００１２】

【発明が解決しようとする課題】ところで、バイアス電
圧検出部５４は、ＰＭＯＳトランジスタＴ３及びＮＭＯ
ＳトランジスタＴ４を介して基板に電流を流し込むこと
により、基板バイアス電圧の電位を検出している。その
ため、図７に示すように、基板バイアス電圧ＶBBは、図
７の実線で示す本来のＮＭＯＳトランジスタに起因する
電位の上昇に比べて、図７の破線で示すように、短時間
で電位が上昇してしまう。その結果、基板バイアス制御
回路が動作する時間の割合が多くなり、その分だけ消費
電力が増大し、半導体集積回路装置の低消費電力化を図
る上で問題となっていた。

【００１３】また、ＮＭＯＳトランジスタＴ４のしきい
値電圧Ｖtnは、半導体集積回路装置のプロセスバラツキ
（例えば、トランジスタのポリ幅の変動）により各装置
毎に変動する。そして、ＮＭＯＳトランジスタＴ４のし
きい値電圧Ｖtnの変動は、基板バイアス電圧ＶBBの変動
を招いてＰＮ接合容量が変動するため、半導体集積回路
装置の速度等の電気的特性が各装置毎に異なるという問
題がある。

【００１４】本発明は上記問題点を解決するためになさ
れたものであって、その目的は消費電力を低減するとと
もに、プロセスバラツキによるしきい値電圧の変動を抑
えることができる内部電位発生回路を提供することにあ
る。

【００１５】また、しきい値電圧の変動に係わらずに安
定して内部電位を検出することができる内部電位検出回
路を提供することにある。

【００１６】

【課題を解決するための手段】図１は本発明の原理説明
図である。内部電位検出回路部３は、基準電圧生成回路
部４とＭＯＳトランジスタ５とから構成される。基準電
圧生成回路部４は、ＭＯＳトランジスタ５のゲートに接
続され、そのゲートに生成した一定電圧の基準電圧Ｖｒ
を印加する。ＭＯＳトランジスタ５のソースは接地され
ており、そのＭＯＳトランジスタ５のソース−ゲート間
電圧は一定に保持される。

【００１７】ＭＯＳトランジスタ５のバックゲートは電
圧供給部２に接続され、その電圧供給部２の電位が印加
される。電圧供給部２の電位が上昇すると、ＭＯＳトラ
ンジスタ５のバックゲートの電位が上昇してそのＭＯＳ
トランジスタ５のしきい値電圧が降下する。そして、Ｍ
ＯＳトランジスタ５のしきい値電圧がソース−ゲート間
電圧である基準電圧Ｖｒよりも低下すると、そのＭＯＳ
トランジスタ５はオンする。このオンに基づいて内部電
位生成回路部１は、降圧動作して電圧供給部２の電位を
降下させる。

【００１８】また、請求項２に記載の発明は、請求項１
に記載の内部電位発生回路において、前記基準電圧生成
回路部は、一定の電圧を生成する定電圧生成部と、前記
定電圧生成部により生成された電圧を分圧して基準電圧
を生成して前記ＭＯＳトランジスタのゲートに供給する
分圧抵抗とを備えたことを要旨とする。

【００１９】請求項３に記載の発明は、請求項１又は２
に記載の内部電位発生回路において、前記内部電位生成
回路部は降圧動作して生成した基板バイアス電圧を前記
基板領域に印加し、前記内部電位検出回路部は、前記基
板領域の基板バイアス電圧をＭＯＳトランジスタのバッ
クゲートに印加してその基板バイアス電圧を検出するよ
うにしたことを要旨とする。

【００２０】請求項４に記載の発明は、電圧供給部の電
位を検出するための内部電位検出回路であって、そのバ
ックゲートに前記電圧供給部の電位が印加されたＭＯＳ
トランジスタと、前記ＭＯＳトランジスタのゲートに接
続され、そのゲートに基準電圧を印加して前記ＭＯＳト
ランジスタのソース−ゲート間電圧を一定電圧に保持す
る基準電圧生成回路部とを備え、前記ＭＯＳトランジス
タのしきい値電圧の変動により前記電圧供給部の電位の
変化を検出するようにしたことを要旨とする。

【００２１】（作用）従って、本発明によれば、電圧供
給部２の電位はＭＯＳトランジスタ５のバックゲートに
印加されているので、電圧供給部２の電位を検出する際
にＭＯＳトランジスタ５を流れる電流は電圧供給部２に
は流れない。即ち、電圧供給部２の電位を積極的に上昇
させることはない。従って、電圧供給部２の電位が予め
定めた電位まで上昇するまでには長い時間を要し、内部
電位生成回路部１の動作回数が少なくなる。

【００２２】また、請求項２に記載の発明によれば、Ｍ
ＯＳトランジスタのゲートには、定電圧生成部により生
成された電圧が分圧抵抗により分圧されて基準電圧とし
て印加される。その分圧抵抗の比は、プロセスバラツキ
があっても変化しないことから、ＭＯＳトランジスタの
ゲート−ソース間電圧は一定の保持される。

【００２３】また、請求項３に記載の発明によれば、基
板領域には降圧動作する内部電位生成回路部により生成
された基板バイアス電圧が印加される。そして、内部電
位検出回路部は、ＭＯＳトランジスタのバックゲートに
印加された基板バイアス電圧を検出する。

【００２４】また、請求項４に記載の発明によれば、Ｍ
ＯＳトランジスタのバックゲートには、電圧供給部の電
位が印加され、ゲートには基準電圧が印加されてゲート
−ソース間電圧が一定電圧に保持される。そして、電圧
供給部の電位の変動によってＭＯＳトランジスタのしき
い値電圧が変化し、そのしきい値電圧の変動によりその
電圧供給部の電位の変化が検出される。

【００２５】

【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図２〜図４に従って説明する。尚、説明の便宜
上、図６と同様の構成については同一の符号を付してそ
の説明を一部省略する。

【００２６】図２に示すように、内部電位発生回路とし
てのバイアス電圧制御回路は、バイアス電圧検出部１
１、バイアス電圧発生制御部５１、及び、バイアス電圧
発生部５２とから構成されている。

【００２７】バイアス電圧発生部５２は、その出力端子
が基板領域５３に接続されている。基板領域５３には、
半導体集積回路装置の各内部回路を構成する多数のＮチ
ャネルＭＯＳトランジスタが形成されている。そして、
バイアス電圧発生部５２は、従来と同様にバイアス電圧
発生制御部５１からの矩形波パルス信号φに基づいて、
基板領域５３の電位（基板バイアス電圧ＶBB）を所定の
負電圧まで降下させる動作を行う。即ち、基板領域５３
に形成されたＮチャネルＭＯＳトランジスタのバックゲ
ートの電位を所定の電圧まで下げるようにしている。

【００２８】バイアス電圧検出部１１は、定電圧生成回
路１２、抵抗１３〜１５、ＮチャネルＭＯＳトランジス
タ（以下、ＮＭＯＳトランジスタという）１６、及び、
インバータ回路１７とから構成されている。定電圧生成
回路１２は、外部電源電圧Ｖccと低電位側電源Ｖssとの
電源線の間に接続されている。定電圧生成回路１２は、
フラットな電圧を生成するためのものであって、外部電
源電圧Ｖccに基づいて一定電位となる電圧ＶＲを生成し
出力するようになっている。

【００２９】定電圧生成回路１２の出力端子と低電位側
電源Ｖssの電源線との間には、直列接続された抵抗１
３，１４が接続されている。即ち、抵抗１３の一端には
電圧ＶＲが印加され、抵抗１３の他端は抵抗１４の一端
に接続され、抵抗１４の他端は低電位側電源Ｖssに接続
されている。

【００３０】抵抗１３，１４は、電圧ＶＲと低電位側電
源Ｖssとの間の電位を抵抗分割し、抵抗１３，１４間の
ノードＮ１から基準電圧Ｖｒを生成するために設けられ
ている。抵抗１３，１４の抵抗値は、プロセスバラツキ
によりそれぞれ変動するが、両抵抗１３，１４は同じよ
うにそれらの抵抗値が変動するため、抵抗１３，１４の
比は変動しない。従って、抵抗１３，１４の抵抗値の比
が変動しないので、それら抵抗１３，１４により分圧さ
れ生成される基準電圧Ｖｒの電位はプロセスがバラつい
ても変動せず一定電位となる。

【００３１】即ち、定電圧生成回路１２及び抵抗１３，
１４は、半導体集積回路装置のプロセスバラツキがあっ
ても、一定電圧となる基準電圧Ｖｒを生成を生成する基
準電圧生成部１８を構成している。

【００３２】また、定電圧生成回路１２の出力端子と低
電位側電源Ｖssの電源線との間には、直列接続された抵
抗１５及びＮＭＯＳトランジスタ１６が接続されてい
る。即ち、抵抗１５の一端には電圧ＶＲが印加され、抵
抗１５の他端はＮＭＯＳトランジスタ１６のドレインに
接続され、ＮＭＯＳトランジスタ１６のソースは低電位
側電源Ｖssの電源線に接続されている。ＮＭＯＳトラン
ジスタ１６のゲートは抵抗１３，１４の間のノードＮ１
に接続されて基準電圧Ｖｒが入力され、バックゲートは
基板領域５３に接続されて基板バイアス電圧ＶBBが入力
される。

【００３３】ＮＭＯＳトランジスタ１６は、基板領域５
３に形成された他のＮＭＯＳトランジスタと同時に形成
されているので、その電気的特性は同じとなっている。
ＮＭＯＳトランジスタ１６は、ソースには低電位側電源
Ｖssが印加され、ゲートには基準電圧Ｖｒが印加されて
いる。そして、低電位側電源Ｖssは本実施の形態では０
Ｖであって一定となり、基準電圧Ｖｒはプロセスがバラ
ついても一定電圧となる。従って、ＮＭＯＳトランジス
タ１６のソース−ゲート間電圧ＶGSは、常に一定の値と
なる。

【００３４】ＮＭＯＳトランジスタ１６のしきい値電圧
Ｖtnは、図３に実線で示すように、そのバックゲートに
印加される基板バイアス電圧ＶBBの変動により変化す
る。即ち、基板バイアス電圧ＶBBが降下するとＮＭＯＳ
トランジスタ１６のしきい値電圧Ｖtnは上昇し、基板バ
イアス電圧ＶBBが上昇するとＮＭＯＳトランジスタ１６
のしきい値電圧Ｖtnは降下する。

【００３５】そして、ＮＭＯＳトランジスタ１６はその
ゲートに一定電圧の基準電圧Ｖｒが印加されているの
で、ゲート−ソース間電圧ＶGSは一定となる。従って、
基板バイアス電圧ＶBBが上昇してしきい値電圧Ｖtnがゲ
ート−ソース間電圧ＶGS（＝Ｖｒ）より低くなると、Ｎ
ＭＯＳトランジスタ１６はオンとなる。すると、ＮＭＯ
Ｓトランジスタ１６のドレインの電位ＶＡはＬレベル
（＝Ｖss）となるので、インバータ回路１７からはＨレ
ベルの検出信号φENが出力される。

【００３６】一方、基板バイアス電圧ＶBBが降下してし
きい値電圧Ｖtnがゲート−ソース間電圧ＶGS（＝Ｖｒ）
を越えると、ＮＭＯＳトランジスタ１６はオフとなる。
すると、ＮＭＯＳトランジスタ１６のドレインの電位Ｖ
ＡはＨレベル（＝ＶＲ）となるので、インバータ回路１
７からは、Ｌレベルの検出信号φENが出力される。

【００３７】次に、上記のように構成された基板バイア
ス電圧制御回路の作用について説明する。今、所定の負
電位にある基板バイアス電圧ＶBBがリーク電流等によっ
て徐々に上昇すると、バイアス電圧発生部５２の出力端
子に接続、即ち基板領域５３に接続されたＮＭＯＳトラ
ンジスタ１６のバックゲートの電位が上昇し、しきい値
電圧Ｖtnは低下する。そして、ＮＭＯＳトランジスタ１
６のしきい値電圧Ｖtnがそのゲート−ソース間電圧ＶGS
（＝Ｖｒ）よりも低下すると、ＮＭＯＳトランジスタ１
６はオンし、バイアス電圧検出部１１からはＨレベルの
検出信号φENがバイアス電圧発生制御部５１に出力され
る。

【００３８】バイアス電圧発生制御部５１の遅延回路５
１ａは、Ｈレベルの検出信号φENが入力されると、リン
グオシレータ５１ｂを一定期間だけ駆動し、リングオシ
レータ５１ｂは発振して矩形波パルス信号φを出力す
る。バイアス電圧発生部５２は、バイアス電圧発生制御
部５１から入力される矩形波パルス信号φに基づいて動
作し、チャージポンプの原理によってＮＭＯＳトランジ
スタＴ１，Ｔ２を介して基板領域５３の電荷を低電位側
電源Ｖssにくみ上げて、基板領域５３の基板バイアス電
圧ＶBBを降下させる。

【００３９】そして、一定期間経過すると、遅延回路５
１ａはリングオシレータ５１ｂの駆動を停止するので、
矩形波パルス信号φの出力は停止される。そして、バイ
アス電圧発生部５２はその動作を停止し、次の新たな動
作を待つ。

【００４０】従って、基板バイアス電圧制御回路は、基
板領域５３の基板バイアス電圧ＶBBによってＮＭＯＳト
ランジスタ１６のしきい値電圧Ｖtnが基準電圧Ｖｒまで
低下するたび毎に一定期間だけバイアス電圧発生制御部
５１及びバイアス電圧発生部５２を駆動され、基板バイ
アス電圧ＶBBを所定の負電圧まで降下させる。

【００４１】次に、プロセスバラツキによってＮＭＯＳ
トランジスタ１６のしきい値電圧Ｖtnが図３に破線で示
すように上昇した場合について説明する。この場合、基
板バイアス電圧ＶBBが徐々に上昇すると、ＮＭＯＳトラ
ンジスタ１６のバックゲートの電位が上昇してしきい値
電圧Ｖtnが降下する。そして、しきい値電圧ＶtnがＮＭ
ＯＳトランジスタ１６のゲート−ソース間電位ＶGS、即
ち、基準電圧Ｖｒよりも低下すると、ＮＭＯＳトランジ
スタ１６はオンし、バイアス電圧検出部１１からはＨレ
ベルの検出信号φENが出力される。その検出信号φENに
基づいて、バイアス電圧発生制御部５１は、バイアス電
圧発生部５２を一定期間だけ駆動して基板バイアス電圧
ＶBBを降下させる。

【００４２】ＮＭＯＳトランジスタ１６は、基準電圧Ｖ
ｒは一定電圧であるため、そのＮＭＯＳトランジスタ１
６のしきい値電圧Ｖtnは一定電圧となる。また、この時
の基板バイアス電圧ＶBBは通常（プロセスバラツキがな
い場合）に比べて高い電位になる。

【００４３】また、プロセスバラツキによってＮＭＯＳ
トランジスタ１６のしきい値電圧Ｖtnが図３に一点鎖線
で示すように低下した場合について説明する。この場
合、しきい値電圧Ｖtnがプロセスバラツキによって上昇
した場合とは逆に、基板バイアス電圧ＶBBは、通常に比
べて低い電位となる。また、ＮＭＯＳトランジスタ１６
は、基板バイアス電圧ＶBBの上昇によって降下するしき
い値電圧Ｖtnが一定電圧の基準電圧Ｖｒよりも低下する
とオンとなる。

【００４４】即ち、ＮＭＯＳトランジスタ１６は、プロ
セスバラツキによってそのしきい値電圧Ｖtnが変化して
も、一定電圧の基準電圧Ｖｒでオン又はオフする。従っ
て、この基準電圧ＶｒがＮＭＯＳトランジスタ１６のし
きい値電圧Ｖtnを決定していることになる。そのため、
基板バイアス電圧制御回路は、図４に示すように、ＮＭ
ＯＳトランジスタ１６のしきい値電圧Ｖtnが一定の電圧
となるように基板バイアス電圧ＶBBを制御していること
になる。

【００４５】そして、ＮＭＯＳトランジスタ１６は、基
板領域５３に形成された半導体集積回路装置の各内部回
路を構成する他のＮＭＯＳトランジスタと電気的特性が
同じになっている。従って、基板バイアス電圧制御回路
は、半導体集積回路装置のＮＭＯＳトランジスタのしき
い値電圧Ｖtnをプロセスバラツキがあっても一定電圧
（＝基準電圧Ｖｒ）となるように基板バイアス電圧ＶBB
を制御する。

【００４６】更に、プロセスバラツキがあっても、各半
導体集積回路装置の基準電圧Ｖｒは、抵抗１３，１４の
比が一定となるため一定電圧となっている。そして、基
板バイアス電圧制御回路は、半導体集積回路装置を構成
するＮＭＯＳトランジスタのしきい値電圧Ｖtnを基準電
圧Ｖｒとなるように基板バイアス電圧ＶBBを制御してい
る。従って、半導体集積回路装置毎にプロセスバラツキ
があっても、ＮＭＯＳトランジスタのしきい値電圧Ｖtn
は一定電圧（＝基準電圧Ｖｒ）となるように基板バイア
ス電圧ＶBBが制御されるので、各半導体集積回路装置を
構成するＮＭＯＳトランジスタのしきい値電圧Ｖtnの変
動はなくなる。

【００４７】この基板バイアス電圧ＶBBの検出にあたっ
ては、基板バイアス電圧ＶBBはＮＭＯＳトランジスタ１
６のバックゲートに印加され、オンとなったＮＭＯＳト
ランジスタ１６を介して流れる電流は、そのＮＭＯＳト
ランジスタ１６のソースが接続された低電位側電源Ｖss
の電源線に流れ込む。即ち、電流は基板領域５３に流れ
ることはない。

【００４８】従って、本実施の形態のバイアス電圧検出
部１１は、基板バイアス電圧ＶBBを検出するにあたって
基板領域５３に電流を流さない。その結果、基板バイア
ス電圧ＶBBは、図７に実線で示すようにゆっくりと上昇
するので、その分だけバイアス電圧発生制御部５１及び
バイアス電圧発生部５２の動作回数が減少する。

【００４９】従って、動作回数が減少することは、その
分だけ基板バイアス電圧制御回路の消費電力が少なくな
るので、ひいては半導体集積回路装置の低消費電力化を
図ることができる。

【００５０】尚、一般に、バイアス電圧発生部５２を構
成するコンデンサＣ１は、その容量を確保するためにＮ
ＭＯＳトランジスタが用いられる。ＮＭＯＳトランジス
タのソースとドレインを接続し、そのソース−ドレイン
間に形成されるチャネルとゲートとの間の容量をコンデ
ンサＣ１の容量とする。また、ＮＭＯＳトランジスタの
バックゲートには基板バイアス電圧ＶBBが印加される。
この構成によって、コンデンサＣ１の容量を確保しつ
つ、その面積を小さくしている。

【００５１】従って、ＮＭＯＳトランジスタのゲート−
ソース間電圧がそのＮＭＯＳトランジスタのしきい値電
圧Ｖtnを越えないとコンデンサとして動作しない。その
ため、矩形波パルス信号φが所定の振幅（例えば、０Ｖ
からＶcc）だけ振れても、コンデンサＣ１とＮＭＯＳト
ランジスタＴ１，Ｔ２との間のノードＮ２の電位はＮＭ
ＯＳトランジスタのしきい値電圧Ｖtnだけ低い振幅（０
ＶからＶcc−Ｖtn）となる。そして、プロセスバラツキ
によってＮＭＯＳトランジスタのしきい値電圧Ｖtnが高
くなると、ノードＮ２の振幅はその分だけ更に低くなる
ので、基板バイアス電圧ＶBBを降下させる効率が低下す
る。

【００５２】しかしながら、コンデンサＣ１を形成する
ＮＭＯＳトランジスタは、バイアス電圧検出部１１のＮ
ＭＯＳトランジスタ１６、ひいては基板領域５３に形成
された半導体集積回路装置を構成するＮＭＯＳトランジ
スタと同時に形成され電気的特性が同じになっている。
そして、本実施の形態の基板バイアス電圧制御回路はＮ
ＭＯＳトランジスタのしきい値電圧Ｖtnを一定電圧とな
るように基板バイアス電圧ＶBBを制御している。従っ
て、コンデンサＣ１を構成するＮＭＯＳトランジスタの
しきい値電圧Ｖtnも一定となる。そのため、各半導体集
積回路装置におけるバイアス電圧発生部５２のノードＮ
２の振幅は同じとなるので、各半導体集積回路装置毎に
基板バイアス電圧ＶBBを降下させる効率を同じにするこ
とができる。

【００５３】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）基板バイアス電圧制御回路のバイアス電圧検出部
１１には、そのゲートに一定電圧の基準電圧Ｖｒが印加
されたＮＭＯＳトランジスタ１６が設けられている。Ｎ
ＭＯＳトランジスタ１６のバックゲートは基板領域５３
に接続され、基板バイアス電圧ＶBBが印加される。そし
て、バイアス電圧検出部１１は、ＮＭＯＳトランジスタ
１６が基板バイアス電圧ＶBBの上昇に伴って降下するし
きい値電圧Ｖtnが基準電圧Ｖｒよりも低下してオンする
ことによって基板バイアス電圧ＶBBの電位を検出するよ
うにした。その結果、基板バイアス電圧制御回路は、プ
ロセスバラツキによってそのしきい値電圧Ｖtnが変化し
ても、一定電圧の基準電圧Ｖｒでオン又はオフするの
で、ＮＭＯＳトランジスタ１６のしきい値電圧Ｖtnを一
定の電圧となるように基板バイアス電圧ＶBBを制御す
る。そのため、プロセスバラツキがあっても、各半導体
集積回路装置を構成するＮＭＯＳトランジスタのしきい
値電圧Ｖtnの変動を抑えることができる。

【００５４】（２）ＮＭＯＳトランジスタ１６は、その
バックゲートに基板バイアス電圧ＶBBが入力されている
ので、基板バイアス電圧ＶBBの検出時にＮＭＯＳトラン
ジスタ１６を介して基板領域５３に電流が流れない。従
って、基板バイアス電圧ＶBBは、従来のバイアス電圧検
出部１１を用いた場合に比べてゆっくりと上昇すること
になる。その結果、基板バイアス電圧制御回路の動作回
数を従来に比べて減少させることができるので、その分
だけ半導体集積回路装置の消費電力を従来に比べて低減
することができる。

【００５５】尚、本発明は前記実施の形態の他、以下の
態様で実施してもよい。 （１）上記実施の形態では、基準電圧Ｖｒを生成するた
めの基準電圧生成部１８を抵抗１３，１４により構成し
たが、図５に示すように、直列接続した複数の抵抗２１
〜２４と、それら抵抗２２，２３に並列に接続したヒュ
ーズ２５，２６とから構成するようにしてもよい。この
構成の場合、ヒューズ２５，２６を適宜切断することに
よって基準電圧Ｖｒの電位を変更することが可能とな
る。基準電圧Ｖｒの電位を変更することによって、ＮＭ
ＯＳトランジスタ１６のゲート−ソース間電圧ＶGSを変
化させてそのＮＭＯＳトランジスタ１６がオン又はオフ
となる電位、即ち、ＮＭＯＳトランジスタ１６のしきい
値電圧Ｖtnを変更することが可能となる。

【００５６】（２）上記実施の形態では、バイアス電圧
発生制御部５１においてリングオシレータ５１ｂを用い
たが、他の発振回路を用いて実施してもよい。また、リ
ングオシレータ５１ｂを一定期間だけ駆動させるために
遅延回路５１ａを用いたが、その他の回路、例えばタイ
マ等を用いてリングオシレータ５１ｂを一定期間だけ駆
動させるようにして実施してもよい。

【００５７】（３）上記実施の形態では、基板領域５３
に負電圧の基板バイアス電圧ＶBBを供給する基板バイア
ス電圧制御回路に具体化したが、Ｐウェル等にウェルバ
イアス電圧を供給する回路に具体化して実施してもよ
い。また、昇圧してプラス電位を生成する内部電位発生
回路に具体化して実施してもよい。

【００５８】次に、上記各実施の形態から把握できる請
求項以外の技術的思想について、以下にの効果と共に記
載する。 （イ）請求項２又は３に記載の内部電位発生回路におい
て、前記分圧抵抗には並列にフューズが接続された内部
電位発生回路。この構成によれば、フューズを適宜切断
することによって、基準電圧の電位を変更することが可
能となる。

【００５９】

【発明の効果】以上詳述したように、本発明によれば、
消費電力を低減するとともに、プロセスバラツキによる
しきい値電圧の変動を抑えることが可能な内部電位発生
回路を提供することができる。

【００６０】また、しきい値電圧の変動に係わらずに安
定して内部電位を検出することが可能な内部電位検出回
路を提供することができる。

【図面の簡単な説明】

【図１】 本発明の原理説明図である。

【図２】 一実施の形態のバイアス電圧制御回路の回路
図である。

【図３】 バイアス電圧検出部の動作を示す説明図であ
る。

【図４】 基板バイアス電圧に対するしきい値電圧を示
す特性図である。

【図５】 別のバイアス電圧検出部を示す回路図であ
る。

【図６】 従来のバイアス電圧制御回路の回路図であ
る。

【図７】 従来のバイアス電圧制御回路の動作を示す特
性図である。

【符号の説明】

１ 内部電位発生回路部 ２ 基板領域 ３ 内部電位検出回路部 ４ 基準電圧生成回路部 ５ ＭＯＳトランジスタ ＶBB 基板バイアス電圧 Ｖｒ 基準電圧

Claims (4)

【特許請求の範囲】
1. 【請求項１】 昇圧又は降圧動作して生成した出力電圧
   にて電圧供給部を動作電源電圧範囲外の所定の電位にす
   る内部電位生成回路部と、 前記電圧供給部の電位を検出し、その電位が予め定めた
   電位まで降下又は上昇した時に、前記内部電位生成回路
   部を昇圧又は降圧動作させる内部電位検出回路部とを備
   えた内部電位発生回路において、 前記内部電位検出回路部には、 そのバックゲートに前記電圧供給部の電位が印加された
   ＭＯＳトランジスタと、 前記ＭＯＳトランジスタのゲートに接続され、そのゲー
   トに基準電圧を印加して前記ＭＯＳトランジスタのソー
   ス−ゲート間電圧を一定電圧に保持する基準電圧生成回
   路部とを備えた内部電位発生回路。
2. 【請求項２】 請求項１に記載の内部電位発生回路にお
   いて、 前記基準電圧生成回路部は、 一定の電圧を生成する定電圧生成部と、 前記定電圧生成部により生成された電圧を分圧して基準
   電圧を生成して前記ＭＯＳトランジスタのゲートに供給
   する分圧抵抗とを備えた内部電位発生回路。
3. 【請求項３】 請求項１又は２に記載の内部電位発生回
   路において、 前記内部電位生成回路部は降圧動作して生成した基板バ
   イアス電圧を前記基板領域に印加し、前記内部電位検出
   回路部は、前記基板領域の基板バイアス電圧をＭＯＳト
   ランジスタのバックゲートに印加してその基板バイアス
   電圧を検出するようにした内部電位発生回路。
4. 【請求項４】 電圧供給部の電位を検出するための内部
   電位検出回路であって、 そのバックゲートに前記電圧供給部の電位が印加された
   ＭＯＳトランジスタと、 前記ＭＯＳトランジスタのゲートに接続され、そのゲー
   トに基準電圧を印加して前記ＭＯＳトランジスタのソー
   ス−ゲート間電圧を一定電圧に保持する基準電圧生成回
   路部とを備え、 前記ＭＯＳトランジスタのしきい値電圧の変動により前
   記電圧供給部の電位の変化を検出するようにした内部電
   位検出回路。