CN103105882B - 半导体集成电路 - Google Patents

Abstract

本发明提供了一种半导体集成电路，该半导体集成电路包括：多个输出晶体管，每个输出晶体管根据施加到控制端的阻抗控制信号所指示的控制值，相对于负载电流的量值控制输出电压的量值；电压监控电路，其输出输出电压监控值，该输出电压监控值指示输出电压的电压值；以及控制电路，其根据指示输出电压的目标值的基准电压和输出电压监控值之间的误差值的量值来控制控制值的量值，并且基于控制值来控制是否使这些晶体管的任一个成为导通状态。根据预先通知负载电流变化的预告信号，在预定时段内，控制电路相对于误差值增大控制值的变化步长。

Description

半导体集成电路

相关专利申请的交叉引用

2011年11月11日提交的日本专利申请No.2011-247215的公开内容，包括说明书、附图和摘要的全部内容，通过引用其整体而并入本文。

技术领域

本发明涉及装配有调节电路的半导体集成电路，具体地讲，涉及根据耦合到输出端的负载电路所消耗负载电流的增大或减小来控制输出电压的调节电路。

背景技术

在均利用继28nm代之后的半导体工艺的产品中，预期半导体器件的操作变得更快。然而，出现的问题是，因为随着半导体工艺代的推进，芯片中的电流密度变高，所以与低负载/低速操作相比，在高负载/高速操作下，要施加到晶体管的电压大大降低，从而导致难以进行高速操作。在这种情形下，通常采用将调节电路安装在半导体芯片上方并且抑制施加到晶体管的电压的波动的方法。通常，在调节电路中使用模拟部件，诸如晶体管、电容器、电感器等，并且已实现通过组合这些元件的参数值来控制电压的控制算法。这种类型的调节电路被称为模拟控制型调节器。在制成芯片之后的调试中，模拟控制型调节器难以根据要控制的目标来改变控制的循环特性。这是因为难以很大地改变用于确定循环特性的模拟部件的参数值。另一方面，已提出即使在芯片设计之后也能够容易改变循环特性的数控型调节器。

例如，在非专利文件1至3的每个中已公开了通过这种数字控制操作的调节电路的示例。在非专利文件1中已公开了以下示例：通过监控输出电压而获得的电压值被转换成数字值，并且功率MOS晶体管受PID控制的控制。在非专利文件2中已公开了以下示例：使用移位寄存器，顺序地增加每一个均成为导通状态的功率MOS晶体管的数量。在非专利文件3中已公开了以下示例：沿线性函数增加功率MOS晶体管的栅极长度。

[现有技术文献]

[非专利文献]

[非专利文献1]

B.J.Patella等人，“High-Frequency Digital PWM Controller IC forDC-DC Converters”（用于DC-DC转换器的高频数字PWM控制IC），IEEE电子电力学报（IEEE Transactions on Power Electronics），2003年1月，第1期第18卷，第438页至第446页。

[非专利文献2]

Y.Lkuma等人，“0.5-V input digital LDO with 98.7%currentefficiency and 2.7-μA quiescent current in 65nm CMOS”（65nm CMOS中具有98.7%的电流效率和2.7-μA的静态电流的0.5V输入数字LDO），2010 IEEE定制集成电路会议（IEEE Custom Integrated CircuitsConference,CICC），2010年，第1页至第4页。

[非专利文献3]

L．Guo，“Implementations of Digital PID Controllers for DC-DCConverters using Digital Signal Processors”（使用数字信号处理器实现用于DC-DC转换器的数字PID控制器），2007 IEEE电子信息技术国际研讨会（IEEE INTERNATIONAL CONFERENCE onELECTRO/INFORMATION TECHNOLOGY），2007年5月，第306页至第311页。

发明内容

在半导体器件中，假定模块电路（例如，负载电路）是在调节电路中提供输出电压的目的地。近来对功耗降低存在大的需求。为了降低功耗，在没有利用模块电路的情况下，通常执行采取或假定在功耗方面极低的待机模式的控制。

因此，调节电路需要适应施加到模块电路的负载电流中大的波动。更具体地讲，施加到模块电路的负载电流使正常操作模式和待机模式之差扩大至5位，调节电路需要保持输出电压相对于从几微安到几百毫安的范围内的大范围负载电流恒定。

然而，非专利文献1至3中描述的技术不能够抑制输出电压相对于负载电流突然波动的波动。更具体地讲，因为即使在负载电流突然波动的时间段内也执行与另一个时间段内相同的控制，所以在负载电流突然波动之后，每个功率MOS晶体管的导通电阻不能立即显著地变化。也就是说，非专利文献1至3的每个中描述的技术所伴随的问题是，当负载电流出现大波动时，不能抑制调节电路的输出电压波动。

根据本发明的半导体集成电路的一个方面包括：输出端，消耗负载电流的负载电路耦合到所述输出端，并且从输出端产生输出电压；多个输出晶体管，每个输出晶体管具有耦合到电源端的一端和耦合到输出端的另一端，根据被提供给其控制端的阻抗控制信号所指示的控制值，每个输出晶体管将输出电压的量值控制为对应于负载电流的量值；电压监控电路，其监控输出电压并且输出指示输出电压的电压值的输出电压监控值；以及控制电路，其根据指示输出电压的目标值的基准电压和输出电压监控值之间的误差值的量值，控制所述控制值的量值，并且基于控制值，控制是否使输出晶体管中的任一个成为导通状态。控制电路根据用于预先通知负载电流的变化的预告信号，在预定时间段内，相对于误差值增大控制值的变化步长。

在根据本发明的半导体集成电路，在负载电路执行操作模式的变化之前接收预告信号，在操作模式的变化过程中，负载电路增大负载电流。根据预告信号，调节电路的控制电路在预定时间段内相对于误差值来增大控制值的变化步长。因此，即便出现了其中负载电流突增的负载电路操作模式的变化，根据本发明的调节电路也能够提高输出电压相对于负载电流波动的追踪特性，并且能够抑制输出电压的波动。

按照装配有根据本发明的调节电路的半导体集成电路，可以抑制输出电压相对于负载电流的突然波动的波动。

附图说明

图1是示出根据第一实施例的调节电路的框图；

图2是示出根据第一实施例的调节电路的输出晶体管的细节的框图；

图3是根据第一实施例的调节电路的控制器的详细框图；

图4是示出根据第一实施例的调节电路的操作的时序图；

图5是示出现有技术的调节电路的操作的时序图；

图6是用于将根据第一实施例的调节电路中的输出电压的波动与现有技术的调节电路的输出电压的波动进行比较的曲线图；

图7是示出设置现有技术的输出晶体管的栅极宽度的方法的曲线图；

图8是用于描述基于现有技术的栅极宽度设置方法的输出晶体管导通电阻和PMOS电平数量的曲线图；

图9是示出根据第二实施例的调节电路中的输出晶体管的栅极宽度的设置值与PMOS电平之间的关系的一个示例的表格；

图10是示出根据第二实施例的设置调节电路中的输出晶体管的栅极宽度的方法的曲线图；

图11是用于描述根据第二实施例的调节电路中的输出晶体管的栅极宽度和PMOS电平数量的曲线图；

图12是示出根据第二实施例的调节电路中的PMOS电平数量和压降范围之间的关系的一个示例的表格；

图13是示出根据第二实施例的调节电路中的负载电流范围和PMOS电平之间的关系的曲线图；

图14是根据第三实施例的调节电路的框图；

图15是用于描述在根据第三实施例的调节电路的输出晶体管处于截止状态的情况下输出电压的电压值的图；

图16是用于说明在输出晶体管采用了通常的耦合构造的情况下输出电压的电压值的图；

图17是用于描述根据第三实施例的调节电路的输出晶体管的垂直结构的半导体器件的截面图；

图18是用于描述采用了通常的耦合构造的输出晶体管的垂直结构的半导体器件的截面图；

图19是根据第三实施例的调节电路的缓冲电路的电路图；

图20是用于描述施加到根据第三实施例的调节电路的缓冲电路中的NMOS晶体管的最大电压值的图；

图21是用于说明施加到根据第三实施例的调节电路的缓冲电路中的PMOS晶体管的最大电压的图；

图22是通常的缓冲电路的电路图；

图23是用于描述施加到通常的缓冲电路中的NMOS晶体管的最大电压值的图；

图24是用于描述施加到通常的缓冲电路中的PMOS晶体管的最大电压值的图；

图25是示出根据第三实施例的调节电路的缓冲电路的操作的时序图；

图26是示出根据第三实施例的调节电路的布局的一个示例的示意图；

图27是示出根据第三实施例的调节电路的布局的另一个示例的示意图；

图28是示出根据第三实施例的调节电路中的缓冲电路和输出晶体管的布局的示意图；

图29是用于描述根据第三实施例中的调节电路中的缓冲电路的垂直结构的一个示例的半导体器件的截面图；

图30是用于描述根据第三实施例中的调节电路中的缓冲电路的垂直结构的另一个示例的半导体器件的截面图；

图31是用于描述用于根据第三实施例的调节电路中的缓冲电路、输出晶体管和模块的第一电源布线层的布局的示意图；

图32是用于描述用于根据第三实施例的调节电路中的缓冲电路、输出晶体管和模块的第二电源布线层的布局的示意图；

图33是用于描述用于根据第三实施例的调节电路中的缓冲电路、输出晶体管和模块的第三电源布线层的布局的示意图；

图34是用于描述用于根据第三实施例的调节电路中的缓冲电路、输出晶体管和模块的第四电源布线层的布局的示意图；

图35是用于描述根据第三实施例的调节电路的启动过程的一个示例的时序图；

图36是用于描述根据第三实施例的调节电路的启动过程的另一个示例的时序图；

图37是根据第四实施例的调节电路中的电压监控电路的框图；

图38是通常的电压监控电路的框图；

图39是示出通常的电压监控电路中的输出电压的量值和输出电压监控值之间的关系的曲线图；

图40是示出在根据第四实施例的电压监控电路中没有进行偏移校正的情况下，输出电压的量值和输出电压监控值之间的关系的曲线图；

图41是示出根据第四实施例的电压监控电路中的输出电压的量值和输出电压监控值之间的关系的曲线图；

图42是示出根据第四实施例的电压监控电路中使用的表格信息的一个示例的图；以及

图43是示出根据第四实施例的调节电路中的电压监控电路的校准操作的过程的流程图。

具体实施方式

<第一实施例>

下文中，将参照附图描述本发明的优选实施例。根据本发明的半导体集成电路包括调节电路。调节电路具有一个特征。因此，以下将集中于调节电路来说明本发明。首先，在图1中示出根据第一实施例的调节电路1的框图。如图1中所示，调节电路1具有输出晶体管PM、控制电路（例如，控制器10）、电压监控电路11和输出端OUT。在调节电路1中，模块12作为负载电路耦合到输出端OUT。调节电路1在输出端OUT产生输出电压VDDM，并且将输出电压VDDM提供到负载电路（例如，模块12）。当模块12消耗负作为消耗电流的载电流Iload时，调节电路1执行尝试将输出电压VDDM保持在预定电压的操作，而不管负载电流Iload的波动如何。顺带地，调节电路1向其提供负载电流Iload的负载电路可以不同于模块12。虽然未在图1中示出，但半导体集成电路具有由不同于调节电路1来供电的电路。

在第一实施例中，使用PMOS晶体管作为输出晶体管PM。输出晶体管PM由多个输出晶体管组成。输出晶体管分别具有每一个均与电源端（例如，用于提供电源电压VDDH的电源端）耦合的一端（例如，源极端）和每一个均与输出端OUT耦合的另一端（例如，漏极端）。根据提供给其控制端（例如，栅极端）的阻抗控制信号所指示的控制值PL，每个晶体管将输出电压VDDM的量值控制为对应于负载电流Iload的量值。

根据指示输出电压VDDM的目标值的基准电压Vref和输出电压监控值VM之间的误差值的量值，控制器10控制控制值PL的量值，并且基于控制值PL来控制是否应该使输出晶体管中的任一个成为导电状态。也就是说，以一个输出晶体管对应于一个控制值的方式来构造输出晶体管PM。

电压监控电路11监控输出电压VDDM，并且输出指示输出电压VDDM的电压值的输出电压监控值VM。输出电压监控值VM被输出为数字值。

在根据第一实施例的调节电路1中，在模块12消耗的负载电流Iload突然波动的情况下，模块12在模式切换之前输出预告信号PACC1和PACC2。根据用于预先通知负载电流Iload变化的预告信号PACC1和PACC2，在预定时间段内，根据第一实施例的调节电路1的控制器10增加控制值相对于误差值的变化步长。下文中，将详细描述控制器10的操作。顺带地，预告信号PACC1是用于通知负载电流Iload的突然波动存在与否的信号，并且预告信号PACC2是指示负载电流Iload的波动方向的信号。虽然在图1中要被控制的模块12输出预告信号PACC1和PACC2，但不同于控制目标的模块可以输出预告信号PACC1和PACC2。

首先，将描述要被控制器10控制的输出晶体管PM的细节。因此，在图2中示出根据第一实施例的输出晶体管PM的细节电路图。如图2中所示，控制器10输出n比特的控制值PL（例如，PMOS电平值PL1至PLn）。输出晶体管PM具有PMOS晶体管PM1至PMn，等同于与PMOS电平的数量对应的数量。PMOS晶体管PM1至PMn分别具有：源极端，电源电压VDDH被施加到源极端；和漏极端，其与输出端POUT耦合。在根据第一实施例的调节电路1中，根据负载电流Iload的量值，使PMOS电平值PL1至PLn中的任一个成为使能状态（例如，使每个PMOS晶体管成为导通状态的低电平电压）。顺带地，控制输出晶体管PM的导通状态的方法可以是根据控制值逐渐增加每一个均成为导通状态的PMOS晶体管数量的方法。

随后，将说明根据第一实施例的调节电路1的控制器10的细节。图3中示出控制器10的详细框图。如图3中所示，控制器10具有开关电路SW、第一控制值产生单元20、第二控制值产生单元21和选择器22。顺带地，控制器10在预定时间段中重复的每个处理周期输出一个控制值PL。

开关电路SW根据预告信号PACC1选择电压监控电路11是将处理周期t中输入的输出电压监控值VM[t]施加到第一控制值产生单元20还是第二控制值产生单元21。更具体地讲，当预告信号PACC1指示非使能状态（对应于负载电流Iload没有出现突变的状态）时，开关电路SW将输出电压监控值VM[t]施加到第一控制值产生单元20。当预告信号PACC1指示使能状态（对应于期间负载电流Iload中的波动较小的正常操作时段）时，开关电路SW将输出电压监控值VM[t]施加到第二控制值产生单元21。

当预告信号PACC1指示期间负载电流Iload中的波动较小的正常操作时段时，第一控制值产生单元20产生控制值tPL。当预告信号PACC1指示期间负载电流Iload中的波动较大的负载突变时段时，第二控制值产生单元21产生控制值pPL2。

当预告信号PACC1指示期间负载电流Iload中的波动较小的正常操作时段时，选择器22将第一控制值产生单元20产生的控制值tPL设置成控制值PL。当预告信号PACC2指示期间负载电流Iload中的波动较大的负载突变时段时，选择器22将第二控制值产生单元21产生的控制值pPL2设置成控制值PL。

基于输出电压和基准电压，第一控制值产生单元20和第二控制值产生单元21分别根据PID（比例、积分和微分）控制来产生控制值。因此，将进一步详细地说明第一控制值产生单元20和第二控制值产生单元21。

第一控制值产生单元20具有加法器31和38、目标电压值产生器32、第一系数乘法器33、延迟电路34、36和39、第二系数乘法器35和第三系数乘法器37。

目标电压值产生器32产生指示输出电压VDDM的目标值的基准电压Vref。加法器31产生基准电压Vref和输出电压监控值VM[t]之间的误差值ERR[t]。第一系数乘法器33输出通过将误差值ERR[t]与增益系数Coef0相乘而获得的值。延迟电路34输出通过将误差值ERR[t]延迟一个处理周期而获得的ERR[t-1]。第二系数乘法器35输出通过将误差值ERR[t-1]与增益系数Coef1相乘而获得的值。延迟电路36输出通过将误差值ERR[t-1]延迟一个处理周期而获得的ERR[t-2]。第三系数乘法器37输出通过将误差值ERR[t-2]与增益系数Coef2相乘而获得的值。延迟电路39输出通过将控制值tPL[t]延迟一个处理周期而获得的控制值tPL[t-1]。加法器38将第一系数乘法器33的输出值、第二系数乘法器35的输出值、第三系数乘法器37的输出值和延迟电路39的输出值相加，以产生当前处理周期中的控制值tPL[t]。

也就是说，在第一控制值产生单元20产生的误差值ERR[t]变成下面等式（1）中表达的值。控制值tPL[t]变成下面等式（2）中表达的值。ERR[t]=VM[t]-Vref…(1)。tPL[t]=Coef0×ERR[t]+Coef1×ERR[t–1]+Coef2×ERR[t–2]+tPL[t–1]...(2)。

第二控制值产生单元21具有加法器41、48和50、目标电压值产生器42、第一系数乘法器43、延迟电路44、46和49、第二系数乘法器45、第三系数乘法器47和电平移位值产生电路51。

目标电压值产生器42产生基准电压Vref_B1和Vref_B2，每一个均对应于输出电压VDDM的目标值。当预告信号PACC2指示负载电流Iload的波动方向是其增大方向时，目标电压值产生器42输出基准电压Vref_B1。当预告信号PACC2指示负载电流Iload的波动方向是其减小方向时，目标电压值产生器42输出基准电压Vref_B2。基准电压Vref_B1是比基准电压Vref高ΔV的值。基准电压Vref_B2是比基准电压Vref低ΔV的值。

加法器41产生目标电压值产生器42输出的基准电压和输出电压监控值VM[t]之间的误差值ERR_B[t]。第一系数乘法器43输出通过将误差值ERR_B[t]与增益系数Coef0_B相乘而获得的值。延迟电路44输出通过将误差值ERR_B[t]延迟一个处理周期而获得的ERR_B[t-1]。第二系数乘法器45输出通过将误差值ERR_B[t-1]与增益系数Coef1_B相乘而获得的值。延迟电路46输出通过将误差值ERR_B[t-1]延迟一个处理周期而获得的ERR_B[t-2]。第三系数乘法器47输出通过将误差值ERR_B[t-2]与增益系数Coef2_B相乘而获得的值。延迟电路49输出通过将控制值tPL1[t]延迟一个处理周期而获得的控制值tPL1[t–1]。加法器48将第一系数乘法器43的输出值、第二系数乘法器45的输出值、第三系数乘法器47的输出值和延迟电路49的输出值相加，以产生在当前处理周期中的临时控制值tPL1[t]。

顺带地，第二控制值产生单元21的增益系数Coef0_B、Coef1_B和Coef2_B分别具有比第一控制值产生单元20的增益系数Coef0、Coef1和Coef2更大的值。增益系数Coef0、Coef1和Coef2分别对应于第一增益系数。增益系数Coef0_B、Coef1_B和Coef2_B分别对应于第二增益系数。

加法器50将电平移位值产生单元51输出的电平移位值与临时控制值pPL1[t]相加，以输出控制值pPL2[t]。在此，当预告信号PACC2指示负载电流Iload的波动方向是其增大方向时，电平移位值产生单元51输出电平移位值SLV1。当预告信号PACC2指示负载电流Iload的波动方向是其减小方向时，电平移位值产生单元51输出电平移位值SLV2。电平移位值SLV1是在临时控制值pPL1[t]的增大方向上发生电平移位的值。电平移位值SLV2是在临时控制值pPL1[t]的减小方向上发生电平移位的值。顺带地，电平移位值SLV2是正值并且是小于电平移位值SLV1的值。

也就是说，当预告信号PACC2指示负载电流Iload增大时，第二控制值产生单元21处产生的误差值ERR_B[t]变成在以下等式（3）中表达的值，并且控制值tPL[t]变成以下等式（4）中表达的值。ERR_B[t]=VM[t]–Vref_B1...(4)。pPL1[t]=Coef0_B×ERR_B[t]+Coef1_B×ERR_B[t–1]+Coef2_B×ERR_B[t–2]+tPL1[t–1]pPL2[t]=pPL1[t]+SLV1...(4)

当预告信号PACC2指示负载电流Iload减小时，第二控制值产生单元21处产生的误差值ERR_B[t]变成在以下等式（5）中表达的值，并且控制值tPL[t]变成以下等式（6）中表达的值。ERR_B[t]=VM[t]–Vref_B2...(5)。pPL1[t]=Coef0_B×ERR_B[t]+Coef1_B×ERR_B[t–1]+Coef2_B×ERR_B[t–2]+tPL1[t–1]pPL2[t]=pPL1[t]–SLV2...(6)。

随后，将说明根据第一实施例的调节电路1的操作。示出根据第一实施例的调节电路1的操作的时序图在图4中示出。如图4中所示，在调节电路1中，在负载电流Iload突增的时刻T3之前的时刻T1，预告信号PACC1和PACC2分别从低电平切换到高电平。

根据预告信号PACC1和PACC2的变化，在时刻T2，用于产生控制值PL的控制值产生单元从第一控制值产生单元20切换到第二控制值产生单元21。因此，在产生控制值的过程中使用的每个增益系数增大。响应于预告信号PACC2处于高电平，目标电压值产生器32输出基准电压Vref_B1并且电平移位值产生单元51输出电平移位值SLV1。

在从负载电流Iload突增开始经过了预定时段之后，使预告信号PACC1降低。根据预告信号PACC1的变化，调节电路1将用于产生控制值PL的控制值产生单元从第二控制值产生单元21切换到第一控制值产生单元20。

在调节电路1中，在负载电流Iload突减的时刻T6之前的时刻T4，预告信号PACC1从低电平切换到高电平，并且预告信号PACC1从高电平切换到低电平。

根据预告信号PACC1和PACC2的变化，在时刻T5，用于产生控制值PL的控制值产生单元从第一控制值产生单元20切换到第二控制值产生单元21。因此，在产生控制值的过程中使用的增益系数变大。响应于预告信号PACC1处于低电平，目标电压值产生器42输出基准电压Vref_B2，并且电平移位值产生单元51输出电平移位值SLV2。

在从负载电流Iload突变开始经过了预定时段之后，使预告信号PACC1降低。根据预告信号PACC1的变化，调节电路1将用于产生控制值PL的控制值产生单元从第二控制值产生单元21转变成第一控制值产生单元20。

根据以上描述，在负载电流Iload突变的时刻T3和T6之前，调节电路1增大用于限定控制值PL的变化步长的增益系数。因此，即使当负载电流Iload出现突变时，调节电路1也能够改善控制值PL相对于输出电压VDDM的波动的追踪，并且能够抑制输出电压VDDM的波动。

在负载电流Iload突变的时刻T3和T6之前，调节电路1增大变成目标电压值的基准电压。因此，在负载电流Iload突变的时刻T3和T6之前，调节电路1可以相应于负载电流Iload的变化来改变控制值PL。通过在负载电流Iload变化之前改变控制值PL，以此方式，使得能够以对应于负载电流Iload变化的方式来改变输出晶体管PM的电阻值，并且能够抑制输出电压VDDM相对于负载电流Iload的波动的波动。顺带地，基准电压的变化是对应于以下事实的过程，即强行使得在负载电流Iload出现突变之前的时刻的控制值PL的变化步长大。

在负载电流Iload突变的时刻T3和T6之前，调节电路1将迫使控制值PL改变的电平移位值SLV1和SLV2相加。也就是说，在输出电压VDDM随着负载电流Iload的波动而出现波动之前，调节电路1改变控制值PL的量值。因此，通过迫使在负载电流Iload突变之前改变控制值PL，可以抑制在负载电流Iload开始变化时输出电压VDDM中的波动。顺带地，将电平移位值相加是等同于以下事实的过程，即强行使得在负载电流Iload出现突变之前的时刻的控制值PL的变化步长大。

调节电路1基于预告信号改变控制参数（例如，增益系数、基准电压和电平移位值），从而使得能够便利地跟随负载电流Iload的突变。接着响应于负载电流Iload的突增而以令人满意的精度更新控制值PL使得能够防止控制值PL过冲。还可以通过防止控制值PL过冲来防止输出电压VDDM的过冲。

顺带地，虽然在以上实施例中已经根据预告信号改变了每个控制值产生单元中使用的三个参数，但即便根据预告信号仅改变三个参数中的一个，也可以抑制输出电压VDDM的波动。

将说明现有技术的调节电路的操作作为比较示例，现有技术的调节电路没有基于预告信号执行控制参数（例如，增益系数、基准电压和电平移位值）的改变。示出现有技术的调节电路的时序图在图5中示出。

如图5中所示，在现有技术的调节电路中，在负载电流Iload出现突然波动之后（例如，在时刻T11和T12之后），开始更新控制值PL。在现有技术的调节电路中，在整个时段内，用于更新控制值PL的步长是恒定的。因此，在现有技术的调节电路中，控制值PL不能够充分跟随输出电压VDDM的变化，以致出现控制值PL的过冲。因为控制值PL不能够充分跟随输出电压VDDM的变化，所以其波动变大。

因此，示出在负载电流Iload突增的情况下，根据第一实施例的调节电路1输出的输出电压和现有技术的调节电路输出的输出电压的波动的曲线图在图6中示出。

如图6中所示，在负载电流Iload突增之前，根据第一实施例的调节电路1产生的输出电压VDDM的电压开始上升。在已出现负载电流Iload突增的时刻的压降也被抑制得低。另一方面，现有技术的调节电路输出的输出电压VDDM根据负载电流Iload的突增而大大减小，并且收敛为具有大过冲的稳定电压。

因此，通过使用根据第一实施例的调节电路1，即使当负载电流Iload很大变化时，也能够稳定地保持输出电压VDDM。通过以此方式提高输出电压VDDM的稳定性，能够防止过大的电压施加到模块12并且可以增强模块12的可靠性。因为输出电压VDDM的过冲或欠冲被抑制得小，所以能够将输出电压VDDM的波动裕量设置得小并且将更高的电压设置成输出电压VDDM。通过设置输出电压VDDM，能够提高模块12的操作速度。

<第二实施例>

第二实施例将说明设置输出晶体管的栅极宽度的方法。首先，将描述设置通常的输出晶体管的栅极宽度的方法。因此，在图7中示出指示现有技术的输出晶体管的栅极宽度和控制值PL的量值之间的关系以及输出电压VDDM的量值和控制值PL的量值之间的关系的曲线图。

如图7中所示，在设置通常的输出晶体管的栅极宽度的方法中，以栅极宽度相对于控制值PL的量值线性增大的方式来设置输出晶体管的栅极宽度。当栅极宽度被设置成相对于控制值PL线性变化时，输出电压VDDM以与控制值PL成反比的关系升高。也就是说，在控制值PL变得足够大之前，输出电压VDDM达到足够的电压，此后为了渐进与目标电压而改变。顺带地，图7中示出的示例已示出了在负载电流Iload恒定的情况下输出电压VDDM的变化。

现在，当假设负载电流是Iload并且假设输出晶体管PM的导通电阻为Ron时，输出电压VDDM被表达为VDDM=VDDH–Ron×Iload。当输出晶体管PW的栅极宽度为W时，其导通电阻Ron具有Ron∝1/W的关系。在这种情形下，当将栅极宽度设置成变成与控制值PL线性相关时，输出电压VDDM变成如图7中所示的这种特性。

因此，当输出晶体管的电阻值变化满足与控制值PL成非线性关系时，随着控制值PL的更新而变化的输出电压VDDM变化变得过大或过小。也就是说，当采用的是目前已知的栅极宽度设置方法时，存在如下问题：控制值PL相对于输出电压VDDM的追踪特性劣化，并且输出电压VDDM的可控性降低。

当输出晶体管的栅极宽度相对于控制值PL的变化被线性地设置时，出现如下问题：构成输出晶体管的PMOS晶体管的数量和控制值PL的数量增加。因此，为了说明这个问题，在图8中示出输出晶体管的导通电阻Ron和每个控制值PL之间的关系。

当假设输出电压VDDM的波动落入预定范围内时，必须将负载电流Iload最大的区域中的输出电压VDDM的波动设置在预定范围内。当抑制输出电压VDDM相对于这种大电流波动的波动时，必须使在一个变化步长产生的导通电阻的差异更小。也就是说，需要导通电阻在控制值PL的整个范围内以小变化步长来切换。考虑到这一点，当如图8中所示输出晶体管的栅极宽度被相对于每个控制值PL线性设置时，必须以非常细小的步长改变输出晶体管的栅极宽度，从而控制其导通电阻。因此，当控制值PL以细小步长变化时，出现如下问题：构成输出晶体管PM的PMOS晶体管的数量和控制值产生电路的电路规模增大。

因此，在根据第二实施例的调节电路中，输出晶体管PM的栅极宽度相对于每个控制值PL线性变化。在根据第二实施例的调节电路中，同样地，输出晶体管PM的电阻值相对于每个控制值PL线性变化。因此，在图9中示出设置了根据第二实施例的调节电路中的输出晶体管PM的栅极宽度的一个示例。

在图9所示的示例中，构成图2所示输出晶体管PM的PMOS晶体管的数量被设置成10。在根据第二实施例的调节电路中，如图9中所示，对应于一个控制值PL设置一个PMOS晶体管。随着对应控制值PL变大，每个PMOS晶体管的电阻值线性减小。随着对应控制值PL变得更大，每个PMOS晶体管的栅极宽度变大，但其变化变成非线性的。更具体地讲，控制值PL越大，由于控制值PL之间的差异导致的栅极宽度的差异越大。

现在，在图10中示出指示根据第二实施例的调节电路中的输出晶体管的栅极宽度和控制值PL的量值之间的关系的曲线图，以及输出电压VDDM的量值和控制值PL的量值之间的关系的曲线图。如图10中所示，在根据第二实施例的调节电路中，输出晶体管的栅极宽度变大，与每个控制值PL成反比。另一方面，在根据第二实施例的调节电路中，输出电压VDDM以与控制值PL大致成线性的关系升高。在图10所示的示例中，负载电流Iload被保持恒定。也就是说，在根据第二实施例的调节电路中，输出晶体管的导通电阻Ron以与控制值PL成线性的关系变化。

通过以这样的方式使输出晶体管的导通电阻Ron以与每个控制值PL成线性的关系变化，能够使控制值PL的数量减少。因此，以下将描述之所以可以抑制控制值PL的数量的原因。

在图11中示出根据第二实施例的调节电路中的输出晶体管的导通电阻Ron和每个控制PL之间的关系。在根据第二实施例的调节电路中，对应于负载电路Iload的量值设置每个控制值PL的量值。更具体地讲，小值的控制值PL与小负载电流Iload相关联，而大值的控制值PL与大负载电流Iload相关联。

现在，在负载电流是小负载电流Iload的情况下输出电压VDDM可容许的波动宽度和在负载电流是大负载电流Iload的情况下输出电压VDDM可容许的波动宽度被设置成彼此相等。在负载电流Iload是0.25mA的情况下输出电压VDDM的可容许波动宽度假定为10mV，容许导通电阻Ron达40Ω。另一方面，当在负载电流Iload是250mA的情况下输出电压VDDM的可容许波动宽度假定为10mV时，容许导通电阻Ron达40mΩ。

也就是说，在负载电流Iload是0.25mA或更小的区域中，如同当负载电流Iload大时一样，导通电阻Ron不需要以40mΩ的变化步长来切换。考虑到这一点，在负载电流Iload小的范围内，可以使得控制值PL变化1时导通电阻Ron的电阻值变化大。

另一方面，当负载电流大时，如果导通电阻Ron没有以小变化步长来切换，则不能满足输出电压VDDM的可容许波动宽度。因此，在负载电流Iload大的范围内，当控制值PL变化1时，导通电阻Ron的电阻值变化必须减小。

出于如上所述的这个原因，在图11所示的示例中示出在负载电流小的范围内导通电阻Ron的变化步长最大并且随着负载电流变得更大，导通电阻Ron的变化步长变小的曲线图。通过以这样的方式根据负载电流Iload的量值来改变导通电阻Ron的变化步长，能够减少导通电阻Ron的切换次数。因为控制值PL可用的值的数量对应于导通电阻Ron的切换次数，所以可以减少控制值PL的数量。

现在，将说明设置根据第二实施例的调节电路的示例作为具体示例。如图12中所示，示出根据第二实施例的调节电路中的控制值PL的数量的表格在图12中示出。在根据第二实施例的调节电路中，在启动操作和正常操作期间，输出晶体管可容许的压降范围改变。因此，在图12所示的表格中示出两个设置。

如图12中所示，根据第二实施例的调节电路通过59级的控制值能够适应从114μm至250mA的负载电流波动范围。更具体地讲，根据第二实施例的调节电路仅仅通过使用对应于59级的变化步长的数量而适应负载电流中相差大约2200倍的波动。

在图12所示的示例中，在启动操作期间，根据第二实施例的调节电路指示从114μm至16mA的负载电流波动。根据第二实施例的调节电路以1至9这九级改变控制值PL，以将输出晶体管的压降设置为70mV至120mV，并且将压降的分辨率设置为50mV。在正常操作期间，根据第二实施例的调节电路指示从16mA至250mA的负载电流波动。根据第二实施例的调节电路以10至59这五十级改变控制值PL，以将输出晶体管的压降设置为15mV至155mV，并且将压降的分辨率设置为10mV。

现在，将以具体方式说明图12中示出的操作范围。因此，在图13中示出表示根据第二实施例的调节电路中的每个控制值PL和负载电流范围之间的关系、控制值PL和输出晶体管的电阻值之间的关系以及控制值PL和输出晶体管的栅极宽度之间的关系的曲线图。

如图13中所示，在根据第二实施例的调节电路中，根据负载电流Iload的范围施用预定的控制值PL。如图13中所示，在第二实施例中，输出晶体管的导通电阻被设置成相对于每个控制值PL以与特定Iload成比例的关系减小，并且输出晶体管的栅极宽度被设置成以反比关系增大。

根据以上描述，根据第二实施例的调节电路具有以下特征，即其包括：输出端，消耗负载电流的负载电路耦合到输出端并且从输出端产生输出电压；多个输出晶体管，每个输出晶体管具有耦合电源端的一端和耦合输出端的另一端，并且根据提供给控制端的阻抗控制信号所指示的控制值，相对于负载电流的量值，控制输出电压的量值；电压监控电路，其监控输出电压并且输出指示输出电压的值的输出电压监控值；以及控制电路，其根据指示输出电压的目标值的基准电压和输出电压监控值之间的误差值的量值，控制控制值的量值，并且基于控制值，控制是否应该使输出晶体管中的任一个成为导通状态，并且构成输出晶体管的多个PMOS晶体管的栅极宽度被设置成以与控制值的量值成反比的关系增大。

在根据第二实施例的调节电路中，每个输出晶体管的栅极宽度的倒数被设置成以与每个控制值PL成比例的关系减小。通过以这样的方式设置输出晶体管的栅极宽度的变化步长，使得能够以与控制值成线性关系改变输出晶体管的导通电阻。因此，输出晶体管的导通电阻以与控制值PL成线性关系变化，从而使得能够在控制器10已更新指示控制值PL的值的情况下线性设置输出电压VDDM的波动。也就是说，在根据第二实施例的调节电路中，可以使输出电压VDDM的变化特性和控制值PL的变化特性都是线性的。在根据第二实施例的调节电路中，可以改进控制值PL对输出电压VDDM变化的追踪特性，并且可以对输出电压VDDM执行更高精度的控制。

在根据第二实施例的调节电路中，每个输出晶体管的栅极宽度的设置被设置成与每个控制值PL成非线性关系，从而能够通过少量的设置值PL对输出电压VDDM进行更高精度的控制。因此，能够减少构成控制器10的电路元件的数量并且减小其电路面积。因为构成输出晶体管PM的PMOS晶体管的数量也可以减少，所以关于输出晶体管PM的电路面积可以减小。

<第三实施例>

为了使模块12的操作更快，必须向模块12提供更高的电压。当通过调节电路向模块12提供高压电源时，考虑到调节电路中出现的压降，必须向调节电路施加比提供到模块12的电源更高的电压。

然而，当向调节电路施加比提供到模块12的电压更高的电源电压时，必须使用高压元件作为构成调节电路的元件，每一个高压元件具有比模块12处更高的击穿电压。高压元件的晶体管面积大于低压元件。因此，出现以下问题：当使用高压元件构成调节电路时，调节电路的面积变大。

因此，第三实施例将说明由低压元件组成的调节电路2，这些低压元件的每一个都具有与模块12相同的击穿电压。在图14中示出根据第三实施例的调节电路2的框图。

如图14中所示，根据第三实施例的调节电路2具有控制器10、电压监控电路11、缓冲电路13、输出晶体管PM和输出端OUT。在调节电路2中，控制器10和电压监控电路11在电源电压VDD和地电压VSS之间操作。在调节电路2中，作为在高压侧提供的电力，缓冲电路13被提供有电源电压VDD和递升电压VDDH，并且作为在低压侧提供的电力，被提供有地电压VSS。在调节电路2中，向输出晶体管PM的源极提供递升电压VDDH。

这里，电源电压VDD和输出电压VDDM分别是相同的电压，例如，1.2V左右的电压。递升电压VDDH是其电压或电势高于电源电压VDD的电压，例如，1.35V左右的电压。

第三实施例将首先说明关于输出晶体管PM的耦合构造的特征。在根据第三实施例的调节电路2中，缓冲电路13还具有特征，而其特征将在随后进行描述。

如图14中所示，在根据第三实施例的调节电路2中，输出晶体管PM的背栅端耦合到其漏极。输出晶体管PM的这种耦合使得能够防止在输出晶体管PM处于截止状态的时段内输出晶体管PM的漏极电压降低。在图15中示出用于描述输出晶体管PM处于截止状态的时段内输出晶体管PM的操作的图示。

如图15中所示，当输出晶体管PM处于截止状态时，向其栅极施加递升电压VDDH。此时，在根据第三实施例的调节电路2中，输出晶体管PM的漏极电压VDDM变成大于或等于0.65V。这是因为，当输出晶体管PM处于截止状态时，在输出晶体管的源极和背栅之间形成二极管，并且输出晶体管PM的漏极电压被该二极管钳位。利用这种耦合构造，在根据第三实施例的调节电路2中，在输出晶体管PM处于截止状态时输出晶体管PM的栅极到漏极电压Vgd1可以被设置成0.7V左右。

另一方面，作为比较示例，将描述在输出晶体管PM的耦合被当作通常的耦合构造的情况下截止状态的输出晶体管PM的操作。因此，在图16中示出用于描述在输出晶体管PM的耦合被当作通常的耦合构造的情况下截止状态的输出晶体管PM的操作的图。如图16中所示，在通常的耦合构造中，输出晶体管PM的背栅耦合其源极。当在采用这种耦合构造的情况下输出晶体管PM达到截止状态时，输出晶体管PM的漏极电压VDDM变成小于或等于0.65V。这是因为，在使输出晶体管PM处于截止状态的情况下，停止向模块12提供电流，并且输出晶体管PM的漏极电压由于模块12的漏电流而减小。也就是说，当输出晶体管PM采用通常的耦合构造时，输出晶体管PM处于截止状态时输出晶体管PM的栅极到漏极电压Vgd1变成大于或等于0.7V，从而导致有造成击穿电压降低的危险。

根据以上描述，根据第三实施例的调节电路2具有以下特征，即其包括：输出端，消耗负载电流的负载电路耦合到输出端并且从输出端产生输出电压；多个输出晶体管，每个输出晶体管具有耦合到电源端的一端和耦合到输出端的另一端，并且根据提供给控制端的阻抗控制信号所指示的控制值，相对于负载电流的量值，控制输出电压的量值；电压监控电路，其监控输出电压并且输出指示输出电压的电压值的输出电压监控值；以及控制电路，其根据指示输出电压的目标值的基准电压和输出电压监控值之间的误差值的量值，控制控制值的量值，并且基于控制值，控制是否应该使输出晶体管中的任一个成为导通状态，并且输出晶体管具有相互耦合的背栅端和漏极端。

利用具有这类特征的调节电路2，在根据第三实施例的调节电路2中，输出晶体管PM处于截止状态时输出晶体管PM的栅极到漏极电压Vgd1可以被设置成0.7V左右。根据第三实施例的调节电路2能够抑制出现击穿电压的降低，即使是使用击穿电压为1.2V左右的晶体管——与构成模块12的晶体管相同——作为输出晶体管PM。

现在，将说明输出晶体管PM的布局。首先，示出根据第三实施例的调节电路2的输出晶体管PM的垂直结构的半导体器件的截面图在图17中示出。如图17中所示，根据第三实施例的调节电路2的输出晶体管PM形成在与P阱区PW相邻的N阱区NW中，在P阱区PW中形成构成模块12的晶体管。向形成有输出晶体管PM的N阱区施加输出的VDDM。

作为比较示例，将描述在对于输出晶体管PM的耦合构造采用通常的耦合构造的情况下输出晶体管PM的布局。示出具有通常的耦合构造的输出晶体管PM的垂直结构的半导体器件的截面图在图18中示出。如图18中所示，形成有采用了通常的耦合构造的输出晶体管PM的N阱区与形成有构成模块的晶体管的P阱区PW和N阱区NW分开形成。更具体地讲，通过器件隔离区，形成有采用了通常的耦合构造的输出晶体管PM的N阱区被形成为与形成有构成模块的晶体管的P阱区PW相邻。这是因为，由于向形成有采用了通常的耦合构造的输出晶体管PM的N阱区施加与构成模块的PMOS晶体管的击穿电压不同的击穿电压，所以必须通过形成器件隔离区来防止阱之间的电流流动。顺带地，尽管在图17和图18中使用深阱区DNW，但因为衬底电势VSS是公共的，所以也可以是没有插入深阱区DNW的布局。

根据以上描述，在根据第三实施例的调节电路2中，形成有输出晶体管PM的N阱区NW可以被形成为与形成有构成模块12的晶体管的P阱区PW相邻。因此，在根据第三实施例的调节电路2中，可以减小器件隔离区，每个器件隔离区是形成采用了通常的耦合构造的输出晶体管PM所需要的，并且可以减小半导体芯片的面积。

随后，将详细说明根据第三实施例的调节电路2的缓冲电路13。如图14中所示，缓冲电路13设置在控制器10和功率PMOS晶体管PM之间。

如图14中所示，在调节电路2中，控制器10在第一上限电压（例如，电源电压VDD）和第一下限电压（例如，地电压VSS）之间操作。输出晶体管PM的源极被施加电压值高于第一上限电压的第二上限电压（例如，递升电压VDDH）。缓冲电路13将阻抗控制信号的量值从第一幅度转换成第二幅度，第二幅度的上限电压和下限电压高于第一幅度的。

因此，在图19中示出缓冲电路13的详细电路图。如图19中所示，缓冲电路13具有第一缓冲电路60、第二缓冲电路61、第三缓冲电路62和击穿电压弛豫电压产生电路63。

第一缓冲电路60在第一上限电压（例如，电源电压VDD）和第一下限电压（例如，地电压VSS）之间操作。第一缓冲电路60将控制器10输出的阻抗控制信号原样输出到耦合后一级的第二缓冲电路61。

更具体地讲，第一缓冲电路60具有串联耦合的两个反相器。在这两个反相器中，在其前一级中耦合的反相器由PMOS晶体管P1和NMOS晶体管N1组成。在这两个反相器的后一级中耦合的反相器由PMOS晶体管P2和NMOS晶体管N2组成。向PMOS晶体管P1和P2的源极提供电源电压VDD，向NMOS晶体管N1和N2的源极提供地电压VSS。

第二缓冲电路61在第一上限电压（例如，电源电压VDD）和第二下限电压（例如，击穿电压弛豫电压VSSV）之间操作，第二下限电压的电压高于第一下限电压。第二缓冲电路61将第一缓冲电路60输出的阻抗控制信号的幅度的上限电压当作电源电压VDD并且将其下限电压转换成击穿电压弛豫电压VSSV，之后从其输出击穿电压弛豫电压VSSV。

更具体地讲，第二缓冲电路61具有串联耦合的两个反相器。在这两个反相器的前一级中耦合的反相器由PMOS晶体管P3和NMOS晶体管N3组成。在这两个反相器的后一级中耦合的反相器由PMOS晶体管P4和NMOS晶体管N4组成。向PMOS晶体管P3和P4的源极提供电源电压VDD。向NMOS晶体管N3和N4的源极提供击穿电压弛豫电压VSSV。

第三缓冲电路62在第二上限电压（例如，递升电压VDDH）和第二下限电压（例如，击穿电压弛豫电压VSSV）之间操作，第二上限电压的电压高于第一上限电压。第三缓冲电路62将第二缓冲电路61输出的阻抗控制信号的幅度的上限电压转换成递升电压VDDH并且将其下限电压作为击穿电压弛豫电压VSSV输出。

更具体地讲，第三缓冲电路62具有串联耦合的两个反相器。在这两个反相器的前一级中耦合的反相器由PMOS晶体管P5和NMOS晶体管N5组成。在这两个反相器的后一级中耦合的反相器由PMOS晶体管P6和NMOS晶体管N6组成。向PMOS晶体管P5和P6的源极提供递升电压VDDH。向NMOS晶体管N5和N6的源极提供击穿电压弛豫电压VSSV。

击穿电压弛豫电压产生电路63产生第二下限电压（例如，击穿电压弛豫电压VSSV）。击穿电压弛豫电压产生电路63具有击穿电压弛豫电压产生元件、第一晶体管（N7）和递升检测电路（例如，低阈值比较器64）。顺带地，尽管根据第三实施例是使用缓冲电路13中的击穿电压弛豫电压产生电路63产生击穿电压弛豫电压VSSV，但击穿电压弛豫电压VSSV可以是从外部输入的或者还可以是使用诸如恒压源电路等的另一构造的电路产生的。

击穿电压弛豫电压产生元件设置在产生击穿电压弛豫电压VSSV的第一节点和被提供地电压VSS的第二节点之间，并且产生击穿电压弛豫电压VSSV。更具体地讲，在第三实施例中，击穿电压弛豫电压产生元件由NMOS晶体管N8形成。NMOS晶体管N8是二极管耦合型晶体管。向NMOS晶体管N8的源极提供地电压VSS。NMOS晶体管N8的漏极和栅极耦合到第一节点。顺带地，NMOS晶体管N3至N6的源极耦合到第一节点。顺带地，例如，NMOS晶体管N8的阈值电压具有0.15V左右的电压。假定这个阈值电压是击穿电压弛豫电压VSSV。

低阈值比较器64在第一上限电压（例如，电源电压VDD）和第一下限电压（例如，地电压VSS）之间操作，并且检测第二下限电压（例如，击穿电压弛豫电压VSSV）的升高，以使电压抑制信号成为使能状态。低阈值比较器64将击穿电压弛豫电压VSSV的值作为阈值电压LVTH，击穿电压弛豫电压VSSV在电压抑制信号的使能状态和其禁止状态之间切换。阈值电压LVTH是高于击穿电压弛豫电压VSSV的电压并且是以下数量级的电压，即该电压和电源电压VDD之差能够保持缓冲电路61能完全操作这样的电压差。

第一晶体管耦合在第一节点和第二节点之间，并且在电压抑制信号处于使能状态的情况下使第一晶体管为导通状态。具体地讲，第一晶体管由NMOS晶体管N7组成。NMOS晶体管N7的源极被提供有地电压VSS并且漏极耦合到第一节点。向NMOS晶体管N7提供低阈值比较器64的输出（电压抑制信号）。在电压抑制信号处于使能状态（例如，高电平）的情况下，使NMOS晶体管N7为导通状态。当电压抑制信号处于禁止状态（例如，低电平）时，使NMOS晶体管N7为截止状态。

随后，将描述施加到根据第三实施例的构成缓冲电路13的晶体管的电压。在缓冲电路13中，具有使击穿电压降低的电势的元件是对其施加最高电压的晶体管。在缓冲电路13中，对其施加最高电压的晶体管是PMOS晶体管P6和NMOS晶体管N6。下面将说明施加到PMOS晶体管P6和NMOS晶体管N6的电压。

在图20中示出用于描述施加到NMOS晶体管N6的最大电压的值的图。如图20中所示，包括NMOS晶体管N6的反相器的输入信号达到递升电压VDDH的状态是施加到NMOS晶体管N6的电压变成最大的状态。当第三缓冲电路62的前一级反相器输出高电平信号时，产生这种状态。此时，在根据第三实施例的缓冲电路13中，向NMOS晶体管N6的源极施加击穿电压弛豫电压VSSV。因此，即使在图20所示的状态下，NMOS晶体管N6的栅极到源极电压Vgs变成1.2V。也就是说，根据第三实施例的缓冲电路13能够防止出现击穿电压降低，即使假定NMOS晶体管N6的击穿电压是与构成模块12的晶体管相同的电压（例如，1.2V）。

顺带地，在根据第三实施例的缓冲电路13中，第三缓冲电路62的输出信号的幅度的上限电压变成递升电压VDDH，并且其下限电压变成击穿电压弛豫电压VSSV。因此，即使当给定低电平作为输出晶体管PM的栅极电压时，该电压也变成击穿电压弛豫电压VSSV。也就是说，在根据第三实施例的调节电路2中，即使当给定低电平作为输出晶体管PM的栅极电压时，输出晶体管的栅极到源极电压也可以被设置成低于击穿电压，并且因此可以防止输出晶体管的击穿电压降低。

在图21中示出用于描述施加到PMOS晶体管P6的最大电压的值的图。如图21中所示，包括PMOS晶体管P6的反相器的输入信号达到击穿电压弛豫电压VSSV的状态是施加到PMOS晶体管P6的电压变成最大的状态。当第三缓冲电路62的前一级反相器输出低电平信号时产生这种状态。此时，在根据第三实施例的缓冲电路13中，向PMOS晶体管P6的源极施加递升电压VDDH。因此，即使在图21所示的状态下，PMOS晶体管P6的栅极到源极电压Vgs也变成1.2V。也就是说，根据第三实施例的缓冲电路13能够防止出现击穿电压降低，即使假定PMOS晶体管P6的击穿电压是与构成模块12的晶体管相同的电压（例如，1.2V）。

现在，作为比较示例，将说明没有使用击穿电压弛豫电压VSSV的通常的缓冲电路13a。在图22中示出通常的缓冲电路13的电路图。如图22中所示，通常的缓冲电路13由两级的缓冲电路60a和61a组成。前一级中设置的缓冲电路60a在电源电压VDD和地电压VSS之间操作。另一方面，后一级中设置的缓冲电路61a在递升电压VDDH和地电压VSS之间操作。

在图22所示的缓冲电路13中，对其施加最高电压的晶体管是PMOS晶体管P4a和NMOS晶体管N4a，PMOS晶体管P4a和NMOS晶体管N4a构成后一级缓冲电路61a中布置的反相器。因此，下面将描述施加到PMOS晶体管P4a和NMOS晶体管N4a的电压。

在图23中示出用于描述施加到NMOS晶体管N4a的最大电压的值的图。如图23中所示，包括NMOS晶体管N4a的反相器的输入信号变成递升电压VDDH的状态是施加到NMOS晶体管N4a的电压变成最大的状态。当缓冲电路61a的前级反相器输出高电平信号时，产生这种状态。此时，在通常的缓冲电路13a中，向NMOS晶体管N4a的源极施加地电压VSS。因此，在图23所示的状态下，NMOS晶体管N4a的栅极到源极电压Vgs变成1.35V。此时，在通常的缓冲电路13a中，出现以下问题：在假定NMOS晶体管N4a的击穿电压采用与构成模块12的晶体管相同的电压（例如，1.2V）的情况下，出现击穿电压降低。为了避免这种问题，必须使用高电压元件作为NMOS晶体管N4a。

顺带地，在通常的缓冲电路13a中，缓冲电路61a的输出信号的幅度的上限电压变成递升电压VDDH，并且其下限电压变成地电压VSS。因此，当给定低电平作为输出晶体管PM的栅极电压时，该电压变成地电压VSS。也就是说，通常的调节电路2伴随而来的问题是，因为在给定低电平作为输出晶体管PM的栅极电压的情况下输出晶体管的栅极到源极电压超过击穿电压，所以必须使用高压元件作为输出晶体管。

在图24中示出用于描述施加到PMOS晶体管P4a的最大电压的值的图。如图24中所示，包括PMOS晶体管P4a的反相器的输入信号变成地电压VSS的状态是施加到PMOS晶体管P4a的电压变成最大的状态。当缓冲电路61a的前一级反相器输出低电平信号时，产生这种状态。此时，在通常的缓冲电路13中，向PMOS晶体管P4a的源极施加递升电压VDDH。因此，在图24所示的状态下，PMOS晶体管P4a的栅极到源极电压Vgs变成1.35V。此时，在通常的缓冲电路13中，出现以下问题：在假定PMOS晶体管P4a的击穿电压采用与构成模块12的晶体管相同的电压（例如，1.2V）的情况下，出现击穿电压降低。为了避免这种问题，必须使用高电压元件作为PMOS晶体管P4a。

随后，将描述根据第三实施例的缓冲电路13的操作。缓冲电路13具有一个特征，即，在输入信号和输出信号之间，幅度的上限电压和下限电压不同。然而，因为基本操作只是传递每个信号，所以本文将省略对其的描述。下面将说明击穿电压弛豫电压产生电路63的操作，即缓冲电路13的另一个特征。

示出击穿电压弛豫电压产生电路63的操作的时序图在图25中示出。如图25中所示，在输入到缓冲电路13的阻抗控制信号的信号电平切换时，击穿电压弛豫电压VSSV的电压发生波动。这是因为尽管根据阻抗控制信号的信号电平的切换电流流入产生击穿电压弛豫电压VSSV的第一节点，但NMOS晶体管N8不能单独耗尽该电流而出现的现象。

因此，击穿电压弛豫电压产生电路63只在击穿电压弛豫电压VSSV达到大于或等于低阈值比较器64的阈值的时段内，使低阈值比较器64的电压抑制信号为使能状态（例如，高电平）。只在击穿电压弛豫电压VSSV变成大于或等于低阈值比较器64的阈值的时段内，根据电压抑制信号使NMOS晶体管N7为导通状态。因此，缓冲电路13能够在击穿电压弛豫电压VSSV变成大于或等于低阈值比较器64的阈值的时段内从第一节点抽取电荷，以抑制击穿电压弛豫电压VSSV升高，并且能够加速将击穿电压弛豫电压VSSV的电压电平重置为稳态。作为比较示例，图25示出了在没有使用击穿电压弛豫电压产生电路63的情况下击穿电压弛豫电压VSSV的波动。出现的问题是，因为在如图25中所示没有使用击穿电压弛豫电压产生电路63的情况下没有从第一节点抽取电荷，所以在击穿电压弛豫电压VSSV保持升高的同时将击穿电压弛豫电压VSSV的电压电平复原为稳态所花费的时间变长。

根据以上描述，根据第三实施例的调节电路包括：输出端，消耗负载电流的负载电路耦合到输出端，并且从输出端产生输出电压；多个输出晶体管，每个输出晶体管具有耦合到电源端的一端和耦合输出端的另一端，并且根据提供给控制端的阻抗控制信号所指示的控制值，相对于负载电流的量值，控制输出电压的量值；电压监控电路，其监控输出电压并且输出指示输出电压的电压值的输出电压监控值；控制电路，其根据指示输出电压的目标值的基准电压和输出电压监控值之间的误差值的量值，来控制控制值的量值，并且基于控制值，控制是否应该使输出晶体管中的任一个成为导通状态；以及缓冲电路，其设置在控制电路和输出晶体管之间，并且将阻抗控制信号的幅度从第一幅度转换成第二幅度，第二幅度的上限电压和下限电压大于第一幅度的。

缓冲电路具有：第一缓冲电路，其在第一上限电压和第一下限电压之间操作；第二缓冲电路，其在第一上限电压和第二下限电压之间操作，第二下限电压的电压高于第一下限电压；和第三缓冲电路，其在第二上限电压和第二下限电压之间操作，第二上限电压的电压高于第一上限电压。

缓冲电路具有产生第二下限电压的击穿电压弛豫电压产生电路。击穿电压弛豫电压产生电路具有：击穿电压弛豫电压产生元件，其设置在第一节点和第二节点之间并且产生第二下限电压，在第一节点产生第二下限电压，第二节点被提供有第一下限电压；递升检测电路，其在第一上限电压和第一下限电压之间操作并且检测第二下限电压的升高，以使电压抑制信号为使能状态；以及第一晶体管，其耦合在第一节点和第二节点之间，并且当电压抑制信号处于使能状态时成为导通状态。

利用如上所述的这种构造，根据第三实施例的调节电路能够使用其每一个都具有小于或等于递升电压的击穿电压的晶体管作为对其施加电压值大于或等于击穿电压的递升电压的晶体管。在根据第三实施例的调节电路3中，使用击穿电压小的晶体管构造所有电路，从而使得能够减小它们的电路面积。

随后，将描述根据第三实施例的调节电路2的布局。因此，在图26和图27中示出调节电路2的平面布局的示意图。尽管图26和图27就控制器布局区域的布局而言是不同的，但其它区域的布局是相同的。如图26和图27中所示，调节电路2的电压监控电路11布局在电源目标模块的中部。功率MOS布局区域被设置成使电源目标模块插入其间。缓冲电路布局区域被设置在每个功率MOS布局区域的外部。

顺带地，在图26和图27中，分别地，控制器10形成在控制器布局区域中，缓冲电路13形成在缓冲电路布局区域中，输出晶体管PM形成在功率MOS布局区域中，并且电压监控电路11形成在电压监控电路形成区域中。

现在，将描述缓冲电路布局区域和功率MOS布局区域的详细布局。示出缓冲电路布局区域和功率MOS布局区域的布局的示意图在图28中示出。如图28中所示，在根据第三实施例的调节电路2中，以在与高值的控制值PL对应的输出晶体管之间插入与低值的控制值PL对应的输出晶体管这样的方式来形成输出晶体管。在图28所示的示例中，因为与高值的控制值PL对应的输出晶体管的面积成倍地增长，所以这些输出晶体管按四分（four-division）形式来布局。与高值的控制值PL对应的输出晶体管分别位于以下位置，即与高值的控制值PL对应的两个输出晶体管形成区域布局在这些位置的上方和下方。

甚至至于缓冲电路，以与高值的控制值PL对应的缓冲电路插入与低值的控制值PL对应的缓冲电路这样的方式来布局缓冲电路。然后，形成输出晶体管。与高值的控制值PL对应的缓冲电路分别布局在其间插入与低值的控制值PL对应的缓冲电路的区域中。另外，以相对于一个第二缓冲电路61形成两个第三缓冲电路62这样的方式来布局与高值的控制值PL对应的缓冲电路。联结着与高值的控制值PL对应的第三缓冲电路62，以分散的形式布局击穿电压张弛电压产生电路63。

通过以这样的方式、按分散形式在上方和下方布局缓冲电路和与高值的控制值PL对应的输出晶体管，可以致使其内布局有模块12的区域中的垂直电流提供路径彼此对称，并且使电流密度的集中度在一个方向上分布。尽管在以上描述中与高值的控制值PL对应的输出晶体管被划分或分成四个，但可以根据电路规模和输出晶体管的级数适当地改变其划分的数量。

随后，将描述击穿电压弛豫电压产生电路和第一缓冲电路60至第三缓冲电路62的垂直结构。因此，在图29中示出击穿电压弛豫电压产生电路和第一缓冲电路60至第三缓冲电路62的垂直结构的一个示例。在图30中示出击穿电压弛豫电压产生电路和第一缓冲电路60至第三缓冲电路62的垂直结构的另一个示例。

第一缓冲电路60在电源电压VDD和地电压VSS之间操作。因此，如图29和图30中所示，第一缓冲电路60的PMOS晶体管形成在对其施加电源电压VDD的N阱区NW中。第一缓冲电路60的NMOS晶体管形成在对其施加地电压VSS的P阱区PW中。

第二缓冲电路61在电源电压VDD和击穿电压弛豫电压VSSV之间操作。因此，如图29和图30中所示，第二缓冲电路61的PMOS晶体管形成在对其施加电源电压VDD的N阱区NW中。第二缓冲电路61的NMOS晶体管形成在对其施加击穿电压弛豫电压VSSV的P阱区PW中。

第三缓冲电路62在递升电压VDDH和击穿电压弛豫电压VSSV之间操作。因此，如图29和图30中所示，第三缓冲电路62的PMOS晶体管形成在对其施加递升电压VDDH的N阱区NW中。第三缓冲电路62的NMOS晶体管形成在对其施加击穿电压弛豫电压VSSV的P阱区PW中。

击穿电压弛豫电压产生电路63在电源电压VDD和地电压VSS之间操作。因此，如图29和图30中所示，击穿电压弛豫电压产生电路63的PMOS晶体管形成在对其施加电源电压VDD的N阱区NW中。击穿电压弛豫电压产生电路63的NMOS晶体管形成在对其施加地电压VSS的P阱区中。顺带地，因为形成在第二缓冲电路61附近的击穿电压弛豫电压产生电路63中的电路的PMOS晶体管被提供有与第二缓冲电路61的PMOS晶体管相同的背栅电压，所以其PMOS晶体管形成在其对应的形成有第二缓冲区61的N阱区NW中。

在图29所示的示例中，深阱区DNW形成在所有阱区下方。另一方面，在图30所示的示例中，深阱区DNW只形成在对其施加击穿电压弛豫电压VSSV的P阱区和形成有PMOS晶体管的N阱区NW的下方，该PMOS晶体管与P阱区中形成的NMOS晶体管配对。形成深阱区DNW以实现P阱区和P子区P-sub之间的绝缘，其中使P阱区处于与施加到P子区P-sub的电压不同的阱电势。因此，如图29和图30中所示，每个深阱区可以根据它应该形成在哪个区域的设计规格来变形。例如，通过如图29中所示整体地插入深阱区DNW，可以抑制晶体管的特性变化。另一方面，如图30中所示，只在所需部分中形成深阱区DNW，从而可以减小电路面积。

随后，将描述在根据第三实施例的调节电路2中用于缓冲电路13的电源布线、输出晶体管PM和模块2的布局。示出根据第三实施例的调节电路2的电源布线布局的示意图在图31至图34中示出。

图31是示出变成底层的电源布线的第一电源布线层的布局的示意图。在图31所示的示例中，为了描述用于缓冲电路13的电源布线，示出输出晶体管PM和模块12、形成第一缓冲电路60、第二缓冲电路61、第三缓冲电路62和击穿电压弛豫产生电路63的区域、每一个均形成有输出晶体管PM的功率MOS布局区域和其中形成模块12的区域。

如图31中所示，地布线VSS和电源布线VDD位于其中形成第一缓冲电路60的区域上方的层中。这是因为第一缓冲电路60被提供有电源电压VDD和地电压VSS。

构成被提供有击穿电压弛豫电压VSSV的第一节点的布线（下文中，被称为击穿电压弛豫电源布线）和电源布线VDD位于其中形成第二缓冲电路61的区域上方的层中。这是因为第二缓冲电路61被提供有电源电压VDD和击穿电压弛豫电压VSSV。

击穿电压弛豫电源布线VSSV和递升电源布线VDDH位于其中形成第三缓冲电路62的区域上方的层中。这是因为第三缓冲电路62被提供有递升电源布线VDDH和击穿电压弛豫电压VSSV。递升电源布线VDDH具有从形成有第三缓冲电路62的区域延伸到功率MOS布局区域的长度。

电源布线VDD、击穿电压弛豫电源布线VSSV和地布线VSS位于形成有击穿电压弛豫电压产生电路63的区域上方的层中。这是因为击穿电压弛豫电压产生电路63在递升电压VDDH和击穿电压弛豫电压VSSV之间操作，并且产生击穿电压弛豫电压VSSV。

递升布线VDDH和内部电源布线VDDM形成在功率MOS布局区域上方的层中。这是因为，耦合到输出晶体管PM的电源布线是递升布线VDDH和内部电源布线VDDM。顺带地，向内部电源布线VDDM提供输出电压VDDM。内部电源布线VDDM具有从一个功率MOS布局区域延伸到另一个功率MOS布局区域的长度，并且被形成为将两个功率MOS布局区域彼此耦合。也就是说，内部电源布线VDDM被形成为跨过形成有模块12的区域。

顺带地，用于第一电源布线层的每个电源布线和从电源布线供电的每个元件经由接触件彼此耦合。

接着，示出电源布线中形成在第一电源布线层上方的层中的第二电源布线层的布局的示意图在图32中示出。在第一电源布线层中，如附图中看到的，每个电源布线形成在水平方向上，但是在第二电源层中，如附图中看到的，每个电源布线形成在垂直方向上。在第二电源布线层中，电源布线被形成为将第一电源布线中对其施加相同电压的电源布线彼此耦合。在第二电源层中，通过比用于第一电源布线层的电源布线更厚的布线，形成每个电源布线。用于第二电源布线层的电源布线和用于第一电源布线层的电源布线通过接触件彼此耦合。

接着，示出电源布线中形成在第二电源布线层上方的层中的第三电源布线层的布局的示意图在图33中示出。在第二电源布线层中，如附图中看到的，每个电源布线形成在垂直方向上，但是在第三电源布线层中，如附图中看到的，每个电源布线形成在水平方向上。在第三电源布线层中，电源布线被形成为将第二电源布线中对其施加相同电压的电源布线彼此耦合。在第三电源布线层中，通过比用于第二电源布线层的电源布线更厚的布线，形成每个电源布线。用于第三电源布线层的电源布线和用于第二电源布线层的电源布线经由接触件彼此耦合。

接着，示出电源布线中形成在第三电源布线层上方的层中的第四电源布线层的布局的示意图在图33中示出。在第三电源布线层中，如附图中看到的，每个电源布线形成在水平方向上，但是在第四电源布线层中，如附图中看到的，每个电源布线形成在垂直方向上。在第四电源布线层中，电源布线被形成为将第三电源布线中对其施加相同电压的电源布线彼此耦合。在第四电源布线层中，通过比用于第三电源布线层的电源布线更厚的布线，形成每个电源布线。用于第四电源布线层的电源布线和用于第三电源布线层的电源布线经由接触件彼此耦合。顺带地，尽管图34示出在第四电源布线层中不包括击穿电压弛豫电压VSS的示例，但是在给予第四电源布线层的资源裕量的情况下，可以在第四电源布线层中形成对其施加击穿电压弛豫电压VSSV的每个电源布线。在这种情况下，获得稳定了击穿电压弛豫电压VSSV的电压电平的效果。

在根据第三实施例的调节电路2中，存在五种类型的电源。因此，出现的问题是，当不正确地执行布线资源的分配时，每个电源的布线电阻变高，以致电路操作变得不稳定。因此，利用其中使用各种电源布线的区域受限制这一事实，针对每个区域，改变对于各个电源全局布线层资源的分配。在图34所示的示例中，在缓冲电路布局区域的左侧，在VDD和VSS之间共用全局布线层的分配。其分配在缓冲电路布局区域上方的层中在VDD、VSS、VSSV和VDDH之间共享，并且在功率MOS布局区域上方的层中在VDDH和VDDM之间共享。通过采用这种电源布线结构，相对于其中使用每个电源的区域能够使布线电阻减小。因为必须向第二缓冲电路61提供VDD和VSSV，所以例如VDD和VSSV的两种类型的全局电源主布线被布局在第二缓冲电路61上方的层中。同样，因为必须向第一缓冲电路60提供VDD和VSS，所以VDD和VSSV的两种类型的全局电源主布线位于第一缓冲电路60上方的层中。以下，击穿电压弛豫电压产生电路63和第三缓冲电路62也与上面的类似。通过以这样的方式改变使用全局布线层作为每个区域的电源主布线的比率，使得能够减小在其中使用电源主布线的区域中每个电源主布线的布线电阻，从而使电路操作稳定。

随后，将描述根据第三实施例的调节电路2的通电顺序。在根据第三实施例的调节电路2中，向输出晶体管PM提供递升电压VDDH，递升电压VDDH的电压值高于晶体管的击穿电压。因此，当不正确地控制通电顺序时，向晶体管施加的是高于击穿电压的电压，以致晶体管处于受损的危险。

示出根据第三实施例的调节电路2的通电顺序的一个示例的时序图在图35中示出。在图35所示的示例中，在时刻T20，电源电压VDD和递升电压VDDH首先上升。在这个加电（power-up）操作期间，递升电压VDDH增至与电源电压VDD相同的1.2V左右，而没有使其增至最终电压1.35V。

在时刻T21，电源电压VDD和递升电压VDDH升至1.2V左右。在达到时刻T21时，控制器10的操作开始。在时刻T21，控制器10输出初始值作为控制值PL。在图35所示的示例中，控制值PL的初始值是59。也就是说，当控制器10在时刻T21开始操作时，输出晶体管PM开始在其电阻值最低的状态下进行操作。在时刻T21，电压监控电路11保持停止状态。因此，在时刻T21，调节电路2的输出电压VDDM变成1.0V左右。

响应于输出电压VDDM已稳定并已达到1.0V左右这一事实，电压监控电路11在时刻T22启动。因此，从电压监控电路11将输出电压VDDM的电压值通知控制器10，使得控制器10变为正常操作状态。

随后，在时刻T23和T24，递升电压VDDH升压至1.35V左右，1.35V是目标电压值。响应于在时刻T23和T24递升电压VDDH的递升操作，控制器10在减小控制值PL的同时，将输出电压VDDM控制为1.0V左右。接着，在已经使控制器10的控制值PL稳态之后，在时刻T25，模块12启动。因为在模块12启动的情况下模块12消耗或使用的负载电流Iload突增，所以基于第一实施例中描述的操作，控制器10使控制值PL上升。

图35所示的示例已利用能够改变所产生的每个电压值的递升电路作为产生递升电压VDDH的递升电路。在这种情况下，如上所述，递升电压VDD升压至与电源电压VDD相同的电压，此后增至被视为最终目标的电压以备调节电路2的稳定操作，从而使得能够控制施加到调节电路2和模块12中每个的电压，使其不超过每个元件的击穿电压。

随后，示出根据第三实施例的调节电路2的通电顺序的另一个示例的时序图在图36中示出。在图36所示的示例中，在时刻T30，电源电压VDD和递升电压VDDH首先上升。在这个加电操作期间，递升电压VDDH增至最终电压1.35V。

在时刻T31，电源电压VDD和递升电压VDDH分别升至1.2V和1.35V左右。在达到时刻T31时，控制器10的操作开始。在时刻T31，控制器10输出初始值作为控制值PL。在图36所示的示例中，控制值PL的初始值是0。也就是说，当控制器10在时刻T31开始操作时，输出晶体管PM开始在其电阻值最高的状态（例如，截止状态）下进行操作。在时刻T31，电压监控电路11保持停止状态。因此，在时刻T31，调节电路2的输出电压VDDM变成0.7V左右。

在图36所示的示例中，控制器10在时刻T32和T33逐渐增加控制值PL。因此，输出电压VDDM逐渐上升并且达到1.0V左右。在输出电压VDDM变成1.0V左右的时刻T33，电压监控电路11启动。因此，从电压监控电路11将输出电压VDDM的电压值通知控制器10，使得控制器10变成正常操作状态。在时刻T34，输出电压达到目标1.2V左右。

此后，在输出电压VDDM稳定的时刻T35，模块12启动。因为在模块12启动的情况下模块12消耗或使用的负载电流Iload突增，所以基于第一实施例中描述的操作，控制器10增加控制值PL。

图36所示的示例已利用不能够改变所产生的每个电压值的递升电路作为产生递升电压VDDH的递升电路。在这种情况下，如上所述，从控制值PL的最小状态开始控制，以控制输出电压VDDM，使输出电压VDDM不超过每个元件的击穿电压，从而使其将输出电压VDDM增至最终目标电压（例如，1.2V）。利用这种控制，可以控制施加到调节电路2和模块12的每个的电压，使电压不超过每个元件的击穿电压。因为图36中可以使用具有简单构造的电路作为递升电路，所以另外的优点是可以降低系统的部件成本。

<第四实施例>

第四实施例将说明根据第一实施例的调节电路1的电压监控电路11的细节。因此在图37中示出电压监控电路11的详细框图。如图37中所示，电压监控电路11具有电压测量单元70、第一延迟电路71、第二延迟电路72和偏移调节单元73。

第一延迟电路71通过X（其中，X是整数）个第一延迟调节缓冲器BUFb来延迟指示输出电压VDDM的采样时刻的测量信号并且输出电压测量信号。输出电压VDDM被作为电源电压输入到第一延迟调节缓冲器BUFb。第一延迟电路71根据输出电压VDDM的量值来改变延迟时间。第一延迟电路71改变根据偏移调节单元73输出的调节信号有效操作的第一延迟调节缓冲器BUFb的数量。

第二延迟电路72通过Z（其中，Z是整数）个第二延迟调节缓冲器BUFc来延迟测量信号并且由此产生采样触发信号。恒定电压Vc被作为电源电压输入到第二延迟调节缓冲器BUFc。第二延迟调节缓冲器BUFc根据恒定电压Vc的量值确定延迟时间。第二延迟电路72改变根据偏移调节单元73输出的调节信号有效操作的第二延迟调节缓冲器BUFc的数量。顺带地，相对于第二延迟电路72的延迟调节缓冲器BUFc的调节数量是与对于第一延迟电路71的调节数量相同的数量。这里，偏移调节单元73控制的偏移是与电压监控电路11的增益（监控增益）相同的值。当偏移改变时，其影响控制的循环特性，因此需要是给定的恒定范围。

电压测量单元70具有测量信号传递布线和多个采样触发器701至70j（其中，j是整数）。测量信号传递布线通过多个延迟缓冲器BUFa传递电压测量信号。顺带地，向延迟缓冲器BUFa提供输出电压VDDM作为电源电压。延迟缓冲器BUFa根据输出电压VDDM的电压值改变延迟时间。向采样触发器701至70j输入延迟缓冲器BUFa的输入信号或输出信号。相同数量的延迟缓冲器BUFa分别位于采样触发器701至70j之间。也就是说，电压测量信号以恒定延迟时间传播至采样触发器701至70j。采样触发器701至70j分别根据采样触发信号的边沿在测量信号传递布线上对延迟缓冲器BUFa的各个信号进行采样。采样触发器701至70j的输出变成输出电压监控值VM。在图37所示的示例中，输出电压监控值VM是j比特的值。

偏移调节单元73具有指示监控增益、关于半导体器件的生产中的变化的信息以及关于半导体衬底温度的信息之间的关系的表格信息，其中监控增益指示针对第一延迟调节缓冲器BUFb和第二延迟调节缓冲器BUFc的每个调节数量α，输出电压监控值VM变化1时的输出电压VM的波动量。偏移调节单元73参照表格信息以下述方式确定第一延迟调节缓冲器BUFb和第二延迟调节缓冲器BUFc的调节数量α，即使得根据第一延迟调节缓冲器和第二延迟调节缓冲器的调节数量、关于半导体器件的生产中变化的信息以及关于半导体衬底温度的信息确定的监控增益落入预先设置的目标增益的范围内。

随后，将描述根据第四实施例的电压监控电路11的操作。电压监控电路11通过第一延迟电路71的第一延迟调节缓冲器BUFb的数量和第二延迟电路72的第二延迟调节缓冲器BUFc的数量之差，来调节电压测量信号和采样触发信号之间的延迟时间差。

在电压监控电路11中，当经由延迟缓冲器BUFa传递电压测量信号并且此后采样触发信号已到达采样触发器701至70j时，采样触发器701至70j分别对延迟缓冲器BUFa的它们对应的节点处的电压进行采样。此时，当输出电压VDDM的电压值为高时，延迟缓冲器BUFa和延迟缓冲器BUFb的延迟时间变短。因此，当输出电压VDDM的电压值为高时，更多采样触发器701至70j的输出变为高电平。另一方面，当输出电压VDDM的电压值为低时，延迟缓冲器BUFa和延迟缓冲器BUFb的延迟时间变长。因此，当输出电压VDDM的电压值为低时，与输出电压VDDM为高时相比，其输出变为高电平的采样触发器701至70j的数量变少。

这里，利用根据第四实施例在电压监控电路11中包括的第一延迟电路71、第二延迟电路72和偏移调节单元73，可以相对于半导体生产中的变化和半导体衬底温度的变化使监控增益保持恒定。因此，将描述用于补偿这些变化的功能。

作为比较示例，在图38中首先示出只具有电压测量单元70和第一延迟电路71的现有技术的电压监控电路11a的框图。顺带地，尽管电压测量电路被标注为附图标记70a以与根据第四实施例的电压测量电路70区分开，但电压测量电路70a的电路构造与电压测量电路70基本相同。第一延迟电路71a具有X级的第一延迟调节缓冲器BUFb。在第一延迟电路71a中，延迟调节缓冲器BUFb的数量是固定的。如图38中所示，向电压监控电路11a提供来自外部的触发信号和测量信号。电压测量信号和触发信号之间的延迟时间Tdly被设置成恒定值，而不管温度等的变化如何。在图39中示出电压监控电路11a的输出电压和其对应的输出电压监控值之间的关系。

在图39所示的示例中，用快（Fast）、典型（Typ）和慢（Slow）三个值表示生产变化。快指示晶体管的阈值电压为低并且变化；典型指示其阈值电压是理想值，并且慢指示其阈值电压为高并且变化。用低温、室温和高温三个值表示温度状况。低温指示半导体衬底的温度是半导体器件的说明书上的最低操作温度的状况。室温指示半导体衬底的温度大约是25度的状况。高温指示半导体衬底的温度是半导体器件的说明书上的最高操作温度的状况。

首先，在通常的电压监控电路11a中，用下面的等式（7）表达其输出电压监控值VM。VM=Tdly/(Tf(pro,volt,temp))–X...(7)，其中，Tdly指示电压测量信号和触发信号之间的延迟时间，pro指示制造中的变化的值，volt指示输出电压VDDM的电压值，并且temp指示半导体衬底的温度状况。X指示第一延迟电路71的第一延迟调节缓冲器的数量。

如根据等式（7）理解的，在通常的电压监控电路11a中，由于生产中的变化，导致输出电压监控值发生偏移。在通常的电压监控电路11a中，同样地，与衬底温度波动对应的输出电压监控值VM的偏移或梯度取决于生产中的变化而变化。因此，在如图39所示的电压监控电路11a中，输出电压监控值VM相对于输出电压VDDM的变化特性根据生产和衬底温度的变化而有偏移。如图39中所示，在电压监控电路11a中，输出电压监控值VM相对于输出电压VDDM的变化特性根据生产和衬底温度的变化而具有不同的偏移或梯度。

另一方面，在根据第四实施例的电压监控电路11a中，通过使用第二延迟电路72，消除了输出电压监控值VM相对于生产和衬底温度的变化的变化特性的偏移。因此，以下将描述可以抵消偏移的原理。

在根据第四实施例的电压监控电路11中，在没有对延迟调节缓冲器的数量进行调节的情况下，用下面的等式（8）表达其输出电压监控值VM。VM=Tf(Pro,Vc,temp)×Z/(Tf(pro,volt,temp))-X...(8)，其中，Vc指示施加到第二延迟调节缓冲器BUFc的恒定电压，并且Z指示第二延迟电路72的第二延迟调节缓冲器BUFc的数量。

如根据等式（8）理解的，在根据第四实施例的电压监控电路11中，如果输出电压VDDM是与恒定电压Vc相同的电压，则输出电压监控值VM用Z-X来表达。这里，在图40中示出在没有对根据第四实施例的电压监控电路11中的延迟调节缓冲器的数量执行调节的状态下，输出电压监控值VM的变化特性的曲线图。如图40中所示，根据第四实施例的电压监控电路11能够校正输出电压监控值的变化特性的偏移。

这是因为，通过提供第二延迟电路72，与生产和衬底温度的变化相关的延迟时间被一致地应用于电压测量信号和采样触发信号，从而使得能够抵消这两个信号的延迟时间期间与生产和衬底温度的变化相关的变化。

在根据第四实施例的电压监控电路11中，可以调节第一延迟电路71和第二延迟电路72中的延迟调节缓冲器的数量，从而抵消输出电压监控值VM相对于生产和衬底温度的变化的变化特性的偏移或梯度中的误差。因此，以下将描述可以抵消偏移误差的原理。

在根据第四实施例的电压监控电路11中，用下面的等式（9）表达其输出电压监控值VM。VM=Tf(pro,Vc,temp)×(Z±α)/Tf(pro,volt,temp))–(X±α)...(9)，其中，α是用于对第一延迟调节缓冲器BUFb的数量和第二延迟调节缓冲器BUFc的数量中的每个进行调节的值。

如根据等式（9）理解的，在根据第四实施例的电压监控电路11中，如果输出电压VDDM是与恒定电压Vc相同的电压，则输出电压监控值VM用(Z±α)-(X±α)来表达。也就是说，要理解，根据衬底温度调节这个调节值α，以根据衬底温度调节电压测量信号和采样触发信号之间的延迟时间，从而可以执行灵敏度调节，使得可以校正输出电压监控值VM的偏移或梯度中的差异。这里，在图41中示出根据第四实施例的电压监控电路11的输出电压监控值VM的变化特性的曲线图。如图41中所示，在根据第四实施例的电压监控电路11中，在生产变化的所有状况和衬底温度的所有状况下，都使输出电压监控值的变化特性一致。

为了执行以上调节，根据第四实施例的电压监控电路11具有表格信息。该表格信息包括多个表格，每个表格示出监控增益、关于半导体元件的生产中的变化的信息以及半导体衬底的温度信息之间的关系，其中监控增益指示输出电压监控值VM变化1时的输出电压波动量。表格之一与针对延迟调节缓冲器的数量的调节值α相关联。因此，在图42中示出表格信息的一个示例。

在图42所示的示例中，作为典型示例，示出与5、8和9的数量调节值α对应的表格。如图42中所示，在每个表格中，用垂直轴表示三个生产变化参数，并且将关于衬底温度的三个参数设置为水平轴。在表格中描述在对各个参数进行组合的情况下输出电压监控值VM的监控增益。

偏移调节单元73通过参考图42所示的表格信息，对电压监控电路11的监控增益进行校准处理。因此，在图43中示出校准处理的流程图。

如图43中所示，当电压监控电路11启动时，偏移调节单元73首先选择与预先设置的初始值对应的数量调节值。电压监控电路11基于数量调节值（例如，α=5）开始操作（步骤ST1）。

随后，偏移调节单元73读取预设目标增益范围并且处理变化信息（步骤ST2）。在图43所示的示例中，5.0mV至7.0mV被读取作为目标增益范围，并且典型被读取作为处理变化信息。

偏移调节单元73从其它电路获取衬底温度信息（步骤ST3）。随后，偏移调节单元73基于由此时的衬底温度信息和工艺变化信息确定的变化状况，和此时选择的数量调节值α，来确认此时的监控增益。当此时的监控增益落到目标增益的目标范围之外（步骤ST4中的“否”分支）时，偏移调节单元73搜索在此时的生产变化和衬底温度信息的参数的状况下，能够实现假定在目标增益范围内的监控增益的数量调节值α（步骤ST5）。偏移调节单元73基于搜索到的数量调节值α，调节第一延迟电路71和第二延迟电路72的延迟调节缓冲器的数量（步骤ST6）。

另一方面，当发现基于此时的变化状况和此时选择的数量调节值α确认的监控增益落入目标增益范围内（步骤ST4中的“是”分支）时，偏移调节单元73等待下一个温度信息的输入。

根据以上描述，在根据第四实施例的调节电路中，在电压监控电路11中，可以校正由变化状况的波动造成的监控增益变化。因此，在根据第四实施例的调节电路中，不管变化状况的波动如何，监控增益都保持恒定，从而能够对输出电压VDDM进行更高精度的控制。

顺带地，本发明不限于以上实施例并且可以在不脱离其主旨的范围内适当进行修改。

Claims (16)

1.一种半导体集成电路，包括：

输出端，消耗负载电流的负载电路耦合到所述输出端，并且从所述输出端产生输出电压；

多个输出晶体管，每个输出晶体管具有耦合到电源端的一端和耦合到所述输出端的另一端，所述每个输出晶体管根据提供到其控制端的阻抗控制信号所指示的控制值，控制对应于所述负载电流的量值的所述输出电压的量值；

电压监控电路，所述电压监控电路监控所述输出电压并且输出指示所述输出电压的电压值的输出电压监控值；以及

控制电路，所述控制电路根据指示所述输出电压的目标值的基准电压和所述输出电压监控值之间的误差值的量值，控制所述控制值的量值，并且基于所述控制值，控制是否使所述输出晶体管中的任一个成为导通状态，

其中，所述控制电路根据用于预先通知所述负载电流的变化的预告信号，从所述负载电流的变化之前的预定时刻开始，在预定时段期间，相对于所述误差值增大所述控制值的变化步长。

2.根据权利要求1所述的半导体集成电路，其中，所述控制电路包括：第一控制值产生单元，在所述预告信号指示所述负载电流的波动小的正常操作时段的情况下，所述第一控制值产生单元产生所述控制值；以及第二控制值产生单元，在所述预告信号指示所述负载电流的波动大的负载突变时段的情况下，所述第二控制值产生单元产生所述控制值。

3.根据权利要求2所述的半导体集成电路，其中，所述第一控制值产生单元和所述第二控制值产生单元分别基于所述输出电压和所述基准电压，通过PID控制产生所述控制值。

4.根据权利要求3所述的半导体集成电路，

其中，所述第二控制值产生单元具有比所述第一控制值产生单元的第一基准电压大的第二基准电压和比所述第一基准电压小的第三基准电压，并且

其中，在所述预告信号指示所述负载电流增大的情况下，所述第二控制值产生单元基于所述第二基准电压执行所述PID控制。

5.根据权利要求3或4所述的半导体集成电路，

其中，所述第一控制值产生单元和所述第二控制值产生单元分别具有增益系数，每个所述增益系数用于计算积分值，并且

其中，所述第二控制值产生单元具有第二增益系数，所述第二增益系数比所述第一控制值产生单元的第一增益系数大。

6.根据权利要求3或4所述的半导体集成电路，其中，所述第二控制值产生单元具有偏移添加单元，所述偏移添加单元预先将偏移与通过用于所述PID控制的算术操作计算的临时控制值相加。

7.根据权利要求1所述的半导体集成电路，

其中，所述输出晶体管包括与各个控制值对应地提供的输出晶体管，并且

其中，所述输出晶体管中的每一个的栅极宽度被设置成以与所述控制值的量值成反比的关系增大。

8.根据权利要求1所述的半导体集成电路，其中，所述输出晶体管包括与所述控制值对应地分别提供的输出晶体管，并且

其中，所述输出晶体管中的每一个的电阻值被设置成与所述控制值的量值成反比地减小。

9.根据权利要求1所述的半导体集成电路，其中，所述输出晶体管具有相互耦合的背栅端和漏极端。

10.根据权利要求9所述的半导体集成电路，

其中，所述控制电路在第一上限电压和第一下限电压之间操作，

其中，所述输出晶体管具有源极，向每个源极施加电压值比所述第一上限电压高的第二上限电压，

其中，所述半导体集成电路还包括缓冲电路，所述缓冲电路设置在所述控制电路和所述输出晶体管之间并且将所述阻抗控制信号的幅度从第一幅度转换成第二幅度，所述第二幅度的上限电压和下限电压比所述第一幅度的高，并且

其中，所述缓冲电路包括：第一缓冲电路，所述第一缓冲电路在所述第一上限电压和所述第一下限电压之间操作；第二缓冲电路，所述第二缓冲电路在所述第一上限电压和第二下限电压之间操作，所述第二下限电压的电压比所述第一下限电压的高；和第三缓冲电路，所述第三缓冲电路在所述第二上限电压和所述第二下限电压之间操作。

11.根据权利要求10所述的半导体集成电路，

其中，所述缓冲电路具有产生所述第二下限电压的击穿电压弛豫电压产生电路，

其中，所述击穿电压弛豫电压产生电路具有：击穿电压弛豫电压产生元件，所述击穿电压弛豫电压产生元件设置在第一节点和第二节点之间并且产生所述第二下限电压，其中在所述第一节点产生所述第二下限电压，所述第二节点被提供所述第一下限电压；递升检测电路，所述递升检测电路在所述第一上限电压和所述第一下限电压之间操作并且检测所述第二下限电压的升高，从而使电压抑制信号成为使能状态；以及第一晶体管，所述第一晶体管耦合在所述第一节点和所述第二节点之间并且在所述电压抑制信号处于使能状态的情况下成为导通状态。

12.根据权利要求10或11所述的半导体集成电路，

其中，所述半导体集成电路响应于从产生所述第一上限电压的第一电源和产生所述第二上限电压的第二电源提供的电源电压来操作，

将所述第一电源和所述第二电源升至所述第一上限电压，

保持所述控制值被设置成最大值的状态作为初始状态，以开始所述控制电路的操作，

在所述输出电压已达到预先设置的启动电压之后，将所述电压监控电路从停止状态转变成操作状态，

在所述电压监控电路已转变成所述操作状态之后，将从所述第二电源产生的电压从所述第一上限电压升至所述第二上限电压，并且

在使基于从处于所述操作状态的所述电压监控电路获得的所述输出电压监控值而产生的所述控制值成为稳定状态之后，启动所述负载电路。

13.根据权利要求10或11所述的半导体集成电路，

其中，所述半导体集成电路响应于从产生所述第一上限电压的第一电源和产生所述第二上限电压的第二电源提供的电源电压来操作，

将所述第一电源升至所述第一上限电压，

将所述第二电源升至所述第二上限电压，

保持所述控制值被设置成最小值的状态作为初始状态，以开始所述控制电路的操作，

使所述控制电路将所述控制值从所述最小值开始逐渐增大，而不管所述输出电压监控值如何，

在所述输出电压已达到预先设置的启动电压之后，将所述电压监控电路从停止状态转变成操作状态，并且

在使基于从处于所述操作状态的所述电压监控电路获得的所述输出电压监控值而产生的所述控制值成为稳定状态之后，启动所述负载电路。

14.根据权利要求1所述的半导体集成电路，

其中，所述电压监控电路包括：第一延迟电路，所述第一延迟电路通过X个第一延迟调节缓冲器延迟指示所述输出电压的采样时刻的测量信号，并且从其输出电压测量信号；测量信号传递布线，所述测量信号传递布线通过多个延迟缓冲器传递所述电压测量信号；多个采样触发器，所述多个采样触发器根据采样触发信号的边沿，对所述测量信号传递布线上的所述延迟缓冲器的各个信号进行采样；以及第二延迟电路，所述第二延迟电路通过Z个第二延迟调节缓冲器延迟所述测量信号并且产生所述采样触发信号，其中，X是整数，Z是整数，

其中，所述第一延迟调节缓冲器和所述延迟缓冲器分别根据所述输出电压的电压值来变化延迟时间，

其中，所述第二延迟调节缓冲器分别将延迟时间保持恒定，而不管所述输出电压的电压值如何，并且

其中，基于关于形成在相同衬底上的每个半导体器件的生产变化信息和关于半导体衬底的温度信息，所述第一延迟调节缓冲器和所述第二延迟调节缓冲器的数量增大或减小相同的数量。

15.根据权利要求14所述的半导体集成电路，

其中，所述半导体集成电路具有表格信息，所述表格信息指示监控增益、关于半导体器件的生产变化信息以及关于半导体衬底的温度信息之间的关系，所述监控增益指示所述输出电压监控值变化1时所述输出电压的波动量，并且

其中，所述半导体集成电路参考所述表格信息，以使根据所述第一延迟调节缓冲器和所述第二延迟调节缓冲器的调节数量、关于所述每个半导体器件的生产变化信息和关于所述半导体衬底的温度信息所确定的所述监控增益落入预先设置的目标增益的范围内的方式，来确定所述第一延迟调节缓冲器和所述第二延迟调节缓冲器的调节数量。

16.根据权利要求15所述的半导体集成电路，其中，当所述半导体衬底的温度变化时，以所述监控增益落入所述目标增益的范围内的方式，所述半导体集成电路更新所述第一延迟调节缓冲器和所述第二延迟调节缓冲器的所述调节数量。