JP2008083825A - 半導体装置 - Google Patents
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Abstract
【解決手段】第1電圧Vref1、Vref2を、該第1電圧Vref1、Vref2よりも高い第2電圧VPPに昇圧する昇圧回路12と、前記昇圧回路12で発生された前記第2電圧VPPを電源電圧に用いて動作するバンドギャップリファレンス回路14とを具備する。
【選択図】 図1
Description
[第1の実施形態]
この発明の第1の実施形態に係る半導体装置について、図1を用いて説明する。図1は、本実施形態に係る半導体装置のブロック図である。
第1BGR回路14は、昇圧電源回路12の発生する昇圧電圧VPPを電源電圧として用いて動作し、参照電圧Vref1を発生する。第1BGR回路14の詳細については後述する。
第2BGR回路15は外部電源を電源電圧として用いて動作し、該外部電源が投入されると、参照電圧Vref2を発生する。第2BGR回路15の詳細については後述する。
内部電源発生回路11は、信号Trig1に応答して動作を開始する。そして、参照電圧Vref1またはVref2を参照して内部電圧VINTを発生する。また発生する内部電圧VINTが所定の値に達すると、信号Trig2を発生する。なお、本明細書において、「参照して電圧を発生する」なる表現における「参照」とは、参照される電圧(例えば参照電圧Vref1、Vref2)を電源電圧に用いるという意味では無い。すなわち、参照される電圧を例えば何倍かすることによって所望の電圧を得る等の目的のために、所望の電圧の基準となる電圧として使用することを意味する。
昇圧電源回路12は、信号Trig2に応答して動作を開始する。そして、参照電圧Vref1またはVref2を参照して昇圧電圧VPPを発生する。また発生する昇圧電圧VPPが所定の値に達すると、信号Trig3を発生する。
信号Trig3は、内部電源発生回路11、第1、第2BGR回路14、15、及び昇圧電源回路12自身の動作を制御する信号として機能する。すなわち、信号Trig3が出力されると、内部電源発生回路11及び昇圧電源回路12は、使用する参照電圧をVref2からVref1へと切り替える。更に信号Trig3が発生されることにより、第1BGR回路14が動作を開始し、第2BGR回路15が動作を停止する。
電圧発生判定回路13は、信号Trig3と参照電圧Vref1とを検出して、信号Trig4を発生する。
Vref1=Vf1+(R2/R3)・VT・ln(N・R2/R1)…(1)
但しVTはダイオードの熱起電力であり、VT=kT/qである。kはボルツマン定数、Tは絶対温度、qは電子の電荷量である。上式により、抵抗素子21〜23の抵抗値R1〜R3を適切に選択することにより、Vref1の温度特性(温度に対するVref1の変化の程度:dVref1/dT)を変更することが出来る。但し、Vref1の値自体は、ほぼ1.25Vで一定である。この1.25Vという値は、温度に対するVref1の変化がない状態(dVref1/dT=0)では第1BGR回路14において物理的に決定されるものであり、変更することは出来ない。換言すれば第1BGR回路14は、抵抗値R1〜R3を選択することで、温度に対して安定した1.25V固定の電源として機能させることが出来る。
Vref2=(R5/R6)・(Vf2+(R6/R4)・VT・ln(N))…(2)
上式により、抵抗素子32〜34の抵抗値R4〜R6を変えることにより、Vref2の温度特性(dVref2/dT)だけでなく、Vref2の値そのものを変更することが出来る。つまり第2BGR回路15は、外部電源が低下した際にはVref2の値も低く設定することで、外部電源が低下した場合にも動作が可能となる、レベル可変バンドギャップリファレンス回路である。
MOSトランジスタ60、62は、その電流経路の一端同士が共通接続され、該共通接続ノードは、抵抗素子53の他端と抵抗素子54の一端との接続ノードに接続されている。またMOSトランジスタ60、62の電流経路の他端同士も共通接続され、該共通接続ノードはオペアンプ50の正入力端子に接続されている。MOSトランジスタ62のゲートには信号Trig3が入力され、MOSトランジスタ60のゲートにはインバータ58の出力する信号/Trig3が入力される。
また昇圧電源回路12においては、参照電圧Vref1がチャージポンプ回路への入力として用いられ、参照電圧Vref1を参照することにより昇圧電圧VPPが発生される。
(1)電源電圧が低下した際にも高精度な電圧を供給出来る(その1)。
本実施形態に係る構成であると、第1BGR回路14が正常に動作出来ない程度に外部電源が低下した場合であっても、内部電圧を高精度に発生することが出来る。本効果について、以下詳細に説明する。
次に、この発明の第2の実施形態に係る半導体装置について説明する。本実施形態は、上記第1の実施形態において第2BGR回路15の代わりに、バンドギャップリファレンス回路以外の電圧発生回路を使用したものである。図7は、本実施形態に係る半導体装置のブロック図である。
その他の構成及び動作は第1の実施形態と同様であるので説明を省略する。
(2)電源電圧が低下した際にも高精度な電圧を供給出来る(その2)。
上記第1の実施形態の効果(1)で説明したように、パワーオン時に使用する第2BGR回路15は、昇圧電源回路12が所定の昇圧電圧(外部電源よりも高い電位)を発生するに足りるだけの電圧Vref2を発生できれば良い。そしてVref2には多少のバラツキが存在していたとしても、特に問題となることは無い。従って、第2BGR回路15はバンドギャップリファレンス回路である必要は無く、本実施形態のような基準電圧発生回路16を用いても、(1)と同様の効果が得られる。
本実施形態に係る構成であると基準電圧発生回路16は、昇圧電源回路12が動作可能な電圧を出力できさえすれば十分であるので、第2BGR回路15に比べて半導体素子数の少ない例えば図8や図9に示す構成を用いることが出来る。従って、第1の実施形態に比べて半導体装置のサイズを縮小化出来る。
次に、この発明の第3の実施形態に係る半導体装置について説明する。本実施形態は、上記第1の実施形態において第2BGR回路15を廃したものである。図10は、本実施形態に係る半導体装置のブロック図である。
(4)電源電圧が低下した際にも高精度な電圧を供給出来る(その3)。
上記第1の実施形態の効果(1)で説明したように、パワーオン時に使用する第2BGR回路15は、昇圧電源回路12が一定程度の所定の昇圧電圧(外部電源よりも高い電位)を発生するに足りるだけの電圧Vref2を発生できれば良い。すると、外部電源が低下して第1BGR回路14が正常に動作出来ず、ターゲットとなる参照電圧Vref1を出力出来ない場合であっても、昇圧電源回路12が外部電源よりも高い値の昇圧電圧VPPを出力可能であれば、第1BGR回路14を、パワーオン時から使用することが可能となる。そして昇圧電源回路12の出力する昇圧電圧VPPが外部電源よりも高くなれば、第1BGR回路14は、本来の設定値である参照電圧Vref1を出力出来るようになる。従って、本実施形態においても上記第1の実施形態で説明した(1)と同様の効果が得られる。
本実施形態に係る構成であると、第1の実施形態で説明した第2BGR回路15が不要であり、第2の実施形態と比較しても基準電圧発生回路16が不要である。従って、第1、第2の実施形態に比べて半導体装置のサイズを縮小化出来る。
次に、この発明の第4の実施形態に係る半導体装置について説明する。本実施形態は、上記第1の実施形態を半導体記憶装置に適用したものである。図12は、本実施形態に係る疑似SRAM(Pseudo SRAM、以下PSRAMと呼ぶ)のブロック図である。
また、半導体メモリはPSRAMに限らず、広く全般に適用可能である。例えばDRAMや、EEPROMにも適用出来る。図13は、EEPROMのメモリセルMCの回路図である。図示するようにメモリセルMCは、メモリセルMCは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層(例えばフローティングゲート)と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを含む積層ゲートを備えたMOSトランジスタである。同一列にあるメモリセルMCのドレインは同一のビット線BLに共通接続され、同一行にあるメモリセルMCの制御ゲートは同一のワード線WLに共通接続され、ソースはソース線SLに共通接続されている。勿論、DRAM、疑似SRAM、EEPROMだけで無く、強誘電体メモリやMRAM等にも適用可能である。
また、上記第1、第2の実施形態では、第1BGR回路14が動作を開始する(信号Trig3が発生される)と同時に、内部電源発生回路11及び昇圧電源回路12は参照電圧をVref2からVref1に切り替えている。しかし必ずしも同時である必要は無く、ある程度の時間差があっても良い。例えば、信号Trig3が発生されてから、参照電圧Vref1が一定のレベルに達してから切り替える等であっても良い。なお参照電圧の切り替えの際であるが、電圧Vref1、Vref2が与えられるノードはハイインピーダンス(high impedance)であることが通常であるので、特に問題となることは無い。
更に上記第1、第2の実施形態において、例えば図6に示すように昇圧電圧VPPが所定の電圧に達した際に信号Trig3が発生され、これにより第1BGR回路14が動作する場合について説明した。しかし昇圧電圧VPPは必ずしも所定の電圧に達する必要は無く、第1BGR回路14が正常動作するに足りる電圧値に達した時点(例えば外部電源よりも高い値)で信号Trig3を出力しても良い。
Claims (5)
- 第1電圧を、該第1電圧よりも高い第2電圧に昇圧する昇圧回路と、
前記昇圧回路で発生された前記第2電圧を電源電圧に用いて動作するバンドギャップリファレンス回路と
を具備することを特徴とする半導体装置。 - 外部より与えられる外部電源を電源電圧に用いて動作し、前記第1電圧を発生する基準電圧発生回路を更に備え、
前記昇圧回路は、前記基準電圧発生回路で発生された前記第1電圧を前記第2電圧に昇圧する
ことを特徴とする請求項1記載の半導体装置。 - 前記バンドギャップリファレンス回路は、前記昇圧回路により前記第2電圧が発生された後に動作を開始して前記第1電圧を発生し、
前記昇圧回路は、前記バンドギャップリファレンス回路が動作を開始した後は、該バンドギャップリファレンス回路が出力する前記第1電圧を前記第2電圧に昇圧する
ことを特徴とする請求項2記載の半導体装置。 - 前記基準電圧発生回路は、前記昇圧回路により前記第2電圧が発生されたことに応答して、動作を停止する
ことを特徴とする請求項3記載の半導体装置。 - マトリクス状に配置され、且つデータ保持可能な複数のメモリセルを備えたメモリセルアレイと、
前記メモリセルアレイにおいて、同一行にある前記メモリセルのゲートを共通接続するワード線と、
前記データの読み出し時及び書き込み時に、いずれかの前記ワード線を選択するロウデコーダと
を更に備え、前記データの書き込み時において前記ロウデコーダは、選択した前記ワード線に対して、前記昇圧回路で発生された前記第2電圧を印加する
ことを特徴とする請求項1乃至4いずれか1項記載の半導体装置。
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US5986941A (en) * | 1997-10-09 | 1999-11-16 | Bright Microelectronics, Inc. | Programming current limiter for source-side injection EEPROM cells |
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---|---|---|---|---|
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