JPS6196589A - 半導体記憶装置のセンスアンプ - Google Patents
半導体記憶装置のセンスアンプInfo
- Publication number
- JPS6196589A JPS6196589A JP59217837A JP21783784A JPS6196589A JP S6196589 A JPS6196589 A JP S6196589A JP 59217837 A JP59217837 A JP 59217837A JP 21783784 A JP21783784 A JP 21783784A JP S6196589 A JPS6196589 A JP S6196589A
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- JP
- Japan
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- sense amplifier
- inverter
- output
- main body
- input
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置のセンスアンプに関し、特
に記憶装置の入力アドレスの変化をチップ内部で検出し
これに応じて内部同期信号を作成する、内部同期回路方
式を用いた半導体記憶装置のセンスアンプに関するもの
である。
に記憶装置の入力アドレスの変化をチップ内部で検出し
これに応じて内部同期信号を作成する、内部同期回路方
式を用いた半導体記憶装置のセンスアンプに関するもの
である。
従来、この種の装置として第２図に示すものがあった。
第２図は、ＣＭＯＳスタティックＲＡＭに使用されるセ
ンスアンプを示す０図において、Ｑｌ、Ｑ４．Ｑ７はＰ
チャンネルＭＯＳ型電界効果トランジスタ（以下ｐ−ｃ
ｈＭＯｓＦＩｉＴと記す）、Ｑ２、Ｑ３．Ｑ５．ＱＢ、
ＱＢはｎチャンネルＭＯＳ型電界効果トランジスタ（以
下ｎ −ｃｈＭＯ３ＦＥＴと記す）、Ｖｃｃは電源電位
、ＧＮＤは接地電位である。
ンスアンプを示す０図において、Ｑｌ、Ｑ４．Ｑ７はＰ
チャンネルＭＯＳ型電界効果トランジスタ（以下ｐ−ｃ
ｈＭＯｓＦＩｉＴと記す）、Ｑ２、Ｑ３．Ｑ５．ＱＢ、
ＱＢはｎチャンネルＭＯＳ型電界効果トランジスタ（以
下ｎ −ｃｈＭＯ３ＦＥＴと記す）、Ｖｃｃは電源電位
、ＧＮＤは接地電位である。
また１は上記ＭＯＳＦｔ！ＴＱ１．Ｑ２．Ｑ３．Ｑ４゜
Ｑ５．ＱＢにより構成されたカレントミラー型センスア
ンプ（センスアンプ本体）であり、２人力をＭＯ３ＦＥ
ＴＱ ２ 、 Ｑ ５で受け、その差を検知増幅して
１つの出力を出力する。また２はＭＯ５ＦＥＴＱ ？
。
Ｑ５．ＱＢにより構成されたカレントミラー型センスア
ンプ（センスアンプ本体）であり、２人力をＭＯ３ＦＥ
ＴＱ ２ 、 Ｑ ５で受け、その差を検知増幅して
１つの出力を出力する。また２はＭＯ５ＦＥＴＱ ？
。
ＱＢにより構成されたインバータである。なお、Ｉｌｏ
、Ｉｌｏはセンスアンプ１の入力、ＳＡＩは１段目のカ
レントミラー型センスアンプ１の出力、■は２段目のイ
ンバータ２の出力であり、通常出カバソファに接続され
るものである。またＳＥ２は１段目のカレントミラー型
センスアンプ１のパワーカット用の入力であり、ハイで
該カレントミラー型センスアンプ１が活性化され、ロウ
でパワーカットされる。
、Ｉｌｏはセンスアンプ１の入力、ＳＡＩは１段目のカ
レントミラー型センスアンプ１の出力、■は２段目のイ
ンバータ２の出力であり、通常出カバソファに接続され
るものである。またＳＥ２は１段目のカレントミラー型
センスアンプ１のパワーカット用の入力であり、ハイで
該カレントミラー型センスアンプ１が活性化され、ロウ
でパワーカットされる。
次に動作について説明す・る。
第４図にセンス動作のタイミングを示す。今、センスア
ンプ１のパワーカット用人力ＳＥ２がハイとすると、選
択されたメモリセルによって、Ｉｌｏ線とＩ１０線間に
電位差が生じる。この電位差を１段目のカレントミラー
型センスアンプ１がセンス動作を行なって検知し、その
結果、第４図に示すようにセンスアンプ出力ＳＡＩが変
化する。
ンプ１のパワーカット用人力ＳＥ２がハイとすると、選
択されたメモリセルによって、Ｉｌｏ線とＩ１０線間に
電位差が生じる。この電位差を１段目のカレントミラー
型センスアンプ１がセンス動作を行なって検知し、その
結果、第４図に示すようにセンスアンプ出力ＳＡＩが変
化する。
そして該出力ＳＡＩが２段目のインバータ２のしきい値
電圧に達した時、インバータ出力ｎが変化してセンス動
作が完了する。
電圧に達した時、インバータ出力ｎが変化してセンス動
作が完了する。
従来の半導体記憶装置のセンスアンプは以上のように構
成されており、１段目のセンスアンプ出力ＳＡＩの傾き
がゆるやかなので、センスアンプ出力ＳＡＩが第４図に
示すように変化し始めてから２段目のインバータのしき
い値に達するまでの遅延（第４図の期間Ａ）が大きく、
かつインバータ出力ＲＤの変化も第４図の期間Ｂのよう
に遅れるのでＲＡＭの高速読み出し動作を妨げていた。
成されており、１段目のセンスアンプ出力ＳＡＩの傾き
がゆるやかなので、センスアンプ出力ＳＡＩが第４図に
示すように変化し始めてから２段目のインバータのしき
い値に達するまでの遅延（第４図の期間Ａ）が大きく、
かつインバータ出力ＲＤの変化も第４図の期間Ｂのよう
に遅れるのでＲＡＭの高速読み出し動作を妨げていた。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、センスアンプ出力の変化開始か
ら、インバータ出力が変化し始めるまでの遅延をな（し
て、ＲＡＭの高速読み出し動作を可能とする半導体記憶
装置のセンスアンプを提供することを目的としている。
ためになされたもので、センスアンプ出力の変化開始か
ら、インバータ出力が変化し始めるまでの遅延をな（し
て、ＲＡＭの高速読み出し動作を可能とする半導体記憶
装置のセンスアンプを提供することを目的としている。
Ｃ問題点を解決するための手段〕
この発明に係る半導体記憶装置のセンスアンプは、セン
スアンプ本体及びインバータに加え、読出し期間におい
て上記インバータの入出力を短絡する短絡用トランジス
タを設けたものである。
スアンプ本体及びインバータに加え、読出し期間におい
て上記インバータの入出力を短絡する短絡用トランジス
タを設けたものである。
この発明においては、短絡用トランジスタがインバータ
の入出力間を短絡するから、該トランジスタによるプリ
チャージ又はディスチャージによってセンスアンプ本体
の出力が該インバータのしきい値に合致する。
の入出力間を短絡するから、該トランジスタによるプリ
チャージ又はディスチャージによってセンスアンプ本体
の出力が該インバータのしきい値に合致する。
以下、この発明の実施例を図について説明する。
第１図は、この発明の一実施例による半導体記憶装置の
センスアンプを示し、本実施例装置は第２図に示す従来
装置にｎ −ｃｈＭＯｓＦＥＴ （短絡用トランジスタ
） Ｑ １０ 、 ｐ −ｃｈＭＯｓＦＥＴＱ ９を
付加したものである。そしてこのｎ −ｃｈＭＯｓＦＥ
ＴＱ １０は読出し期間において２段目のインバータ２
０人、出力を短絡するためのものであり、そのゲートは
端子ＳＥＩに接続されており、該端子ＳＥＩがハイで２
段目のインバータ２の人、出力を短絡し、ロウで開放す
る。またｐ −ｃｈＭＯｓＦＥＴＱ ９は２段目のイン
バータ２の貫通電流をなくするためのものであり、その
ゲートは、端子ＳＥ２に接続されている。
センスアンプを示し、本実施例装置は第２図に示す従来
装置にｎ −ｃｈＭＯｓＦＥＴ （短絡用トランジスタ
） Ｑ １０ 、 ｐ −ｃｈＭＯｓＦＥＴＱ ９を
付加したものである。そしてこのｎ −ｃｈＭＯｓＦＥ
ＴＱ １０は読出し期間において２段目のインバータ２
０人、出力を短絡するためのものであり、そのゲートは
端子ＳＥＩに接続されており、該端子ＳＥＩがハイで２
段目のインバータ２の人、出力を短絡し、ロウで開放す
る。またｐ −ｃｈＭＯｓＦＥＴＱ ９は２段目のイン
バータ２の貫通電流をなくするためのものであり、その
ゲートは、端子ＳＥ２に接続されている。
ここで第１図において、非読み出し期間であるｌ１Ｏ−
Ｉｌｏの時のカレントミラー型センスアンプ１の出力電
圧と、インバータ２のしきい値電圧（入力と出力とを短
絡したときの入出力電圧）とが同じになるようにセンス
アンプ１の回路定数を設定しておく。
Ｉｌｏの時のカレントミラー型センスアンプ１の出力電
圧と、インバータ２のしきい値電圧（入力と出力とを短
絡したときの入出力電圧）とが同じになるようにセンス
アンプ１の回路定数を設定しておく。
次に動作について説明する。第３図にセンス動作のタイ
ミングを示す。端子ＳＥ１．ＳＥ２が共にロウの間は、
１段目のカレントミラー型センスアンプ１はパワーカッ
トされており、かつ２段目のインバータ２の入力はＭＯ
５ＦＥＴＱ ９によりＶｃｃにクランプされるので、こ
のとき該インバータ２には貫通電流が流れない。
ミングを示す。端子ＳＥ１．ＳＥ２が共にロウの間は、
１段目のカレントミラー型センスアンプ１はパワーカッ
トされており、かつ２段目のインバータ２の入力はＭＯ
５ＦＥＴＱ ９によりＶｃｃにクランプされるので、こ
のとき該インバータ２には貫通電流が流れない。
次に記憶装置の入力アドレス信号の変化をチップ内部の
内部同期信号作成回路により検知して作成された第１の
内部同期信号により、端子ＳＰ、１゜ＳＥ２を共にハイ
にあげる。すると１段目のカレントミラー型センスアン
プ１が活性化され、同時にトランジスタＱＩＯにより２
段目のインバータ２の入出力がショートされてノードＳ
ＡＩはプリチャージもしくはディスチャージにより中間
電位となる。
内部同期信号作成回路により検知して作成された第１の
内部同期信号により、端子ＳＰ、１゜ＳＥ２を共にハイ
にあげる。すると１段目のカレントミラー型センスアン
プ１が活性化され、同時にトランジスタＱＩＯにより２
段目のインバータ２の入出力がショートされてノードＳ
ＡＩはプリチャージもしくはディスチャージにより中間
電位となる。
ここでインバータ２の人、出力を短絡すると中間電位に
なる理由について説明すると、第５図に示すようなｎ
−ｃｈｌｌＯｓＦＥＴＱ １１ 、 ｐ −ｃｈＭＯ
５ＦＥＴＱ１２により構成されたＣＭＯＳインバータに
おいて、その入出力特性は第６図の実線で示すようにな
る。ここでその入出力を短絡すると、ＶＩＮ＝ＶＯＵＴ
であるので１．インバータの人、出力端子Ｖ ＩＮ。
なる理由について説明すると、第５図に示すようなｎ
−ｃｈｌｌＯｓＦＥＴＱ １１ 、 ｐ −ｃｈＭＯ
５ＦＥＴＱ１２により構成されたＣＭＯＳインバータに
おいて、その入出力特性は第６図の実線で示すようにな
る。ここでその入出力を短絡すると、ＶＩＮ＝ＶＯＵＴ
であるので１．インバータの人、出力端子Ｖ ＩＮ。
ＶＯ［ＩＴは第６図の実線と一点鎖線との交点の値にな
り中間電位になる。
り中間電位になる。
次にＩｌｏ、Ｉ１０線に少し差を生じたところで、上記
内部同期信号作成回路により作成された第２の内部同期
信号により端子ＳＥ１をロウにする。すると、カレント
ミラー型センスアンプ１がセンスを開始し、そのノード
ＳＡＩ電位が中間電位から変化し始める。この時、変化
し始める前のノードＳＡＩのレベルは、カレントミラー
型センスアンプ１の出力レベルのしきい値であり、かつ
２段目のインバータ２のしきい値と一致しているので、
センスアンプ出力ＳＡＩの変化とほぼ同時にインバータ
出力ＲＤが変化し、センス動作が完了する。そしてこの
センス動作の完了後、上記内部同期信号作成回路により
作成された第３の内部同期信号により、端子ＳＥ２をロ
ウとするとセンスアンプ１のパワーカットが行なわれる
。
内部同期信号作成回路により作成された第２の内部同期
信号により端子ＳＥ１をロウにする。すると、カレント
ミラー型センスアンプ１がセンスを開始し、そのノード
ＳＡＩ電位が中間電位から変化し始める。この時、変化
し始める前のノードＳＡＩのレベルは、カレントミラー
型センスアンプ１の出力レベルのしきい値であり、かつ
２段目のインバータ２のしきい値と一致しているので、
センスアンプ出力ＳＡＩの変化とほぼ同時にインバータ
出力ＲＤが変化し、センス動作が完了する。そしてこの
センス動作の完了後、上記内部同期信号作成回路により
作成された第３の内部同期信号により、端子ＳＥ２をロ
ウとするとセンスアンプ１のパワーカットが行なわれる
。
このように本実施例装置によれば、従来例に比しセンス
動作の大幅な高速化が可能であり、本装置を用いること
により、高速読み出し可能のメモリ装置を提供すること
ができる。
動作の大幅な高速化が可能であり、本装置を用いること
により、高速読み出し可能のメモリ装置を提供すること
ができる。
なお、上記実施例では、カレントミラー型センスアンプ
とＣＭＯＳインバータの２段構成のものについて説明し
たが、１段目がカレントミラー型でなくてもよく、また
２段目がＣＭＯＳインバータではなく、ＮＭＯ５Ｅ−Ｅ
構成又はＥ−Ｄ構成のインバータであってもよく、上記
実施例と同様の効果を奏する。
とＣＭＯＳインバータの２段構成のものについて説明し
たが、１段目がカレントミラー型でなくてもよく、また
２段目がＣＭＯＳインバータではなく、ＮＭＯ５Ｅ−Ｅ
構成又はＥ−Ｄ構成のインバータであってもよく、上記
実施例と同様の効果を奏する。
以上のように、この発明に係る半導体記憶装置のセンス
アンプによれば、読出し期間においてセンスアンプ１段
目の出力を２段目のインバータのしきい値にプリチャー
ジ又はディスチャージにより合わせておき、センス動作
をさせるようにしたので、センスアンプの１段目から２
段目への遅延がなくなり、高速読み出し動作が可能なも
のを提供できる効果がある。
アンプによれば、読出し期間においてセンスアンプ１段
目の出力を２段目のインバータのしきい値にプリチャー
ジ又はディスチャージにより合わせておき、センス動作
をさせるようにしたので、センスアンプの１段目から２
段目への遅延がなくなり、高速読み出し動作が可能なも
のを提供できる効果がある。
第１図は本発明の一実施例による半導体記憶装置のセン
スアンプの回路図、第２図は従来のセンスアンプの回路
図、第３図は第１図のセンスアンプの動作タイミング図
、第４図は従来のセンスアンプの動作タイミング図、第
５図はＣＭＯＳインバータの回路図、第６図はＣＭＯＳ
インバータの入出力特性図である。 ｌ・・・カレントミラー型センスアンプ（センスアンプ
本体）、２・・・ＣＭＯＳインバータ、ＱＩＯ・・・短
絡用の電界効果型トランジスタ、Ｑ９・・・貫通電流除
去用の電界効果型トランジスタ。 なお図中同一符号は同−又は相当部分を示す。
スアンプの回路図、第２図は従来のセンスアンプの回路
図、第３図は第１図のセンスアンプの動作タイミング図
、第４図は従来のセンスアンプの動作タイミング図、第
５図はＣＭＯＳインバータの回路図、第６図はＣＭＯＳ
インバータの入出力特性図である。 ｌ・・・カレントミラー型センスアンプ（センスアンプ
本体）、２・・・ＣＭＯＳインバータ、ＱＩＯ・・・短
絡用の電界効果型トランジスタ、Ｑ９・・・貫通電流除
去用の電界効果型トランジスタ。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）第１、第２の入力の差を検知増幅するセンスアン
プ本体と、該センスアンプ本体の出力が入力されるイン
バータと、記憶装置の読出し期間において上記インバー
タの入出力を短絡する短絡用トランジスタとを備えたこ
とを特徴とする半導体記憶装置のセンスアンプ。 - （２）上記センスアンプ本体はカレントミラー型センス
アンプであり、上記インバータはＣＭＯＳインバータで
あり、該インバータの入力はプルアップ用トランジスタ
により電源電位にプルアップされることを特徴とする特
許請求の範囲第１項記載の半導体記憶装置のセンスアン
プ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59217837A JPH0632220B2 (ja) | 1984-10-16 | 1984-10-16 | 半導体記憶装置のセンスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59217837A JPH0632220B2 (ja) | 1984-10-16 | 1984-10-16 | 半導体記憶装置のセンスアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6196589A true JPS6196589A (ja) | 1986-05-15 |
| JPH0632220B2 JPH0632220B2 (ja) | 1994-04-27 |
Family
ID=16710528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59217837A Expired - Lifetime JPH0632220B2 (ja) | 1984-10-16 | 1984-10-16 | 半導体記憶装置のセンスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0632220B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63160088A (ja) * | 1986-12-24 | 1988-07-02 | Toshiba Corp | スタテイツク型メモリ |
| JPS6427090A (en) * | 1987-02-23 | 1989-01-30 | Hitachi Ltd | Semiconductor memory device and writing method thereof |
| JPH01229491A (ja) * | 1988-03-09 | 1989-09-13 | Seiko Epson Corp | 半導体記憶装置 |
| EP0640981A2 (en) * | 1993-08-26 | 1995-03-01 | Nec Corporation | Semiconductor integrated circuit device having low-power consumption signal input circuit responsive to high-speed small-amplitude input signal |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58194195A (ja) * | 1982-05-07 | 1983-11-12 | Hitachi Ltd | 出力回路 |
| JPS60163295A (ja) * | 1984-02-03 | 1985-08-26 | Hitachi Ltd | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4075509A (en) | 1976-10-12 | 1978-02-21 | National Semiconductor Corporation | Cmos comparator circuit and method of manufacture |
-
1984
- 1984-10-16 JP JP59217837A patent/JPH0632220B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58194195A (ja) * | 1982-05-07 | 1983-11-12 | Hitachi Ltd | 出力回路 |
| JPS60163295A (ja) * | 1984-02-03 | 1985-08-26 | Hitachi Ltd | 半導体記憶装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63160088A (ja) * | 1986-12-24 | 1988-07-02 | Toshiba Corp | スタテイツク型メモリ |
| JPS6427090A (en) * | 1987-02-23 | 1989-01-30 | Hitachi Ltd | Semiconductor memory device and writing method thereof |
| JPH01229491A (ja) * | 1988-03-09 | 1989-09-13 | Seiko Epson Corp | 半導体記憶装置 |
| EP0640981A2 (en) * | 1993-08-26 | 1995-03-01 | Nec Corporation | Semiconductor integrated circuit device having low-power consumption signal input circuit responsive to high-speed small-amplitude input signal |
| EP0640981A3 (en) * | 1993-08-26 | 1995-06-28 | Nippon Electric Co | Integrated semiconductor circuit arrangement with low power input signal circuit responsive to a very fast, low intensity input signal. |
| US5469386A (en) * | 1993-08-26 | 1995-11-21 | Nec Corporation | Semiconductor integrated circuit device having low-power consumption signal input circuit responsive to high-speed small-amplitude input signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0632220B2 (ja) | 1994-04-27 |
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