KR100875009B1 - 멀티 칩 메모리 장치 - Google Patents

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Abstract

본 발명은 멀티 칩 메모리 장치에 관한 것으로, 복수개의 메모리 칩을 포함하는 멀티 칩 메모리 장치에 있어서, 각각의 메모리 칩은, 외부에서 입력되는 입력 데이터 중 명령어 코드를 디코딩하는 명령 디코딩부; 상기 입력 데이터들 중 어드레스 정보를 이용하여 동작을 위한 칩을 선택하고, 다른 칩의 동작에 관계없이 해당 칩의 동작을 제어하기 위한 칩 인에이블 제어 신호를 출력하는 어드레스 제어부; 상기 메모리 칩에 입출력되는 데이터를 버퍼링하고 데이터 출력 제어신호에 따라 버퍼링된 데이터를 출력하는 데이터 제어부; 상기 어드레스 제어부의 칩 인에이블 제어 신호에 따라 다른 칩의 동작에 관계없이 상기 데이터 출력 제어 신호를 출력하고 동작을 제어하는 제어부를 포함한다.
멀티 칩, 병렬 처리

Description

멀티 칩 메모리 장치{Multi chip memory device}
도 1a는 일반적인 멀티 칩 메모리 장치의 구조를 나타낸 블록도이다.
도 1b는 도 1a의 프로그램 동작에 따른 타이밍 도를 나타낸다.
도 1c는 도 1a의 병렬 프로그램 동작에 따른 타이밍 도와 데이터 블록도이다.
도 2a는 두 개의 칩을 포함하는 메모리 장치의 내부 구조를 나타낸 블록도이다.
도 2b는 도 2a의 프로그램 동작에 따른 타이밍 도를 나타낸다.
도 2c는 도 2a의 병렬 프로그램 동작에 따른 타이밍도와 데이터 블록도이다.
*도면의 주요 부분의 간단한 설명*
210, 220 : 메모리 칩 211, 221 : I/O 패드부
212, 222 : 명령 디코딩부 213, 223 : 어드레스 제어부
214, 224 : 데이터 제어부 215, 225 : 제어부
216, 226 : 셀
본 발명은 하나 이상의 칩을 포함하는 멀티 칩 메모리 장치의 동작에 관한 것으로, 특히 병렬 프로그램을 수행할 수 있도록 하는 멀티 칩 메모리 장치에 관한 것이다.
최근의 반도체 산업 발전 그리고 사용자의 요구에 따라 전자 기기는 더욱 더 소형화 및 경량화가 요구되고 있다. 이와 같은 요구를 만족시키기 위해 적용되는 기술 중의 하나가 멀티 칩 패키징(Multi Chip Packaging) 기술이다. 멀티 칩 패키징 기술은 복수개의 반도체 칩을 하나의 패키지로 구성하는 기술로서, 이 기술이 적용된 멀티 칩 패키지를 이용하는 것이 하나의 반도체 칩을 포함하는 패키지 여러 개를 이용하는 것보다 소형화와 경량화 및 실장면적에 유리하다.
상기와 같이 복수의 칩이 실장된 패키지는 동작시 어느 하나의 칩을 선택하기 위한 선택신호에 의해 동작한다. 그리고 하나의 칩이 동작하는 동안 다른 칩은 동작을 하지 않도록 하는 것이 일반적이다.
도 1a는 일반적인 멀티 칩 메모리 장치의 구조를 나타낸 블록도이다.
도 1a는 두 개의 메모리 칩들(110, 120)을 포함하는 메모리 장치(a)와, 네 개의 메모리 칩들(110 내지 140)을 포함하는 메모리 장치(140)를 나타낸다.
도 1a에 나타난 바와 같이, 하나 이상의 메모리 칩을 포함하는 메모리 장치는 일반적으로 칩 선택 라인(Chip Enable; CE)과 레디 비지(Read Busy; RB) 라인을 공통으로 사용한다. 그리고 하나의 칩이 동작을 수행하는 경우 다른 하나의 칩은 동작을 하지 않고 대기 상태에 있다.
즉, 도 1a의 (a)의 경우 두 개의 칩(110, 120)이 있는 경우 칩 1(110)이 동 작하는 동안 칩2(120)는 대기상태로 있으며, 칩 1(110)의 동작이 완료되면 칩 2(120)가 동작한다.
도 1b는 도 1a의 프로그램 동작에 따른 타이밍 도를 나타낸다.
특히 도 1b는 상기 도 1a의 (a)와 같은 두 개의 칩을 포함하는 메모리 장치의 프로그램 동작의 동작 타이밍 도를 나타낸 것이다.
도 1b를 참조하면, 칩 1(110)과 칩 2(120)가 공통 칩 인에이블 신호(CE#)에 의해 동작하기 때문에 칩 인에이블 신호가 입력되면, IO(Input Output) 라인을 통해 동작 명령과 어드레스, 그리고 데이터 정보가 입력된다.
만약 칩 1(110)과 칩 2(120)에 대해 프로그램 명령이 입력되기 위해서는 먼저 칩 1(110)에 대해 프로그램 명령(80h)과 어드레스(ADD), 프로그램할 데이터(DATA) 및 실행명령(10h)이 입력되고(S101), 칩 2(120)에 대한 프로그램 명령(80h)과 어드레스(ADD), 프로그램할 데이터(DATA) 및 실행명령(10h)이 입력되면(S102), 먼저 칩 1(110)이 입력된 프로그램 명령(S101)에 대한 프로그램 동작을 수행하고(S103), 칩 1(110)이 동작을 마친 후에 칩 2(120)가 동작을 수행한다. 상기 어드레스는 페이지 어드레스를 나타낸다.
따라서 상기와 같이 동작할 때 만약 2 페이지(Page) 분량의 데이터가 입력된다면, 각각 다른 칩에 1페이지씩 프로그램이 수행되고, 사용자는 데이터가 저장된 칩과, 페이지 주소 정보를 가지고 있어야 한다.
도 1c는 도 1a의 병렬 프로그램 동작에 따른 타이밍 도와 데이터 블록도이다.
도 1c는 도 1a의 병렬 프로그램 동작을 수행할 때 타이밍 도를 나타낸 것으로, 칩1(110)과 칩 2(120)에 프로그램 데이터를 나타낸 블록도와 함께 나타내었다.
도 1c를 참조하면, IO를 통해 프로그램 명령(80h 및 85h)과 칩 1(110)의 어드레스(ADD) 그리고 제 1 데이터(D1)로부터 제 N 데이터(DN)까지 입력되어 실행 명령(10h)을 입력하면(S111 내지 S114), 칩1(110)에는 랜덤하게 제 1 내지 제 N 데이터(D1 내지 DN)가 저장된다. 상기 프로그램 명령(85h)은 랜덤하게 입력되는 데이터를 저장하라는 명령어이다.
상기 실행명령이 입력된후(S114)에는 칩 1(110)이 프로그램을 시작하고, 칩 1(110)이 프로그램을 모두 끝냈는지를 상태를 확인한 후, 칩 2(120)에 대한 프로그램 명령이 입력된다(S121 내지 S124).
상기 단계 S121 내지 S124에 따라 칩 2(120)에는 제 N+1 내지 제 M 데이터(DN+1 내지 DM)가 랜덤하게 저장된다.
상기와 같이 랜덤하게 데이터를 연속하여 저장하는 경우에도, 칩이 두개 있는 메모리 장치는 하나의 칩이 동작을 하는 동안 다른 하나의 칩은 동작을 하지 않는다.
이는 칩에서 입력되는 명령과 어드레스를 감지하고, 자신이 가지고 있는 어드레스가 아닌 경우 입력된 데이터를 전달하지 않아 프로그램을 하지 않도록 하며, 다른 하나의 칩이 동작 하는 동안은 대기 상태를 유지하는 것이다.
따라서 본 발명이 이루고자 하는 기술적 과제는 하나 이상의 메모리 칩이 포 함되는 멀티 칩 메모리 장치에서 하나 이상의 메모리 칩이 동작을 동시에 할 수 있도록 하며, 이로 인해 두 개의 칩의 각각의 페이지를 하나의 큰 페이지로 사용할 수 있도록 하는 멀티 칩 메모리 장치를 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 멀티 칩 메모리 장치는,
복수개의 메모리 칩을 포함하는 멀티 칩 메모리 장치에 있어서, 각각의 메모리 칩은, 외부에서 입력되는 입력 데이터 중 명령어 코드를 디코딩하는 명령 디코딩부; 상기 입력 데이터들 중 어드레스 정보를 이용하여 동작을 위한 칩을 선택하고, 다른 칩의 동작에 관계없이 해당 칩의 동작을 제어하기 위한 칩 인에이블 제어 신호를 출력하는 어드레스 제어부; 상기 메모리 칩에 입출력되는 데이터를 버퍼링하고 데이터 출력 제어신호에 따라 버퍼링된 데이터를 출력하는 데이터 제어부; 상기 어드레스 제어부의 칩 인에이블 제어 신호에 따라 다른 칩의 동작에 관계없이 상기 데이터 출력 제어 신호를 출력하고 동작을 제어하는 제어부를 포함한다.
삭제
상기 각각의 메모리 칩은, 외부로부터의 데이터 입력을 받기 위한 I/O 패드부; 및 상기 제어부의 제어신호에 따라 상기 데이터 제어부로 입출력되는 데이터를 저장하는 메모리 셀부를 더 포함하는 것을 특징으로 한다.
상기 어드레스 제어부는, 상기 입력 데이터에 포함되는 어드레스가 자신의 칩의 어드레스인 경우, 칩 인에이블 제어신호를 출력하는 것을 특징으로 한다.
상기 제어부는 상기 어드레스 제어부가 칩 인에이블 제어신호를 출력하는 경 우, 상기 데이터 제어부가 버퍼링한 데이터를 출력하도록 하는 상기 데이터 출력 제어신호를 출력하는 것을 특징으로 한다.
상기 복수개의 칩들 중, 어느 하나의 칩이 동작 중인 경우, 다른 하나의 칩을 액세스하여 데이터의 프로그램 또는 독출을 수행하는 것을 특징으로 한다.
상기 명령 디코딩부는, 상기 입력데이터에 포함되는 명령어 코드를 디코딩하여 프로그램 또는 독출 명령을 포함하는 명령 신호를 제어부에 제공하는 것을 특징으로 한다.
상기 입력 데이터는, 동작 명령을 위한 명령 코드와, 상기 명령 코드에 따라 실행되는 메모리 칩의 어드레스 정보를 포함하는 것을 특징으로 한다.
상기 입력 데이터는, 상기 명령 코드가 프로그램 동작에 대한 명령 코드인 경우, 상기 프로그램을 위한 데이터 정보를 더 포함하는 것을 특징으로 한다.
상기 명령 코드는, 각각의 칩에 따라 동일한 동작 명령에 대한 별도의 명령 코드로 정의하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a는 두 개의 칩을 포함하는 메모리 장치의 내부 구조를 나타낸 블록도이다.
도 2를 참조하면, 두 개의 칩, 칩 1(210)과 칩 2(220)를 포함하는 메모리 장치를 나타낸 것으로, 칩 1(210)과 칩 2(220)는 각각 동일한 구조를 가진다.
칩 1(210)과 칩 2(220)는 각각, I/O 패드부(211, 221)와, 명령 디코딩부(212, 222)와, 어드레스 제어부(213, 223)와, 데이터 제어부(214, 224)와, 제업(215, 225)과 셀(216, 226)을 포함한다.
칩 1(210)과 칩 2(220)의 각각의 기능 블록은 동일한 동작을 수행한다. 칩 1(210)을 예를 들어 각각의 기능 블록을 설명하면 다음과 같다.
I/O 패드부(211)는 IO 라인을 통해 명령 또는 데이터 등을 입력받고, 이를 각각 분류하여 명령 디코더부(212)와 어드레스 제어부(213)와 데이터 제어부(214)로 전송한다. 일반적으로 입력되는 명령들은 프로그램 명령 코드와, 어드레스 그리고 데이터가 순차적으로 입력되므로 이들 각각의 데이터의 비트 수에 따라 나누어 전달할 수 있다.
명령 디코더(212)는 I/O 패드부(211)로부터의 명령어(CMD)를 디코딩하여 이를 제어부(215)로 전달한다. 어드레스 제어부(213)는 I/O 패드부(211)로부터의 어드레스(ADD)를 확인하여 자신의 칩 어드레스인지를 판단하고, 그 결과에 따라 칩 인에이블 신호(CHIPEN)를 제어부(215)로 출력한다.
이때 상기 명령어(CMD)는 프로그램의 경우는 일반적으로 프로그램 코드(80h) 및 랜덤 프로그램 코드(85h)가 이용될 수 있으며, 각각의 칩에 대해 고유의 프로그램 코드를 부여하여 동작하도록 하는 것이 가능하다. 즉, 칩1(210)의 경우 프로그램 코드를 80h로 하고, 칩2(220)는 프로그램 코드를 81h 로 정의하여 사용하는 방 식을 적용할 수 있다. 이는 제어부(215)에서 인식할 수 있는 신호 코드로 생성하여 미리 저장하는 것으로 가능하다.
어드레스 제어부(213)가 입력 어드레스를 확인한 결과, 자신의 칩 어드레스라면 칩 인에이블 신호를 출력하고, 자신의 칩 어드레스가 아니라면 칩 인에이블 신호를 출력하지 않는다.
그리고 데이터 제어부(214)는 I/O 패드부(211) 또는 셀(216)로부터 전달되는 데이터를 버퍼링하고, 제어부(215)로부터의 데이터 전달 신호(DATAPASS_EN)에 따라 버퍼링된 데이터를 셀로 전송하거나, 무시한다.
즉 데이터 제어부(214)는 제어부(215)로부터 데이터 전달신호(DATAPASS_EN)가 있으면 버퍼링했던 데이터를 셀(216)쪽의 페이지 버퍼(미도시)로 전달하거나, 셀로부터 전송되는 데이터를 I/O 패드부(211)로 전달한다. 그러나 데이터 제어부(214)는 제어부(215)로부터의 데이터 전달 신호(DATAPASS_EN)가 없다면 버퍼링했던 데이터를 무시하거나, 삭제하고 I/O 패드부(211) 또는 셀(216)의 페이지 버퍼로 전달하지 않는다.
따라서 IO를 통해 연속적으로 데이터가 입력되더라고 다른 칩이 동작하는지 여부에 상관없이 자신의 어드레스에 해당하는 경우는 칩이 동작하게 되어 두 개의 칩이 동시에 동작을 하는 것도 가능하다.
도 2b는 도 2a의 프로그램 동작에 따른 타이밍 도를 나타낸다.
도 2a는 상기 도2a와 같이 두 개의 칩이 구성되는 메모리 장치의 프로그램 타이밍 도로서, 이를 참조하면, 칩 인에이블 신호(CE#)가 인가되면 칩 1(210)과 칩 2(220)가 모두 인에이블 상태가 된다.
그리고 IO를 통해 프로그램 명령(80h)과 어드레스, 데이터 및 실행 명령(10h)이 입력되면(S201), 상태를 확인한다(S202).
칩 2(220)가 단계S201에 입력되는 데이터의 프로그램을 수행한다고 할 때(S203), 상태 확인(S202) 이후에 연속하여 입력되는 명령은(S203) 칩 1(210)이 수행할 수 있다(S204).
이는 입력되는 어드레스에 의해 선택되는 칩만이 동작을 수행하도록 하며, 두 개의 칩에 각각의 페이지를 결합하여 하나의 페이지와 같이 사용할 수 있다. 즉 하나의 칩이 2k 바이트의 크기를 갖는다면, 4k 바이트의 페이지를 사용하는 효과를 얻는다.
상기와 같이 동작하는 멀티 칩 메모리 장치의 랜덤 프로그램 동작은 다음과 같이 수행된다.
도 2c는 도 2a의 랜덤 프로그램 동작에 따른 타이밍도와 데이터 블록도이다.
도 2c를 참조하면, 칩 1(210)과 칩 2(220)에 랜덤하게 데이터를 프로그램할 수 있는데 먼저 프로그램 명령(80h)과 칩1(210)의 주소(ADD) 및 제 1 데이터(D1)를 입력하고(S211), 다음 제 2 데이터(D2)에 대한 프로그램 명령(80h)과 칩2(220)의 어드레스(ADD) 및 제 2 데이터를 입력한다(S212).
그리고 랜덤 프로그램 명령(85h)과 칩 2(220)의 주소(ADD) 및 제 3 데이터(D3)를 입력한다(S213). 상기 단계S213과 같은 형식으로 랜덤 프로그램 명령어(85h)와 주소 및 제 3 내지 제 7 데이터(D3 내지 D7)를 입력한 후(S213 내지 S214), 실행명령(10h)을 입력하여 칩 2(220)의 프로그램을 실행하도록 한다(S218).
또한 연속적으로 프로그램 명령을 입력하고(S219 내지 S221), 칩 1(210)의 프로그램 실행 명령(10h)을 입력하면(S222), 칩1(210)과 칩 2(220)에 입력되는 데이터가 랜덤하게 저장된다.
도 2c에 칩 1(210)과 칩 2(220)의 데이터 상태에서 확인할 수 있듯이, 두 개의 칩에 자유롭게 랜덤한 프로그램이 가능한 것을 알 수 있다.
이는 입력되는 명령과 별도로, 주소(ADD)가 자신의 칩에 해당하는 주소인지를 확인함으로써, 자신의 어드레스가 입력되면 프로그램을 수행하도록 하여 다른 칩이 동작 하더라도 자유롭게 동작을 수행하도록 함으로써 두 개의 칩이 두 개의 플랜으로 구성되는 칩과 유사하게 동작하도록 하여 페이지의 사이즈를 늘리면서 보다 자유로운 동작 제어를 가능하게 하는 것이다.
상기의 설명은 두 개의 칩의 프로그램에 관한 설명만을 하였으나, 두 개 이상의 칩이 포함되는 메모리 장치에서의 프로그램 및 독출 동작에 관해서도 동일하게 병렬로 연산처리를 할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 멀티 칩 메모리 장치는 두 개 이상의 메모리 칩을 포함하는 멀티 칩 메모리 장치에서 각각의 칩에 대해 독립적으로 액세스하여 동작을 할 수 있도록 하고, 여러 개의 칩의 페이지를 하나의 페이지처럼 사용할 수 있도록 한다.

Claims (9)

  1. 복수개의 메모리 칩을 포함하는 멀티 칩 메모리 장치에 있어서,
    각각의 메모리 칩은,
    외부에서 입력되는 입력 데이터 중 명령어 코드를 디코딩하는 명령 디코딩부;
    상기 입력 데이터들 중 어드레스 정보를 이용하여 동작을 위한 칩을 선택하고, 다른 칩의 동작에 관계없이 해당 칩의 동작을 제어하기 위한 칩 인에이블 제어 신호를 출력하는 어드레스 제어부;
    상기 메모리 칩에 입출력되는 데이터를 버퍼링하고 데이터 출력 제어신호에 따라 버퍼링된 데이터를 출력하는 데이터 제어부;
    상기 어드레스 제어부의 칩 인에이블 제어 신호에 따라 다른 칩의 동작에 관계없이 상기 데이터 출력 제어 신호를 출력하고 동작을 제어하는 제어부
    를 포함하는 것을 특징으로 하는 멀티 칩 메모리 장치.
  2. 제 1항에 있어서,
    상기 각각의 메모리 칩은,
    외부로부터의 데이터 입력을 받기 위한 I/O 패드부; 및
    상기 제어부의 제어신호에 따라 상기 데이터 제어부로 입출력되는 데이터를 저장하는 메모리 셀부를 더 포함하는 것을 특징으로 하는 멀티 칩 메모리 장치.
  3. 제 1항에 있어서,
    상기 어드레스 제어부는,
    상기 입력 데이터에 포함되는 어드레스가 자신의 칩의 어드레스인 경우, 칩 인에이블 제어신호를 출력하는 것을 특징으로 하는 멀티 칩 메모리 장치.
  4. 제 1항에 있어서,
    상기 제어부는 상기 어드레스 제어부가 칩 인에이블 제어신호를 출력하는 경우, 상기 데이터 제어부가 버퍼링한 데이터를 출력하도록 하는 상기 데이터 출력 제어신호를 출력하는 것을 특징으로 하는 멀티 칩 메모리 장치.
  5. 제 1항에 있어서,
    상기 복수개의 칩들 중, 어느 하나의 칩이 동작 중인 경우, 다른 하나의 칩을 액세스하여 데이터의 프로그램 또는 독출을 수행하는 것을 특징으로 하는 멀티 칩 메모리 장치.
  6. 제 1항에 있어서,
    상기 명령 디코딩부는,
    상기 입력데이터에 포함되는 명령어 코드를 디코딩하여 프로그램 또는 독출 명령을 포함하는 명령 신호를 제어부에 제공하는 것을 특징으로 하는 멀티 칩 메모 리 장치.
  7. 제 1항에 있어서,
    상기 입력 데이터는,
    동작 명령을 위한 명령 코드와, 상기 명령 코드에 따라 실행되는 메모리 칩의 어드레스 정보를 포함하는 것을 특징으로 하는 멀티 칩 메모리 장치.
  8. 제 7항에 있어서,
    상기 입력 데이터는,
    상기 명령 코드가 프로그램 동작에 대한 명령 코드인 경우,
    상기 프로그램을 위한 데이터 정보를 더 포함하는 것을 특징으로 하는 멀티 칩 메모리 장치.
  9. 제 7항에 있어서,
    상기 명령 코드는,
    각각의 칩에 따라 동일한 동작 명령에 대한 별도의 명령 코드로 정의하는 것을 특징으로 하는 멀티 칩 메모리 장치.
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