KR20220033368A - 메모리 시스템 및 이의 동작 방법 - Google Patents

메모리 시스템 및 이의 동작 방법 Download PDF

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김병렬
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Abstract

본 기술은 메모리 장치에 관한 것으로, 본 기술에 따른 메모리 장치는 백업 블록 및 데이터 블록을 포함하는 메모리 셀 어레이, 호스트로부터 수신한 데이터를 버퍼링하는 복수의 페이지 버퍼들을 포함하는 데이터 입출력부, 데이터를 데이터 블록에 저장하는 프로그램 동작을 수행하는 주변 회로 및 프로그램 동작 중, 외부 컨트롤러로부터 서든 파워 오프의 발생을 나타내는 백업 커맨드를 수신하면, 프로그램 동작을 중단하는 리셋 동작 및 데이터를 백업 블록에 저장하는 백업 프로그램 동작을 수행하도록 주변 회로를 제어하는 백업 동작 제어부를 포함하고, 리셋 동작은 데이터가 상기 복수의 페이지 버퍼들에 버퍼링된 상태를 유지하고, 주변 회로를 리셋하는 동작을 포함할 수 있다.

Description

메모리 시스템 및 이의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 메모리 시스템 및 이의 동작 방법에 관한 것이다.
메모리 시스템은 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 메모리 세스템은 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 향상된 서든 파워 오프 처리 속도를 갖는 메모리 시스템 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 백업 블록 및 데이터 블록을 포함하는 메모리 셀 어레이, 호스트로부터 수신한 데이터를 버퍼링하는 복수의 페이지 버퍼들을 포함하는 데이터 입출력부, 상기 데이터를 상기 데이터 블록에 저장하는 프로그램 동작을 수행하는 주변 회로 및 상기 프로그램 동작 중, 외부 컨트롤러로부터 서든 파워 오프의 발생을 나타내는 백업 커맨드를 수신하면, 상기 프로그램 동작을 중단하는 리셋 동작 및 상기 데이터를 상기 백업 블록에 저장하는 백업 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 백업 동작 제어부를 포함하고, 상기 리셋 동작은 상기 데이터가 상기 복수의 페이지 버퍼들에 버퍼링된 상태를 유지하고, 상기 주변 회로를 리셋하는 동작일 수 있다.
본 발명의 실시 예에 따른 백업 블록 및 데이터 블록을 포함하는 메모리 장치의 동작 방법은 외부로부터 수신한 데이터를 상기 데이터 블록에 저장하는 프로그램 동작 중, 서브 파워 오프의 발생을 나타내는 백업 커맨드를 수신하는 단계, 상기 백업 커맨드에 응답하여, 상기 데이터가 복수의 페이지 버퍼들에 버퍼링된 상태를 유지하고, 상기 프로그램 동작을 수행하는 주변 회로를 리셋하는 리셋 동작을 수행하는 단계 및 상기 데이터를 상기 백업 블록에 저장하는 백업 프로그램 동작을 수행하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 백업 블록 및 데이터 블록을 포함하는 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는 외부로부터 입력되는 전원을 모니터링하여 서든 파워 오프의 발생을 감지하는 SPO 감지부 및 상기 서든 파워 오프의 발생에 응답하여 상기 메모리 장치가 상기 데이터 블록에 저장하던 데이터를 상기 백업 블록에 저장할 것을 지시하는 백업 커맨드를 생성하는 CPU를 포함하고, 상기 메모리 장치는 상기 메모리 컨트롤러로부터 상기 백업 커맨드를 수신하면, 상기 데이터를 상기 데이터 블록에 저장하는 프로그램 동작을 중단하는 리셋 동작 및 상기 프로그램 동작에 대응되는 데이터를 상기 백업 블록에 저장하는 백업 프로그램 동작을 수행하고, 상기 리셋 동작은 상기 데이터를 유지하고, 상기 메모리 장치를 리셋하는 동작일 수 있다.
본 기술에 따르면 향상된 서든 파워 오프 처리 속도를 갖는 메모리 시스템 및 이의 동작 방법이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템를 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 3a는 하나의 메모리 셀이 1bit의 데이터를 저장하는 싱글 레벨 셀(Single Level Cell, SLC)을 설명하기 위한 도면이다.
도 3b는 하나의 메모리 셀이 2bit의 데이터를 저장하는 멀티 레벨 셀(Multi Level Cell, MLC)을 설명하기 위한 도면이다.
도 3c는 하나의 메모리 셀이 3bit의 데이터를 저장하는 트리블 레벨 셀(Triple Level Cell, TLC)을 설명하기 위한 도면이다.
도 3d는 하나의 메모리 셀이 4bit의 데이터를 저장하는 쿼드 레벨 셀(Quad Level Cell, QLC)를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 페이지 버퍼를 설명하기 위한 블록도이다.
도 5는 본 발명의 일 실시 예에 따른 백업 동작 제어부를 설명하기 위한 블록도이다.
도 6은 종래의 TLC 프로그램 동작 중 SLC 프로그램 동작으로 프로그램하는 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 백업 프로그램 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 9는 본 발명의 일 실시 예에 따른 메모리 셀 어레이를 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시 예에 따른 메모리 블록을 설명하기 위한 도면이다.
도 11은 본 발명의 다른 실시 예에 따른 메모리 블록을 설명하기 위한 도면이다.
도 12는 본 발명의 다른 실시 예에 따른 메모리 블록을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 블록도이다.
도 14는 본 발명의 일 실시 예에 따른 메모리 카드 시스템을 설명하기 위한 도면이다.
도 15은 본 발명의 일 실시 예에 따른 SSD(Solid State Drive) 시스템을 설명하기 위한 도면이다.
도 16은 본 발명의 일 실시 예에 따른 사용자 시스템을 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예가 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
메모리 시스템(1000)은 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, 디스플레이 장치, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(2000)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
메모리 시스템(1000)은 호스트(2000)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 메모리 시스템들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(1000)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multi-media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(Universal Serial Bus) 스토리지 장치, UFS(Universal Flash Storage) 장치, PCMCIA(Personal Computer Memory Card International Association) 카드 형태의 스토리지 장치, PCI(Peripheral Component Interconnection)) 카드 형태의 스토리지 장치, PCI-E(PCI Express) 카드 형태의 스토리지 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 메모리 시스템들 중 어느 하나로 구현될 수 있다.
메모리 시스템(1000)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(1000)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 구현될 수 있다.
메모리 장치(100)는 데이터를 저장하거나 저장된 데이터를 이용할 수 있다. 구체적으로, 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작할 수 있다. 그리고, 메모리 장치(100)는 복수의 메모리 다이들을 포함할 수 있고, 복수의 메모리 다이들 각각은 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있고, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 여기서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 하나의 단위일 수 있다.
본 발명의 일 실시 예에 따르면, 복수의 메모리 블록들 각각은 백업 블록 또는 데이터 블록 중 어느 하나일 수 있다. 여기서, 백업 블록은 서든 파워 오프의 발생 및 백업 프로그램 동작의 수행 여부를 나타내는 백업 동작 정보를 저장할 수 있다. 그리고, 백업 블록은 프로그램 중인 데이터를 백업하기 위하여 메모리 장치(100)가 미리 설정한 영역에 대응되는 메모리 블록일 수 있다. 그리고, 백업 블록은 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC)을 포함하는 메모리 셀들로 구성될 수 있고, 데이터 블록은 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC) 중 적어도 하나를 포함하는 메모리 셀들로 구성될 수 있다.
메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등으로 구현될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신할 수 있다. 메모리 장치(100)는 메모리 셀 어레이 중 수신된 어드레스에 의해 선택된 영역을 액세스하도록 구성될 수 있다. 선택된 영역을 엑세스 한다는 것은 선택된 영역에 대해서 수신된 커맨드에 해당하는 동작을 수행함을 의미할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 여기서, 프로그램 동작은 메모리 장치(100)가 어드레스에 의해 선택된 영역에 데이터를 기록하는 동작일 수 있다. 리드 동작은 메모리 장치(100)가 어드레스에 의해 선택된 영역으로부터 데이터를 읽는 동작을 의미할 수 있다. 소거 동작은 메모리 장치(100)가 어드레스에 의해 선택된 영역에 저장된 데이터를 소거하는 동작을 의미할 수 있다.
본 발명의 일 실시 예에 따르면, 메모리 장치(100)는 백업 동작 제어부(150)를 포함할 수 있다. 백업 동작 제어부(150)는 메모리 컨트롤러(200)로부터 수신한 커맨드를 바탕으로, 백업 동작을 수행하는 구성일 수 있다. 구체적으로, 백업 동작 제어부(150)는 메모리 컨트롤러(200)로부터 백업 커맨드를 수신하면, 프로그램 동작을 중단하는 리셋 동작 및 백업 블록에 백업 프로그램 동작을 수행하는 백업 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
메모리 컨트롤러(200)는 메모리 시스템(1000)에 전원이 인가되면 펌웨어(FW: firmware)를 실행할 수 있다. 펌웨어(FW)는 호스트(2000)로부터 입력된 요청을 수신하거나 호스트(2000)로 응답을 출력하는 호스트 인터페이스 레이어(HIL: Host Interface Layer), 호스트(2000)의 인터페이스와 메모리 장치(100)의 인터페이스 사이의 동작의 관리하는 플래시 변환 레이어(FTL: Flash Translation Layer) 및 메모리 장치(100)에 커맨드를 제공하거나, 메모리 장치(100)로부터 응답을 수신하는 플래시 인터페이스 레이어(FIL: Flash Interface Layer)를 포함할 수 있다.
메모리 컨트롤러(200)는 호스트(2000)로부터 데이터와 논리 어드레스(LA: Logical Address)를 입력 받고, 논리 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 어드레스(PA: Physical Address)로 변환할 수 있다. 논리 어드레스는 논리 블록 어드레스(LBA: Logical Block Address)일 수 있고, 물리 어드레스는 물리 블록 어드레스(PBA: Physical Block Address)일 수 있다.
메모리 컨트롤러(200)는 호스트(2000)의 요청에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
메모리 컨트롤러(200)는 호스트(2000)로부터의 요청과 무관하게 자체적으로 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 가비지 컬렉션(garbage collection), 리드 리클레임(read reclaim) 등의 배경 동작(background operation)을 수행하기 위해 사용되는 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
본 발명의 일 실시 예에 따르면, 메모리 컨트롤러(200)는 외부로부터 공급되는 전원이 차단되는 서든 파워 오프(Sudden Power Off)가 발생하면, 메모리 장치(100)가 수행중인 프로그램 동작을 중단하고, 백업 프로그램 동작을 수행하도록 백업 커맨드를 메모리 장치(100)로 전송할 수 있다. 즉, 메모리 컨트롤러(200)는 백업 커맨드를 이용하여, 리셋 동작 및 백업 프로그램 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 또한, 메모리 컨트롤러(200)는 서든 파워 오프의 발생 이후에 전원 공급이 정상적으로 이루어지면, 서든 파워 오프의 발생으로 중단된 프로그램 동작을 계속하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 재개 커맨드를 이용하여 서든 파워 오프의 발생 이후에 진행중인 프로그램 동작을 재개하도록 메모리 장치(100)를 제어할 수 있다.
호스트(2000)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 메모리 시스템(1000)와 통신할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 데이터 입출력부(130)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(131)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 그리고, 복수의 메모리 셀들은 불휘발성 메모리 셀일 수 있다. 같은 워드라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 행 라인들(RL)은 적어도 하나 이상의 소스 셀렉트 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 셀렉트 라인을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
본 발명의 일 실시 예에 따르면, 복수의 메모리 블록들(BLK1~BLKz)은 백업 블록 또는 데이터 블록 중 어느 하나로 구현될 수 있다. 여기서, 백업 블록은 서든 파워 오프의 발생 및 백업 프로그램 동작의 수행 여부를 나타내는 백업 동작 정보를 저장할 수 있다. 그리고, 백업 블록은 프로그램 중인 데이터를 백업하기 위하여 메모리 장치가 미리 설정한 영역에 대응되는 메모리 블록일 수 있다. 그리고, 백업 블록은 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC)을 포함하는 복수의 메모리 셀들로 구성될 수 있고, 데이터 블록은 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC) 중 적어도 하나를 포함하는 복수의 메모리 셀들로 구성될 수 있다.
주변 회로(120)는 제어 로직(140)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 즉, 주변 회로(120)는 제어 로직(140)의 제어에 따라 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(140)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
구체적으로, 주변 회로(120)는 로우 디코더(121), 전압 생성부(122) 및 센싱 회로(123)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 행 라인들(RL)은 적어도 하나 이상의 소스 셀렉트 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 셀렉트 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 그리고, 행 라인들(RL)은 파이프 셀렉트 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성될 수 있다. 로우 디코더(121)는 제어 로직(140)으로부터 로우 어드레스(RADD)를 수신할 수 있다. 구체적으로, 로우 디코더(121)는 로우 어드레스(RADD)를 디코딩하도록 구성될 수 있다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택할 수 있다. 그리고, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 수 있다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 수 있다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 수 있다.
실시 예에서, 메모리 셀 어레이(110)의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있고, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(140)의 제어에 응답하여 동작할 수 있다. 구체적으로, 전압 생성부(122)는 제어 로직(140)의 제어에 응답하여 메모리 장치(100)로 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(140)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다. 즉, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다.
구체적으로, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 셀 어레이(110)의 동작 전압으로서 사용될 수 있다. 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 수 있다. 그리고, 생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
본 발명의 일 실시 예에 따르면, 전압 생성부(122)는 SPO(Sudden Power Off) 감지부를 포함할 수 있다. SPO 감지부(50)는 외부로부터 입력되는 전원을 모니터링할 수 있다. 구체적으로, 외부로부터 입력되는 외부 전원 전압은 전압 생성부(122)로 입력될 수 있고, SPO 감지부(50)는 입력되는 외부 전원 전압을 모니터링하여 예기치 않게 외부 전원 전압의 감소 또는 차단되는 경우를 감지할 수 있다. 그리고, SPO 감지부(50)로부터 서든 파워 오프가 감지되면, 전압 생성부(122)는 메모리 장치(100)의 갑작스러운 외부 전원 전압의 감소 또는 차단에 대비한 비상 예비 전원을 제공할 수 있다.
센싱 회로(123)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(131)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
데이터 입출력부(130)는 페이지 버퍼 그룹(131), 컬럼 디코더(132) 및 입출력 회로(133)를 포함할 수 있다.
페이지 버퍼 그룹(131)은 제1 내지 제n 페이지 버퍼들(PB1~PBn)을 포함할 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 각각 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 그리고, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제어 로직(140)의 제어에 응답하여 동작할 수 있다. 구체적으로, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 데이터 입출력 회로(133)를 통해 수신한 데이터(DATA)를 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 수 있다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램될 수 있다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 수 있다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 수 있다.
프로그램 검증 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 페이지 데이터를 읽을 수 있다.
리드 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제1 내지 제n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(132)의 제어에 따라 입출력 회로(133)로 출력할 수 있다.
소거 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 제1 내지 제n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(132)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(133)와 페이지 버퍼 그룹(131) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(132)는 데이터 라인들(DL)을 통해 제1 내지 제n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(133)와 데이터를 주고받을 수 있다.
입출력 회로(133)는 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(140)에 전달하거나, 데이터(DATA)를 컬럼 디코더(132)와 주고받을 수 있다.
제어 로직(140)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 또한, 제어 로직(140)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 내부 동작에 대한 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
본 발명의 일 실시 예에 따르면, 제어 로직(140)은 백업 동작 제어부(150)를 포함할 수 있다. 그리고, 백업 동작 제어부(150)는 서든 파워 오프가 발생한 경우에 백업 동작을 수행하도록 주변 회로(120)를 제어할 수 있다. 백업 동작 제어부(150)에 대한 구체적인 특징은 도 5를 참조하여 상세히 설명하도록 한다.
도 3a 내지 도 3d는 적어도 하나의 데이터 비트를 저장하는 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다. 도 3a 내지 도 3d에 도시된 각 그래프에서, 가로 축은 문턱 전압의 크기를, 세로 축은 메모리 셀들의 개수를 의미할 수 있다.
도 3a는 하나의 메모리 셀이 1bit의 데이터를 저장하는 싱글 레벨 셀(Single Level Cell, SLC)을 설명하기 위한 도면이다. 도 3a를 참조하면, 싱글 레벨 셀은 소거 상태(E) 또는 프로그램 상태(P1) 중 어느 하나의 상태를 포함할 수 있다. 소거 상태(E)를 갖는 싱글 레벨 셀은 온 셀(On Cell)로 리드될 수 있고, 논리 값 '1'에 대응될 수 있다. 프로그램 상태(P1)를 갖는 싱글 레벨 셀은 오프 셀(Off Cell)로 리드될 수 있고, 논리 값 '0'에 대응될 수 있다.
도 3b는 하나의 메모리 셀이 2bit의 데이터를 저장하는 멀티 레벨 셀(Multi Level Cell, MLC)을 설명하기 위한 도면이다. 도 3b를 참조하면, 멀티 레벨 셀은 소거 상태(E) 또는 제1 프로그램 상태(P1) 내지 제3 프로그램 상태(P3) 중 어느 하나의 상태를 가질 수 있다. 소거 상태(E) 또는 제1 프로그램 상태(P1) 내지 제3 프로그램 상태(P3) 각각은 논리 데이터 '11', '01', '00' 및 '10'에 대응될 수 있다. 다만, 각 프로그램 상태에 대응되는 논리 데이터는 본 실시 예에 제한되지 않는다.
멀티 레벨 셀이 저장하는 두 개의 비트들 중 최상위 비트를 저장하는 페이지는 MSB(Most Significant Bit) 페이지일 수 있다. 두 개의 비트들 중 최하위 비트를 저장하는 페이지는 LSB(Least Significant Bit) 페이지일 수 있다. 멀티 레벨 셀에 데이터를 프로그램할 때, LSB 페이지 데이터를 프로그램한 후, MSB페이지 데이터를 프로그램 할 수 있다.
도 3c는 하나의 메모리 셀이 3bit의 데이터를 저장하는 트리블 레벨 셀(Triple Level Cell, TLC)을 설명하기 위한 도면이다. 도 3c를 참조하면, 트리플 레벨 셀은 소거 상태(E) 또는 제1 프로그램 상태(P1) 내지 제7 프로그램 상태(P7) 중 어느 하나의 상태를 가질 수 있다. 소거 상태(E) 또는 제1 프로그램 상태(P1) 내지 제7 프로그램 상태(P7) 각각은 논리 데이터 '111', '110', '100', '000', '010', '011', '001, 및 '101'에 대응될 수 있다. 다만, 각 프로그램 상태에 대응되는 논리 데이터는 본 실시 예에 제한되지 않는다.
트리플 레벨 셀이 저장하는 세 개의 비트들 중 최상위 비트를 저장하는 페이지는 MSB(Most Significant Bit) 페이지일 수 있다. 세 개의 비트들 중 중간 비트를 저장하는 페이지는 CSB(Central Significant Bit) 페이지일 수 있다. 세 개의 비트들 중 최하위 비트를 저장하는 페이지는 LSB(Least Significant Bit) 페이지일 수 있다. 트리플 레벨 셀에 데이터를 프로그램할 때, LSB 페이지 데이터, CSB 페이지 데이터 및 MSB페이지 데이터 순으로 프로그램 할 수 있다.
도 3d는 하나의 메모리 셀이 4bit의 데이터를 저장하는 쿼드 레벨 셀(Quad Level Cell, QLC)를 설명하기 위한 도면이다. 도 3d를 참조하면, 쿼드 레벨 셀은 소거 상태(E) 또는 제1 프로그램 상태(P1) 내지 제15 프로그램 상태(P15) 중 어느 하나의 상태를 가질 수 있다. 소거 상태(E) 또는 제1 프로그램 상태(P1) 내지 제15 프로그램 상태(P15) 각각은 논리 데이터 '1111', '1110', '1100', '1000', '0000', '0100', '0101', '0111', '0110', '0010', '1010', '1011', '0011', '0001', '1001' 및 '1101'에 대응될 수 있다. 다만, 각 상태에 대응되는 논리 데이터는 본 실시 예에 제한되지 않는다.
쿼드 레벨 셀이 저장하는 네 개의 비트들 중 최상위 비트를 저장하는 페이지는 MSB(Most Significant Bit) 페이지일 수 있다. 네 개의 비트들 중 2순위 비트를 저장하는 페이지는 MCSB(Most Central Significant Bit) 페이지일 수 있다. 네 개의 비트들 중 3순위 비트를 저장하는 페이지는 LCSB(Least Central Significant Bit) 페이지일 수 있다. 네 개의 비트들 중 최하위 비트를 저장하는 페이지는 LSB(Least Significant Bit) 페이지일 수 있다. 쿼드 레벨 셀에 데이터를 프로그램할 때, LSB 페이지 데이터, LCSB 페이지 데이터, MCSB 페이지 데이터 및 MSB페이지 데이터 순으로 프로그램 할 수 있다.
도 3a 내지 도 3d를 비교하면, 하나의 메모리 셀이 저장하는 데이터 비트의 개수가 증가할수록, 하나의 메모리 셀이 나타낼 수 있는 프로그램 상태들의 개수가 증가할 수 있다. 하나의 메모리 셀이 나타낼 수 있는 프로그램 상태들의 개수가 증가할수록, 각 프로그램 상태에 대응하는 문턱 전압 분포가 위치하는 전체 폭은 증가할 수 있다. 반면, 하나의 메모리 셀이 나타낼 수 있는 프로그램 상태들의 개수가 증가할수록, 각 프로그램 상태에 대응하는 문턱 전압 분포의 폭은 감소할 수 있다. 즉, SLC 프로그램 동작은 TLC 프로그램 동작보다 짧은 프로그램 시간이 요구되고, 적은 전력이 요구될 수 있다. 따라서, 프로그램을 수행할 전력 및 시간이 부족한 서든 파워 오프의 상황에서는 TLC 프로그램 동작 보다 SLC 프로그램 동작이 바람직할 수 있다. 본 발명의 실시 예에 따르면, TLC 프로그램 동작 중 서든 파워 오프의 상황이 발생하면, SLC 프로그램 동작으로 백업 프로그램 동작을 수행하여, TLC 프로그램 동작 중인 데이터를 보호하고 오류를 방지할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 페이지 버퍼를 설명하기 위한 블록도이다.
도 4를 참조하면, 페이지 버퍼(1310)는 제1 래치(1311), 제2 래치(1312), 제3 래치(1313), 제4 래치(1314), 제5 래치(1315) 및 프리차지 회로(1316)를 포함할 수 있다. 페이지 버퍼(1230)는 도 2에 도시된 페이지 버퍼 그룹(131)에 포함된 복수의 페이지 버퍼들(PB1 내지 PBn) 중 어느 하나의 페이지 버퍼(PBi)일 수 있다.
페이지 버퍼(1310)는 비트라인(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 페이지 버퍼(1310)는 프로그램 동작 시 제어 로직(140)의 제어에 응답하여 동작할 수 있다. 구체적으로, 페이지 버퍼(1310)는 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 페이지 버퍼(1310)는 데이터 라인들(DL)을 통해 컬럼 디코더(132)와 데이터를 주고받을 수 있다.
제1 래치(1311)는 비트라인을 프리차지되는 전압을 결정하는 데 사용되는 프리차지 데이터 또는 비트라인으로부터 센싱되는 센싱된 데이터를 저장할 수 있다. 그리고, 제1 래치(1311)에서 비트라인(BL)으로부터 센싱된 데이터는 센싱 회로(123)에 전달될 수 있다. 여기서, 센싱된 데이터는 센싱 전압(VPB) 또는 센싱 전류(IPB)일 수 있다. 센싱 회로(123)는 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼(1310)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 검증 정보를 출력할 수 있다. 검증 정보는 메모리 셀의 문턱 전압을 검증 전압과 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)로 나타낼 수 있다.
제2 래치(1312) 내지 제4 래치(1314)는 비트라인(BL)과 연결된 메모리 셀에 프로그램될 데이터를 버퍼링할 수 있다. 즉, 제2 래치(1312) 내지 제4 래치(1314)는 호스트로부터 수신한 데이터를 임시로 저장할 수 있다. 예를 들어, 제2 래치(1312)는 호스트로부터 수신한 LSB(Least Significant Bit) 데이터를 버퍼링하고, 제3 래치(1313)는 호스트로부터 수신한 CSB(Central Significant Bit) 데이터를 버퍼링할 수 있다. 그리고, 제4 래치(1314)는 호스트로부터 수신한 MSB(Most Significant Bit) 데이터를 버퍼링할 수 있다.
제5 래치(1315)는 데이터라인(DL)과 연결되어 있으므로, 외부 장치(예컨대, 호스트)로부터 데이터를 입력받을 수 있다. 여기서, 제5 래치(1315)는 외부로부터 데이터를 입력받는 캐시 래치일 수 있다. 예를 들어, 제5 래치(1315)는 호스트로부터 LSB 데이터, CSB 데이터 및 MSB 데이터를 순차적으로 수신할 수 있다. 그리고, 제5 래치(1315)가 수신한 데이터는 제어 로직(140)의 제어에 따라 제2 래치(1312) 내지 제4 래치(1314)로 이동될 수 있다. 예를 들어, LSB 데이터는 호스트에서 제5 래치(1315)로 전송된 후, LSB 데이터는 제어 로직(140)의 제어에 따라 제5 래치(1315)에서 제2 래치(1312)로 이동될 수 있다.
프리차지 회로(1316)는 제어 로직(140)의 제어에 따라 비트라인을 프로그램 허용 전압 또는 프로그램 금지 전압 중 어느 하나의 전압으로 프리차지할 수 있다.
본 발명의 일 실시 예에 따른 백업 동작 제어부(150)는 백업 동작이 수행되는 동안 데이터가 페이지 버퍼(1310)에 버퍼링된 상태를 유지하도록 페이지 버퍼(1310)를 제어할 수 있다. 구체적으로, 백업 동작 제어부(150)는 리셋 동작이 수행되는 동안, 페이지 버퍼(1310)는 LSB 데이터, CSB 데이터 및 MSB 데이터를 모두 저장하고 있을 수 있다. 예를 들어, 제2 래치(1312)는 LSB 데이터, 제3 래치(1313)는 CSB 데이터, 제4 래치(1314)는 MSB 데이터를 저장할 수 있다. 다만, 제2 래치(1312) 내지 제4 래치(1314)가 각각 저장하는 데이터는 이에 제한되지 않는다.
도 5는 본 발명의 일 실시 예에 따른 백업 동작 제어부를 설명하기 위한 블록도이다.
도 5를 참조하면, 백업 동작 제어부(150)는 백업 정보 생성부(151), 리셋 동작 제어부(153) 및 백업 프로그램 동작 제어부(155)를 포함할 수 있다.
백업 동작 제어부(150)는 메모리 컨트롤러(200)로부터 수신한 커맨드를 바탕으로, 백업 동작을 수행하는 구성일 수 있다. 구체적으로, 백업 동작 제어부(150)는 메모리 컨트롤러(200)로부터 백업 커맨드를 수신하면, 프로그램 동작을 중단하는 리셋 동작 및 백업 블록에 백업 프로그램 동작을 수행하는 백업 동작을 수행하도록 주변 회로(120)를 제어할 수 있다. 그리고, 백업 동작 제어부(150)는 메모리 컨트롤러(200)로부터 중단된 프로그램 동작을 재시작하기 위한 재개 커맨드를 수신하면, 백업 블록에 저장된 데이터를 리드하는 백업 리드 동작 및 백업 블록에 저장된 데이터를 소거하는 백업 소거 동작을 수행하도록 주변 회로(120)를 제어할 수 있다. 그 후, 제어 로직(140)은 중단된 프로그램 동작을 재개할 수 있다.
백업 정보 생성부(151)는 백업 커맨드에 응답하여, 백업 동작 정보를 생성할 수 있다. 구체적으로, 메모리 컨트롤러(200)로부터 백업 동작을 수행하도록 제어하는 백업 커맨드를 수신하면, 백업 동작 제어부(150)는 백업 동작을 수행하도록 주변 회로(120)를 제어할 수 있고, 백업 정보 생성부(151)는 백업 동작에 관한 백업 동작 정보를 생성할 수 있다. 예를 들어, 백업 동작 정보는 백업 동작을 수행하였는지를 나타내는 정보, 서든 파워 오프가 발생하였는지를 나타내는 정보, 백업 프로그램 동작의 대상이 되는 데이터에 관한 정보, 백업 프로그램 동작을 수행하였는지를 나타내는 정보 등을 포함할 수 있다. 백업 동작 정보는 백업 프로그램 동작시 데이터와 함께 백업 블록에 저장될 수 있다. 그리고, 이후에 외부 전원 전압이 정상적으로 공급되면, 메모리 컨트롤러(200)는 메모리 장치(100)로부터 수신한 백업 동작 정보를 참조하여 서든 파워 오프가 발생하였거나, 백업 동작이 수행되었음을 식별할 수 있다.
리셋 동작 제어부(153)는 백업 커맨드에 응답하여, 리셋 동작을 수행하도록 주변 회로(120)를 제어할 수 있다. 여기서, 리셋 동작은 프로그램 동작을 수행하던 중, 외부 장치(예컨대, 메모리 컨트롤러(200))로부터 백업 커맨드를 수신하는 경우, 수행중인 프로그램 동작을 중단하는 동작을 의미할 수 있다. 리셋 동작 제어부(153)는 리셋 동작이 수행되는 동안 데이터가 페이지 버퍼 그룹(131)에 버퍼링된 상태를 유지하도록 페이지 버퍼 그룹(131)을 제어할 수 있다. 구체적으로, 리셋 동작 제어부(153)는 리셋 동작이 수행되는 동안, 페이지 버퍼 그룹(131)에 LSB 데이터, CSB 데이터 및 MSB 데이터를 모두 저장하고 있을 수 있다. 즉, 리셋 동작 제어부(153)는 백업 커맨드에 응답하여, 페이지 버퍼 그룹(131)을 초기화 하지 않고, 페이지 버퍼 그룹(131)을 제외한 나머지를 초기화하여 진행 중인 프로그램 동작을 중단하도록 주변 회로(120)를 제어할 수 있다.
백업 프로그램 동작 제어부(155)는 백업 커맨드에 응답하여, 백업 프로그램 동작을 수행하도록 주변 회로(120)를 제어할 수 있다. 여기서, 백업 프로그램 동작은 프로그램 동작 중인 데이터를 백업하기 위한 동작일 수 있다. 구체적으로, 백업 프로그램 동작 제어부(155)는 백업 커맨드에 응답하여 데이터를 백업 블록에 저장하는 백업 프로그램 동작을 수행하도록 주변 회로(120)를 제어할 수 있다. 백업 프로그램 동작 제어부(155)는 서든 파워 오프에 대한 예비 동작 또는 비상 동작으로 백업 프로그램 동작을 수행하도록 주변 회로(120)를 제어할 수 있다. 따라서, 백업 프로그램 동작 제어부(155)는 프로그램 속도가 빠르고 소모 전력이 낮은 SLC 프로그램 동작으로 수행하도록 주변 회로(120)를 제어할 수 있다.
도 6은 종래의 TLC 프로그램 동작 중 SLC 프로그램 동작으로 프로그램하는 방법을 설명하기 위한 도면이다.
도 6을 참조하면, TLC(Triple Level Cell) 프로그램 동작 중 서든 파워 오프가 발생한 경우, 메모리 장치(100)의 동작에 대하여 도시되어 있다. 우선, 메모리 장치(100)는 LSB 데이터, CSB 데이터, MSB 데이터를 순차적으로 수신할 수 있다. 메모리 장치(100)는 수신된 데이터는 우선 캐시 래치(QC)에 임시 저장되며, LSB 데이터는 제2 래치(Q2)에, CSB 데이터는 제3 래치(Q3)에, MSB 데이터는 제4 래치(Q4)에 저장될 수 있다.
그리고, 프로그램 중 서든 파워 오프가 발생하는 경우, 메모리 컨트롤러(200)는 메모리 장치(100)로 수행중인 동작을 중단하기 위한 리셋 커맨드(예컨대, FFh)를 전송할 수 있다. 메모리 장치(100)는 리셋 커맨드에 응답하여, 수행 중인 내부 동작을 중단하고, 주변 회로(120) 등을 리셋할 수 있다. 즉, 메모리 장치(100)는 리셋 커맨드에 응답하여, 캐시 래치(QC), 제2 래치(Q2), 제3 래치(Q3) 및 제4 래치(Q4)의 값을 리셋할 수 있다.
그리고, 메모리 컨트롤러(200)는 메모리 장치(100)가 리셋 동작이 완료된 경우에 LSB 데이터를 송신할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 R/B의 래디 상태를 확인할 때까지 스테이터스 리드 폴링(Status Read Polling) 동작을 수행할 수 있다. 그리고, 메모리 컨트롤러(200)는 메모리 장치(100)가 래디 상태가 되면, LSB 데이터를 송신할 수 있다. 스테이터스 리드 폴링 동작에서 전류 소모가 발생하며, 지연 시간이 발생할 수 있다.
메모리 장치(100)는 LSB 데이터가 입력되면, 캐시 래치(QC)에서 제2 래치(Q2)로 데이터를 이동시키고, 제2 래치(Q2)에서 지정된 어드레스에 대응되는 메모리 블록으로 SLC 프로그램 될 수 있다. 메모리 장치(100)는 CSB 데이터 및 MSB 데이터도 동일한 방법으로 프로그램할 수 있다.
한편, 메모리 장치(100)는 3회의 SLC 프로그램 동작 각각에서 프로그램 동작을 수행하기 위한 이니셜라이즈(Initialize) 동작 및 디-이니셜라이즈 동작(De-Initialize)을 수행할 수 있다. 예를 들어, 이니셜라이즈 동작은 펌프를 동작시키는 동작이나, 온도 측정을 통한 코드를 보정하는 동작일 수 있고, 디-이니셜라이즈 동작은 비트라인(BL) 또는 워드라인(WL)을 디스차지하고, 펌프를 중단시키는 동작일 수 있다.
메모리 장치(100)는 SLC 프로그램 동작 각각에서 스테이터스 리드 폴링 동작, 데이터 입력, 이니셜라이즈 동작 및 디-이니셜라이즈 동작을 반복적으로 수행하므로, 이로 인하여 서든 파워 오프 상황에서 비상 전력 및 프로그램 시간의 낭비가 발생할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 백업 프로그램 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 본 발명의 일 실시 예에 따른 TLC(Triple Level Cell) 프로그램 동작 중 서든 파워 오프가 발생한 경우, 메모리 장치(100)의 동작에 대하여 도시되어 있다. 우선, 메모리 장치(100)는 LSB 데이터, CSB 데이터, MSB 데이터를 순차적으로 수신할 수 있다. 메모리 장치(100)는 수신된 데이터는 우선 캐시 래치(QC)에 임시 저장되며, LSB 데이터는 제2 래치(Q2)에, CSB 데이터는 제3 래치(Q3)에, MSB 데이터는 제4 래치(Q4)에 저장될 수 있다.
그리고, 프로그램 중 서든 파워 오프가 발생하는 경우, 메모리 컨트롤러(200)는 메모리 장치(100)로 수행중인 프로그램 동작을 중단하기 위한 백업 커맨드를 전송할 수 있다. 메모리 장치(100)는 백업 커맨드에 응답하여, 수행 중인 프로그램 동작을 중단하고, 주변 회로(120) 등을 리셋하는 리셋 동작을 수행할 수 있다. 다만, 도 6에 도시된 바와 달리, 메모리 장치(100)는 백업 커맨드에 응답하여, 캐시 래치(QC), 제2 래치(Q2), 제3 래치(Q3) 및 제4 래치(Q4)의 값을 리셋하지 않을 수 있다.
종래에는 메모리 컨트롤러(200)가 버퍼 메모리 등에 저장된 데이터를 메모리 장치(100)에 재송신한 후 SLC 프로그램 동작을 수행하였으나, 본 발명에 따르면 페이지 버퍼가 초기화되지 않았으므로, 메모리 장치(100) 및 메모리 컨트롤러(200)는 데이터를 재송신하기 위한 스테이터스 리드 폴링 동작 및 데이터의 재송신이 불필요할 수 있다. 그리고, 메모리 장치(100) 및 메모리 컨트롤러(200)는 스테이터스 리드 폴링 동작 및 데이터 재송신 과정에서의 전력 소모 및 시간의 지연을 방지할 수 있다.
그리고, 메모리 장치(100)는 제2 래치(Q2)에 버퍼링된 LSB 데이터를 백업 블록으로 저장할 수 있다. 메모리 장치(100)는 제3 래치(Q3) 및 제4 래치(Q4)에 버퍼링된 CSB 데이터 및 MSB 데이터도 제2 래치(Q2)로 이동시켜서 동일한 방법으로 프로그램할 수 있다.
한편, 본 발명의 일 실시 예에 따르면, 메모리 장치(100)는 3회의 SLC 프로그램 동작 각각에서 프로그램 동작을 수행하기 위한 이니셜라이즈(Initialize) 동작 및 디-이니셜라이즈 동작(De-Initialize)을 생략할 수 있다. 예를 들어, 메모리 장치(100)는 이니셜라이즈 동작을 LSB 데이터를 백업 프로그램하기 전에만 수행하고, 메모리 장치(100)는 디-이니셜라이즈 동작을 CSB 데이터를 백업 프로그램한 후에만 수행할 수 있다.
한편, 본 발명의 일 실시 예에 따르면, 메모리 장치(100)는 각 SLC 프로그램 동작에서 검증 동작을 생략하여 백업 프로그램 동작을 수행할 수 있다. SLC 프로그램 동작은 TLC 또는 QLC 프로그램 동작에 비하여 메모리 셀의 문턱전압 형성이 용이할 수 있다. 따라서, 메모리 장치(100)는 각 프로그램 루프에서 프로그램 상태를 검증하는 검증 동작 또는 검증 구간을 생략할 수 있다. 메모리 장치(100)는 프로그램 전압을 인가하는 펄스 동작 또는 펄스 구간만을 포함하는 백업 프로그램 동작을 수행함으로써 서든 파워 오프 상황에서 비상 전력 및 프로그램 시간의 낭비를 방지할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
메모리 장치(100)는 프로그램 동작 중 백업 커맨드를 수신할 수 있다(S810). 구체적으로, 서든 파워 오프가 발생하면, 메모리 컨트롤러(200)는 메모리 장치(100)로 서든 파워 오프의 발생을 나타내는 백업 커맨드를 송신할 수 있다.
메모리 장치(100)는 백업 커맨드에 응답하여, 리셋 동작을 수행할 수 있다(S820). 구체적으로, 메모리 장치(100)는 메모리 컨트롤러(200)로부터 수신한 백업 커맨드에 응답하여, 수행중인 프로그램 동작을 중단하는 리셋 동작을 수행할 수 있다.
그리고, 메모리 장치(100)는 리셋 동작이 수행되는 동안 데이터가 페이지 버퍼 그룹(131)에 버퍼링된 상태를 유지하도록 페이지 버퍼 그룹(131)을 제어할 수 있다. 구체적으로, 메모리 장치(100)는 리셋 동작이 수행되는 동안, 페이지 버퍼 그룹(131)에 LSB 데이터, CSB 데이터 및 MSB 데이터를 모두 저장하고 있을 수 있다. 즉, 메모리 장치(100)는 백업 커맨드에 응답하여, 페이지 버퍼 그룹(131)을 초기화 하지 않고, 페이지 버퍼 그룹(131)을 제외한 나머지를 초기화하여 진행 중인 프로그램 동작을 중단할 수 있다.
메모리 장치(100)는 백업 커맨드에 응답하여, 백업 프로그램 동작을 수행할 수 있다(S830). 구체적으로, 메모리 장치(100)는 메모리 컨트롤러(200)로부터 수신한 백업 커맨드에 응답하여, 수행중인 프로그램의 데이터를 백업하기 위한 백업 프로그램 동작을 수행할 수 있다. 메모리 장치(100)는 백업 프로그램 동작으로 메모리 셀을 1bit의 데이터를 저장하는 SLC(Single Level Cell)로 프로그램할 수 있다. SLC 프로그램 동작은 1bit의 데이터를 저장하는 프로그램 동작으로, 프로그램 속도가 TLC(Triple Level Cell) 또는 QLC(Quad Level Cell)으로 프로그램하는 속도보다 빠르므로, 메모리 장치(100)는 서든 파워 오프에 대한 예비 동작 또는 백업 동작으로, 프로그램 속도가 빠르고 소모 전력이 낮은 SLC 프로그램 동작을 수행할 수 있다.
그리고, 메모리 장치(100)는 진행 중인 프로그램 동작에 대응되는 백업 프로그램 동작을 수행할 수 있다. 구체적으로, 진행 중인 프로그램 동작이 3bit의 데이터를 저장하는 TLC 프로그램 동작이면, 메모리 장치(100)는 3회의 SLC 프로그램 동작을 수행할 수 있다.
한편, 본 발명의 일 실시 예에 따르면, 메모리 장치(100)는 백업 커맨드에 응답하여, 백업 동작 정보를 생성할 수 있다. 여기서, 백업 동작 정보는 백업 동작을 수행하였는지를 나타내는 정보, 서든 파워 오프가 발생하였는지를 나타내는 정보, 백업 프로그램 동작의 대상이 되는 데이터에 관한 정보, 백업 프로그램 동작을 수행하였는지를 나타내는 정보 등을 포함할 수 있다. 그리고, 메모리 장치(100)는 백업 프로그램 동작시 중단된 프로그램의 데이터와 함께 백업 동작 정보를 백업 블록에 저장할 수 있다. 그리고, 이후에 외부 전원 전압이 정상적으로 공급되면, 메모리 컨트롤러(200)는 메모리 장치(100)로부터 수신한 백업 동작 정보를 참조하여 서든 파워 오프가 발생하였거나, 백업 동작이 수행되었음을 식별할 수 있다.
도 9는 본 발명의 일 실시 예에 따른 메모리 셀 어레이를 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 셀 어레이(110i)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 각 메모리 블록은 3차원 구조로 형성될 수 있고, 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함할 수 있다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열될 수 있다. 각 메모리 블록의 구조는 도 10 내지 도 12를 참조하여 더 상세히 설명한다.
도 10은 본 발명의 일 실시 예에 따른 메모리 블록을 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 블록(BLKi)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(MC1~MC16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
싱글 레벨 셀(single level cell; SLC)은 1비트의 데이터를 저장할 수 있다. 싱글 레벨 셀의 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.
멀티 레벨셀(Multi Level Cell; MLC), 트리플 레벨 셀(Triple Level Cell; TLC) 및 쿼드 레벨 셀(Quad Level Cell; QLC)는 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 메모리 블록을 설명하기 위한 도면이다.
도 11을 참조하면, 도 9의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)이 도시되어 있다. 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함할 수 있다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열될 수 있다.
한편, 도 11에서는 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시하였으나, 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음은 당연하다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결될 수 있다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결될 수 있다. 도 13을 참조하면, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결될 수 있다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결될 수 있다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드라인들(WL1~WLn)에 연결될 수 있다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결될 수 있다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결될 수 있다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트라인에 연결될 수 있다. 도 11를 참조하면, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트 라인(BL1)에 연결되어 있다. 제m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트라인(BLm)에 연결될 수 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드라인에 연결되는 메모리 셀들은 하나의 페이지를 구성할 수 있다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 제2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성할 수 있다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 수 있다. 그리고, 워드라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 수 있다.
다른 실시 예로서, 제1 내지 제m 비트라인들(BL1~BLm) 대신 이븐 비트라인들 및 오드 비트라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공될 수 있다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공될 수 있다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가할 수 있다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 12는 본 발명의 다른 실시 예에 따른 메모리 블록을 설명하기 위한 도면이다.
도 12를 참조하면, 도 9의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예가 도시되어 있다. 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함할 수 있다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장될 수 있다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결될 수 있다. 제2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결될 수 있다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드라인들(WL1~WLn)에 연결될 수 있다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결될 수 있다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결될 수 있다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 12의 메모리 블록(BLKb)은 도 11의 메모리 블록(BLKa)과 유사한 등가 회로를 갖을 수 있다.
다른 실시 예로서, 제1 내지 제m 비트라인들(BL1~BLm) 대신 이븐 비트라인들 및 오드 비트라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공될 수 있다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공될 수 있다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가할 수 있다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 13은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 블록도이다.
도 13을 참조하면, 메모리 컨트롤러(200)는 호스트 인터페이스(210), ECC 유닛(220), CPU(230), 내부 메모리(240), 버퍼 메모리(250), SPO 감지부(50) 및 메모리 인터페이스(270)를 포함할 수 있다.
호스트 인터페이스(210)는 호스트(2000) 및 메모리 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 수 있다. 구체적으로, 호스트 인터페이스(210)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(2000)와 통신하도록 구성될 수 있다.
ECC 유닛(220)은 프로그램 동작 또는 리드 동작 시 에러를 검출하고 검출된 에러를 정정할 수 있다. 구체적으로, ECC 유닛(220)는 에러 정정 코드(Error Correction Code, ECC)에 따라 에러 정정 동작을 수행할 수 있다. 그리고, ECC 유닛(220)은 메모리 장치(100)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩이 수행된 데이터는 메모리 인터페이스(270)를 통해 메모리 장치(100)로 전달될 수 있다. 또한, ECC 유닛(220)은 메모리 장치(100)로부터 메모리 인터페이스(270)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다.
CPU(230)는 호스트 인터페이스(210)를 이용하여 호스트(2000)와 통신하고, 메모리 컨트롤러(200)의 동작을 제어하기 위해 논리 연산을 수행할 수 있다. 예를 들면, CPU(230)는 호스트(2000) 또는 외부 장치로부터 수신한 리퀘스트에 기초하여 프로그램 명령, 데이터 파일, 데이터 구조 등을 로드하고, 각종 연산을 수행하거나 커맨드 및 어드레스를 생성할 수 있다. 예를 들어, CPU(230)는 프로그램 동작, 리드 동작, 소거 동작, 서스펜드 동작 및 파라미터 셋팅 동작에 필요한 다양한 커맨드들(commands)을 생성할 수 있다.
그리고, CPU(230)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. CPU(230)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(Logical Block Address, LBA)를 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층(FTL)의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
그리고, CPU(230)는 호스트(2000)의 요청 없이 커맨드를 생성할 수 있다. 예를 들면, CPU(230)는 메모리 장치(100)의 웨어 레벨링(wear leveling)을 위한 동작들, 메모리 장치(100)의 가비지 컬렉션(garbage collection)을 위한 동작들과 같은 배경(background) 동작들을 위해 커맨드를 생성할 수 있다. 본 발명의 일 실시 예에 따르면, CPU(230)는 서든 파워 오프가 발생하면 메모리 장치(100)가 백업 동작을 수행하도록 제어하는 백업 커맨드를 생성할 수 있다. 그리고, CPU(230)는 서든 파워 오프의 발생 이후, 전원이 입력되면 중단된 동작을 재개하도록 하는 재개 커맨드를 생성할 수 있다.
내부 메모리(240)는 컨트롤러(200)의 동작에 필요한 다양한 정보들을 저장하는 저장부(storage unit)로서 사용될 수 있다. 구체적으로, 내부 메모리(240)는 맵 테이블(map table)을 포함할 수 있고, 맵 테이블에는 물리-논리 어드레스 정보와 논리-물리 어드레스 정보가 저장될 수 있다. 그리고, 내부 메모리(240)는 CPU(230)에 의해 제어될 수 있다.
버퍼 메모리(250)는 CPU(230)의 동작 메모리 또는 캐시 메모리로 사용될 수 있다. 그리고, 버퍼 메모리(250)는 CPU(230)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 버퍼 메모리(250)는 CPU(230)에 의해 처리되는 데이터를 저장할 수 있다. 그리고 버퍼 메모리(250)는 구현시에 SRAM(Static RAM) 또는 DRAM(Dynamic RAM)을 포함하여 구현될 수 있다.
메모리 인터페이스(270)는 CPU(230)의 제어에 따라 통신 프로토콜을 이용하여 메모리 장치(100)와 통신을 수행할 수 있다. 구체적으로, 메모리 인터페이스(270)는 채널을 토해 커맨드, 어드레스 및 데이터를 메모리 장치(100)와 통신할 수 있다.
SPO 감지부(50)는 외부로부터 입력되는 전원을 모니터링할 수 있다. 구체적으로, SPO 감지부(50)는 입력되는 외부 전원 전압을 모니터링하여 예기치 않게 외부 전원 전압의 감소 또는 차단되는 경우를 감지할 수 있다. 그리고, 서든 파워 오프가 감지되면, SPO 감지부(50)는 CPU(230)에 서든 파워 오프를 알릴 수 있다. CPU(230)는 갑작스러운 외부 전원 전압의 감소 또는 차단에 응답하여 비상 모드로 동작하도록 메모리 컨트롤러(200)를 제어할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 메모리 카드 시스템을 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 카드 시스템(3000)은 메모리 컨트롤러(3100), 메모리 장치(3200) 및 커넥터(3300)를 포함할 수 있다.
메모리 컨트롤러(3100)는 메모리 장치(3200)와 전기적으로 연결되고, 메모리 컨트롤러(3100)는 메모리 장치(3200)를 액세스하도록 구성될 수 있다. 예를 들어, 메모리 컨트롤러(3100)는 메모리 장치(3200)에 대한 읽기 동작, 쓰기 동작, 소거 동작 및 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(3100)는 메모리 장치(3200) 및 호스트 사이에 인터페이스를 제공하도록 구성될 수 있다. 그리고, 메모리 컨트롤러(3100)는 메모리 장치(3200)를 제어하기 위한 펌웨어(firmware)를 구동할 수 있다.
예를 들어, 메모리 컨트롤러(3100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(3100)는 커넥터(3300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(3100)는 특정한 통신 규격에 따라 외부 장치(예컨대, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(3100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있다. 예시적으로, 커넥터(3300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(3200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(3100) 및 메모리 장치(3200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(3100) 및 메모리 장치(3200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 15은 본 발명의 일 실시 예에 따른 SSD(Solid State Drive) 시스템을 설명하기 위한 도면이다.
도 15을 참조하면, SSD 시스템(4000)은 호스트(4100) 및 SSD(4200)를 포함할 수 있다. SSD(4200)는 신호 커넥터(4001)를 통해 호스트(4100)와 신호(SIG)를 주고받고, 전원 커넥터(4002)를 통해 전원(PWR)을 입력 받을 수 있다. SSD(4200)는 SSD 컨트롤러(4210), 복수의 플래시 메모리들(4221~422n), 보조 전원 장치(4230), 및 버퍼 메모리(4240)를 포함할 수 있다.
실시 예에서, SSD 컨트롤러(4210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다. SSD 컨트롤러(4210)는 호스트(4100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(4221~422n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(4100) 및 SSD(4200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(4230)는 전원 커넥터(4002)를 통해 호스트(4100)와 연결될 수 있다. 보조 전원 장치(4230)는 호스트(4100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(4230)는 호스트(4100)로부터의 전원 공급이 원활하지 않을 경우, SSD(4200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(4230)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(4230)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(4240)는 SSD(4200)의 버퍼 메모리로 동작할 수 있다. 예를 들어, 버퍼 메모리(4240)는 호스트(4100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(4221~422n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(4221~422n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(4240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 16은 본 발명의 일 실시 예에 따른 사용자 시스템을 설명하기 위한 도면이다.
도 16을 참조하면, 사용자 시스템(5000)은 애플리케이션 프로세서(5100), 메모리 모듈(5200), 네트워크 모듈(5300), 스토리지 모듈(5400), 및 사용자 인터페이스(5500)를 포함할 수 있다.
애플리케이션 프로세서(5100)는 사용자 시스템(5000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(5100)는 사용자 시스템(5000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(5100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(5200)은 사용자 시스템(5000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(5200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(5100) 및 메모리 모듈(5200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(5300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(5300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(5300)은 애플리케이션 프로세서(5100)에 포함될 수 있다.
스토리지 모듈(5400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(5400)은 애플리케이션 프로세서(5100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(5400)은 스토리지 모듈(5400)에 저장된 데이터를 애플리케이션 프로세서(5100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(5400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(5400)은 사용자 시스템(5000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(5400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 1 내지 도 13을 참조하여 설명한 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(5400)은 도 1을 참조하여 설명된 메모리 시스템(1000)과 동일하게 동작할 수 있다.
사용자 인터페이스(5500)는 애플리케이션 프로세서(5100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(5500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(5500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구 범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 메모리 장치
150: 백업 동작
151: 백업 정보 생성부
153: 리셋 동작 제어부
155: 백업 프로그램 동작 제어부
200: 메모리 컨트롤러

Claims (20)

  1. 백업 블록 및 데이터 블록을 포함하는 메모리 셀 어레이;
    호스트로부터 수신한 데이터를 버퍼링하는 복수의 페이지 버퍼들;을 포함하는 데이터 입출력부;
    상기 데이터를 상기 데이터 블록에 저장하는 프로그램 동작을 수행하는 주변 회로; 및
    상기 프로그램 동작 중, 외부 컨트롤러로부터 서든 파워 오프의 발생을 나타내는 백업 커맨드를 수신하면, 상기 프로그램 동작을 중단하는 리셋 동작 및 상기 데이터를 상기 백업 블록에 저장하는 백업 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 백업 동작 제어부;를 포함하고,
    상기 리셋 동작은,
    상기 데이터가 상기 복수의 페이지 버퍼들에 버퍼링된 상태를 유지하고, 상기 주변 회로를 리셋하는 동작인 메모리 장치.
  2. 제1항에 있어서,
    상기 백업 동작 제어부는,
    상기 백업 커맨드에 응답하여, 상기 백업 프로그램 동작의 수행 여부를 나타내는 백업 동작 정보를 생성하는 백업 정보 생성부;를 포함하는 메모리 장치.
  3. 제2항에 있어서,
    상기 백업 동작 제어부는,
    상기 백업 프로그램 동작 시, 상기 데이터 및 상기 백업 동작 정보를 상기 백업 블록에 저장하도록 상기 주변 회로를 제어하는 메모리 장치.
  4. 제1항에 있어서,
    상기 백업 동작 제어부는,
    상기 외부 컨트롤러로부터 상기 프로그램 동작을 재시작하기 위한 재개 커맨드에 응답하여, 상기 백업 블록에 저장된 데이터를 리드하는 백업 리드 동작을 수행하고,
    상기 재개 커맨드에 포함된 어드레스에 대응되는 메모리 셀들에 리드된 데이터를 저장하고, 상기 백업 블록을 소거하는 백업 소거 동작을 수행하도록 상기 주변 회로를 제어하는 메모리 장치.
  5. 제1항에 있어서,
    상기 데이터 블록에 포함된 메모리 셀들 각각은 3bit의 데이터를 저장하는 TLC(Triple Level Cell) 또는 4bit의 데이터를 저장하는 QLC(Quad Level Cell) 중 어느 하나로 프로그램 되는 메모리 장치.
  6. 제1항에 있어서,
    상기 백업 블록에 포함된 메모리 셀들 각각은 1bit의 데이터를 저장하는 SLC(Single Level Cell)로 프로그램 되는 메모리 장치.
  7. 제1항에 있어서,
    상기 백업 프로그램 제어부는,
    상기 백업 프로그램 동작시, 상기 데이터를 상기 백업 블록에 포함된 복수의 페이지들 중 상기 데이터에 포함된 복수의 논리 페이지들의 개수에 대응되는 페이지들에 저장하도록 상기 주변 회로를 제어하는 메모리 장치.
  8. 제1항에 있어서,
    상기 백업 프로그램 제어부는,
    상기 백업 프로그램 동작시, 검증 동작을 수행하지 않도록 상기 주변 회로를 제어하는 메모리 장치.
  9. 제1항에 있어서,
    상기 데이터는,
    LSB(Least Significant Bit) 데이터, CSB(Central Significant Bit) 데이터 및 MSB(Most Significant Bit) 데이터를 포함하는 메모리 장치.
  10. 백업 블록 및 데이터 블록을 포함하는 메모리 장치의 동작 방법에 있어서,
    외부로부터 수신한 데이터를 상기 데이터 블록에 저장하는 프로그램 동작 중, 서든 파워 오프의 발생을 나타내는 백업 커맨드를 수신하는 단계;
    상기 백업 커맨드에 응답하여, 상기 데이터가 복수의 페이지 버퍼들에 버퍼링된 상태를 유지하고, 상기 프로그램 동작을 수행하는 주변 회로를 리셋하는 리셋 동작을 수행하는 단계; 및
    상기 데이터를 상기 백업 블록에 저장하는 백업 프로그램 동작을 수행하는 단계;를 포함하는 메모리 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 백업 프로그램 동작을 수행하는 단계는,
    상기 백업 블록에 상기 데이터를 저장하였음을 나타내는 백업 동작 정보를 생성하는 단계;를 포함하는 메모리 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 백업 프로그램 동작을 수행하는 단계는,
    상기 데이터 및 상기 백업 동작 정보를 상기 백업 블록에 저장하는 단계;를 포함하는 메모리 장치의 동작 방법.
  13. 제10항에 있어서,
    상기 프로그램 동작을 재시작할 것을 지시하는 재개 커맨드를 수신하는 단계;
    상기 재개 커맨드에 응답하여, 상기 백업 블록에 저장된 데이터를 리드하는 백업 리드 동작을 수행하는 단계; 및
    상기 백업 블록에 저장된 데이터를 소거하는 백업 소거 동작을 수행하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
  14. 제10항에 있어서,
    상기 데이터 블록에 포함된 메모리 셀들 각각은 3bit의 데이터를 저장하는 TLC(Triple Level Cell) 또는 4bit의 데이터를 저장하는 QLC(Quad Level Cell) 중 어느 하나로 프로그램되는 메모리 장치의 동작 방법.
  15. 제10항에 있어서,
    상기 백업 블록에 포함된 메모리 셀들 각각은 1bit의 데이터를 저장하는 SLC(Single Level Cell)로 프로그램되는 메모리 장치의 동작 방법.
  16. 제10항에 있어서,
    상기 백업 프로그램 동작을 수행하는 단계는,
    상기 데이터를 상기 백업 블록에 포함된 복수의 페이지들 중 상기 데이터에 포함된 복수의 논리 페이지들의 개수에 대응되는 페이지들에 저장하는 메모리 장치의 동작 방법.
  17. 제10항에 있어서,
    상기 백업 프로그램 동작을 수행하는 단계는,
    검증 동작을 수행하지 않는 메모리 장치의 동작 방법.
  18. 백업 블록 및 데이터 블록을 포함하는 메모리 장치; 및
    상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는,
    외부로부터 입력되는 전원을 모니터링하여 서든 파워 오프의 발생을 감지하는 SPO 감지부; 및
    상기 서든 파워 오프의 발생에 응답하여 상기 메모리 장치가 상기 데이터 블록에 저장하던 데이터를 상기 백업 블록에 저장할 것을 지시하는 백업 커맨드를 생성하는 CPU;를 포함하고,
    상기 메모리 장치는,
    상기 메모리 컨트롤러로부터 상기 백업 커맨드를 수신하면, 상기 데이터를 상기 데이터 블록에 저장하는 프로그램 동작을 중단하는 리셋 동작 및 상기 프로그램 동작에 대응되는 데이터를 상기 백업 블록에 저장하는 백업 프로그램 동작을 수행하고,
    상기 리셋 동작은,
    상기 데이터를 유지하고, 상기 메모리 장치를 리셋하는 동작인 메모리 시스템.
  19. 제18항에 있어서,
    상기 CPU는,
    상기 서든 파워 오프의 발생 이후에 상기 전원이 입력되면, 상기 프로그램 동작을 계속하도록 상기 메모리 장치를 제어하는 재개 커맨드를 생성하는 메모리 시스템.
  20. 제19항에 있어서,
    상기 메모리 장치는,
    상기 메모리 컨트롤러로부터 상기 재개 커맨드를 수신하면, 상기 백업 블록에 저장된 데이터를 리드하는 백업 리드 동작 및 상기 백업 블록에 저장된 데이터를 소거하는 백업 소거 동작을 수행한 후, 상기 프로그램 동작을 재개하는 메모리 시스템.
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