KR100423690B1 - 불휘발성 반도체 메모리 - Google Patents

불휘발성 반도체 메모리 Download PDF

Info

Publication number
KR100423690B1
KR100423690B1 KR10-2001-0027667A KR20010027667A KR100423690B1 KR 100423690 B1 KR100423690 B1 KR 100423690B1 KR 20010027667 A KR20010027667 A KR 20010027667A KR 100423690 B1 KR100423690 B1 KR 100423690B1
Authority
KR
South Korea
Prior art keywords
potential
memory cell
gate transistor
bit line
period
Prior art date
Application number
KR10-2001-0027667A
Other languages
English (en)
Other versions
KR20010107607A (ko
Inventor
간다가즈시게
나까무라히로시
호소노고지
이께하시다미오
이마미야겐이찌
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2000150256A priority Critical patent/JP3810985B2/ja
Priority to JP2000-150256 priority
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20010107607A publication Critical patent/KR20010107607A/ko
Application granted granted Critical
Publication of KR100423690B1 publication Critical patent/KR100423690B1/ko

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/10Programming or data input circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/04Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Abstract

드레인측 선택 게이트 라인은 VDD를 충분히 전송할 수 있는 VSG1(>VDD)로 설정된다(시각 t1). 이 때, 선택 블럭 내의 모든 워드 라인은 Vread로 설정되어 있기 때문에, 셀 유닛 내의 전 메모리 셀 채널에 VDD가 공급된다. 이 후, 드레인측 선택 게이트 라인은 VSG2로 설정되어, 프로그램 전위 Vpgm은 선택 워드 라인에 공급된다(시각 t2∼t3). VSG2는 충분히 작기 때문에, 드레인측 선택 게이트 트랜지스터는 전부 오프 상태이고, 전 셀 유닛 내의 메모리 셀 채널의 전위는 부스트된다. 이 후, 드레인측 선택 게이트 라인은 VSG3으로 설정되기 때문에, 선택 메모리 셀 채널은 0V가 된다(시각 t4).

Description

불휘발성 반도체 메모리{NONVOLATILE SEMICONDUCTOR MEMORY}

본 발명은 불휘발성 반도체 메모리의 기록 동작에 관한 것으로, 특히 NAND형 플래시 메모리에 대표되는 메모리 셀과 선택 게이트 트랜지스터로 구성되는 셀 유닛을 갖는 불휘발성 반도체 메모리에 적용된다.

도 1은 종래의 NAND형 플래시 메모리의 주요부를 나타내고 있다.

메모리 셀 어레이(11)는 어레이형으로 배치된 복수의 셀 유닛을 갖는다. 각셀 유닛은 주지한 바와 같이, 직렬 접속된 복수의 메모리 셀로 이루어지는 NAND열과, 그 양단에 하나씩 접속되는 두개의 선택 게이트 트랜지스터로 구성된다.

메모리 셀 어레이(11) 상에는 로우 방향으로 연장되는 워드 라인 WL 및 컬럼 방향으로 연장되는 비트 라인 BL이 배치된다. 워드 라인 WL은 로우 디코더(12)에 접속되며, 비트 라인 BL은 기록 데이터나 판독 데이터를 일시 기억하기 위한 래치 기능을 갖는 감지 증폭기(15)에 접속된다. 감지 증폭기는 컬럼 게이트(컬럼 선택 스위치 ; 13)를 경유하여 I/O 버퍼(14)에 접속된다.

컬럼 게이트(13)는 컬럼 디코더(16)의 출력 신호에 의해 제어된다. 승압 회로(19)는 기록, 소거, 판독의 각 모드에 필요한 전압을 생성한다. 예를 들면, 승압 회로(19)는 기록 시에 프로그램 전위 Vpgm을 생성하고, 이 프로그램 전위 Vpgm을 로우 디코더(12)에 제공된다.

로우 디코더(12)에는 로우 어드레스 신호가 입력되며, 컬럼 디코더(16)에는 컬럼 어드레스 신호가 입력된다. 제어 회로(21)는 동작 모드에 따라 로우 디코더(12), 컬럼 게이트(13) 및 컬럼 디코더(16)의 동작을 제어한다. 예를 들면, 제어 회로(21)는 기록 시에 워드 라인(컨트롤 게이트 라인) WL이나 선택 게이트 라인에 제공되는 전위의 전환 타이밍을 제어한다.

도 2는 도 1의 메모리 셀 어레이(11)의 회로 구성의 일례를 나타내고 있다.

본 예에서는, 셀 유닛은 직렬 접속되는 4개의 메모리 셀로 이루어지는 NAND열과 그 양단에 하나씩 접속되는 두개의 선택 게이트 트랜지스터로 구성된다.

셀 유닛의 드레인측의 일단은 1개의 비트 라인 BLj(j=0, 1, …)에 접속된다.각 비트 라인 BLj는 고전압형 MOS 트랜지스터를 경유하여 래치 기능을 갖는 감지 증폭기 S/A에 접속된다. 또, 고전압형 MOS 트랜지스터의 게이트에는 제어 신호 BLTR이 입력된다. 셀 유닛의 소스측의 일단은 모든 셀 유닛에 공통된 소스선에 접속된다.

1개의 워드 라인(컨트롤 게이트 라인) WLi(i=0, 1, 2, 3)에 접속되는 메모리 셀의 그룹은 통상 1 페이지라고 불린다. 1 페이지는, 예를 들면 데이터 기록 모드 및 메모리 셀로부터 감지 증폭기로의 데이터 판독 모드에서 동시에 기록/판독을 행하는 메모리 셀의 단위가 된다. 또, 칩 밖으로 데이터를 판독할 때는 감지 증폭기 내의 1 페이지 분의 데이터를 1 비트 또는 복수 비트씩 직렬로 칩 밖으로 출력한다.

2개의 선택 게이트 라인 간에 끼워진 복수 라인(본 예에서는 4개)의 워드 라인 WL0, WL1, WL2, WL3에 접속되는 메모리 셀의 그룹은, 통상 1 블록이라고 불린다. 1 블록은, 예를 들면, 데이터 소거 모드에서, 동시에 소거가 실행되는 메모리 셀의 단위가 된다. 또, 블록 단위로 행해지는 소거 모드를 블럭 소거 모드라고 하고, 모든 블록을 대상으로 하는 소거 모드를 칩 소거 모드라고 한다.

다음에, NAND형 플래시 메모리의 기본 동작, 즉 소거, 기록, 판독의 각 동작에 대하여 간단히 설명한다.

표 1은 소거 시의 전위 관계, 표 2는 기록 시 및 판독 시의 전위 관계를 나타내고 있다.

소거 Vera 선택 블럭의 워드 라인 0V 비선택 블럭의 워드 라인 플로팅 SGD 플로팅 SGS 플로팅

기록 판독 선택 비트 라인 0V 클램프 레벨 비선택 비트 라인 VDD ------ 선택 워드 라인 Vpgm 0V 비선택 워드 라인 Vpass Vread SGD VDD/0V Vread SGS 0V Vread

소거 시에서는 웰은 소거 전위 Vera(예를 들면, 약 20V)로 설정되며 선택 블럭(소거의 대상이 되는 블록) 내의 모든 워드 라인은 0V로 설정되고, 비선택 블럭(소거의 대상이 되지 않는 블록) 내의 모든 워드 라인은 부유 상태로 설정된다.

또한, 드레인측 선택 게이트 라인 SGD 및 소스측 선택 게이트 라인 SGS에 대해서도 부유 상태가 된다.

기록 시에는 선택 비트 라인(기록의 대상이 되는 메모리 셀이 접속되는 비트 라인)은 0V로 설정되며, 비선택 비트 라인(기록 방지 셀이 접속되는 비트 라인)은, 예를 들면 전원 전위 VDD로 설정된다. 또한, 선택 워드 라인(컨트롤 게이트 라인)은 프로그램 전위 Vpgm(예를 들면, 약 16V)으로 설정되며 비선택 워드 라인은 중간 전위 Vpass(예를 들면, 약 8V)로 설정된다.

또한, 선택 블럭에서는 드레인측 선택 게이트 라인 SGD는 전원 전위 VDD로 설정되며, 소스측 선택 게이트 라인 SGS는 0V로 설정된다. 비선택 블럭에서는 드레인측 선택 게이트 라인 SGD 및 소스측 선택 게이트 라인 SGS는 모두 0V로 설정된다.

또, 프로그램 전위 Vpgm은 기록 횟수에 따라, 소정량 dV만큼 스텝 업시켜도 된다.

판독 시에서는 비트 라인은, 예를 들면 비트 라인의 클램프 레벨까지 프리차지된다. 이 후, 선택 워드 라인(컨트롤 게이트 라인)은 0V로 설정되며 비선택 워드 라인은 판독 전위 Vread(예를 들면, 약 3.5V)로 설정된다.

여기서, 2치(2-level type) 메모리의 경우, "1"-셀의 임계치는 마이너스(0V 미만)이고, "0"-셀의 임계치는 플러스(0을 넘고, Vread 미만)이기 때문에, 비선택 워드 라인에 접속되는 메모리 셀은 전부 온 상태가 된다. 따라서, 선택 워드 라인에 접속되는 메모리 셀의 온/오프에 의해 비트 라인의 전위가 결정된다. 이 비트 라인의 전위 변화는 래치 기능을 갖는 감지 증폭기에 의해 검출된다.

또한, 선택 블럭에서는 드레인측 선택 게이트 라인 SGD 및 소스측 선택 게이트 라인 SGS는 모두 Vread로 설정된다. 비선택 블럭에서는 드레인측 선택 게이트 라인 SGD 및 소스측 선택 게이트 라인 SGS는 모두 0V로 설정된다.

다음에, 도 1 및 도 2에 도시하는 NAND형 플래시 메모리의 기록 동작을 상세하게 설명한다.

여기서, 전제 조건으로서 도 2의 워드 라인 WL2가 선택되며 또한 워드 라인 WL2에 접속되는 메모리 셀 중 파선으로 둘러싼 메모리 셀 A가 선택 셀("0"-프로그래밍의 대상이 되는 셀)로, 그 외의 메모리 셀은 비선택 셀("1"-프로그래밍의 대상이 되는 셀, 즉 기록 방지 셀)인 것으로 한다.

도 3은 종래의 기록 방식의 제1 예, 즉 셀프 부스트 기록 방식의 신호 파형을 나타내고 있다.

우선, 1 페이지 분의 기록 데이터가 칩 외부로부터 감지 증폭기 S/A에 입력된다(데이터 로드). 여기서는, 메모리 셀 A에 대해서만 "0"-프로그래밍(임계치를 상승시키는 기록 동작)을 행하는 것을 전제로 하기 때문에, 선택 비트 라인 BL2에 접속되는 감지 증폭기 S/A에는 데이터 "0"이 입력되며, 그 외의 비트 라인 BL0, BL1, BL3, BL4에 접속되는 감지 증폭기 S/A에는 데이터 "1"이 입력된다.

NAND형 플래시 메모리에서는 각 감지 증폭기 S/A는 기록 데이터를 일시 기억하는 래치 기능(래치 회로)을 가지고 있기 때문에, 선택 비트 라인 BL2에 접속되는 감지 증폭기 S/A에는 데이터 "0"이 래치되며, 그 외의 비트 라인 BL0, BL1, BL3, BL4에 접속되는 감지 증폭기 S/A에는 데이터 "1"이 래치된다.

또, 도 3의 신호 파형 도면에서 BL "0"은 "0"-프로그래밍의 대상이 되는 메모리 셀 A가 접속되는 비트 라인 BL2를 나타내고, BL "1"은 "1"-프로그래밍의 대상이 되는 셀(기록 방지 셀)이 접속되는 비트 라인 BL0, BL1, BL3, BL4를 나타내고 있다.

기록 동작 시, 우선 제어 신호 BLTR이 "H" 레벨(전원 전위 VDD를 충분히 전송할 수 있는 전위)이 되며, 감지 증폭기 S/A 내의 데이터는 비트 라인 BLj(j=0, 1, …)로 전송된다. 즉, 감지 증폭기 S/A 내의 데이터가 "0"인 비트 라인 BL2는 "0"("L" 레벨=0V)이 되며, 감지 증폭기 S/A 내의 데이터가 "1"의 비트 라인 BL0, BL1, BL3, BL4는 "1"("H" 레벨=VDD)이 된다.

또한, 선택 블럭 내의 드레인측 선택 게이트 라인 SGD가 전원 전위 VDD로 설정되면, 선택 블럭 내의 드레인측 선택 게이트 트랜지스터가 온 상태가 된다. 그 결과, 비트 라인의 데이터(전위)는 선택 블럭 내의 셀 유닛 내의 메모리 셀로 전송된다.

예를 들면, 선택 비트 라인 BL2는 "0"으로 되어 있기 때문에, 선택 비트 라인 BL2에 접속되는 셀 유닛 내의 메모리 셀에는 "0"(0V)이 전송된다. 또한, 비선택 비트 라인 BL0, BL1, BL3, BL4는 "1"로 되어 있기 때문에, 비선택 비트 라인 BL0, BL1, BL3, BL4에 접속되는 셀 유닛 내의 메모리 셀에는 "1"(VDD-Vth)이 전송된다.

단, Vth는 드레인측 선택 게이트 트랜지스터의 임계치이다.

여기서, 선택 블럭 내의 셀 유닛의 모든 메모리 셀이 소거 상태("1" 상태)에 있는 경우에는 이들 메모리 셀은 노멀 온(normally on)의 상태에 있기 때문에, 선택 비트 라인 BL2에 접속되는 셀 유닛 내의 모든 메모리 셀의 채널은 "0"(0V)으로 충전된다. 또, 비선택 비트 라인 BL0, BL1, BL3, BL4에 접속되는 셀 유닛 내의 모든 메모리 셀의 채널은 "1"(VDD-Vth)로 충전된다.

만일, 선택 블럭 내의 셀 유닛의 메모리 셀 중에 "0"-프로그래밍 상태("0" 상태)의 메모리 셀이 존재하는 경우에는 현 단계에서는 모든 워드 라인의 전위는 0V이기 때문에 그 메모리 셀은 오프 상태가 된다. 이 때문에, 그 메모리 셀보다도 드레인측에 존재하는 메모리 셀의 채널이 0V("0"-프로그래밍의 경우) 또는 VDD-Vth("1"-프로그래밍의 경우)에 충전된다.

이 후, 선택 블럭 내에서는 선택 워드 라인 WL2에 프로그램 전위 Vpgm이 제공되며 비선택 워드 라인 WL0, WL1, WL3에 중간 전위 Vpass(0<Vpass<Vpgm)가 제공된다.

선택 비트 라인 BL2에 접속되는 셀 유닛 내의 메모리 셀의 채널은 "0"(0V)이기 때문에, 선택 메모리 셀 A의 컨트롤 게이트 전극과 채널 간에는 기록(전하의 이동에 의한 임계치의 상승)에 충분한 전계가 걸린다.

한편, 비선택 비트 라인 BL0, BL1, BL3, BL4에 접속되는 셀 유닛 내의 메모리 셀의 채널 전위는 프로그램 전위 Vpgm 및 중간 전위 Vpass가 워드 라인에 제공되면 용량 커플링에 의해 상승한다. 이 때문에, 컨트롤 게이트 전극과 채널 간에는 기록에 충분한 전계가 걸리지 않는다.

또, 비선택 비트 라인 BL0, BL1, BL3, BL4에 접속되는 셀 유닛 내의 메모리 셀의 채널 전위는 주로 메모리 셀의 커플링비 α와 중간 전위 Vpass에 의해 결정되는 기록 방지 전위까지 상승한다.

이에 따라, 선택 워드 라인 WL2에 접속되는 1 페이지 분의 메모리 셀 중, 선택 메모리 셀 A에 대해서는 "0"-프로그래밍(임계치를 상승시키는 기록 동작)이 실행되며, 그 외의 비선택 메모리 셀에 대해서는 "1"-프로그래밍("1" 상태를 유지시키는 기록 동작)이 실행된다.

그러나, 상술한 셀프 부스트 기록 방식에서는 비선택 비트 라인 BL0, BL1, BL3, BL4로부터 선택 블럭 내의 셀 유닛에 기록 방지 레벨의 전위 VDD("1")를 전송할 때에 드레인측 선택 게이트 트랜지스터에 있어서, 소위 임계치 저하(이동 전위(transferring potential)의 저하)가 발생한다. 즉, 메모리 셀의 채널에는 전원 전위 VDD보다도 선택 게이트 트랜지스터의 임계치 Vth만큼 낮은 전위 VDD-Vth가 공급된다.

그리고, 이 VDD-Vth가 채널 전위를 상승시킬 때의 초기 전위가 되기 때문에, 초기 전위가 Vth분만큼 낮아지는 것은 채널 부스트 후의 최종적인 채널 전위도, Vth분만큼 낮아지는 것을 의미하고 있다. 즉, 기록 방지 셀의 채널 전위가 충분히 상승하지 않고 기록 오류("0"-프로그래밍)가 발생하기 쉬워진다.

그런데, 이러한 기록 오류를 방지하고 플래시 메모리의 신뢰성을 향상시키는 것을 목적으로 하여 개발된 기록 방식이 알려져 있다.

그 중 하나는 선택 게이트 트랜지스터 부스트 방식이라고 불리는 기록 방식으로, 예를 들면 특개평 10-223866호 공보, 특개평 11-185488호 공보에 개시되어 있다. 또한, 다른 하나는 소스 프로그램 방식이라고 불리는 기록 방식으로 특개평 10-275481호 공보에 개시되어 있다.

도 4는 종래의 기록 방식의 제2 예, 즉 선택 게이트 트랜지스터 부스트 방식의 신호 파형을 나타내고 있다.

이 기록 방식의 특징은 기록 방지 레벨의 전위 VDD("1")를 셀 유닛으로 전송할 때의 임계치 저하를 방지하기 위해서, VDD 전송 시에서의 드레인측 선택 게이트 트랜지스터의 게이트 전위를 전원 전위 VDD보다도 높은 전위 VSG로 설정한 점에 있다.

드레인측 선택 게이트 트랜지스터의 게이트 전위를 전원 전위 VDD보다도 높은 전위 VSG로 설정하면, 채널 부스트 전의 메모리 셀 채널의 초기 전위는 적어도VDD-Vth보다는 커진다. 또한, VSG를 VDD+Vth 이상으로 설정하면 전원 전위 VDD를 그대로 셀 유닛으로 전송할 수 있다.

이와 같이, 선택 게이트 트랜지스터 부스트 방식에 따르면 채널 부스트 전의 채널의 초기 전위를 충분히 높게 설정할 수 있기 때문에, 채널 부스트 시에는 기록 방지 셀의 채널 전위를 충분히 상승시킬 수 있다. 따라서, 기록 오류 ("0"-프로그래밍)의 발생을 억제할 수 있고 고신뢰성의 플래시 메모리를 제공할 수 있다.

또, 도 4의 신호 파형에서 VDD 전송 시에 선택 블럭 내의 모든 워드 라인의 전위를 미리 Vread("0" 셀 및 "1" 셀이 모두 온이 되는 전위. 예를 들면, 약 3.5V)로 설정하고 있는 것은 선택 블럭 내의 모든 메모리 셀을 온 상태로 해둠으로써, 이들 메모리 셀의 채널에 초기 전위를 전달시켜서 채널 부스트 후의 기록 방지 셀의 채널을 충분히 높은 전위로 하기 때문이다.

도 5는 종래의 기록 방식의 제3 예, 즉 소스 프로그램 방식의 신호 파형을 나타내고 있다.

이 기록 방식은 소스선 용량이 비트 라인의 용량보다도 작고, VDD보다 높은 전압을 충전할 수 있는 점에 주목하고, 소스측 선택 게이트 트랜지스터, 즉 소스선으로부터 셀 유닛에 채널 부스트 전의 초기 전위를 전송하도록 한 점에 특징을 갖는다.

우선, 소스선 전위 CELSRC 및 소스측 선택 게이트 라인 SGS의 전위를 각각 Vread(약 3.5V)로 설정한다. 이에 따라, 전위 Vread는 소스선으로부터 소스측 선택 게이트 트랜지스터를 경유하여 셀 유닛에 전송된다. 그 결과, 선택 블럭 내의모든 셀 유닛의 메모리 셀의 채널이 Vread-Vth에 충전된다. 단지, Vth는 소스측 선택 게이트 트랜지스터의 임계치이다.

이 후, 선택 블럭 내의 워드 라인 중 선택 워드 라인에 프로그램 전위 Vpgm이 제공되어, 비선택 워드 라인에 중간 전위 Vpass가 제공된다. 그 결과, 선택 블럭 내의 모든 셀 유닛의 메모리 셀의 채널은 기록 방지 전위로 상승한다.

또한, 이 채널 부스트 후, 드레인측 선택 게이트 트랜지스터, 즉 비트 라인으로부터 기록 데이터를 셀 유닛으로 전송한다. 즉, 드레인측 선택 게이트 라인 SGD의 전위를 전원 전위 VDD로 설정한다.

여기서, 기록 데이터가 "0"일 때는 비트 라인의 전위(0V)가 드레인측 선택 게이트 트랜지스터를 경유하여 셀 유닛으로 전송된다. 따라서, 이 경우 셀 유닛 내의 메모리 셀의 채널 전위는 기록 방지 전위로부터 0V로 저하한다.

또한, 기록 데이터가 "1"일 때는 비트 라인의 전위는 전원 전위 VDD이고, 드레인측 선택 게이트 트랜지스터는 차단 상태가 된다. 따라서, 이 경우, 셀 유닛 내의 메모리 셀의 채널 전위는 기록 방지 전위를 유지한다.

이에 따라, 기록 데이터가 "0"일 때는 메모리 셀의 컨트롤 게이트 전극과 채널 간에 기록에 충분한 전계가 걸려 "0"-프로그래밍이 행해진다. 또한, 기록 데이터가 "1"일 때는 메모리 셀의 컨트롤 게이트 전극과 채널 간에 기록에 충분한 전계가 걸리지 않기 때문에 "1"-프로그래밍이 행해진다.

이와 같이, 소스 프로그램 방식에 따르면, 채널 부스트 전의 초기 전위를 소스선으로부터 셀 유닛으로 전송하고 있다. 따라서, 채널 부스트 전의 채널의 초기전위를 충분히 높게 설정할 수 있기 때문에, 채널 부스트 시에는 기록 방지 셀의 채널 전위를 충분히 상승시킬 수 있다. 따라서, 기록 오류("0"-프로그래밍)의 발생을 억제할 수 있어 고신뢰성의 플래시 메모리를 제공할 수 있다.

도 3의 셀프 부스트 기록 방식 및 도 4의 선택 게이트 트랜지스터 부스트 방식에서는 기록 데이터(0V 또는 VDD)를 셀 유닛으로 전송하기 위해서 드레인측 선택 게이트 라인 SGD의 전위를 VDD 또는 그 이상의 전위 VSG로 설정하고 있었다. 또한, 도 5의 소스 프로그램 방식에서는 프로그램 전위 Vpgm을 선택 워드 라인에 제공된 후에 0V를 비트 라인으로부터 셀 유닛으로 전송할 수 있도록 레인측 선택 게이트 라인 SGD의 전위를 0V보다도 큰 값(예를 들면, VDD)으로 설정하고 있었다.

그러나, 최근에는 메모리 셀의 미세화가 진행하고 또한 워드 라인 및 선택 게이트 라인의 피치도 매우 좁아지고 있다. 워드 라인(선택 게이트 라인도 포함한다)의 피치가 좁아지면, 예를 들면 선택 게이트 트랜지스터의 채널 길이가 짧아지고 차단 시의 누설 전류가 증대한다.

동시에, 상호 인접하는 워드 라인(선택 게이트 라인도 포함한다)끼리의 용량 커플링도 증대하고, 이 영향에 의해 프로그램 전위 Vpgm의 공급 시에, 예를 들면 선택 게이트 트랜지스터의 게이트 전위가 상승하고, 선택 게이트 트랜지스터가 차단 상태로부터 온 상태가 되는 경우가 있다.

이러한 상태가 되면, 예를 들면 미리 충전해 둔 셀 유닛 내의 메모리 셀의 채널의 초기 전위(기록 방지 전위)가 프로그램 전위 Vpgm의 공급 시에 비트 라인에 누락되게 되어, 결과로서 채널 부스트 후에 충분한 기록 방지 전위를 얻을 수 없게된다. 이 때문에, 기록 오류("0"-프로그래밍)가 발생하기 쉬워져서 플래시 메모리의 신뢰성을 저하시킨다.

본 발명의 목적은, 초기 전위를 셀 유닛에 제공하고 나서 워드 라인에 프로그램 전위 Vpgm 및 중간 전위 Vpass를 제공하고, 채널 부스트를 종료하기까지의 기간, 드레인측/소스측 선택 게이트 트랜지스터를 충분히 차단 상태에서와 같은 전위를 이들 선택 게이트 트랜지스터의 게이트 전극에 제공되고, 채널 부스트 시에 누설 전류의 발생에 의한 기록 방지 전위의 저하가 발생하지 않도록 하는데 있다.

본 발명의 불휘발성 반도체 메모리는 적어도 하나의 메모리 셀과, 적어도 하나의 메모리 셀과 비트 라인 간에 접속되는 선택 게이트 트랜지스터를 구비하고, 기록 동작이 연속하는 제1, 제2 및 제3 기간으로 이루어지고 각 기간에서의 선택 게이트 트랜지스터의 게이트 전위를 각각 제1, 제2 및 제3 전위로 한 경우에 제1 전위>제3 전위>제2 전위가 되는 관계가 성립하고 있는 것이다.

본 발명의 부가적인 목적 및 장점은 다음의 명세서에 나타나있으며 , 일부는 도면으로부터 명확해질 것이거나, 또는 본 발명의 실습에 의해 교시될 수 있다. 본 발명의 목적 및 장점은 이하 특별히 지적된 수단들 및 조합을 사용하여 실현되고 얻어질 것이다.

도 1은 종래의 기록 방식이 적용되는 NAND형 플래시 메모리를 나타내는 도면.

도 2는 도 1의 메모리 셀 어레이의 회로 구성을 나타내는 도면.

도 3은 종래의 기록 방식의 제1 예를 나타내는 파형도.

도 4는 종래의 기록 방식의 제2 예를 나타내는 파형도.

도 5는 종래의 기록 방식의 제3 예를 나타내는 파형도.

도 6은 본 발명의 기록 방식이 적용되는 NAND형 플래시 메모리를 나타내는 도면.

도 7은 도 6의 메모리 셀 어레이의 회로 구성을 나타내는 도면.

도 8은 본 발명의 기록 방식의 제1 예를 나타내는 파형도.

도 9는 본 발명의 기록 방식이 적용되는 3Tr-NAND의 메모리 셀 어레이의 회로 구성을 나타내는 도면.

도 10은 본 발명의 기록 방식의 제2 예를 나타내는 파형도.

도 11은 본 발명의 기록 방식의 제3 예를 나타내는 파형도.

도 12는 본 발명의 기록 방식의 제4 예를 나타내는 파형도.

도 13은 본 발명의 기록 방식의 제5 예를 나타내는 파형도.

도 14는 본 발명의 기록 방식의 제6 예를 나타내는 파형도.

도 15는 본 발명의 기록 방식의 제7 예를 나타내는 파형도.

도 16은 본 발명의 기록 방식의 제8 예를 나타내는 파형도.

도 17은 본 발명의 기록 방식의 제9 예를 나타내는 파형도.

도 18은 본 발명의 기록 방식의 제10 예를 나타내는 파형도.

도 19는 본 발명의 기록 방식의 제11 예를 나타내는 파형도.

<도면의 주요 부분에 대한 부호의 설명>

11 : 메모리 셀 어레이

12 : 로우 디코더

13 : 컬럼 게이트

14 : IO 버퍼

16: 컬럼 디코더

본 발명의 불휘발성 반도체 메모리가 이하 첨부 도면을 참조로 하여 상세하게 기술될 것이다.

[제1 예]

도 6은 본 발명에 따른 기록 방식이 적용되는 NAND형 플래시 메모리의 주요부를 나타내고 있다.

메모리 셀 어레이(11)는 어레이형으로 배치된 복수의 셀 유닛을 갖는다. 각 셀 유닛은 주지한 바와 같이, 직렬 접속된 복수의 메모리 셀로 이루어지는 NAND열과, 그 양단에 하나씩 접속되는 두개의 선택 게이트 트랜지스터로 구성된다.

메모리 셀 어레이(11) 상에는 로우 방향으로 연장되는 워드 라인 WL 및 컬럼 방향으로 연장되는 비트 라인 BL이 배치된다. 워드 라인 WL은 로우 디코더(12)에 접속되며 비트 라인 BL은 기록 데이터나 판독 데이터를 일시 기억하기 위한 래치 기능을 갖는 감지 증폭기(15)에 접속된다. 감지 증폭기는 컬럼 게이트(컬럼 선택 스위치 ; 13)를 경유하여 I/O 버퍼(14)에 접속된다.

컬럼 게이트(13)는 컬럼 디코더(16)의 출력 신호에 의해 제어된다. 승압 회로(19)는 기록, 소거, 판독의 각 모드에 필요한 전압을 생성한다. 예를 들면, 승압 회로(19)는 기록 시에서의 프로그램 전위 Vpgm을 생성하고, 이 프로그램 전위 Vpgm을 로우 디코더(12)에 제공한다.

로우 디코더(12)에는 로우 어드레스 신호가 입력되며, 컬럼 디코더(16)에는 컬럼 어드레스 신호가 입력된다. 제어 회로(21)는 동작 모드에 따라, 로우 디코더(12), 컬럼 게이트(13) 및 컬럼 디코더(16)의 동작을 제어한다. 예를 들면, 제어 회로(21)는 기록 시에 워드 라인(컨트롤 게이트 라인) WL 및 선택 게이트 라인에 제공되는 전위의 전환 타이밍을 제어한다.

도 7은 도 6의 메모리 셀 어레이(11)의 회로 구성의 일례를 나타내고 있다.

본 예에서는 셀 유닛은 직렬 접속되는 4개의 메모리 셀로 이루어지는 NAND 열과, 그 양단에 하나씩 접속되는 두개의 선택 게이트 트랜지스터로 구성된다.

셀 유닛의 드레인측 일단은 1개의 비트 라인 BLj(j=0, 1, …)에 접속된다. 각 비트 라인 BLj는 고전압형 MOS 트랜지스터를 경유하여, 래치 기능을 갖는 감지 증폭기 S/A에 접속된다. 또, 고전압형 MOS 트랜지스터의 게이트에는 제어 신호 BLTR이 입력된다. 셀 유닛의 소스측 일단은 모든 셀 유닛에 공통된 소스선에 접속된다.

1개의 워드 라인(컨트롤 게이트 라인) WLi(i=0, 1, 2, 3)에 접속되는 메모리 셀의 그룹은 통상, 1 페이지라고 불린다. 1 페이지는, 예를 들면 데이터 기록 동작 및 메모리 셀로부터 감지 증폭기에의 데이터 판독 동작에서 동시에 기록/판독을 행하는 메모리 셀의 단위가 된다. 또, 칩 밖으로 데이터를 판독할 때는 감지 증폭기 내의 1 페이지 분의 데이터를, 1 비트 또는 복수 비트씩 직렬로 칩 밖으로 출력한다.

2개의 선택 게이트 라인 간에 끼워진 복수 라인(본 예에서는, 4개)의 워드 라인 WL0, WL1, WL2, WL3에 접속되는 메모리 셀의 그룹은, 통상 1 블록이라고 불린다. 1 블록은, 예를 들면, 데이터 소거 동작에서, 동시에 소거가 실행되는 메모리 셀의 단위가 된다. 또, 블록 단위로 행하는 소거 모드를 블럭 소거 모드라고 하여, 모든 블록을 대상으로 하는 소거 모드를 칩 소거 모드라고 한다.

다음에, 본 발명에 따른 기록 방식을 상술한 NAND형 플래시 메모리에 적용한경우의 예에 대하여 설명한다.

또, 전제 조건으로서 도 7의 워드 라인 WL2가 선택되고 또한 워드 라인 WL2에 접속되는 메모리 셀 중, 파선으로 둘러싼 메모리 셀 A가 선택 셀("0"-프로그래밍의 대상이 되는 셀)이고, 그 외의 메모리 셀은 비선택 셀("1"-프로그래밍의 대상이 되는 셀, 즉 기록 방지 셀)인 것으로 한다.

도 8은 본 발명의 기록 방식의 제1 예를 나타내는 신호 파형이다.

우선, 1 페이지 분의 기록 데이터가 칩 외부로부터 감지 증폭기 S/A에 입력된다(데이터 로드). 여기서는 메모리 셀 A에 대해서만 "0"-프로그래밍(임계치를 상승시키는 기록 동작)을 행하는 것을 전제로 하기 때문에, 선택 비트 라인 BL2에 접속되는 감지 증폭기 S/A에는 데이터 "0"이 입력되며, 그 외의 비트 라인 BL0, BL1, BL3, BL4에 접속되는 감지 증폭기 S/A에는 데이터 "1"이 입력된다.

NAND형 플래시 메모리에서는 각 감지 증폭기 S/A는 기록 데이터를 일시 기억하는 래치 기능(래치 회로)을 가지고 있기 때문에, 선택 비트 라인 BL2에 접속되는 감지 증폭기 S/A에는 데이터 "0"이 래치되며, 그 외의 비트 라인 BL0, BL1, BL3, BL4에 접속되는 감지 증폭기 S/A에는 데이터 "1"이 래치된다.

또, 도 8의 신호 파형도에서 BL "0"은 "0"-프로그래밍의 대상이 되는 메모리 셀 A가 접속되는 비트 라인 BL2를 나타내고, BL "1"은 "1"-프로그래밍의 대상이 되는 셀(기록 방지 셀)이 접속되는 비트 라인 BL0, BL1, BL3, BL4를 나타내고 있다.

기록 동작 시, 우선, 제어 신호 BLTR이 "H" 레벨(전원 전위 VDD를 충분히 전송할 수 있는 전위)이 되며, 감지 증폭기 S/A 내의 데이터는 비트 라인 BLj(j=0,1, …)로 전송된다. 즉, 감지 증폭기 S/A 내의 데이터가 "0"의 비트 라인 BL2는 "0"("L" 레벨=0V)이 되고, 감지 증폭기 S/A 내의 데이터가 "1"의 비트 라인 BL0, BL1, BL3, BL4는 "1"("H" 레벨=VDD)이 된다.

여기서, 본 발명에 따른 기록 방식에서는 비트 라인의 데이터(감지 증폭기 S/A의 데이터)를 셀 유닛으로 전송할 때 드레인측 선택 게이트 라인 SGD에는 비선택 비트 라인 BL0, BL1, BL3, BL4의 데이터 "1"(=VDD), 즉 기록 방지 전위(초기 전위)를 충분히 전송, 예를 들면, 임계치 저하 없이, 그대로 전송할 수 있는 전위 VSG1(>전원 전위 VDD)이 제공된다(시각 t1).

또한, 이 때 본 발명에 따른 기록 방식에서는 비트 라인의 데이터 "1"(>=VDD)또는 "0"(=0V)을, 셀 유닛 내의 메모리 셀의 상태(데이터 패턴)에 상관없이, 항상 그 셀 유닛 내의 모든 메모리 셀의 채널로 전송하기 때문에, 선택 블럭 내의 모든 워드 라인에는 셀 유닛 내의 모든 메모리 셀이 온 상태가 된 전위 Vread(예를 들면, 약 3.5V)를 제공한다.

그 결과, 예를 들면 선택 비트 라인 BL2는 "0"으로 되어 있어 선택 비트 라인 BL2에 접속되는 셀 유닛 내의 모든 메모리 셀의 채널에는 "0"(0V)이 전송된다. 또한, 비선택 비트 라인 BL0, BL1, BL3, BL4는 "1"로 되어 있어 비선택 비트 라인 BL0, BL1, BL3, BL4에 접속되는 셀 유닛 내의 모든 메모리 셀의 채널에는 "1"(예를 들면, VDD)이 전송된다.

이 후, 프로그램 전위 Vpgm 및 중간 전위 Vpass가 제공되기 전에 드레인측 선택 게이트 라인 SGD의 전위를 VSG1로부터 VSG2로 저하시킨다(시각 t2). 여기서,VSG2는 비선택 비트 라인에 접속되는 셀 유닛 내의 드레인측 선택 게이트 트랜지스터가 항상 차단 상태가 되고, 그 셀 유닛 내의 메모리 셀의 채널에 충전된 전하가 누설되지 않고, 채널 전위(기록 방지 전위)가 저하하지 않은 값(예를 들면, 0V)으로 설정된다.

이 후, 선택 블럭 내에서는 선택 워드 라인 WL2에 프로그램 전위 Vpgm이 제공되고, 비선택 워드 라인 WL0, WL1, WL3에 중간 전위 Vpass(0<Vpass<Vpgm)가 제공된다(시각 t3).

이 때, 드레인측 선택 게이트 라인 SGD의 전위는 충분히 낮은 값 VSG2로 설정되어 있어, 예를 들면 프로그램 전위 Vpgm 및 중간 전위 Vpass가 워드 라인에 제공되었을 때에 용량 커플링에 의해 드레인측 선택 게이트 라인 SGD의 전위가 상승해도 드레인측 선택 게이트 트랜지스터가 온 상태가 되지는 않는다.

이에 따라, 프로그램 전위 Vpgm 및 중간 전위 Vpass의 공급 시에서의 채널 전위의 누설을 방지할 수 있어 채널 부스트 후에는 충분히 높은 기록 방지 전위를 얻는 것이 가능해진다.

여기서, 본 발명의 기록 방식에서는 프로그램 전위 Vpgm 및 중간 전위 Vpass의 공급 시에는 드레인측 선택 게이트 라인 SGD의 전위는 충분히 낮은 값 VSG2로 설정되며 드레인측 선택 게이트 트랜지스터는 차단 상태로 되어 있다.

따라서, 선택 블럭 내의 모든 셀 유닛 내의 메모리 셀의 채널이 부스트된다. 즉, 선택 비트 라인 BL2에 접속되는 셀 유닛 내의 메모리 셀의 채널은 0V로부터 커플링비 α 등에 의해 결정되는 소정 전위까지 상승하고, 비선택 비트 라인 BL0,BL1, BL3, BL4에 접속되는 셀 유닛 내의 메모리 셀의 채널은 VDD로부터 커플링비 α등에 의해 결정되는 소정 전위(기록 방지 전위)까지 충분히 상승한다.

그래서, 이 후, 드레인측 선택 게이트 라인 SGD의 전위를 VSG2로부터 VSG3에 상승시킨다(시각 t4).

선택 비트 라인 BL2에 접속되는 셀 유닛에 대해서는, VSG3은 드레인측 선택 게이트 트랜지스터가 온 상태가 되고, 선택 비트 라인 BL2의 데이터 "0"(=0V)을 그 셀 유닛 내의 모든 메모리 셀의 채널에 전송할 수 있는 값으로 설정된다. 또한, 비선택 비트 라인 BL0, BL1, BL3, BL4에 접속되는 셀 유닛에 대해서는 VSG3은 드레인측 선택 게이트 트랜지스터가 차단 상태 그대로이며, 그 셀 유닛 내의 메모리 셀의 채널 전위(기록 방지 전위)를 유지할 수 있는 값으로 설정된다.

또, VSG3은 VSG1>VSG3>VSG2가 되는 대소 관계를 충족시키도록 설정된다.

그 결과, 선택 비트 라인 BL2에 접속되는 셀 유닛 내의 메모리 셀 채널은 "0"(0V)이기 때문에, 선택 메모리 셀 A의 컨트롤 게이트 전극과 채널 간에는 write(전하의 이동에 의한 임계치의 상승)에 충분한 전계가 걸린다. 한편, 비선택 비트 라인 BL0, BL1, BL3, BL4에 접속되는 셀 유닛 내의 메모리 셀의 채널은 충분히 큰 기록 방지 전위를 유지하고 있기 때문에, 기록 방지 셀의 컨트롤 게이트 전극과 채널 간에는 기록에 충분한 전계가 걸리지 않는다.

이에 따라, 선택 워드 라인 WL2에 접속되는 1 페이지 분의 메모리 셀 중 선택 메모리 셀 A에 대해서는 "0"-프로그래밍(임계치를 상승시키는 기록 동작)이 실행되고, 그 외의 비선택 메모리 셀에 대해서는, "1"-프로그래밍("1" 상태를 유지시키는 기록 동작)이 실행된다.

이 후, 선택 워드 라인 WL2의 전위 Vpgm 및 비선택 워드 라인 WL0, WL1, WL3의 전위 Vpass를, 각각 0V로 저하시키고(시각 t5) 또한 드레인측 선택 게이트 라인 SGD의 전위 VSG3을 0V로 저하시키면(시각 t6) 기록 동작이 종료한다.

또, 예를 들면 VSG1은 VDD+Vth 이상의 전위, VSG2는 0V, VSG3은 VDD로 설정된다. 단지, VDD는 내부 전원 전위로, 메모리 셀의 채널에 전송하는 기록 방지 전위(초기 전위)이다. 또한, Vth는 드레인측 선택 게이트 트랜지스터의 임계치이다.

이상, 본 발명의 기록 방식의 제1 예를 상세히 설명하였지만, 그 특징을 간단히 통합하면 이하와 같아진다.

① 단계 1(시각 t1)

드레인측 선택 게이트 라인 SGD를 VSG1로 설정하고 비선택 비트 라인의 데이터 "1"(=VDD)을 셀 유닛 내의 메모리 셀에 충분히(예를 들면, 임계치 저하 없이, VDD 그대로) 전송한다. 또, 선택 비트 라인의 데이터 "0"(=0V)은 그대로 셀 유닛 내의 메모리 셀로 전송된다.

선택 블럭 내의 모든 워드 라인의 전위를 Vread로 설정하고, 선택 블럭 내의 셀 유닛 내의 모든 메모리 셀을 그 상태(데이터 패턴)에 상관없이 온 상태로 하고, 셀 유닛 내의 모든 메모리 셀 채널에 비트 라인의 데이터 "0" 또는 "1"을 전송한다.

② 단계 2(시각 t2)

드레인측 선택 게이트 라인 SGD를 VSG1로부터 VSG2로 저하시켜 선택 블럭 내의 모든 셀 유닛 내의 드레인측 선택 게이트 트랜지스터를 차단 상태로 한다.

③ 단계 3(시각 t3)

프로그램 전위 Vpgm 및 중간 전위 Vpass를 워드 라인에 제공되고, 용량 커플링에 의해, 선택 블럭 내의 모든 셀 유닛 내의 메모리 셀의 채널 전위를 부스트시킨다. 또, 비선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀의 채널은 충분히 높은 기록 방지 전위가 된다.

④ 단계 4(시각 t4)

드레인측 선택 게이트 라인 SGD를 VSG2로부터 VSG3으로 상승시켜, 선택 비트 라인에 접속되는 셀 유닛 내의 드레인측 선택 게이트 트랜지스터를 온 상태로 하고, 선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀의 채널 전위를 0V로 한다. 이에 따라, 선택 워드 라인과 선택 비트 라인 간에 접속되는 선택 메모리 셀에 대해서만 "0"-프로그래밍이 실행된다.

이 때, 비선택 비트 라인에 접속되는 셀 유닛 내의 드레인측 선택 게이트 트랜지스터에 대해서는 차단 상태의 상태로 하고, 비선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀의 채널에 대해서는 기록 방지 전위를 유지시킨다.

이와 같이, 본 발명에 따른 기록 방식에서는 기록 동작 시에 드레인측 선택 게이트 라인 SGD에 3종류의 전위 VSG1, VSG2, VSG3을 소정의 타이밍으로 제공되고 있다.

그리고, VSG1의 값은 비선택 비트 라인의 전위 VDD를 충분히 셀 유닛에 전송하는 것(큰 초기 전위를 충전하는 것)을 목적으로 정해지며, VSG2의 값은 프로그램전위 Vpgm의 인가 시에 용량 커플링에 의해 VSG2가 상승해도 드레인측 선택 게이트 트랜지스터를 온 시키지 않는 것(누설 방지)을 목적으로 정하고, VSG3의 값은 선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀의 채널에는 0V를 전송하고, 비선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀의 채널에 대해서는 부스트 후에도 충분히 큰 채널 전위(기록 방지 전위)를 유지하는 것을 목적으로 정한다.

그리고, 이들의 목적을 동시에 실현하기 위해서는 VSG1>VSG3>VSG2가 되는 대소 관계를 만족시키도록 하면 된다.

이와 같이, 본 발명에 따른 기록 방식에 따르면, 비트 라인의 기록 데이터를 셀 유닛에 전송할 때에 드레인측 선택 게이트 트랜지스터의 게이트 전위를 VSG1로 설정함으로써, 채널 부스트 전에 충분히 높은 초기 전위를 얻을 수 있고 또한 채널 부스트 시(프로그램 전위 Vpgm의 인가 시)에 드레인측 선택 게이트 트랜지스터의 게이트 전위를 VSG2로 설정함으로써 채널 부스트 시의 누설을 방지할 수 있다.

따라서, 비선택 메모리 셀(기록 방지 셀)의 채널에 대해서는 채널 부스트에 의해 충분히 높은 기록 방지 전위를 얻을 수 있어, 결과로서 오류 기록의 방지 및 신뢰성의 향상을 달성할 수 있다.

또, 드레인측 선택 게이트 트랜지스터의 게이트 전위를 VSG2로부터 VSG3으로 설정함으로써, 비선택 메모리 셀의 채널 전위(기록 방지 전위)를 유지하면서 선택 메모리 셀의 채널에는 데이터 "0"(=0V)을 전송할 수 있기 때문에 선택 메모리 셀에 대해서는 통상 그대로 "0"-프로그래밍이 실행된다.

[제2 예]

도 9는 본 발명에 따른 기록 방식이 적용되는 3Tr-NAND에서의 메모리 셀 어레이의 회로 구성예를 나타내고 있다.

본 예에서는 32킬로바이트의 메모리 용량을 갖는 3Tr-NAND에 대하여 설명한다.

3Tr-NAND에서는 메모리 셀 어레이 내의 셀 유닛은 각각 3개의 트랜지스터, 즉 하나의 메모리 셀 M2와, 이것을 끼우는 두개의 셀렉트 트랜지스터 M1, M3으로 구성된다.

메모리 셀 M2는, 예를 들면, 부유 게이트 전극과 컨트롤 게이트 전극을 갖는 스택 게이트 구조를 갖는다. 셀렉트 트랜지스터 M1, M3은, 예를 들면 스택 게이트 구조에 유사한 구조를 갖지만, 하층 게이트를 실제 게이트 전극으로서 이용함으로써, 통상 MOS 트랜지스터로서 기능한다.

셀 유닛의 일단은 비트 라인 BL0, BL1, …에 접속되며, 그 타단은 셀 소스선에 접속된다. 비트 라인 BL1, BL2, …는 고전압형 MOS 트랜지스터를 경유하여 감지 증폭기 S/A에 접속된다. 감지 증폭기 S/A는 비트 라인 BL1, BL2, …에 대응하여 설치되며, 래치 회로(페이지 래치) LATCH를 가지고 있다. 감지 증폭기 S/A는 프로그램 시에 프로그램 데이터를 일시 기억하는 기능을 갖는다.

이와 같이, 3Tr-NAND는 NAND형 플래시 메모리에서의 셀 유닛 내의 메모리 셀 수를 하나로 한 것으로 생각할 수 있다.

그리고, 3Tr-NAND는 고속 데이터 리드가 가능, 데이터 소거의 단위가 작고, 저소비 전력, 셀의 크기가 비교적 작다는 등의 특징을 가지고 있다. 또한, 셀 유닛 내에 하나의 메모리 셀만이 존재하기 때문에, 판독 간섭(read disturb)을 회피, 즉 비선택 셀의 워드 라인에 판독 전위 Vread를 줄 필요가 없기 때문에, 이 판독 전위 Vread에 의한 스트레스를 회피할 수 있다. 또한, 상술한 제1 예에도 도시한 바와 같이, 프로그램 시에 기록 방지 셀에 중간 전위 Vpass를 제공할 필요가 없기 때문에, 기록 방지 셀에는 중간 전압 VPass에 의한 스트레스가 없고 높은 신뢰성을 실현할 수 있다.

다음에, 본 발명에 따른 기록 방식을 상술한 3Tr-NAND에 적용한 경우의 예에 대하여 설명한다.

또, 전제 조건으로서, 선택 워드 라인 WL에 접속되는 메모리 셀 중 파선으로 둘러싼 메모리 셀 A가 선택 셀("0"-프로그래밍의 대상이 되는 셀)이고, 그 밖의 메모리 셀은 비선택 셀("1"-프로그래밍의 대상이 되는 셀, 즉 기록 방지 셀)인 것으로 한다.

도 10은 본 발명의 기록 방식의 제2 예를 나타내는 신호 파형이다.

우선, 1 페이지 분의 기록 데이터가 칩 외부로부터 감지 증폭기 S/A에 입력된다(데이터 로드). 여기서는, 메모리 셀 A에 대해서만 "0"-프로그래밍(임계치를 상승시키는 기록 동작)을 행하는 것을 전제로 하기 때문에, 선택 비트 라인 BL2에 접속되는 감지 증폭기 S/A에는 데이터 "0"이 입력되며, 그 외의 비트 라인 BL0, BL1, BL3, BL4에 접속되는 감지 증폭기 S/A에는 데이터 "1"이 입력된다.

3Tr-NAND에서는 각 감지 증폭기 S/A는 기록 데이터를 일시 기억하는 래치 기능(래치 회로)을 가지고 있기 때문에, 선택 비트 라인 BL2에 접속되는 감지 증폭기S/A에는 데이터 "0"이 래치되고, 그 외의 비트 라인 BL0, BL1, BL3, BL4에 접속되는 감지 증폭기 S/A에는 데이터 "1"이 래치된다.

또, 도 10의 신호 파형도에서 BL "0"은 "0"-프로그래밍의 대상이 되는 메모리 셀 A가 접속되는 비트 라인 BL2를 나타내고, BL "1"은 "1"-프로그래밍의 대상이 되는 셀(기록 방지 셀)이 접속되는 비트 라인 BL0, BL1, BL3, BL4를 나타내고 있다.

기록 동작 시, 우선, 제어 신호 BLTR이 "H" 레벨(전원 전위 VDD를 충분히 전송할 수 있는 전위)이 되고, 감지 증폭기 S/A 내의 데이터는 비트 라인 BLj(j=0, 1, …)에 전송된다. 즉, 감지 증폭기 S/A 내의 데이터가 "0"의 비트 라인 BL2는 "0"("L" 레벨=0V)이 되고 감지 증폭기 S/A 내의 데이터가 "1"인 비트 라인 BL0, BL1, BL3, BL4는 "1"("H" 레벨=VDD)이 된다.

여기서, 본 발명에 따른 기록 방식에서는 비트 라인의 데이터(감지 증폭기 S/A의 데이터)를 셀 유닛에 전송할 때 드레인측 선택 게이트 라인 SGD에는 비선택 비트 라인 BL0, BL1, BL3, BL4의 데이터 "1"(=VDD), 즉 기록 방지 전위(초기 전위)를 충분히 전송, 예를 들면 임계치 저하 없이 그대로 전송할 수 있는 전위 VSG1(>전원 전위 VDD)이 제공된다(시각 t1).

또한, 이 전위 VSG1은 감지 증폭기 S/A의 데이터를 비트 라인에 출력하기 전, 예를 들면 블록 어드레스에 의해 선택 블럭이 결정된 시점에서부터 제공되고 있다. 그 이유에 대해서는 후술한다.

또, 선택 비트 라인 BL2는 "0"으로 되어 있기 때문에 선택 비트 라인 BL2에접속되는 셀 유닛 내의 메모리 셀의 채널에는 "0"(0V)이 전송된다. 또한, 비선택 비트 라인 BL0, BL1, BL3, BL4는 "1"로 되어 있기 때문에 비선택 비트 라인 BL0, BL1, BL3, BL4에 접속되는 셀 유닛 내의 메모리 셀의 채널에는 "1"(예를 들면, VDD)이 전송된다.

이 후, 프로그램 전위 Vpgm이 제공되기 전에 드레인측 선택 게이트 라인 SGD의 전위를 VSG1로부터 VSG2로 저하시킨다(시각 t2).

여기서, VSG2는 이하의 조건을 만족하는 값(예를 들면, 0V)으로 설정된다. 비선택 비트 라인에 접속되는 셀 유닛 내의 드레인측 선택 게이트 트랜지스터가 차단 상태가 된다. 그 셀 유닛 내의 메모리 셀의 채널에 충전된 전하가 누설하지 않는다. 채널 전위(기록 방지 전위)가 저하하지 않는다.

이 후, 선택 블럭 내에서는 선택 워드 라인 WL에 프로그램 전위 Vpgm이 제공된다(시각 t3).

이 때, 드레인측 선택 게이트 라인 SGD의 전위는 충분히 낮은 값 VSG2로 설정되어 있기 때문에, 예를 들면 프로그램 전위 Vpgm이 워드 라인에 제공되었을 때에 용량 커플링에 의해 드레인측 선택 게이트 라인 SGD의 전위가 상승해도 드레인측 선택 게이트 트랜지스터가 온 상태가 되지는 않는다. 이에 따라, 프로그램 전위 Vpgm의 공급 시에서의 채널 전위의 누설을 방지할 수 있고, 채널 부스트 후에는 충분히 높은 기록 방지 전위를 얻는 것이 가능해진다.

여기서, 본 발명의 기록 방식에서는 프로그램 전위 Vpgm의 공급 시에는 드레인측 선택 게이트 라인 SGD의 전위는 충분히 낮은 값 VSG2로 설정되며, 드레인측선택 게이트 트랜지스터는 차단 상태로 되어 있다.

따라서, 선택 블럭 내의 모든 셀 유닛 내의 메모리 셀의 채널이 부스트된다. 즉, 선택 비트 라인 BL2에 접속되는 셀 유닛 내의 메모리 셀의 채널은 0V로부터, 커플링비 α 등에 의해 정해지는 소정 전위까지 상승하고, 비선택 비트 라인 BL0, BL1, BL3, BL4에 접속되는 셀 유닛 내의 메모리 셀의 채널은 VDD로부터 커플링비 α 등에 의해 결정되는 소정 전위(기록 방지 전위)까지 충분히 상승한다.

그래서, 이 후 드레인측 선택 게이트 라인 SGD의 전위를 VSG2로부터 VSG3으로 상승시킨다(시각 t4).

선택 비트 라인 BL2에 접속되는 셀 유닛에 대해서는, VSG3은 드레인측 선택 게이트 트랜지스터가 온 상태가 되고, 선택 비트 라인 BL2의 데이터 "0"(=0V)을 그 셀 유닛 내의 메모리 셀의 채널에 전송할 수 있는 값으로 설정된다. 또한, 비선택 비트 라인 BL0, BL1, BL3, BL4에 접속되는 셀 유닛에 대해서는 VSG3은 드레인측 선택 게이트 트랜지스터가 차단 상태 그대로, 그 셀 유닛 내의 메모리 셀의 채널 전위(기록 방지 전위)를 유지할 수 있는 값으로 설정된다.

또, VSG3은 VSG1>VSG3>VSG2가 되는 대소 관계를 만족시키도록 설정된다.

그 결과, 선택 비트 라인 BL2에 접속되는 셀 유닛 내의 메모리 셀의 채널은 "0"(0V)이기 때문에, 선택 메모리 셀 A의 컨트롤 게이트 전극과 채널 간에는 write(전하의 이동에 의한 임계치의 상승)에 충분한 전계가 걸린다. 한편, 비선택 비트 라인 BL0, BL1, BL3, BL4에 접속되는 셀 유닛 내의 메모리 셀의 채널은 충분히 큰 기록 방지 전위를 유지하고 있기 때문에, 기록 방지 셀의 컨트롤 게이트 전극과 채널 간에는 기록에 충분한 전계가 걸린다.

이에 따라, 선택 워드 라인 WL에 접속되는 1 페이지 분의 메모리 셀 중 선택 메모리 셀 A에 대해서는, "0"-프로그래밍(임계치를 상승시키는 기록 동작)이 실행되고, 그 외의 비선택 메모리 셀에 대해서는 "1"-프로그래밍("1" 상태를 유지시키는 기록 동작)이 실행된다.

이 후, 선택 워드 라인 WL의 전위 Vpgm을 0V로 저하시키고(시각 t5) 또한 드레인측 선택 게이트 라인 SGD의 전위를 VSG3으로부터 VSG1로 하면(시각 t6), 기록 동작이 종료한다.

또, 상술한 기록 동작에서는 그 전후에서 드레인측 셀렉터 게이트 라인 SGD의 전위가 VSG1로 설정된다.

이 이유는 3Tr-NAND가, 예를 들면 JAVA 카드용 코어 메모리로서 사용되는데 있다. 즉, 그 코어 메모리로서의 사양에서는, 예를 들면 200ns의 고속 액세스(NAND형 플래시 메모리의 액세스 타임은 5μs 정도)가 요구된다.

그러나, 데이터 리드 시에 드레인측 선택 게이트 라인 SGD의 전위를, 예를 들면 0V로부터 VSG1로 상승시키면, 그 전위의 상승을 위한 마진을 확보해야만 하기 때문에 액세스 타임이 늦어진다. 데이터 리드 시의 액세스 타임을 가능한 한 빨리하기 위해서는 미리, 드레인측 선택 게이트 라인 SGD의 전위를 VSG1로 설정해두면 된다.

그래서, 3Tr-NAND에서는 블록 어드레스의 확정시간으로부터 드레인측 선택 게이트 라인 SGD에 VSG1을 제공하는 논리(또는 시퀀스)로 하였다.

이에 따라, 데이터 프로그램 시에서도 블록 어드레스의 확정시부터 드레인측 선택 게이트 라인 SGD에 VSG1을 제공하도록 하고 있다.

또한, 예를 들면, VSG1은 VDD+Vth 이상의 전위, VSG2는 0V, VSG3은 VDD로 설정된다. 단지, VDD는 내부 전원 전위로, 메모리 셀의 채널에 전송하는 기록 방지 전위(초기 전위)이다. 또한, Vth는 드레인측 선택 게이트 트랜지스터의 임계치이다.

이상, 본 발명의 기록 방식의 제2 예를 상세히 설명하였지만, 그 특징을 간단히 통합하면 이하와 같아진다.

① 단계 1(시각 t1)

미리, 드레인측 선택 게이트 라인 SGD는 VSG1로 설정되며, 비선택 비트 라인의 데이터 "1"(=VDD)은 셀 유닛 내의 메모리 셀에 충분히(예를 들면, 임계치 저하 없이, VDD 그대로) 전송된다. 선택 비트 라인의 데이터 "0"(=0V)도 그대로 셀 유닛 내의 메모리 셀로 전송된다.

② 단계 2(시각 t2)

드레인측 선택 게이트 라인 SGD를 VSG1로부터 VSG2로 저하시켜, 선택 블럭 내의 모든 셀 유닛 내의 드레인측 선택 게이트 트랜지스터를 차단 상태로 한다.

③ 단계 3(시각 t3)

프로그램 전위 Vpgm을 워드 라인에 제공하고, 용량 커플링에 의해 선택 블럭 내의 모든 셀 유닛 내의 메모리 셀의 채널 전위를 부스트시킨다. 또, 비선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀의 채널은 충분히 높은 기록 방지 전위가된다.

④ 단계 4(시각 t4)

드레인측 선택 게이트 라인 SGD를 VSG2로부터 VSG3으로 상승시키고, 선택 비트 라인에 접속되는 셀 유닛 내의 드레인측 선택 게이트 트랜지스터를 온 상태로 하고, 선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀의 채널 전위를 0V로 한다. 이에 따라, 선택 워드 라인과 선택 비트 라인 간에 접속되는 선택 메모리 셀에 대해서만 "0"-프로그래밍이 실행된다.

이 때, 비선택 비트 라인에 접속되는 셀 유닛 내의 드레인측 선택 게이트 트랜지스터에 대해서는 차단 상태 그대로 하고, 비선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀의 채널에 대해서는 기록 방지 전위를 유지시킨다.

이와 같이, 본 발명에 따른 기록 방식에서는 기록 동작 시에 드레인측 선택 게이트 라인 SGD에 3종류의 전위 VSGl, VSG2, VSG3을 소정의 타이밍으로 제공하도록 하고 있다.

그리고, VSG1의 값은 비선택 비트 라인의 전위 VDD를 충분히 셀 유닛으로 전송하는 것(큰 초기 전위를 충전하는 것)을 목적으로 정하고, VSG2의 값은 프로그램 전위 Vpgm의 인가 시에 용량 커플링에 의해 VSG2가 상승해도 드레인측 선택 게이트 트랜지스터를 온 시키지 않은 것(누설 방지)을 목적으로 정한다. 또한, VSG3의 값은 선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀의 채널에는 0V를 전송하고 비선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀의 채널에 대해서는 부스트 후에도 충분히 큰 채널 전위(기록 방지 전위)를 유지하는 것을 목적으로 정한다.

그리고, 이들의 목적을 동시에 실현하기 위해서는 VSG1>VSG3>VSG2가 되는 대소 관계를 만족시키도록 하면 된다.

이와 같이, 본 발명에 따른 기록 방식에 따르면 비트 라인의 기록 데이터를 셀 유닛으로 전송할 때 드레인측 선택 게이트 트랜지스터의 게이트 전위를 VSG1로 설정함으로써, 채널 부스트 전에 충분히 높은 초기 전위를 얻을 수 있고, 또한 채널 부스트 시(프로그램 전위 Vpgm의 인가 시)에 드레인측 선택 게이트 트랜지스터의 게이트 전위를 VSG2로 설정함으로써 채널 부스트 시의 누설을 방지할 수 있다.

따라서, 비선택 메모리 셀(기록 방지 셀)의 채널에 대해서는 채널 부스트에 의해 충분히 높은 기록 방지 전위를 얻을 수 있고, 결과로서 기록 오류의 방지 및 신뢰성의 향상을 달성할 수 있다.

또, 드레인측 선택 게이트 트랜지스터의 게이트 전위를 VSG2로부터 VSG3으로 설정함으로써, 비선택 메모리 셀의 채널 전위(기록 방지 전위)를 유지하면서, 선택 메모리 셀의 채널에는 데이터 "0"(=0V)을 전송할 수 있기 때문에 선택 메모리 셀에 대해서는 통상대로 "0"-프로그래밍이 실행된다.

또한, 본 발명에 따른 기록 방식에서는 선택 블럭 내의 드레인측 선택 게이트 라인 SGD는, 예를 들면 블록 어드레스가 확정한 시점에 VSG1로 설정되기 때문에, 데이터 리드 시나 데이터 프로그램 시에서 액세스 타임을 고속으로 할 수 있다.

[제3 예]

본 예의 기록 방식은 소스 프로그램 방식(도 5)의 개량예이다.

이하, 도 6 및 도 7에 도시하는 NAND형 플래시 메모리를 예로 들어, 본 예에 따른 기록 방식에 대하여 설명한다.

전제 조건으로서는 도 7의 워드 라인 WL2가 선택되며 워드 라인 WL2에 접속되는 메모리 셀 중 파선으로 둘러싼 메모리 셀 A가 선택 셀("0"-프로그래밍의 대상이 되는 셀)로, 그 외의 메모리 셀은 비선택 셀("1"-프로그래밍의 대상이 되는 셀, 즉 기록 방지 셀)인 것으로 한다.

도 11은 본 발명의 기록 방식의 제3 예를 나타내는 신호 파형이다.

우선, 1 페이지 분의 기록 데이터가 칩 외부로부터 감지 증폭기 S/A에 입력된다(데이터 로드).

여기서는 메모리 셀 A에 대해서만, "0"-프로그래밍(임계치를 상승시키는 기록 동작)을 행하는 것을 전제로 하기 때문에, 선택 비트 라인 BL2에 접속되는 감지 증폭기 S/A에는 데이터 "0"이 입력되며, 그 외의 비트 라인 BL0, BL1, BL3, BL4에 접속되는 감지 증폭기 S/A에는 데이터 "1"이 입력된다.

각 감지 증폭기 S/A는 기록 데이터를 일시 기억하는 래치 기능(래치 회로)을 가지고 있기 때문에, 선택 비트 라인 BL2에 접속되는 감지 증폭기 S/A에는 데이터 "0"이 래치되며, 그 외의 비트 라인 BL0, BL1, BL3, BL4에 접속되는 감지 증폭기 S/A에는 데이터 "1"이 래치된다.

또, 도 11의 신호 파형 도면에 있어서, BL "0"은 "0"-프로그래밍의 대상이 되는 메모리 셀 A가 접속되는 비트 라인 BL2를 나타내고, BL "1"은 "1"-프로그래밍 의 대상이 되는 셀(기록 방지 셀)이 접속되는 비트 라인 BL0, BL1, BL3, BL4를 나타내고 있다.

기록 동작 시, 우선 소스선 전위 CELSRC가 VSG4로 설정되고, 소스측 선택 게이트 라인 SGS가 VSG1로 설정된다. VSG4는, 예를 들면 내부 전원 전위 VDD 또는 그 이상의 전위이고, VSG1은, 예를 들면 내부 전원 전위 VDD에 소스측 선택 게이트 트랜지스터의 임계치 Vth를 더한 값 이상의 전위로 설정된다. 이에 따라, VSG4는 소스선으로부터 소스측 선택 게이트 트랜지스터를 경유하여 셀 유닛으로 전송된다.

또한, 블록 어드레스에 의해 선택된 선택 블럭 내에서는 모든 워드 라인(선택/비선택 워드 라인)의 전위가 Vread로 설정된다. Vread(예를 들면, 약 3.5V)는 데이터 패턴, 즉 메모리 셀의 상태("0" 또는 "1")에 상관없이 모든 메모리 셀을 온 상태로 하는 전위이다.

따라서, 선택 블럭 내의 모든 셀 유닛 내의 메모리 셀의 채널은 VSG4에 충전된다(시각 t1).

이 때, 동시에 제어 신호 BLTR이 "H" 레벨(전원 전위 VDD를 충분히 전송할 수 있는 전위)이 되며, 감지 증폭기 S/A 내의 데이터는 비트 라인 BLj(j=0, 1, …)로 전송된다. 즉, 감지 증폭기 S/A 내의 데이터가 "0"의 비트 라인 BL2는 "0"("L" 레벨=0V)이 되며 감지 증폭기 S/A 내의 데이터가 "1"의 비트 라인 BL0, BL1, BL3, BL4는 "1"("H" 레벨=VDD)이 된다.

단지, 비트 라인의 전위는 셀 유닛에 전달되지는 않는다. 왜냐하면, 드레인측 선택 게이트 라인 SGD의 전위는 0V로 설정되어 있기 때문에, 드레인측 선택 게이트 트랜지스터는 항상 오프 상태를 유지하고 있기 때문이다.

이 후, 프로그램 전위 Vpgm 및 중간 전위 Vpass가 제공되기 전에 소스측 선택 게이트 라인 SGS의 전위를 VSG1로부터 VSG2로 저하시킨다. VSG2는, 예를 들면 VSS(=0V)로 설정된다(시각 t2).

여기서, VSG2는 이하의 조건을 만족하는 값(예를 들면, 0V)으로 설정된다. 비선택 비트 라인에 접속되는 셀 유닛 내의 소스측 선택 게이트 트랜지스터가 항상 차단 상태가 된다. 그 셀 유닛 내의 메모리 셀의 채널에 충전된 전하가 누설하지 않는다. 채널 전위(기록 방지 전위)가 저하하지 않는다.

이 후, 선택 블럭 내에서는 선택 워드 라인 WL2에 프로그램 전위 Vpgm이 제공되고, 비선택 워드 라인 WL0, WL1, WL3에 중간 전위 Vpass (0<Vpass<Vpgm)가 제공된다(시각 t3).

이 때, 소스측 선택 게이트 라인 SGS의 전위는 충분히 낮은 값 VSG2로 설정되어 있어, 예를 들면, 프로그램 전위 Vpgm 및 중간 전위 Vpass가 워드 라인에 제공되었을 때, 용량 커플링에 의해 소스측 선택 게이트 라인 SGS의 전위가 상승해도 소스측 선택 게이트 트랜지스터가 온 상태가 되지는 않는다.

이에 따라, 프로그램 전위 Vpgm 및 중간 전위 Vpass의 공급 시에서의 채널 전위의 누설을 방지할 수 있고, 채널 부스트 후에는 충분히 높은 기록 방지 전위를 얻는 것이 가능하게 된다.

여기서, 본 발명의 기록 방식에서는 프로그램 전위 Vpgm 및 중간 전위 Vpass의 공급 시에는 소스측 선택 게이트 라인 SGS의 전위는 충분히 낮은 값 VSG2로 설정되며, 소스측 선택 게이트 트랜지스터는 차단 상태로 되어 있다. 또한, 드레인측 선택 게이트 라인 SGD의 전위는 0V로 설정되어 있기 때문에 드레인측 선택 게이트 트랜지스터도 차단 상태로 되어 있다.

따라서, 프로그램 전위 Vpgm 및 중간 전위 Vpass의 공급 시 즉 채널 부스트 시에는 선택 블럭 내의 모든 셀 유닛 내의 메모리 셀의 채널이 부스트된다.

구체적으로는, 선택 비트 라인 BL2에 접속되는 셀 유닛 내의 메모리 셀의 채널 및 비선택 비트 라인 BL0, BL1, BL3, BL4에 접속되는 셀 유닛 내의 메모리 셀의 채널은 모두 VSG4(초기 전위)로부터, 커플링비 α 등에 의해 결정되는 소정 전위(기록 방지 전위)까지 충분히 상승한다.

이 후, 드레인측 선택 게이트 라인 SGD의 전위를 VSS(=0V)로부터 VSG3으로 상승시킨다(시각 t4).

선택 비트 라인 BL2에 접속되는 셀 유닛에 대해서는 VSG3은, 드레인측 선택 게이트 트랜지스터가 온 상태가 되며, 선택 비트 라인 BL2의 데이터 "0"(=0V)을 그 셀 유닛 내의 모든 메모리 셀의 채널에 전송할 수 있는 값으로 설정된다. 또한, 비선택 비트 라인 BL0, BL1, BL3, BL4에 접속되는 셀 유닛에 대해서는 VSG3은 드레인측 선택 게이트 트랜지스터가 차단 상태 그대로이며, 그 셀 유닛 내의 메모리 셀의 채널 전위(기록 방지 전위)를 유지할 수 있는 값으로 설정된다.

또, VSG3은 VSG1>VSG3>VSG2가 되는 대소 관계를 만족시키도록 설정된다.

그 결과, 선택 비트 라인 BL2에 접속되는 셀 유닛 내의 메모리 셀의 채널은 "0"(0V)이기 때문에, 선택 메모리 셀 A의 컨트롤 게이트 전극과 채널 간에는 write(전하의 이동에 의한 임계치의 상승)에 충분한 전계가 걸린다. 한편, 비선택비트 라인 BL0, BL1, BL3, BL4에 접속되는 셀 유닛 내의 메모리 셀의 채널은 충분히 큰 기록 방지 전위를 유지하고 있기 때문에, 기록 방지 셀의 컨트롤 게이트 전극과 채널 간에는 기록에 충분한 전계가 걸리지 않는다.

이에 따라, 선택 워드 라인 WL2에 접속되는 1페이지 분의 메모리 셀 중 선택 메모리 셀 A에 대해서는, "0"-프로그래밍(임계치를 상승시키는 기록 동작)이 실행되며, 그 외의 비선택 메모리 셀에 대해서는 "1"-프로그래밍("1" 상태를 유지하는 기록 동작)이 실행된다.

이 후, 선택 워드 라인 WL2의 전위 Vpgm 및 비선택 워드 라인 WL0, WL1, AVL3의 전위 Vpass를 각각 0V로 저하시키고(시각 t5), 또한 드레인측 선택 게이트 라인 SGD의 전위 VSG3을 0V로 저하시키면(시각 t6), 기록 동작이 종료한다.

또, 예를 들면 VSG1은 VDD+Vth 이상의 전위, VSG2는 0V, VSG3 및 VSG4는 VDD보다 높은 전압(예를 들면, Vread)으로 설정된다. 단지, VDD는 내부 전원 전위로 메모리 셀의 채널로 전송하는 기록 방지 전위(초기 전위)이다. 또한, Vth는 소스측 선택 게이트 트랜지스터의 임계치이다.

이상, 본 발명의 기록 방식의 제3 예를 상세히 설명하였지만, 그 특징을 간단히 통합하면, 이하와 같아진다.

① 단계 1(시각 t1)

소스측 선택 게이트 라인 SGS를 VSG1로 설정하고, 소스선 CELSRC를 VSG4로 설정하고, 소스선 CELSRC의 전위 VSG4를 선택 블럭 내의 셀 유닛 내의 모든 메모리 셀로 전송한다.

선택 블럭 내의 모든 워드 라인의 전위를 Vread로 설정하고, 선택 블럭 내의 셀 유닛 내의 모든 메모리 셀을 그 상태(데이터 패턴)에 상관없이, 온 상태로 하고 셀 유닛 내의 모든 메모리 셀의 채널로 VSG4를 전송한다.

② 단계 2(시각 t2)

소스측 선택 게이트 라인 SGS를 VSG1로부터 VSG2로 저하시키고, 선택 블럭 내의 모든 셀 유닛 내의 소스측 선택 게이트 트랜지스터를 차단 상태로 한다.

③ 단계 3(시각 t3)

프로그램 전위 Vpgm 및 중간 전위 Vpass를 워드 라인에 제공되고 용량 커플링에 의해 선택 블럭 내의 모든 셀 유닛 내의 메모리 셀의 채널 전위를 부스트시킨다. 또, 비선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀의 채널은 충분히 높은 기록 방지 전위가 된다.

④ 단계 4(시각 t4)

드레인측 선택 게이트 라인 SGD를 VSS(=0V)로부터 VSG3으로 상승시켜서, 선택 비트 라인에 접속되는 셀 유닛 내의 드레인측 선택 게이트 트랜지스터를 온 상태로 하고, 선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀의 채널 전위를 0V로 한다. 이에 따라, 선택 워드 라인과 선택 비트 라인간에 접속되는 선택 메모리 셀에 대해서는 "0"-프로그래밍이 실행된다.

이 때, 비선택 비트 라인에 접속되는 셀 유닛 내의 드레인측 선택 게이트 트랜지스터에 대해서는, 차단 상태의 상태로 하고, 비선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀의 채널에 대해서는 기록 방지 전위를 유지시킨다.

이와 같이, 본 발명에 따른 기록 방식에서는 프로그램 전위의 공급 시에 소스측 선택 게이트 라인 SGS의 전위를 VSG2로 설정하고 있다. 예를 들면, 선택 블럭 내의 2개의 선택 게이트 라인 SGS, SGD 양쪽을 VSS(=0V)로 설정하고 있다.

따라서, 프로그램 전위 Vpgm의 공급 시에 용량 커플링에 의해 2개의 선택 게이트 라인 SGS, SGD의 전위가 다소 상승하였다고 해도 선택 블럭 내의 선택 게이트 트랜지스터가 온 상태가 되지는 않는다. 즉, 프로그램 전위 Vpgm의 공급 시에 선택 게이트 트랜지스터가 누설의 원인이 되지는 않고 충분히 높은 기록 방지 전위를 얻을 수 있다.

또, VSG1의 값은 소스선 CELSRC의 전위 VSG4를 충분히 셀 유닛으로 전송하는 것(큰 초기 전위를 충전하는 것)을 목적으로 정해지며, VSG2의 값은 프로그램 전위 Vpgm의 인가 시에 용량 커플링에 의해 VSG2가 상승해도 소스/드레인측 선택 게이트 트랜지스터를 온 시키지 않은 것(누설 방지)을 목적으로 정해진다. 또한, VSG3의 값은 선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀의 채널에는 0V를 전송하고, 비선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀의 채널에 대해서는 부스트 후에도 충분히 큰 채널 전위(기록 방지 전위)를 유지하는 것을 목적으로 정해진다.

소스 프로그램 방식에서는 VSG1=VSG4라도 된다. 본 예에서 중요한 점은 채널 부스트 시에 소스측 선택 게이트 라인 SGS가 VSG2(예를 들면, 0V)로 설정되고, 드레인측 선택 게이트 라인 SGD가 0V로 설정되는 점에 있다. 그리고, 이 경우, 프로그램 데이터에 상관없이, 선택 블럭 내의 셀 유닛 내의 모든 메모리 셀의 채널이부스트된다.

이와 같이, 본 발명에 따른 기록 방식에 따르면, 소스선 CELSRC로부터 충전함으로써, 채널 부스트 전에 충분히 높은 초기 전위를 얻을 수 있고 또한 채널 부스트 시(프로그램 전위 Vpgm의 인가 시)에 소스측 선택 게이트 트랜지스터의 게이트 전위를 VSG2로 설정함으로써 채널 부스트 시의 누설을 방지할 수 있다.

따라서, 비선택 메모리 셀(기록 방지 셀)의 채널에 대해서는 채널 부스트에 의해 충분히 높은 기록 방지 전위를 얻을 수 있고, 결과로서 기록 오류의 방지 및 신뢰성의 향상을 달성할 수 있다.

또, 드레인측 선택 게이트 트랜지스터의 게이트 전위를 VSS로부터 VSG3으로 설정함으로써, 비선택 메모리 셀의 채널 전위(기록 방지 전위)를 유지하면서 선택 메모리 셀의 채널에는 데이터 "0"(=0V)을 전송할 수 있기 때문에, 선택 메모리 셀에 대해서는 통상대로 "0"-프로그래밍이 실행된다.

[제4 예]

본 예의 기록 방식은 상술한 제1 예에 따른 기록 방식의 개량예이다.

이하, 도 6 및 도 7에 도시하는 NAND형 플래시 메모리를 예로 들어, 본 예에 따른 기록 방식에 대하여 설명한다.

전제 조건으로서는 도 7의 워드 라인 WL2가 선택되고 또한 워드 라인 WL2에 접속되는 메모리 셀 중 파선으로 둘러싼 메모리 셀 A가 선택 셀("0"-프로그래밍의 대상이 되는 셀)이고, 그 밖의 메모리 셀은 비선택 셀("1"-프로그래밍의 대상이 되는 셀, 즉 기록 방지 셀)인 것으로 한다.

도 12는 본 발명의 기록 방식의 제4 예를 나타내는 신호 파형이다.

우선, 1 페이지 분의 기록 데이터가 칩 외부로부터 감지 증폭기 S/A에 입력된다(데이터 로드). 여기서는 메모리 셀 A에 대해서만 "0"-프로그래밍(임계치를 상승시키는 기록 동작)을 행하는 것을 전제로 하기 때문에, 선택 비트 라인 BL2에 접속되는 감지 증폭기 S/A에는 데이터 "0"이 입력되며, 그 외의 비트 라인 BL0, BL1, BL3, BL4에 접속되는 감지 증폭기 S/A에는 데이터 "1"이 입력된다.

NAND형 플래시 메모리에서는 각 감지 증폭기 S/A는 기록 데이터를 일시 기억하는 래치 기능(래치 회로)을 가지고 있어, 선택 비트 라인 BL2에 접속되는 감지 증폭기 S/A에는 데이터 "0"이 래치 되며, 그 외의 비트 라인 BL0, BL1, BL3, BL4에 접속되는 감지 증폭기 S/A에는 데이터 "1"이 래치된다.

또, 도 12의 신호 파형도에서 BL "0"은 "0"-프로그래밍의 대상이 되는 메모리 셀 A가 접속되는 비트 라인 BL2를 나타내고, BL "1"은 "1"-프로그래밍의 대상이 되는 셀(기록 방지 셀)이 접속되는 비트 라인 BL0, BL1, BL3, BL4를 나타내고 있다.

기록 동작 시 우선 제어 신호 BLTR이 "H" 레벨(전원 전위 VDD를 충분히 전송할 수 있는 전위)이 되고, 감지 증폭기 S/A 내의 데이터는 비트 라인 BLj(j=0, 1, …)로 전송된다. 즉, 감지 증폭기 S/A 내의 데이터가 "0"의 비트 라인 BL2는 "0"("L" 레벨=0V)이 되며 감지 증폭기 S/A 내의 데이터가 "1"의 비트 라인 BL0, BL1, BL3, BL4는 "1"("H" 레벨=VDD)이 된다.

여기서, 본 발명에 따른 기록 방식에서는 비트 라인의 데이터(감지 증폭기S/A의 데이터)를 셀 유닛으로 전송할 때에 드레인측 선택 게이트 라인 SGD에는 비선택 비트 라인 BL0, BL1, BL3, BL4의 데이터 "1"(=VDD), 즉 기록 방지 전위-(초기 전위)를 충분히 전송, 예를 들면 임계치 저하 없이, 그대로 전송할 수 있는 전위 VSG1(>전원 전위 VDD)이 제공된다(시각 t1).

또, 이 때 본 발명에 따른 기록 방식에서는 상술한 제1 예와는 달리, 선택 블럭 내의 모든 워드 라인에 Vread(예를 들면, 약 3.5V)를 제공하지 않고 0V의 상태로 한다.

이 경우, 셀 유닛 내의 모든 메모리 셀이 소거 상태("1" 상태)에 있을 때는 셀 유닛 내의 모든 메모리 셀의 채널에 프로그램 데이터에 따른 소정 전위가 전송되지만, 셀 유닛 내에 "0" 상태의 메모리 셀이 존재할 때는 가장 드레인측의 "0" 상태의 메모리 셀보다도 더욱 드레인측의 메모리 셀의 채널에 프로그램 데이터에 따른 소정 전위가 전송된다.

그 결과, 예를 들면, 선택 비트 라인 BL2는 "0"으로 되어 있기 때문에, 선택 비트 라인 BL2에 접속되는 셀 유닛에는 "0"(0V)이 전송된다. 또한, 비선택 비트 라인 BL0, BL1, BL3, BL4는 "1"로 되어 있기 때문에, 비선택 비트 라인 BL0, BL1, BL3, BL4에 접속되는 셀 유닛에는, "1"(예를 들면, VDD)이 전송된다.

이 후, 프로그램 전위 Vpgm 및 중간 전위 Vpass가 제공되기 전에 드레인측 선택 게이트 라인 SGD의 전위를 VSG1로부터 VSG2로 저하시킨다(시각 t2).

여기서, VSG2는 이하의 조건을 만족하는 값(예를 들면, 0V)으로 설정된다. 비선택 비트 라인에 접속되는 셀 유닛 내의 드레인측 선택 게이트 트랜지스터가 항상 차단 상태가 된다. 그 셀 유닛 내의 메모리 셀의 채널에 충전된 전하가 누설되지 않는다. 채널 전위(기록 방지 전위)가 저하하지 않는다.

이 후, 선택 블럭 내에서는 선택 워드 라인 WL2에 프로그램 전위 Vpgm이 제공되고, 비선택 워드 라인 WL0, WL1, WL3에 중간 전위 Vpass(0<Vpass<Vpgm)가 제공된다(시각 t3).

이 때, 드레인측 선택 게이트 라인 SGD의 전위는 충분히 낮은 값 VSG2로 설정되어 있기 때문에, 예를 들면 프로그램 전위 Vpgm 및 중간 전위 Vpass가 워드 라인에 제공되었을 때, 용량 커플링에 의해 드레인측 선택 게이트 라인 SGD의 전위가 상승해도 드레인측 선택 게이트 트랜지스터가 온 상태가 되지는 않는다.

이에 따라, 프로그램 전위 Vpgm 및 중간 전위 Vpass의 공급 시에서의 채널 전위의 누설을 방지할 수 있어 채널 부스트 후에는 충분히 높은 기록 방지 전위를 얻는 것이 가능하게 된다.

여기서, 본 발명의 기록 방식에서는 프로그램 전위 Vpgm 및 중간 전위 Vpass의 공급 시에는 드레인측 선택 게이트 라인 SGD의 전위는 충분히 낮은 값 VSG2로 설정되며, 드레인측 선택 게이트 트랜지스터는 차단 상태로 되어 있다.

따라서, 선택 블럭 내의 모든 셀 유닛 내의 메모리 셀의 채널이 부스트된다. 즉, 선택 비트 라인 BL2에 접속되는 셀 유닛 내의 메모리 셀의 채널은 0V로부터, 커플링비 α 등에 의해 결정되는 소정 전위까지 상승하고, 비선택 비트 라인 BL0, BL1, BL3, BL4에 접속되는 셀 유닛 내의 메모리 셀의 채널은 VDD로부터 커플링비 α 등에 의해 결정되는 소정 전위(기록 방지 전위)까지 충분히 상승한다.

그래서, 이 후 드레인측 선택 게이트 라인 SGD의 전위를 VSG2로부터 VSG3으로 상승시킨다(시각 t4).

선택 비트 라인 BL2에 접속되는 셀 유닛에 대해서는 VSG3은 드레인측 선택 게이트 트랜지스터가 온 상태가 되며 선택 비트 라인 BL2의 데이터 "0"(=0V)을 그 셀 유닛 내의 모든 메모리 셀의 채널에 전송할 수 있는 값으로 설정된다. 또한, 비선택 비트 라인 BL0, BL1, BL3, BL4에 접속되는 셀 유닛에 대해서는 VSG3은 드레인측 선택 게이트 트랜지스터가 차단 상태 그대로이며, 그 셀 유닛 내의 메모리 셀의 채널 전위(기록 방지 전위)를 유지할 수 있는 값으로 설정된다.

또, VSG3은 VSG1>VSG3>VSG2가 되는 대소 관계를 만족시키도록 설정된다.

그 결과, 선택 비트 라인 BL2에 접속되는 셀 유닛 내의 메모리 셀의 채널은 "0"(0V)이기 때문에, 선택 메모리 셀 A의 컨트롤 게이트 전극과 채널 간에는 write(전하의 이동에 의한 임계치의 상승)에 충분한 전계가 걸린다. 한편, 비선택 비트 라인 BL0, BL1, BL3, BL4에 접속되는 셀 유닛 내의 메모리 셀의 채널은 충분히 큰 기록 방지 전위를 유지하고 있어, 기록 방지 셀의 컨트롤 게이트 전극과 채널 간에는 기록에 충분한 전계가 걸리지 않는다.

이에 따라, 선택 워드 라인 WL2에 접속되는 1페이지 분의 메모리 셀 중 선택 메모리 셀 A에 대해서는 "0"-프로그래밍(임계치를 상승시키는 기록 동작)이 실행되며, 그 외의 비선택 메모리 셀에 대해서는 "1"-프로그래밍("1" 상태를 유지하는 기록 동작)이 실행된다.

이 후, 선택 워드 라인 WL2의 전위 Vpgm 및 비선택 워드 라인 WL0, WL1, WL3의 전위 Vpass를 각각 0V로 저하시키고(시각 t5) 또한 드레인측 선택 게이트 라인 SGD의 전위 VSG3을 0V로 저하시키면(시각 t 6), 기록 동작이 종료한다.

또, 예를 들면, VSG1은 VDD+Vth 이상의 전위, VSG2는 0V, VSG3은 VDD로 설정된다. 단지, VDD는 내부 전원 전위로, 메모리 셀의 채널에 전송하는 기록 방지 전위(초기 전위)이다. 또한, Vth는 드레인측 선택 게이트 트랜지스터의 임계치이다.

이상, 본 발명의 기록 방식의 제4 예를 상세히 설명하였지만, 그 특징을 간단히 통합하면 이하와 같아진다.

① 단계 1(시각 t1)

드레인측 선택 게이트 라인 SGD를 VSG1로 설정하고, 비선택 비트 라인의 데이터 "1"(=VDD)을 셀 유닛 내의 메모리 셀에 충분히(예를 들면, 임계치 저하 없이, VDD 그대로) 전송한다. 또, 선택 비트 라인의 데이터 "0"(=0V)은 그대로 셀 유닛 내의 메모리 셀로 전송된다.

② 단계 2(시각 t2)

드레인측 선택 게이트 라인 SGD를 VSG1로부터 VSG2로 저하시키고, 선택 블럭 내의 모든 셀 유닛 내의 드레인측 선택 게이트 트랜지스터를 차단 상태로 한다.

③ 단계 3(시각 t3)

프로그램 전위 Vpgm 및 중간 전위 Vpass를 워드 라인에 제공되고, 용량 커플링에 의해 선택 블럭 내의 모든 셀 유닛 내의 메모리 셀의 채널 전위를 부스트시킨다. 또, 비선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀의 채널은 충분히 높은 기록 방지 전위가 된다.

④ 단계 4(시각 t4)

드레인측 선택 게이트 라인 SGD를 VSG2로부터 VSG3으로 상승시키고, 선택 비트 라인에 접속되는 셀 유닛 내의 드레인측 선택 게이트 트랜지스터를 온 상태로 하고, 선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀의 채널 전위를 0V로 한다. 이에 따라, 선택 워드 라인과 선택 비트 라인 간에 접속되는 선택 메모리 셀에 대해서만 "0"-프로그래밍이 실행된다.

이 때, 비선택 비트 라인에 접속되는 셀 유닛 내의 드레인측 선택 게이트 트랜지스터에 대해서는 차단 상태의 상태로 하고, 비선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀의 채널에 대해서는 기록 방지 전위를 유지시킨다.

이와 같이, 본 발명에 따른 기록 방식에서는 기록 동작 시에 드레인측 선택 게이트 라인 SGD에 3 종류의 전위 VSG1, VSG2, VSG3을 소정의 타이밍으로 제공되고 있다.

그리고, VSG1의 값은 비선택 비트 라인의 전위 VDD를 충분히 셀 유닛으로 전송하는 것(큰 초기 전위를 충전하는 것)을 목적으로 정해지며, VSG2의 값은 프로그램 전위 Vpgm의 인가 시에 용량 커플링에 의해 VSG2가 상승해도 드레인측 선택 게이트 트랜지스터를 온 시키지 않은 것(누설 방지)을 목적으로 정해진다.

또한, VSG3의 값, 선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀의 채널에는 0V를 전송하고, 비선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀의 채널에 대해서는 부스트 후의 충분히 큰 채널 전위(기록 방지 전위)를 유지하는 것을 목적으로 정해진다.

그리고, 이들 목적을 동시에 실현하기 위해서는 VSG1>VSG3>VSG2가 되는 대소 관계를 충족시키도록 하면 된다.

이와 같이, 본 발명에 따른 기록 방식에 따르면 비트 라인의 기록 데이터를 셀 유닛으로 전송할 때 드레인측 선택 게이트 트랜지스터의 게이트 전위를 VSG1로 설정함으로써, 채널 부스트 전에 충분히 높은 초기 전위를 얻을 수 있고, 또한 채널 부스트 시(프로그램 전위 Vpgm의 인가 시)에 드레인측 선택 게이트 트랜지스터의 게이트 전위를 VSG2로 설정함으로써 채널 부스트 시의 누설을 방지할 수 있다.

따라서, 비선택 메모리 셀(기록 방지 셀)의 채널에 대해서는 채널 부스트에 의해 충분히 높은 기록 방지 전위를 얻을 수 있고, 결과적으로 기록 오류의 방지 및 신뢰성의 향상을 달성할 수 있다.

또, 드레인측 선택 게이트 트랜지스터의 게이트 전위를 VSG2로부터 VSG3으로 설정함으로써, 비선택 메모리 셀의 채널 전위(기록 방지 전위)를 유지하면서, 선택 메모리 셀의 채널에는 데이터 "0"(=0V)을 전송할 수 있기 때문에, 선택 메모리 셀에 대해서는 통상대로 "0"-프로그래밍이 실행된다.

[제5 예]

본 예의 기록 방식은 상술한 제1 예에 따른 기록 방식(도 8)과 상술한 제3 예에 따른 기록 방식(도 11)을 조합한 것이다.

이하, 도 6 및 도 7에 도시하는 NAND형 플래시 메모리를 예로 들어, 본 예에 따른 기록 방식에 대하여 설명한다.

전제 조건으로서는, 도 7의 워드 라인 WL2가 선택되며 워드 라인 WL2에 접속되는 메모리 셀 중 파선으로 둘러싼 메모리 셀 A가 선택 셀("0"-프로그래밍의 대상이 되는 셀)로, 그 외의 메모리 셀은 비선택 셀("1"-프로그래밍의 대상이 되는 셀, 즉 기록 방지 셀)인 것으로 한다.

도 13은 본 발명의 기록 방식의 제5 예를 나타내는 신호 파형이다.

우선, 1 페이지 분의 기록 데이터가 칩 외부로부터 감지 증폭기 S/A에 입력된다(데이터 로드).

여기서는, 메모리 셀 A에 대해서만, "0"-프로그래밍(임계치를 상승시키는 기록 동작)을 행하는 것을 전제로 하기 때문에, 선택 비트 라인 BL2로 접속되는 감지 증폭기 S/A에는 데이터 "0"이 입력되며, 그 외의 비트 라인 BL0, BL1, BL3, BL4에 접속되는 감지 증폭기 S/A에는 데이터 "1"이 입력된다.

각 감지 증폭기 S/A는 기록 데이터를 일시 기억하는 래치 기능(래치 회로)을 가지고 있기 때문에, 선택 비트 라인 BL2에 접속되는 감지 증폭기 S/A에는 데이터 "0"이 래치되며, 그 외의 비트 라인 BL0, BL1, BL3, BL4에 접속되는 감지 증폭기 S/A에는 데이터 "1"이 래치된다.

또, 도 13의 신호 파형도에 있어서 BL "0"은 "0"-프로그래밍의 대상이 되는 메모리 셀 A가 접속되는 비트 라인 BL2를 나타내고, BL "1"은 "1"-프로그래밍의 대상이 되는 셀(기록 방지 셀)이 접속되는 비트 라인 BL0, BL1, BL3, BL4를 나타내고 있다.

기록 동작 시, 우선 소스선 전위 CELSRC가 VSG4로 설정되며, 소스측 선택 게이트 라인 SGS가 VSG1'로 설정된다. VSG4는, 예를 들면 Vread와 같은 내부 전원전압 VDD 이상의 전위로, VSG1'는, 예를 들면 VSG4나 또는 VSG4에 소스측 선택 게이트 트랜지스터의 임계치 Vth를 더한 값 이상의 전위로 설정된다.

이에 따라, VSG4는 소스선으로부터 소스측 선택 게이트 트랜지스터를 경유하여, 셀 유닛으로 전송된다(시각 t1).

또, 이 시점에서, 블록 어드레스에 의해 선택된 선택 블럭 내의 모든 워드 라인(선택/비선택 워드 라인)의 전위를 Vread로 설정하여도 좋다. 이 경우, 데이터 패턴, 즉, 메모리 셀의 상태("0" 또는 "1")에 상관없이 모든 메모리 셀을 온 상태로 하여, 선택 블럭 내의 모든 셀 유닛 내의 메모리 셀 채널을 VSG4로 충전할 수 있다.

이 때, 동시에 제어 신호 BLTR이 "H" 레벨(전원 전위 VDD를 충분히 전송할 수 있는 전위)이 되며, 감지 증폭기 S/A 내의 데이터는 비트 라인 BLj(j=0, 1, …)으로 전송된다. 즉, 감지 증폭기 S/A 내의 데이터가 "0"인 비트 라인 BL2는 "0"("L" 레벨=0V)이 되며, 감지 증폭기 S/A 내의 데이터가 "1"인 비트 라인 BL0, BL1, BL3, BL4은 "1"("H" 레벨=VDD)이 된다.

단, 비트 라인의 전위는 셀 유닛으로 전달되지 않는다. 왜냐하면, 드레인측 선택 게이트 라인 SGD의 전위는 0V로 설정되어 있어, 드레인측 선택 게이트 트랜지스터가 항상 오프 상태를 유지하고 있기 때문이다.

이 후, 프로그램 전위 Vpgm 및 중간 전위 Vpass가 제공되기 전에, 소스측 선택 게이트 라인 SGS의 전위를 VSG1'로부터 VSG2'로 저하시킨다(시각 t1').

여기서, VSG2'는 이하의 조건을 만족하는 값으로 설정된다. 비선택 비트 라인에 접속되는 셀 유닛 내의 소스측 선택 게이트 트랜지스터가 항상 차단 상태가 된다. 그 셀 유닛 내의 메모리 셀 채널에 충전된 전하가 누설되지 않는다. 채널 전위(기록 방지 전위)가 저하되지 않는다.

이 후, 드레인측 선택 게이트 라인 SGD의 전위가 VSG1로 설정된다(시각 t2).

여기서, 본 발명에 대한 기록 방식에서, VSG1은 비선택 비트 라인 BL0, BL1, BL3, BL4의 데이터 "1"(=VDD), 즉, 기록 방지 전위(초기 전위)를 드레인측 선택 게이트 라인 SGD를 경유하여, 충분히 전송, 예를 들면, 임계치 저하 없이 그대로 전송할 수 있는 전위(예를 들면, 전원 전위 VDD 이상의 전위)로 설정된다.

또, 이 시점에서, 블록 어드레스에 의해 선택된 선택 블럭 내의 모든 워드 라인(선택/비선택 워드 라인)의 전위를 Vread로 설정하여도 좋다. 이 경우, 데이터 패턴, 즉, 메모리 셀의 상태("0" 또는 "1")에 상관없이 모든 메모리 셀을 온 상태로 하여, 선택 블럭 내의 모든 셀 유닛 내의 메모리 셀 채널을 비트 라인의 데이터에 따른 소정치로 충전할 수 있다.

단, 본 예에 있어서는 시각 t1로부터 시각 t3까지의 기간, 선택 블럭 내의 모든 워드 라인이 0V이며, 셀 유닛 내에 "0" 상태의 메모리 셀이 있는 경우에 효과적이다. 즉, 이 경우, 셀 유닛 내의 "0" 상태의 메모리 셀이 오프 상태가 되기 때문에, 셀 유닛의 양측(소스측 및 드레인측)으로부터 채널을 충전하는 것은 충분히 큰 기록 방지 전위를 얻는 데 매우 적합하다.

이 후, 프로그램 전위 Vpgm 및 중간 전위 Vpass가 제공되기 전에 드레인측 선택 게이트 라인 SGD의 전위를 VSG1로부터 VSG2로 저하시킨다(시각 t2').

여기서, VSG2는 이하의 조건을 만족하는 값(예를 들면, 0V)으로 설정된다. 비선택 비트 라인에 접속되는 셀 유닛 내의 드레인측 선택 게이트 트랜지스터가 항상 차단 상태가 된다. 그 셀 유닛 내의 메모리 셀 채널에 충전된 전하가 누설되지 않는다. 채널 전위(기록 방지 전위)가 저하되지 않는다.

이 후, 선택 블럭 내에서는 선택 워드 라인 WL2에 프로그램 전위 Vpgm이 제공되며, 비선택 워드 라인 WL0, WL1, WL3에 중간 전위 Vpass(0<Vpass<Vpgm)가 제공된다(시각 t3).

이 때, 소스측 선택 게이트 라인 SGS의 전위는 충분히 낮은 값 VSG2'로 설정되고, 드레인측 선택 게이트 라인 SGD의 전위도, 충분히 낮은 값 VSG2(예를 들면, VSS)로 설정되어 있기 때문에, 예를 들면, 프로그램 전위 Vpgm 및 중간 전위 Vpass가 워드 라인에 제공되었을 때, 용량 커플링에 의해 소스/드레인측 선택 게이트 라인 SGS, SGD의 전위가 상승하여도, 소스/드레인측 선택 게이트 트랜지스터가 온 상태가 되지 않는다.

이에 따라, 프로그램 전위 Vpgm 및 중간 전위 Vpass의 공급 시에 있어서의 채널 전위의 누설을 방지할 수 있어, 채널 부스트 후에는 충분히 높은 기록 방지 전위를 얻을 수 있게 된다.

여기서, 본 발명의 기록 방식에서는 프로그램 전위 Vpgm 및 중간 전위 Vpass의 공급 시에는 소스측 선택 게이트 라인 SGS의 전위는 충분히 낮은 값 VSG2'로 설정되어, 소스측 선택 게이트 트랜지스터는 차단 상태로 되어 있다. 또한, 드레인측 선택 게이트 라인 SGD의 전위도, 충분히 낮은 값 VSG2로 설정되어, 드레인측 선택 게이트 트랜지스터도 차단 상태로 되어 있다.

따라서, 프로그램 전위 Vpgm 및 중간 전위 Vpass의 공급 시, 즉, 채널 부스트 시에는 선택 블럭 내의 모든 셀 유닛 내의 메모리 셀 채널이 부스트된다.

이 후, 드레인측 선택 게이트 라인 SGD의 전위를 VSG2로부터 VSG3으로 상승시킨다(시각 t4).

선택 비트 라인 BL2에 접속되는 셀 유닛에 대해서는 VSG3은 드레인측 선택 게이트 트랜지스터가 온 상태가 되어, 선택 비트 라인 BL2의 데이터 "0" (=0V)을 그 셀 유닛 내의 모든 메모리 셀 채널로 전송할 수 있는 값으로 설정된다. 또한, 비선택 비트 라인 BL0, BL1, BL3, BL4에 접속되는 셀 유닛에 대해서는 VSG3은 드레인측 선택 게이트 트랜지스터가 차단 상태이며, 그 셀 유닛 내의 메모리 셀 채널 전위(기록 방지 전위)를 유지할 수 있는 값으로 설정된다.

또, VSG3은 VSG1>VSG3>VSG2의 대소 관계를 만족하도록 설정된다.

그 결과, 선택 비트 라인 BL2에 접속되는 셀 유닛 내의 메모리 셀 채널은 "0"(0V)이기 때문에, 선택 메모리 셀 A의 컨트롤 게이트 전극과 채널 사이에는 write(전하의 이동에 의한 임계치의 상승)에 충분한 전계가 걸린다. 한편, 비선택 비트 라인 BL0, BL1, BL3, BL4에 접속되는 셀 유닛 내의 메모리 셀 채널은 충분히 큰 기록 방지 전위를 유지하고 있기 때문에, 기록 방지 셀의 컨트롤 게이트 전극과 채널 사이에는 기록에 충분한 전계가 걸리지 않는다.

이에 따라, 선택 워드 라인 WL2에 접속되는 1 페이지 분량의 메모리 셀 중, 선택 메모리 셀 A에 대해서는 "0"-프로그래밍(임계치를 상승시키는 기록 동작)이실행되고, 그 밖의 비선택 메모리 셀에 대해서는 "1"-프로그래밍("1" 상태를 유지하는 기록 동작)이 실행된다.

이 후, 선택 워드 라인 WL2의 전위 Vpgm 및 비선택 워드 라인 WL0, WL1, WL3의 전위 Vpass를 각각 0V로 저하시키고(시각 t5), 또한, 드레인측 선택 게이트 라인 SGD의 전위 VSG3을 0V로 저하시키면(시각 t6), 기록 동작이 종료한다.

또, 예를 들면, VSG1 및 VSG1'는 VDD+Vth 이상의 전위, VSG2는 0V, VSG3 및 VSG4는 VDD로 설정된다. 단, VDD는 내부 전원 전위이고, 메모리 셀 채널로 전송하는 기록 방지 전위(초기 전위)이다. 또한, Vth는 선택 게이트 트랜지스터의 임계치이다.

이상, 본 발명의 기록 방식의 제5 예를 상세히 설명하였지만, 그 특징을 간단히 정리하면, 다음과 같다.

① 단계 1(시각 t1)

소스측 선택 게이트 라인 SGS를 VSG1'로 설정하고, 소스선 CELSRC을 VSG4로 설정하고, 소스선 CELSRC의 전위 VSG4를 선택 블럭 내의 셀 유닛으로 충분히(예를 들면, 임계치 저하 없이 VSG4로) 전송한다.

② 단계 2(시각 t1')

소스측 선택 게이트 라인 SGS를 VSG1로부터 VSG2로 저하시켜, 선택 블럭 내의 모든 셀 유닛 내의 소스측 선택 게이트 트랜지스터를 차단 상태로 한다.

③ 단계 3(시각 t2)

드레인측 선택 게이트 라인 SGD를 VSG1로 설정하여, 비트 라인의 데이터에따른 소정 전위를 선택 블럭 내의 셀 유닛으로 충분히(예를 들면, 임계치 저하 없이, VDD 또는 VSS로) 전송한다.

④ 단계 4(시각 t2')

드레인측 선택 게이트 라인 SGD를 VSG1로부터 VSG2로 저하시켜, 선택 블럭 내의 모든 셀 유닛 내의 소스측 선택 게이트 트랜지스터를 차단 상태로 한다.

⑤ 단계 5(시각 t3)

프로그램 전위 Vpgm 및 중간 전위 Vpass를 워드 라인에 제공하여, 용량 커플링에 의해 선택 블럭 내의 모든 셀 유닛 내의 메모리 셀의 채널 전위를 부스트시킨다. 또, 비선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀 채널은 충분히 높은 기록 방지 전위가 된다.

⑥ 단계 6(시각 t4)

드레인측 선택 게이트 라인 SGD를 VSG2로부터 VSG3으로 상승시켜, 선택 비트 라인에 접속되는 셀 유닛 내의 드레인측 선택 게이트 트랜지스터를 온 상태로 하여, 선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀의 채널 전위를 0V로 한다. 이에 따라, 선택 워드 라인과 선택 비트 라인 사이에 접속되는 선택 메모리 셀에 대해서는 "0"-프로그래밍이 실행된다.

이 때, 비선택 비트 라인에 접속되는 셀 유닛 내의 드레인측 선택 게이트 트랜지스터에 대해서는 차단 상태로 하고, 비선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀 채널에 대해서는 기록 방지 전위를 유지시킨다.

이와 같이 본 발명에 대한 기록 방식에서는 프로그램 전위의 공급 시에 소스측 선택 게이트 라인 SGS의 전위를 VSG2'로 설정하고, 드레인측 선택 게이트 라인 SGD의 전위를 VSG2로 설정하고 있다.

따라서, 프로그램 전위 Vpgm 공급 시, 용량 커플링에 의해 두 개의 선택 게이트 라인 SGS, SGD의 전위가 다소 상승하였다고 하여도, 선택 블럭 내의 선택 게이트 트랜지스터가 온 상태가 되지 않는다. 즉, 프로그램 전위 Vpgm의 공급 시, 선택 게이트 트랜지스터가 누설의 원인이 되지 않고, 충분히 높은 기록 방지 전위를 얻을 수 있다.

또, VSG1'의 값은 소스선 CELSRC의 전위 VSG4를 충분히 셀 유닛으로 전송하는 것(큰 초기 전위를 충전하는 것)을 목적으로 하고, 마찬가지로, VSG1의 값은 비트 라인의 데이터에 대응한 소정 전위를 충분히 셀 유닛으로 전송하는 것(큰 초기 전위를 충전하는 것)을 목적으로 한다.

또한, VSG2' 및 VSG2의 값은 프로그램 전위 Vpgm의 인가 시, 용량 커플링에 의해 VSG2' 및 VSG2가 상승하여도, 소스/드레인측 선택 게이트 트랜지스터를 온 시키지 않는 것(누설 방지)을 목적으로 하고, VSG3의 값은 선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀 채널에는 0V를 전송하고, 비선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀 채널은 부스트 후, 충분히 큰 채널 전위(기록 방지 전위)를 유지하는 것을 목적으로 한다.

그리고, 이들 목적을 동시에 실현하기 위해서는 VSG1>VSG3>VSG2의 대소 관계 및, VSG1'≥VSG4≥VDD의 대소 관계를 만족시키도록 하면 좋다.

본 예에 대한 기록 방식에서는 VSG1=VSG1'=VSG4이여도 좋다. 본 예에 있어서 중요한 점은 채널 부스트 시, 소스측 선택 게이트 라인 SGS가 VSG2', 드레인측 선택 게이트 라인 SGD가 VSG2(예를 들면, 0V)로 설정된다는 점에 있다. 그리고, 이 경우, 프로그램 데이터에 따르면, 선택 블럭 내의 셀 유닛 내의 모든 메모리 셀 채널이 부스트된다.

이와 같이 본 발명에 대한 기록 방식에 따르면, 셀 유닛의 양측(소스측 및 드레인측)으로부터 충전을 행하고 있기 때문에, 셀 유닛 내에 "0" 상태의 셀이 존재하여도, 채널 부스트 전에 충분히 높은 초기 전위를 얻을 수 있다. 또한, 채널 부스트 시(프로그램 전위 Vpgm의 인가 시)에 선택 게이트 트랜지스터의 게이트 전위를 VSG2', VSG2로 설정함으로써, 채널 부스트 시의 누설을 방지할 수 있다.

또한, 프로그램 전위 Vpgm의 인가 전에 있어서는 워드 라인의 전위를 Vread가 아닌 0V로 설정하고 있기 때문에, 채널 부스트 시에 있어서의 워드 라인에 인가하는 전위를 크게 취할 수 있어, 부스트에 의한 전위 상승을 크게 할 수 있다.

따라서, 비선택 메모리 셀(기록 방지 셀) 채널에 대해서는 채널 부스트에 의해 충분히 높은 기록 방지 전위를 얻을 수 있어, 그 결과, 기록 오류 방지 및 신뢰성 향상을 달성할 수 있다.

또, 드레인측 선택 게이트 트랜지스터의 게이트 전위를 VSG2로부터 VSG3으로 설정함으로써, 비선택 메모리 셀의 채널 전위(기록 방지 전위)를 유지하면서, 선택 메모리 셀 채널에는 데이터 "0"(=0V)을 전송할 수 있기 때문에, 선택 메모리 셀에 대해서는 통상대로 "0"-프로그래밍이 실행된다.

[제6 예]

본 예의 기록 방식은 상술한 제5 예에 대한 기록 방식(도 13)의 변형예이다. 본 예의 기록 방식은 상술한 제5 예에 대한 기록 방식에 비하면, 소스측으로부터의 채널 충전의 타이밍과 드레인측으로부터의 채널 충전의 타이밍을 반대로 한다는 점이 특징이다.

이하, 도 6 및 도 7에 도시한 NAND형 플래시 메모리를 예로 들어, 본 예에 대한 기록 방식에 대하여 설명한다.

전제 조건으로서는 도 7의 워드 라인 WL2가 선택되어, 워드 라인 WL2에 접속되는 메모리 셀 중, 파선으로 둘러싼 메모리 셀 A가 선택 셀("0"-프로그래밍의 대상이 되는 셀)이고, 그 밖의 메모리 셀은 비선택 셀("0"-프로그래밍의 대상이 되는 셀, 즉, 기록 방지 셀)인 것으로 한다.

도 14는 본 발명의 기록 방식의 제6 예를 나타내는 신호 파형이다.

우선, 1 페이지 분량의 기록 데이터가 칩 외부로부터 감지 증폭기 S/A로 입력된다(데이터 로드).

여기서는 메모리 셀 A에 대해서만, "0"-프로그래밍(임계치를 상승시키는 기록 동작)을 행하는 것을 전제로 하기 때문에, 선택 비트 라인 BL2에 접속되는 감지 증폭기 S/A에는 데이터 "0"이 입력되고, 그 밖의 비트 라인 BL0, BL1, BL3, BL4에 접속되는 감지 증폭기 S/A에는 데이터 "1"이 입력된다.

각 감지 증폭기 S/A는 기록 데이터를 일시 기억하는 래치 기능(래치 회로)을 갖고 있기 때문에, 선택 비트 라인 BL2에 접속되는 감지 증폭기 S/A에는 데이터 "0"이 래치되고, 그 밖의 비트 라인 BL0, BL1, BL3, BL4에 접속되는 감지 증폭기S/A에는 데이터 "1"이 래치된다.

또, 도 14의 신호 파형도에 있어서, BL "0"은 "0"-프로그래밍의 대상이 되는 메모리 셀 A가 접속되는 비트 라인 BL2를 나타내고, BL "1"은 "1"-프로그래밍의 대상이 되는 셀(기록 방지 셀)이 접속되는 비트 라인 BL0, BL1, BL3, BL4를 나타내고 있다.

기록 동작 시, 우선, 제어 신호 BLTR이 "H" 레벨(전원 전위 VDD를 충분히 전송할 수 있는 전위)이 되며, 감지 증폭기 S/A 내의 데이터는 비트 라인 BLj(j=0, 1, …)로 전송된다. 즉, 감지 증폭기 S/A 내의 데이터가 "0"인 비트 라인 BL2는 "0"("L" 레벨=0V)이 되며, 감지 증폭기 S/A 내의 데이터가 "1"인 비트 라인 BL0, BL1, BL3, BL4는 "1"("H" 레벨=VDD)이 된다.

또한, 드레인측 선택 게이트 라인 SGD의 전위가 VSG1로 설정된다(시각 t1).

여기서, 본 발명에 대한 기록 방식에서는 VSG1은 비선택 비트 라인 BL0, BL1, BL3, BL4의 데이터 "1"(=VDD), 즉, 기록 방지 전위(초기 전위)를 드레인측 선택 게이트 라인 SGD를 경유하여, 충분히 전송, 예를 들면, 임계치 저하 없이 그대로 전송할 수 있는 전위(예를 들면, 전원 전위 VDD 이상의 전위)로 설정된다.

이 후, 프로그램 전위 Vpgm 및 중간 전위 Vpass가 제공되기 전에 드레인측 선택 게이트 라인 SGD의 전위를 VSG1로부터 VSG2로 저하시킨다(시각 t1'). 여기서, VSG2는 비선택 비트 라인에 접속되는 셀 유닛 내의 드레인측 선택 게이트 트랜지스터가 항상 차단 상태가 되어, 그 셀 유닛 내의 메모리 셀 채널에 충전된 전하가 누설되지 않고, 채널 전위(기록 방지 전위)가 저하되지 않는 값(예를 들면, 0V)으로 설정된다.

이 후, 소스측 선택 게이트 라인 SGS가 VSG1'로 설정된다. 또, 소스선 CELSRC은 시각 t1에 있어서, 미리 VSG4로 설정되어 있다. VSG4는, 예를 들면, Vread와 같은 내부 전원 전압 VDD 이상의 전위이고, VSG1'는 예를 들면, VSG4이거나, VSG4에 소스측 선택 게이트 트랜지스터의 임계치 Vth를 더한 값, 또는 그 이상의 전위로 설정된다.

이에 따라, VSG4는 소스선으로부터 소스측 선택 게이트 트랜지스터를 경유하여, 셀 유닛으로 전송된다(시각 t2).

이 후, 프로그램 전위 Vpgm 및 중간 전위 Vpass가 제공되기 전에 소스측 선택 게이트 라인 SGS의 전위를 VSG1'로부터 VSG2'로 저하시킨다(시각 t2').

여기서, VSG2'는 이하의 조건을 만족하는 값으로 설정된다. 비선택 비트 라인에 접속되는 셀 유닛 내의 소스측 선택 게이트 트랜지스터가 항상 차단 상태가 된다. 그 셀 유닛 내의 메모리 셀 채널에 충전된 전하가 누설되지 않는다. 채널 전위(기록 방지 전위)가 저하되지 않는다.

이 후, 선택 블럭 내에서는 선택 워드 라인 WL2에 프로그램 전위 Vpgm이 제공되고, 비선택 워드 라인 WL0, WL1, WL3에 중간 전위 Vpass(0<Vpass<Vpgm)가 제공된다(시각 t3).

이 때, 소스측 선택 게이트 라인 SGS의 전위는 충분히 낮은 값 VSG2'로 설정되고, 드레인측 선택 게이트 라인 SGD의 전위도 충분히 낮은 값 VSG2(예를 들면, VSS)로 설정되어 있기 때문에, 예를 들면, 프로그램 전위 Vpgm 및 중간 전위 Vpass가 워드 라인에 제공되었을 때, 용량 커플링에 의해 소스/드레인측 선택 게이트 라인 SGS, SGD의 전위가 상승하여도, 소스/드레인측 선택 게이트 트랜지스터는 온 상태가 되지 않는다.

이에 따라, 프로그램 전위 Vpgm 및 중간 전위 Vpass의 공급 시에 있어서의 채널 전위의 누설을 방지할 수 있고, 채널 부스트 후에는 충분히 높은 기록 방지 전위를 얻을 수 있게 된다.

여기서, 본 발명의 기록 방식에서는 프로그램 전위 Vpgm 및 중간 전위 Vpass의 공급 시에는 소스측 선택 게이트 라인 SGS의 전위는 충분히 낮은 값 VSG2'로 설정되어, 소스측 선택 게이트 트랜지스터는 차단 상태로 되어 있다. 또한, 드레인측 선택 게이트 라인 SGD의 전위도 충분히 낮은 값 VSG2로 설정되어, 드레인측 선택 게이트 트랜지스터도 차단 상태로 되어 있다.

따라서, 프로그램 전위 Vpgm 및 중간 전위 Vpass의 공급 시, 즉, 채널 부스트 시에도, 선택 블럭 내의 모든 셀 유닛 내의 메모리 셀 채널이 부스트된다.

이 후, 드레인측 선택 게이트 라인 SGD의 전위를 VSG2로부터 VSG3으로 상승시킨다(시각 t4).

선택 비트 라인 BL2에 접속되는 셀 유닛에 대해서, VSG3은 드레인측 선택 게이트 트랜지스터가 온 상태가 되어, 선택 비트 라인 BL2의 데이터 "0" (=0V)을 그 셀 유닛 내의 모든 메모리 셀 채널로 전송할 수 있는 값으로 설정된다. 또한, 비선택 비트 라인 BL0, BL1, BL3, BL4에 접속되는 셀 유닛에 대해서, VSG3은 드레인측 선택 게이트 트랜지스터가 차단 상태이며, 그 셀 유닛 내의 메모리 셀의 채널전위(기록 방지 전위)를 유지할 수 있는 값으로 설정된다.

또, VSG3은 VSG1>VSG3>VSG2의 대소 관계를 만족시키도록 설정된다.

그 결과, 선택 비트 라인 BL2에 접속되는 셀 유닛 내의 메모리 셀 채널은 "0"(0V)이기 때문에, 선택 메모리 셀 A의 컨트롤 게이트 전극과 채널 사이에는 기록(전하의 이동에 의한 임계치의 상승)에 충분한 전계가 걸린다. 한편, 비선택 비트 라인 BL0, BL1, BL3, BL4에 접속되는 셀 유닛 내의 메모리 셀 채널은 충분히 큰 기록 방지 전위를 유지하고 있기 때문에, 기록 방지 셀의 컨트롤 게이트 전극과 채널 사이에는 write로 충분한 전계가 걸리지 않는다.

이에 따라, 선택 워드 라인 WL2에 접속되는 1 페이지 분량의 메모리 셀 중, 선택 메모리 셀 A에 대해서는 "0"-프로그래밍(임계치를 상승시키는 기록 동작)이 실행되고, 그 밖의 비선택 메모리 셀에 대해서는 "1"- 프로그래밍("1" 상태를 유지하는 기록 동작)이 실행된다.

이 후, 선택 워드 라인 WL2의 전위 Vpgm 및 비선택 워드 라인 WL0, WL1, WL3의 전위 Vpass를 각각 0V로 저하시키고(시각 t5), 또한, 드레인측 선택 게이트 라인 SGD의 전위 VSG3을 0V로 저하시키면(시각 t6), 기록 동작이 종료한다.

또, 예를 들면, VSG1은, VDD+Vth 이상의 전위, VSG2는 0V, VSG3 및 VSG4은 VDD보다 높은 전압 Vread로 설정된다. 단, VDD는 내부 전원 전위이고, 메모리 셀 채널로 전송하는 기록 방지 전위(초기 전위)이다. 또한, Vth는 선택 게이트 트랜지스터의 임계치이다.

이상, 본 발명의 기록 방식의 제6 예를 상세히 설명하였지만, 그 특징을 간단히 정리하면, 다음과 같다.

① 단계 1(시각 t1)

드레인측 선택 게이트 라인 SGD를 VSG1로 설정하여, 비트 라인의 데이터에 따른 소정 전위를 선택 블럭 내의 셀 유닛으로 충분히(예를 들면, 임계치 저하 없이 VDD 또는 VSS로) 전송한다.

② 단계 2(시각 t1')

드레인측 선택 게이트 라인 SGD를 VSG1로부터 VSG2로 저하시켜, 선택 블럭 내의 모든 셀 유닛 내의 소스측 선택 게이트 트랜지스터를 차단 상태로 한다.

③ 단계 3(시각 t2)

소스측 선택 게이트 라인 SGS를 VSG1'로 설정하고, 소스선 CELSRC을 VSG4로 설정하여, 소스선 CELSRC의 전위 VSG4를 선택 블럭 내의 셀 유닛으로 충분히(예를 들면, 임계치 저하 없이 VSG4로) 전송한다.

④ 단계 4(시각 t2')

소스측 선택 게이트 라인 SGS를 VSG1로부터 VSG2로 저하시켜, 선택 블럭 내의 모든 셀 유닛 내의 소스측 선택 게이트 트랜지스터를 차단 상태로 한다.

⑤ 단계 5(시각 t3)

프로그램 전위 Vpgm 및 중간 전위 Vpass를 워드 라인에 제공하여, 용량 커플링에 의해 선택 블럭 내의 모든 셀 유닛 내의 메모리 셀 채널 전위를 부스트시킨다. 또, 비선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀 채널은 충분히 높은 기록 방지 전위가 된다.

⑥ 단계 6(시각 t4)

드레인측 선택 게이트 라인 SGD를 VSG2로부터 VSG3으로 상승시켜, 선택 비트 라인에 접속되는 셀 유닛 내의 드레인측 선택 게이트 트랜지스터를 온 상태로 하여, 선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀 채널 전위를 0V로 한다. 이에 따라, 선택 워드 라인과 선택 비트 라인 사이에 접속되는 선택 메모리 셀에 대해서는 "0"-프로그래밍이 실행된다.

이 때, 비선택 비트 라인에 접속되는 셀 유닛 내의 드레인측 선택 게이트 트랜지스터에 대해서는 차단 형태로 하고, 비선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀 채널에 대해서는 기록 방지 전위를 유지시킨다.

이와 같이 본 발명에 대한 기록 방식에서는 프로그램 전위의 공급 시에 소스측 선택 게이트 라인 SGS의 전위를 VSG2'로 설정하고, 드레인측 선택 게이트 라인 SGD의 전위를 VSG2로 설정하고 있다. 예를 들면, 선택 블럭 내의 두 개의 선택 게이트 라인 SGS, SGD 모두 VSS(=0V)로 설정하고 있다.

따라서, 프로그램 전위 Vpgm의 공급 시, 용량 커플링에 의해 두 개의 선택 게이트 라인 SGS, SGD의 전위가 다소 상승하였다고 하여도, 선택 블럭 내의 선택 게이트 트랜지스터가 온 상태가 되지 않는다. 즉, 프로그램 전위 Vpgm의 공급 시에 선택 게이트 트랜지스터가 누설의 원인이 되지 않고, 충분히 높은 기록 방지 전위를 얻을 수 있다.

또, VSG1'의 값은 소스선 CELSRC의 전위 VSG4를 충분히 셀 유닛으로 전송하는 것(큰 초기 전위를 충전하는 것)을 목적으로 하고, 마찬가지로, VSG1의 값은 비트 라인의 데이터에 대응한 소정 전위를 충분히 셀 유닛으로 전송하는 것(큰 초기 전위를 충전하는 것)을 목적으로 한다.

또한, VSG2' 및 VSG2의 값은 프로그램 전위 Vpgm의 인가 시, 용량 커플링에 의해 VSG2' 및 VSG2가 상승하여도, 소스/드레인측 선택 게이트 트랜지스터를 온 시키지 않는 것(누설 방지)을 목적으로 한다. 또한, VSG3의 값은 selected bit line에 접속되는 셀 유닛 내의 메모리 셀 채널에는 0V를 전송하고, 비선택 비트 라인에 접속되는 셀 유닛 내의 메모리 셀 채널에 대해서는 부스트 후에도 충분히 큰 채널 전위(기록 방지 전위)를 유지하는 것을 목적으로 한다.

그리고, 이들 목적을 동시에 실현하기 위해서는 VSG1>VSG3>VSG2의 대소 관계 및, VSG1'≥VSG4≥VDD의 대소 관계를 만족시킨다.

본 예에 대한 기록 방식에서는 VSG1=VSG1'=VSG4이여도 좋다. 본 예에 있어서 중요한 점은 채널 부스트 시, 소스측 선택 게이트 라인 SGS가 VSG2'로 설정되고, 드레인측 선택 게이트 라인 SGD가 VSG2(예를 들면, 0V)로 설정된다는 점에 있다. 그리고, 이 경우, 프로그램 데이터에 상관없이 선택 블럭 내의 셀 유닛 내의 모든 메모리 셀 채널이 부스트된다.

이와 같이 본 발명에 대한 기록 방식에 따르면, 셀 유닛의 양측(소스측 및 드레인측)으로부터 충전을 행하고 있기 때문에, 셀 유닛 내에 "0" 상태의 셀이 존재하고 있어도, 채널 부스트 전에 충분히 높은 초기 전위를 얻을 수 있다. 또한, 채널 부스트 시(프로그램 전위 Vpgm의 인가 시)에 선택 게이트 트랜지스터의 게이트 전위를 VSG2', VSG2로 설정함으로써, 채널 부스트 시의 누설을 방지할 수 있다.

또한, 프로그램 전위 Vpgm의 인가 전에 있어서는 워드 라인의 전위를 Vread가 아닌 0V로 설정하고 있기 때문에, 채널 부스트 시에 있어서의 워드 라인에 인가하는 전위를 크게 취할 수 있어, 부스트에 의한 전위 상승을 크게 할 수 있다.

따라서, 비선택 메모리 셀(기록 방지 셀)의 채널에 대해서는 채널 부스트에 의해 충분히 높은 기록 방지 전위를 얻을 수 있어, 그 결과, 기록 오류 방지 및 신뢰성 향상을 달성할 수 있다.

또, 드레인측 선택 게이트 트랜지스터의 게이트 전위를 VSG2로부터 VSG3으로 설정함으로써, 비선택 메모리 셀의 채널 전위(기록 방지 전위)를 유지하면서, 선택 메모리 셀 채널에는 데이터 "0"(=0V)을 전송할 수 있기 때문에, 선택 메모리 셀에 대해서는 통상대로, "0"-프로그래밍이 실행된다.

[제7 예]

본 예의 기록 방식은 상술한 제2 예에 대한 기록 방식(도 10)의 변형예이다. 본 예의 기록 방식은 3Tr-NAND에 적용되는 것으로, 상술한 제2 예에 대한 기록 방식에 비하면, 드레인측 선택 게이트 라인 SGD를 VSG2로부터 VSG3으로 상승시키는 타이밍이 프로그램 전위 Vpgm을 인가하는 타이밍보다도 전에 설정되어 있다는 점이 특징이다.

도 15는 본 발명의 기록 방식의 제7 예를 나타내는 신호 파형이다.

이 신호 파형에 도시한 바와 같이, 드레인측 선택 게이트 라인 SGD의 전위는 시각 t3에 있어서, VSG2로부터 VSG3으로 상승하고 있다. 이 후, 시각 t4에 있어서, 프로그램 전위 Vpgm이 선택 블럭 내의 워드 라인에 공급한다.

본 예에 대한 기록 방식에서는 프로그램 전위 Vpgm을 선택 블럭 내의 워드 라인에 제공할 때, 드레인측 선택 게이트 라인 SGD의 전위는 VSG2보다도 높은 VSG3으로 설정된다.

그러나, VSG3의 값을 VSG2와 마찬가지로 충분히 낮은 값으로 설정하면, 프로그램 전위 Vpgm의 인가 시, 용량 커플링에 의해 드레인측 선택 게이트 라인 SGD의 전위가 상승하여, 드레인측 선택 게이트 트랜지스터가 온 상태가 되는 것을 방지할 수 있다. 즉, VSG3은 프로그램 전위 Vpgm의 인가 시(워드 라인의 상승 시)에 드레인측 선택 게이트 트랜지스터에 누설 전류가 발생되지 않는 값으로 설정된다.

또한, 본 예에 대한 기록 방식에서는 프로그램 전위 Vpgm을 선택 블럭 내의 워드 라인에 제공하기 전에 드레인측 선택 게이트 라인 SGD의 전위를 VSG2보다도 높은 VSG3으로 설정하여, 비트 라인의 데이터에 대응한 전위를 셀 유닛으로 전송하고 있다. 즉, 프로그램 전위 Vpgm을 선택 블럭 내의 워드 라인에 제공한 후, 비트 라인의 데이터에 대응한 전위를 셀 유닛으로 전송하지 않아도 좋다.

따라서, 이 경우, 비트 라인의 데이터에 대응한 전위를 셀 유닛으로 전송할 때, 셀 유닛 사이의 용량 커플링에 의해 기록 방지 전위가 저하되는 것을 방지할 수 있다.

구체적으로는 프로그램 전위 Vpgm을 선택 블럭 내의 워드 라인에 제공한 후, 비트 라인의 데이터에 대응한 전위를 셀 유닛으로 전송하는 경우, 이미 채널 부스트에 의해, 비선택 메모리 셀 채널을 기록 방지 전위로 한 후, 선택 메모리 셀 채널로 0V를 전송하게 된다. 따라서, 선택 메모리 셀 채널로 0V가 전송되었을 때,인접하는 셀 유닛 사이의 용량 커플링에 의해 비선택 메모리 셀의 채널 전위(기록 방지 전위)가 저하되는 경우가 있다.

이에 대하여, 프로그램 전위 Vpgm을 선택 블럭 내의 워드 라인에 제공하기 전에 비트 라인의 데이터에 대응한 전위를 셀 유닛으로 전송하는 경우, 채널 부스트 시에는 비선택 메모리 셀 채널만이 기록 방지 전위에 부스트된다. 또한, 이미, 선택 메모리 셀 채널은 0V로 설정되어 있기 때문에, 채널 부스트 후에 선택 메모리 셀 채널로 0V를 전송할 필요는 없다. 따라서, 인접하는 셀 유닛 사이의 용량 커플링에 의해, 비선택 메모리 셀의 채널 전위(기록 방지 전위)가 저하되지 않는다.

[제8 예]

본 예의 기록 방식은 상술한 제1 예에 대한 기록 방식(도 8)의 변형예이다. 본 예의 기록 방식은 NAND형 플래시 메모리에 적용되는 것으로, 상술한 제1 예에 대한 기록 방식에 비하면, 드레인측 선택 게이트 라인 SGD를 VSG2로부터 VSG3으로 상승시키는 타이밍이 프로그램 전위 Vpgm을 인가하는 타이밍보다도 전에 설정되어 있는 점이 특징이다.

도 16은 본 발명의 기록 방식의 제8 예를 나타내는 신호 파형이다.

이 신호 파형에 도시한 바와 같이, 드레인측 선택 게이트 라인 SGD의 전위는 시각 t3에 있어서, VSG2로부터 VSG3으로 상승하고 있다. 이 후, 시각 t4에 있어서, 프로그램 전위 Vpgm이 선택 블럭 내의 워드 라인에 공급된다.

본 예에 대한 기록 방식에서는 프로그램 전위 Vpgm을 선택 블럭 내의 워드 라인에 제공할 때, 드레인측 선택 게이트 라인 SGD의 전위는 VSG2보다도 높은 VSG3으로 설정된다.

그러나, VSG3의 값을 VSG2와 마찬가지로 충분히 낮은 값으로 설정하면, 프로그램 전위 Vpgm의 인가 시, 용량 커플링에 의해 드레인측 선택 게이트 라인 SGD의 전위가 상승하여, 드레인측 선택 게이트 트랜지스터가 온 상태가 되는 것을 방지할 수 있다. 즉, VSG3은 프로그램 전위 Vpgm의 인가 시(워드 라인의 상승 시)에 드레인측 선택 게이트 트랜지스터에 누설 전류가 발생되지 않는 값으로 설정된다.

또한, 본 예에 대한 기록 방식에서는 프로그램 전위 Vpgm을 선택 블럭 내의 워드 라인에 제공하기 전에 드레인측 선택 게이트 라인 SGD의 전위를 VSG2보다도 높은 VSG3으로 설정하여, 비트 라인의 데이터에 대응한 전위를 셀 유닛으로 전송하고 있다. 즉, 프로그램 전위 Vpgm을 선택 블럭 내의 워드 라인에 제공한 후, 비트 라인의 데이터에 대응한 전위를 셀 유닛으로 전송하지 않아도 좋다.

따라서, 이 경우, 비트 라인의 데이터에 대응한 전위를 셀 유닛으로 전송할 때, 셀 유닛 사이의 용량 커플링에 의해 기록 방지 전위가 저하되는 것을 방지할 수 있다.

구체적으로는 프로그램 전위 Vpgm을 선택 블럭 내의 워드 라인에 제공한 후, 비트 라인의 데이터에 대응한 전위를 셀 유닛으로 전송하는 경우, 이미 채널 부스트에 의해, 비선택 메모리 셀 채널을 기록 방지 전위로 한 후, 선택 메모리 셀 채널로 0V를 전송하게 된다. 따라서, 선택 메모리 셀 채널로 0V가 전송되었을 때, 인접하는 셀 유닛 사이의 용량 커플링에 의해 비선택 메모리 셀 채널 전위(기록 방지 전위)가 저하되는 경우가 있다.

이에 대하여, 프로그램 전위 Vpgm을 선택 블럭 내의 워드 라인에 제공하기 전에 비트 라인의 데이터에 대응한 전위를 셀 유닛으로 전송하는 경우, 채널 부스트 시에는 비선택 메모리 셀 채널만이 기록 방지 전위에 부스트된다. 또한, 이미 선택 메모리 셀 채널은 0V로 설정되어 있기 때문에, 채널 부스트 후, 선택 메모리 셀 채널로 0V를 전송할 필요는 없다. 따라서, 인접하는 셀 유닛 사이의 용량 커플링에 의해, 비선택 메모리 셀 채널 전위 (기록 방지 전위)가 저하되지 않는다.

[제9 예]

도 17은 본 발명의 기록 방식의 제9 예를 나타내는 신호 파형이다.

이 신호 파형은 상술한 제1 예에 대한 기록 방식의 신호 파형(도 8)과 거의 동일하다.

본 예에 대한 기록 방식의 신호 파형이 상술한 제1 예에 대한 기록 방식의 신호 파형과 다른 점은 비선택 비트 라인 BL "1"에 있어서의 전위 레벨에만 있다.

구체적으로, 상술한 제1 예에서 비선택 비트 라인 BL "1"은 내부 전원 전위 VDD로 설정되어 있는 반면, 본 예에서 비선택 비트 라인 BL "1"은 내부 전원 전위 VDD보다도 낮은 클램프 전위 Vclamp(예를 들면, 1V 정도)로 설정되어 있다.

이와 같이 비선택 비트 라인 BL "1"의 전위 레벨을 저하시킴으로써, 미세화, 대용량화 등에 따라 증대해 가는 비트 라인 용량, 비트 라인 사이 용량 등에 의한 충전 시의 부하를 경감시킬 수 있다. 즉, 비선택 비트 라인 BL "1"의 전위 레벨을 저하시키는 것은 소비 전력의 저감, 전원 전위의 변동 방지 등에 유효하게 된다.

여기서, Vclamp에 대하여 검토한다.

비선택 비트 라인 BL "1"에 있어서의 Vclamp은 기록 방지를 위해 비선택 메모리 셀 채널에 제공하는 충전 전위이다.

채널의 충전 전위는 셀 유닛 내의 "0" 셀의 임계치와 "0" 셀의 게이트 전위로부터 정해지는 전송 전위에 기초하여 결정되기 때문에, Vclamp은 이 전송 전위보다도 큰 값으로 설정하면 좋다. 예를 들면, "0" 셀의 게이트 전위는 Vread(예를 들면, 3.5V)이므로, "0" 셀의 임계치를 1.5V로 하면, "0" 셀은 3.5V-1.5V=2.0V 이하의 전위만을 전송할 수 있다.

따라서, Vclamp로서는 2.0V 이상으로 설정하면 좋다.

실제로 "0" 셀의 임계치는 0.5V 내지 2.0V까지의 분포를 갖고 있기 때문에, 채널 전위(기록 방지 전위)가 가장 높아지는 0.5V의 임계치를 갖는 "0" 셀에 대하여 생각하는 것이 좋다. 또한, write시에는 백 게이트 바이어스 효과도 존재하기 때문에, 이것도 고려하면, "0" 셀의 임계치는 1.5V로 가정할 수 있다.

"0" 셀의 임계치를 1.5V로 한 경우에는, 상술한 바와 같이, Vclamp로서는 2.0V 이상으로 설정하는 것이 효과적이다.

상술한 제1 내지 제8 예에서, VSG3은 예를 들면, 내부 전원 전위 VDD로 설정할 수 있다.

그러나, 본 예에서 VSG3은 Vclamp 이하, 드레인측 선택 게이트 트랜지스터의 임계치 이상이 아니면 안된다. 왜냐하면, 본 예에서는 비선택 비트 라인 BL "1"은 클램프 전위 Vclamp이다. 이 경우, VSG3를 내부 전원 전위 VDD로 하면, 드레인측 선택 게이트 트랜지스터의 전위 관계는 Vg(게이트)=VDD, Vs(소스)= Vboost(채널 부스트 전위), Vd(드레인)=Vclamp이 되어, VDD>Vclamp의 경우, 채널의 전하는 드레인측 선택 게이트 트랜지스터를 경유하여, 비트 라인으로 빠진다.

그래서, 본 예에 있어서는 VSG3은 Vclamp 이하, 드레인측 선택 게이트 트랜지스터의 임계치 이상으로 설정된다.

또, 본 예에서는 상술한 제1 예를 전제로 하여, 그 비선택 비트 라인 BL "1"을 내부 전원 전위 VDD보다도 낮은 클램프 전위 Vclamp로 설정하였다.

단, 비선택 비트 라인 BL "1"을 내부 전원 전위 VDD보다도 낮은 클램프 전위 Vclamp로 설정한다는 것은, 당연히 상술한 제2 내지 제8 예에 대한 기록 방식에 적용할 수도 있으며, 또한, 그 경우에 있어서도 본 예와 마찬가지의 효과를 얻을 수 있다.

[제10 예]

도 18은 본 발명의 기록 방식의 제10 예를 나타내는 신호 파형이다.

이 신호 파형은 상술한 제1 예에 대한 기록 방식의 신호 파형(도 8)과 거의 동일하다.

본 예에 대한 기록 방식의 신호 파형이 상술한 제1 예에 대한 기록 방식의 신호 파형과 다른 점은 선택 비트 라인 BL "0"에 있어서의 신호 파형에만 있다.

구체적으로, 상술한 제1 예에서 선택 비트 라인 BL "0"은 항상 VSS (=0V)로 설정되어 있는 반면, 본 예에서 선택 비트 라인 BL "0"은 적어도 채널 부스트 전의 초기 전위를 셀 유닛으로 전송할 때에는 내부 전원 전위 VDD로 설정된다(시각 t1∼t2).

본 예와 같이, 초기 충전 시에 프로그램 데이터에 관계없이 모든 비트 라인을 VDD로 설정해 둠으로써, 비트 라인 사이 용량에 의한 영향을 작게 할 수 있어, 예를 들면, 커플링에 의한 상승 효과로 초기 충전을 고속으로 행할 수 있다. 또, 모든 비트 라인이 VDD이면, 부하 용량이 저감되어, 소비 전력의 저감, 전원의 변동 방지 등에 유효하다.

또, 본 예에서는 선택 비트 라인 BL "0"은 프로그램 전위 Vpgm의 인가에 의해 채널 부스트를 행한 후에 VSS(=0V)로 설정되지만, 프로그램 데이터를 비트 라인으로 전송하는 시기는 드레인측 선택 게이트 라인 SGD가 VSG2의 사이, 즉, 드레인측 선택 게이트 라인 SGD가 VSG3이 되기 전(프로그램 데이터를 셀 유닛으로 전송하기 전)이면, 언제나 좋다.

예를 들면, 본 예와 같이, 선택 비트 라인 BL "0"은 프로그램 전위 Vpgm의 인가에 의해 채널 부스트를 행한 후에 VSS(=0V)로 설정하여도 좋고, 또한, 프로그램 전위 Vpgm의 인가에 의해 채널 부스트를 행함과 동시에, 또는 그 전에 VSS(= 0V)로 설정하여도 좋다.

또, 본 예에서는 상술한 제1 예를 전제로서, 초기 충전 시에 선택 비트 라인 BL "0"을 내부 전원 전위 VDD로 설정하였다.

단, 초기 충전 시에 선택 비트 라인 BL "0"을 내부 전원 전위 VDD로 설정한다는 것은, 당연히 상술한 제2 내지 제8 예에 대한 기록 방식에 적용할 수도 있으며, 또한, 그 경우에 있어서도 본 예와 마찬가지의 효과를 얻을 수 있다.

[제11 예]

도 19는 본 발명의 기록 방식의 제11 예를 나타내는 신호 파형이다.

이 신호 파형은 상술한 제10 예에 대한 기록 방식의 변형예이다. 본 예에 대한 기록 방식의 신호 파형이 상술한 제10 예에 대한 기록 방식의 신호 파형과 다른 점은 비선택 비트 라인 BL "1"에 있어서의 신호 파형에만 있다.

구체적으로, 본 예에서 선택 비트 라인 BL "0"은 적어도 채널 부스트 전에 있어 초기 전위를 셀 유닛으로 전송할 때, 내부 전원 전위 VDD로 설정되고, 마찬가지로, 비선택 비트 라인 BL "1"도 적어도 채널 부스트 전에 있어서 초기 전위를 셀 유닛으로 전송할 때, 내부 전원 전위 VDD로 설정된다(시각 t1∼t2).

본 예와 같이, 초기 충전 시에 프로그램 데이터에 관계없이 모든 비트 라인을 VDD로 설정해 둠으로써, 비트 라인 사이 용량에 의한 영향을 작게 할 수 있어, 예를 들면, 커플링에 의한 상승 효과로 초기 충전을 고속으로 행할 수 있다. 또, 모든 비트 라인이 VDD이면, 부하 용량이 저감되어, 소비 전력의 저감, 전원의 변동 방지 등에 유효하다.

또한, 본 예에서는 선택 비트 라인 BL "0"은 프로그램 전위 Vpgm의 인가에 의해 채널 부스트를 행한 후, 프로그램 데이터의 전송에 의해 VSS(=0V)로 설정되고, 비선택 비트 라인 BL "1"은 프로그램 전위 Vpgm의 인가에 의해 채널 부스트를 행한 후, 프로그램 데이터의 전송에 의해 Vclamp(<VDD)로 설정된다 (시각 t4).

즉, 채널 부스트 후, 선택 비트 라인 BL "0"의 데이터 "0"을 셀 유닛으로 전송할 때(시각 t5)에 있어서, 비선택 비트 라인 BL "1"은 VDD보다도 낮은 Vclamp로 설정되어 있기 때문에, 비트 라인 사이의 용량 커플링에 의한 데이터 전송의 지연을 방지할 수 있다. 또한, 본 예에 따르면, 소비 전력의 저감이나, 전원 전위 VDD의 변동 등도 방지할 수 있다. 또한, 클램프 전위 Vclamp는 누설에 의해, 비선택 메모리 셀의 채널 전위(기록 방지 전위)가 저하되지 않는 값으로 설정된다.

또, 본 예에서, 선택 비트 라인 BL "0"은 프로그램 전위 Vpgm의 인가에 의해 채널 부스트를 행한 후, VSS(=0V)로 설정되고, 비선택 비트 라인 BL "1"도 프로그램 전위 Vpgm의 인가에 의해 채널 부스트를 행한 후, Vclamp로 설정된다.

그러나, 프로그램 데이터를 비트 라인으로 전송하는 시기(선택 비트 라인 BL "0"을 VSS로 하여, 비선택 비트 라인 BL "1"을 Vclamp로 하는 시기)는 드레인측 선택 게이트 라인 SGD가 VSG2의 사이, 즉, 드레인측 선택 게이트 라인 SGD가 VSG3이 되기 전(프로그램 데이터를 셀 유닛으로 전송하기 전)이면, 언제나 좋다.

예를 들면, 본 예와 같이, 비트 라인 BL "0", BL "1"은 프로그램 전위 Vpgm의 인가에 의해 채널 부스트를 행한 후, 각각, VSS, Vclamp로 설정하여도 좋고, 또한, 프로그램 전위 Vpgm의 인가에 의해 채널 부스트를 행함과 동시에, 또는 그 전에 각각 VSS, Vclamp로 설정하여도 좋다.

또한, Vclamp의 값에 대해서는 상술한 제9 예와 마찬가지로 하여 결정된다.

예를 들면, 비선택 비트 라인 BL "1"에 있어서의 Vclamp는 "0" 셀의 게이트 전위를 Vread(예를 들면, 3.5V), "0" 셀의 임계치를 1.5V로 하면, "0" 셀은 3.5V-1.5V=2.0V 이하의 전위만을 전송할 수 있기 때문에, 그 결과, 2.0V 이상의 값으로 설정하면 좋다.

또한, 본 예에서는 상술한 제9 예와 마찬가지로, VSG3은 Vclamp 이하, 드레인측 선택 게이트 트랜지스터의 임계치 이상으로 할 필요가 있다. 왜냐하면, 비선택 비트 라인 BL "1"은 클램프 전위 Vclamp이다. 이 경우, VSG3을 내부 전원 전위 VDD로 하면, 드레인측 선택 게이트 트랜지스터의 전위 관계는 Vg(게이트)=VDD, Vs(소스)=Vboost(채널 부스트 전위), Vd(드레인)=Vclamp가 되어, VDD> Vclamp의 경우, 채널의 전하는 드레인측 선택 게이트 트랜지스터를 경유하여 비트 라인으로 빠진다.

그래서, 본 예에 있어서, VSG3은 Vclamp 이하, 드레인측 선택 게이트 트랜지스터의 임계치 이상으로 설정된다.

또, 본 예에서는 상술한 제1 예를 전제로 하여, 초기 충전 시에 모든 비트 라인을 내부 전원 전위 VDD로 설정하고, 이 후, 선택 비트 라인 BL "0"을 VSS로 설정하고, 비선택 비트 라인 BL "1"을 VDD보다도 낮은 Vclamp로 설정하였다.

단, 이러한 기록 방식은 상술한 제1 예뿐만 아니라, 상술한 제2 내지 제8 예에 대한 기록 방식에 조합하여 적용할 수도 있다. 또한, 이 경우에 있어서도 본 예와 마찬가지의 효과를 얻을 수 있다.

[기타]

이상, 본 발명에 대한 기록 방식을 제1 내지 제11 예로서 설명하였지만, 이들은 NAND형 플래시 메모리 및 3Tr-NAND에 한정되는 것이 아니라, 선택 게이트 트랜지스터를 갖는 모든 불휘발성 반도체 메모리에 적용할 수 있는 것이다. 또한, 본 발명에 대한 기록 방식은 2치(2-level type) 메모리 외, 다중값(multi-level type) 메모리에도 적용할 수 있다.

이상, 설명한 바와 같이 본 발명에 따르면, 초기 전위를 셀 유닛에 제공한 후, 워드 라인에 프로그램 전위를 제공하여 채널 부스트를 종료하기까지의 기간, 드레인측/소스측 선택 게이트 트랜지스터를 충분히 차단 상태로 하는 전위를, 이들 선택 게이트 트랜지스터의 게이트 전극에 제공하고 있어, 채널 부스트 시에 누설 전류의 발생에 의한 기록 방지 전위의 저하가 발생되지 않는다.

그 외의 장점들 및 변경들은 당분야의 업자라면 용이하게 알 수 있을 것이다. 따라서, 넒은 관점에서의 본 발명은 본 명세서에 보여지고 기술된 특정의 세부 사항 및 대표 실시예에 한정되는 것은 아니다. 따라서, 다양한 변경들이 첨부된 청구범위들 및 그 등가물들에 의해 정의된 것과 같은 일반적인 발명적 개념의 정신 또는 범위를 벗어나지 않고 이루어질 수 있다.

Claims (65)

  1. 불휘발성 반도체 메모리에 있어서,
    적어도 하나의 메모리 셀과,
    상기 적어도 하나의 메모리 셀과 비트 라인 사이에 접속되는 선택 게이트 트랜지스터를 구비하고,
    기록 동작은 연속하는 제1, 제2 및 제3 기간에 행해지고, 상기 제1, 제2 및 제3 기간에 있어서의 상기 선택 게이트 트랜지스터의 게이트 전위를 각각 제1, 제2 및 제3 전위로 한 경우, 제1 전위>제3 전위>제2 전위의 관계가 성립하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  2. 불휘발성 반도체 메모리에 있어서,
    적어도 하나의 메모리 셀과,
    상기 적어도 하나의 메모리 셀의 양단에 각각 하나씩 접속되는 두 개의 선택 게이트 트랜지스터를 구비하고,
    기록 동작은 연속하는 제1, 제2 및 제3 기간에 행해지고, 상기 제1, 제2 및 제3 기간에 있어서의 상기 두 개의 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 각각 제1, 제2 및 제3 전위로 한 경우, 제1 전위>제3 전위>제2 전위의 관계가 성립되는 것을 특징으로 하는 불휘발성 반도체 메모리.
  3. 제1항에 있어서,
    상기 제1 기간은 프로그램 데이터에 따른 전위 또는 프로그램 데이터에 의존하지 않는 일정 전위를 초기 전위로서, 상기 적어도 하나의 메모리 셀 채널에 공급하는 기간인 것을 특징으로 하는 불휘발성 반도체 메모리.
  4. 제1항에 있어서,
    상기 제2 기간은 상기 선택 게이트 트랜지스터를 차단 상태로 하고, 선택 워드 라인에 프로그램 전위를 공급하고, 상기 적어도 하나의 메모리 셀 채널 전위를 부스트하는 기간인 것을 특징으로 하는 불휘발성 반도체 메모리.
  5. 제1항에 있어서,
    상기 제3 기간은 상기 비트 라인이 제4 전위인 경우에는 상기 제4 전위를 상기 선택 게이트 트랜지스터를 경유하여 상기 적어도 하나의 메모리 셀 채널로 전송하고, 상기 비트 라인이 제5 전위인 경우에는 상기 선택 게이트 트랜지스터를 차단 상태로 하여 상기 적어도 하나의 메모리 셀 채널 전위를 유지하는 기간인 것을 특징으로 하는 불휘발성 반도체 메모리.
  6. 제1항에 있어서,
    상기 제2 기간은 상기 선택 게이트 트랜지스터를 차단 상태로 하는 기간인 것을 특징으로 하는 불휘발성 반도체 메모리.
  7. 제1항에 있어서,
    상기 제3 기간은 상기 비트 라인이 제4 전위인 경우에는 상기 제4 전위를 상기 선택 게이트 트랜지스터를 경유하여 상기 적어도 하나의 메모리 셀 채널로 전송하고, 상기 비트 라인이 제5 전위인 경우에는 상기 선택 게이트 트랜지스터를 차단 상태로 하여 상기 적어도 하나의 메모리 셀 채널 전위를 유지하는 기간 및, 선택 워드 라인에 프로그램 전위를 공급하고, 상기 적어도 하나의 메모리 셀 채널 전위를 부스트하는 기간을 포함하고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  8. 제2항에 있어서,
    상기 제2 기간은 상기 선택 게이트 트랜지스터의 한 쪽을 차단 상태로 하고, 프로그램 전위에 의존하지 않는 일정 전위를 상기 선택 게이트 트랜지스터의 다른 쪽을 경유하여 상기 적어도 하나의 메모리 셀 채널에 공급하는 기간인 것을 특징으로 하는 불휘발성 반도체 메모리.
  9. 불휘발성 반도체 메모리에 있어서,
    적어도 하나의 메모리 셀과,
    상기 적어도 하나의 메모리 셀과 비트 라인 사이에 접속되는 제1 선택 게이트 트랜지스터와,
    상기 적어도 하나의 메모리 셀과 소스선 사이에 접속되는 제2 선택 게이트트랜지스터를 구비하고,
    기록 동작은 연속하는 제1, 제2, 제3 및 제4 기간에 행해지고, 상기 제1, 제2, 제3 및 제4 기간에 있어서의 상기 제1 선택 게이트 트랜지스터의 게이트 전위를 각각 제1, 제2, 제3 및 제4 전위로 한 경우, 제2 전위>제4 전위>제3 전위>제1 전위의 관계가 성립하고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  10. 제9항에 있어서,
    상기 제1 기간은 상기 제1 선택 게이트 트랜지스터를 차단 상태로 하고, 프로그램 전위에 의존하지 않는 일정 전위를 상기 소스선으로부터 상기 제2 선택 게이트 트랜지스터를 경유하여 상기 적어도 하나의 메모리 셀 채널에 공급하는 기간인 것을 특징으로 하는 불휘발성 반도체 메모리.
  11. 제9항에 있어서,
    상기 제2 기간은 상기 제2 선택 게이트 트랜지스터를 차단 상태로 하고, 프로그램 데이터에 따른 전위 또는 프로그램 데이터에 의존하지 않는 일정 전위를 초기 전위로서, 상기 비트 라인으로부터 상기 제1 선택 게이트 트랜지스터를 경유하여 상기 적어도 하나의 메모리 셀 채널에 공급하는 기간인 것을 특징으로 하는 불휘발성 반도체 메모리.
  12. 제9항에 있어서,
    상기 제3 기간은 상기 제1 및 제2 선택 게이트 트랜지스터를 차단 상태로 하고, 선택 워드 라인에 프로그램 전위를 공급하여, 상기 적어도 하나의 메모리 셀 채널 전위를 부스트하는 기간인 것을 특징으로 하는 불휘발성 반도체 메모리.
  13. 제9항에 있어서,
    상기 제4 기간은 상기 비트 라인이 제5 전위인 경우에는 상기 제5 전위를 상기 제1 선택 게이트 트랜지스터를 경유하여 상기 적어도 하나의 메모리 셀 채널로 전송하고, 상기 비트 라인이 제6 전위인 경우에는 상기 제1 선택 게이트 트랜지스터를 차단 상태로 하여, 상기 적어도 하나의 메모리 셀 채널 전위를 유지하는 기간인 것을 특징으로 하는 불휘발성 반도체 메모리.
  14. 제9항에 있어서,
    상기 제3 기간은 상기 제1 및 제2 선택 게이트 트랜지스터를 차단 상태로 하는 기간인 것을 특징으로 하는 불휘발성 반도체 메모리.
  15. 제9항에 있어서,
    상기 제4 기간은 상기 비트 라인이 제5 전위인 경우에는 상기 제5 전위를 상기 제1 선택 게이트 트랜지스터를 경유하여 상기 적어도 하나의 메모리 셀 채널로 전송하고, 상기 비트 라인이 제6 전위인 경우에는 상기 제1 선택 게이트 트랜지스터를 차단 상태로 하여, 상기 적어도 하나의 메모리 셀 채널 전위를 유지하는 기간및, 선택 워드 라인에 프로그램 전위를 공급하고, 상기 적어도 하나의 메모리 셀 채널 전위를 부스트하는 기간을 포함하고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  16. 불휘발성 반도체 메모리에 있어서,
    적어도 하나의 메모리 셀과,
    상기 적어도 하나의 메모리 셀과 비트 라인 사이에 접속되는 선택 게이트 트랜지스터와,
    초기 전위를 상기 적어도 하나의 메모리 셀 채널에 공급하는 제1 기간에 상기 선택 게이트 트랜지스터의 게이트 전위를 제1 전위로 설정하고, 상기 적어도 하나의 메모리 셀 채널 전위를 부스트하는 제2 기간에 상기 선택 게이트 트랜지스터의 게이트 전위를 제2 전위로 설정하고, 상기 비트 라인이 제4 전위일 때, 상기 제4 전위를 상기 적어도 하나의 메모리 셀 채널로 전송하고, 상기 비트 라인이 제5 전위일 때, 상기 적어도 하나의 메모리 셀 채널 전위를 유지하는 제3 기간에 상기 선택 게이트 트랜지스터의 게이트 전위를 제3 전위로 설정하는 제어 회로를 구비하며,
    상기 제1, 제2 및 제3 기간은 상호 연속하고 있어, 상기 제3, 제4 및 제5 전위는 제4 전위>제3 전위>제5 전위의 관계를 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  17. 불휘발성 반도체 메모리에 있어서,
    적어도 하나의 메모리 셀과,
    상기 적어도 하나의 메모리 셀의 양단에 각각 하나씩 접속되는 두 개의 선택 게이트 트랜지스터와,
    초기 전위를 상기 적어도 하나의 메모리 셀 채널에 공급하는 제1 기간에 상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 제1 전위로 설정하고, 상기 적어도 하나의 메모리 셀 채널 전위를 부스트하는 제2 기간에 상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 제2 전위로 설정하고, 상기 비트 라인이 제4 전위일 때, 상기 제4 전위를 상기 적어도 하나의 메모리 셀 채널로 전송하고, 상기 비트 라인이 제5 전위일 때, 상기 적어도 하나의 메모리 셀 채널 전위를 유지하는 제3 기간에 상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 제3 전위로 설정하는 제어 회로를 구비하며,
    상기 제1, 제2 및 제3 기간은 상호 연속하고 있어, 상기 제3, 제4 및 제5 전위는 제4 전위>제3 전위>제5 전위의 관계를 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  18. 불휘발성 반도체 메모리에 있어서,
    적어도 하나의 메모리 셀과,
    상기 적어도 하나의 메모리 셀과 비트 라인 사이에 접속되는 선택 게이트 트랜지스터와,
    초기 전위를 상기 적어도 하나의 메모리 셀 채널에 공급하는 제1 기간에 상기 선택 게이트 트랜지스터의 게이트 전위를 제1 전위로 설정하고, 상기 선택 게이트 트랜지스터를 차단 상태로 하는 제2 기간에 상기 선택 게이트 트랜지스터의 게이트 전위를 제2 전위로 설정하고, 상기 비트 라인이 제4 전위일 때, 상기 제4 전위를 상기 적어도 하나의 메모리 셀 채널로 전송하고, 상기 비트 라인이 제5 전위일 때, 상기 적어도 하나의 메모리 셀 채널 전위를 유지한 후, 상기 적어도 하나의 메모리 셀 채널 전위를 부스트하는 제3 기간에 상기 선택 게이트 트랜지스터의 게이트 전위를 제3 전위로 설정하는 제어 회로를 구비하며,
    상기 제1, 제2 및 제3 기간은 상호 연속하고 있어, 상기 제3, 제4 및 제5 전위는 제4 전위>제3 전위>제5 전위의 관계를 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  19. 불휘발성 반도체 메모리에 있어서,
    적어도 하나의 메모리 셀과,
    상기 적어도 하나의 메모리 셀의 양단에 각각 하나씩 접속되는 두 개의 선택 게이트 트랜지스터와,
    초기 전위를 상기 적어도 하나의 메모리 셀 채널에 공급하는 제1 기간에 상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 제1 전위로 설정하고, 상기 선택 게이트 트랜지스터의 한 쪽을 차단 상태로 하는 제2 기간에 상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 제2 전위로 설정하고, 상기 비트 라인이 제4 전위일 때, 상기 제4 전위를 상기 적어도 하나의 메모리 셀 채널로 전송하고, 상기 비트 라인이 제5 전위일 때, 상기 적어도 하나의 메모리 셀 채널 전위를 유지한 후, 상기 적어도 하나의 메모리 셀 채널 전위를 부스트하는 제3 기간에 상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 제3 전위로 설정하는 제어 회로를 구비하고,
    상기 제1, 제2 및 제3 기간은 상호 연속하고 있어, 상기 제3, 제4 및 제5 전위는 제4 전위>제3 전위>제5 전위의 관계를 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  20. 불휘발성 반도체 메모리에 있어서,
    적어도 하나의 메모리 셀과,
    상기 적어도 하나의 메모리 셀의 양단에 각각 하나씩 접속되는 두 개의 선택 게이트 트랜지스터와,
    초기 전위를 상기 적어도 하나의 메모리 셀 채널에 공급하는 제1 기간에 상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 제1 전위로 설정한 후, 상기 선택 게이트 트랜지스터의 다른 쪽 게이트 전위를 상기 제1 전위로 설정하고, 상기 적어도 하나의 메모리 셀 채널 전위를 부스트하는 제2 기간에 상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 제2 전위로 설정하는 상기 비트 라인이 제4 전위일 때, 상기 제4 전위를 상기 적어도 하나의 메모리 셀 채널로 전송하고, 상기 비트 라인이 제5 전위일 때, 상기 적어도 하나의 메모리 셀 채널 전위를 유지하는제3 기간에 상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 제3 전위로 설정하는 제어 회로를 포함하고,
    상기 제1, 제2 및 제3 기간은 상호 연속하고 있어, 상기 제3, 제4 및 제5 전위는 제4 전위>제3 전위>제5 전위의 관계를 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  21. 불휘발성 반도체 메모리에 있어서,
    적어도 하나의 메모리 셀과,
    상기 적어도 하나의 메모리 셀의 양단에 각각 하나씩 접속되는 두 개의 선택 게이트 트랜지스터와,
    초기 전위를 상기 적어도 하나의 메모리 셀 채널에 공급하는 제1 기간에 상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 제1 전위로 설정한 후, 상기 선택 게이트 트랜지스터의 다른 쪽 게이트 전위를 상기 제1 전위로 설정하고, 상기 선택 게이트 트랜지스터의 한 쪽을 차단 상태로 하는 제2 기간에 상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 제2 전위로 설정하고, 상기 비트 라인이 제4 전위일 때, 상기 제4 전위를 상기 적어도 하나의 메모리 셀 채널로 전송하고, 상기 비트 라인이 제5 전위일 때, 상기 적어도 하나의 메모리 셀 채널 전위를 유지한 후, 상기 적어도 하나의 메모리 셀 채널 전위를 부스트하는 제3 기간에 상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 제3 전위로 설정하는 제어 회로를 포함하고,
    상기 제1, 제2 및 제3 기간은 상호 연속하고 있어, 상기 제3, 제4 및 제5 전위는 제4 전위>제3 전위>제5 전위의 관계를 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  22. 제20항에 있어서,
    상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 상기 제1 전위로 설정할 때, 프로그램 데이터에 의존하지 않는 일정 전위는 소스선으로부터 상기 선택 게이트 트랜지스터의 한 쪽을 경유하여 상기 적어도 하나의 메모리 셀에 공급되고, 상기 선택 게이트 트랜지스터의 다른 쪽 게이트 전위를 상기 제1 전위로 설정할 때, 프로그램 데이터에 따른 전위는 비트 라인으로부터 상기 선택 게이트 트랜지스터의 다른 쪽을 경유하여 상기 적어도 하나의 메모리 셀에 공급되는 것을 특징으로 하는 불휘발성 반도체 메모리.
  23. 제21항에 있어서,
    상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 상기 제1 전위로 설정할 때, 프로그램 데이터에 의존하지 않는 일정 전위는 소스선으로부터 상기 선택 게이트 트랜지스터의 한 쪽을 경유하여 상기 적어도 하나의 메모리 셀에 공급되고, 상기 선택 게이트 트랜지스터의 다른 쪽 게이트 전위를 상기 제1 전위로 설정할 때, 프로그램 데이터에 따른 전위는 비트 라인으로부터 상기 선택 게이트 트랜지스터의 다른 쪽을 경유하여 상기 적어도 하나의 메모리 셀에 공급되는 것을 특징으로하는 불휘발성 반도체 메모리.
  24. 제20항에 있어서,
    상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 상기 제1 전위로 설정할 때, 프로그램 데이터에 따른 전위는 비트 라인으로부터 상기 선택 게이트 트랜지스터의 한 쪽을 경유하여 상기 적어도 하나의 메모리 셀에 공급되고, 상기 선택 게이트 트랜지스터의 다른 쪽 게이트 전위를 상기 제1 전위로 설정할 때, 프로그램 데이터에 의존하지 않는 일정 전위는 소스선으로부터 상기 선택 게이트 트랜지스터의 다른 쪽을 경유하여 상기 적어도 하나의 메모리 셀에 공급되는 것을 특징으로 하는 불휘발성 반도체 메모리.
  25. 제21항에 있어서,
    상기 선택 게이트 트랜지스터의 한 쪽 게이트 전위를 상기 제1 전위로 설정할 때, 프로그램 데이터에 따른 전위는 비트 라인으로부터 상기 선택 게이트 트랜지스터의 한 쪽을 경유하여 상기 적어도 하나의 메모리 셀에 공급되고, 상기 선택 게이트 트랜지스터의 다른 쪽 게이트 전위를 상기 제1 전위로 설정할 때, 프로그램 데이터에 의존하지 않는 일정 전위는 소스선으로부터 상기 선택 게이트 트랜지스터의 다른 쪽을 경유하여 상기 적어도 하나의 메모리 셀에 공급되는 것을 특징으로 하는 불휘발성 반도체 메모리.
  26. 제3항에 있어서,
    상기 프로그램 데이터에 따른 전위는 내부 전원 전위 및 접지 전위를 포함하고, 상기 프로그램 데이터에 의존하지 않는 일정 전위는 상기 내부 전원 전위 이상의 전위인 것을 특징으로 하는 불휘발성 반도체 메모리.
  27. 제11항에 있어서,
    상기 프로그램 데이터에 따른 전위는 내부 전원 전위 및 접지 전위를 포함하고, 상기 프로그램 데이터에 의존하지 않는 일정 전위는 상기 내부 전원 전위 이상의 전위인 것을 특징으로 하는 불휘발성 반도체 메모리.
  28. 제1항에 있어서,
    상기 제1 전위는 내부 전원 전위보다도 큰 값을 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  29. 제2항에 있어서,
    상기 제1 전위는 내부 전원 전위보다도 큰 값을 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 제9항에 있어서,
    상기 제2 전위는 내부 전원 전위보다도 큰 값을 갖고 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  39. 제1항에 있어서,
    상기 제3 전위는 접지 전위를 전송할 수 있고, 내부 전원 전위 또는 클램프 전위를 전송할 수 없는 값으로 설정되는 것을 특징으로 하는 불휘발성 반도체 메모리.
  40. 제2항에 있어서,
    상기 제3 전위는 접지 전위를 전송할 수 있고, 내부 전원 전위 또는 클램프 전위를 전송할 수 없는 값으로 설정되는 것을 특징으로 하는 불휘발성 반도체 메모리.
  41. 삭제
  42. 삭제
  43. 삭제
  44. 삭제
  45. 삭제
  46. 삭제
  47. 삭제
  48. 삭제
  49. 제9항에 있어서,
    상기 제4 전위는 접지 전위를 전송할 수 있고, 내부 전원 전위 또는 클램프 전위를 전송할 수 없는 값으로 설정되는 것을 특징으로 하는 불휘발성 반도체 메모리.
  50. 제1항에 있어서,
    상기 제1 기간에 있어서, 상기 적어도 하나의 메모리 셀의 워드 라인은 상기 적어도 하나의 메모리 셀의 데이터 상태에 관계없이 상기 적어도 하나의 메모리 셀 전부를 온 상태로 하는 전위로 설정되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  51. 제2항에 있어서,
    상기 제1 기간에 있어서, 상기 적어도 하나의 메모리 셀의 워드 라인은 상기 적어도 하나의 메모리 셀의 데이터 상태에 관계없이 상기 적어도 하나의 메모리 셀 전부를 온 상태로 하는 전위로 설정되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.
  52. 삭제
  53. 삭제
  54. 삭제
  55. 삭제
  56. 삭제
  57. 삭제
  58. 삭제
  59. 삭제
  60. 삭제
  61. 삭제
  62. 삭제
  63. 삭제
  64. 삭제
  65. 삭제
KR10-2001-0027667A 2000-05-22 2001-05-21 불휘발성 반도체 메모리 KR100423690B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2000150256A JP3810985B2 (ja) 2000-05-22 2000-05-22 不揮発性半導体メモリ
JP2000-150256 2000-05-22

Publications (2)

Publication Number Publication Date
KR20010107607A KR20010107607A (ko) 2001-12-07
KR100423690B1 true KR100423690B1 (ko) 2004-03-18

Family

ID=18655998

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0027667A KR100423690B1 (ko) 2000-05-22 2001-05-21 불휘발성 반도체 메모리

Country Status (3)

Country Link
US (1) US6522583B2 (ko)
JP (1) JP3810985B2 (ko)
KR (1) KR100423690B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101974777B1 (ko) 2018-03-12 2019-09-05 포항공과대학교 산학협력단 비휘발성 메모리 기능을 갖는 트랜지스터 및 이의 작동 방법

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7177197B2 (en) * 2001-09-17 2007-02-13 Sandisk Corporation Latched programming of memory and method
US7233522B2 (en) * 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
US7505321B2 (en) * 2002-12-31 2009-03-17 Sandisk 3D Llc Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
US6859397B2 (en) * 2003-03-05 2005-02-22 Sandisk Corporation Source side self boosting technique for non-volatile memory
US20080237696A1 (en) * 2004-07-01 2008-10-02 Chih-Hsin Wang Alignment protection in non-volatile memory and array
KR100562506B1 (ko) * 2003-12-01 2006-03-21 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
US20050128807A1 (en) * 2003-12-05 2005-06-16 En-Hsing Chen Nand memory array incorporating multiple series selection devices and method for operation of same
US7023739B2 (en) * 2003-12-05 2006-04-04 Matrix Semiconductor, Inc. NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same
US7221588B2 (en) * 2003-12-05 2007-05-22 Sandisk 3D Llc Memory array incorporating memory cells arranged in NAND strings
AT511187T (de) * 2004-05-05 2011-06-15 Sandisk Corp Boosting zur steuerung der programmierung von nichtflüchtigem speicher
US7020026B2 (en) * 2004-05-05 2006-03-28 Sandisk Corporation Bitline governed approach for program control of non-volatile memory
US7023733B2 (en) * 2004-05-05 2006-04-04 Sandisk Corporation Boosting to control programming of non-volatile memory
JP2006039966A (ja) * 2004-07-27 2006-02-09 Toshiba Corp メモリカードおよびメモリカードに搭載されるカード用コントローラ並びにメモリカードの処理装置
JP4690713B2 (ja) * 2004-12-08 2011-06-01 株式会社東芝 不揮発性半導体記憶装置及びその駆動方法
JP4282636B2 (ja) * 2005-06-22 2009-06-24 株式会社東芝 不揮発性半導体記憶装置とそのデータ書き込み方法
US7218552B1 (en) 2005-09-09 2007-05-15 Sandisk Corporation Last-first mode and method for programming of non-volatile memory with reduced program disturb
US7170788B1 (en) 2005-09-09 2007-01-30 Sandisk Corporation Last-first mode and apparatus for programming of non-volatile memory with reduced program disturb
KR100966358B1 (ko) * 2005-10-14 2010-06-28 샌디스크 코포레이션 비트라인 커플링을 나타내는 비휘발성 메모리를 제어프로그래밍하는 방법
US7286406B2 (en) * 2005-10-14 2007-10-23 Sandisk Corporation Method for controlled programming of non-volatile memory exhibiting bit line coupling
US7206235B1 (en) 2005-10-14 2007-04-17 Sandisk Corporation Apparatus for controlled programming of non-volatile memory exhibiting bit line coupling
US7262994B2 (en) * 2005-12-06 2007-08-28 Sandisk Corporation System for reducing read disturb for non-volatile storage
US7349258B2 (en) * 2005-12-06 2008-03-25 Sandisk Corporation Reducing read disturb for non-volatile storage
US7545675B2 (en) * 2005-12-16 2009-06-09 Sandisk Corporation Reading non-volatile storage with efficient setup
US7369437B2 (en) * 2005-12-16 2008-05-06 Sandisk Corporation System for reading non-volatile storage with efficient setup
US7450418B2 (en) * 2006-04-12 2008-11-11 Ememory Technology Inc. Non-volatile memory and operating method thereof
JP2008047219A (ja) 2006-08-16 2008-02-28 Toshiba Corp Nand型フラッシュメモリ
JP4564476B2 (ja) * 2006-09-04 2010-10-20 株式会社東芝 半導体装置
US7440326B2 (en) * 2006-09-06 2008-10-21 Sandisk Corporation Programming non-volatile memory with improved boosting
JP4908149B2 (ja) 2006-10-18 2012-04-04 株式会社東芝 Nand型フラッシュメモリ
US7596031B2 (en) * 2006-10-30 2009-09-29 Sandisk Corporation Faster programming of highest multi-level state for non-volatile memory
US7417904B2 (en) * 2006-10-31 2008-08-26 Atmel Corporation Adaptive gate voltage regulation
US7505326B2 (en) * 2006-10-31 2009-03-17 Atmel Corporation Programming pulse generator
US7697338B2 (en) * 2006-11-16 2010-04-13 Sandisk Corporation Systems for controlled boosting in non-volatile memory soft programming
US7535763B2 (en) * 2006-11-16 2009-05-19 Sandisk Corporation Controlled boosting in non-volatile memory soft programming
US7623387B2 (en) * 2006-12-12 2009-11-24 Sandisk Corporation Non-volatile storage with early source-side boosting for reducing program disturb
US7623386B2 (en) * 2006-12-12 2009-11-24 Sandisk Corporation Reducing program disturb in non-volatile storage using early source-side boosting
AT489708T (de) 2006-12-12 2010-12-15 Sandisk Corp Reduktion von programmstörungen in einem nichtflüchtigen speicher mit frühem quellenseitigem boosting
KR100790823B1 (ko) 2006-12-14 2008-01-03 삼성전자주식회사 리드 디스터브를 개선한 불휘발성 반도체 메모리 장치
CN101617370B (zh) * 2007-02-07 2014-07-16 莫塞德技术公司 源侧非对称预充电编程方案
US7606079B2 (en) * 2007-04-25 2009-10-20 Sandisk Corporation Reducing power consumption during read operations in non-volatile storage
US7440327B1 (en) 2007-04-25 2008-10-21 Sandisk Corporation Non-volatile storage with reduced power consumption during read operations
US7577026B2 (en) * 2007-05-07 2009-08-18 Sandisk Corporation Source and drain side early boosting using local self boosting for non-volatile storage
US7460404B1 (en) * 2007-05-07 2008-12-02 Sandisk Corporation Boosting for non-volatile storage using channel isolation switching
CN101715596B (zh) * 2007-05-07 2013-08-21 桑迪士克科技股份有限公司 使用沟道隔离切换的非易失性存储器的升压
US7463522B2 (en) * 2007-05-07 2008-12-09 Sandisk Corporation Non-volatile storage with boosting using channel isolation switching
JP2008300019A (ja) 2007-06-04 2008-12-11 Toshiba Corp 不揮発性半導体記憶装置
KR101308014B1 (ko) * 2007-07-10 2013-09-12 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 리커버리 방법
US7996600B2 (en) * 2007-08-30 2011-08-09 Unity Semiconductor Corporation Memory emulation in an electronic organizer
US7978520B2 (en) 2007-09-27 2011-07-12 Sandisk Corporation Compensation of non-volatile memory chip non-idealities by program pulse adjustment
US7663932B2 (en) * 2007-12-27 2010-02-16 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US7944747B2 (en) * 2008-03-17 2011-05-17 Samsung Electronics Co., Ltd. Flash memory device and method for programming flash memory device having leakage bit lines
US8014209B2 (en) 2008-07-02 2011-09-06 Sandisk Technologies Inc. Programming and selectively erasing non-volatile storage
US7965554B2 (en) * 2008-07-02 2011-06-21 Sandisk Corporation Selective erase operation for non-volatile storage
JP2010198698A (ja) * 2009-02-26 2010-09-09 Toshiba Corp 不揮発性半導体メモリ
JP2011060377A (ja) * 2009-09-10 2011-03-24 Toshiba Corp 半導体記憶装置及びその書き込み制御方法
KR101682666B1 (ko) * 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
JP2013045478A (ja) 2011-08-23 2013-03-04 Toshiba Corp 不揮発性半導体記憶装置
US8995211B2 (en) * 2012-04-23 2015-03-31 Sandisk Technologies Inc. Program condition dependent bit line charge rate
JP2015026406A (ja) * 2013-07-24 2015-02-05 株式会社東芝 不揮発性半導体記憶装置
JP6437421B2 (ja) * 2015-11-25 2018-12-12 東芝メモリ株式会社 不揮発性半導体記憶装置
KR20190001057A (ko) 2017-06-26 2019-01-04 삼성전자주식회사 메모리 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0172441B1 (ko) 1995-09-19 1999-03-30 김광호 불휘발성 반도체 메모리의 프로그램 방법
KR100253868B1 (ko) * 1995-11-13 2000-05-01 니시무로 타이죠 불휘발성 반도체기억장치
JP3615041B2 (ja) 1997-02-03 2005-01-26 株式会社東芝 不揮発性半導体記憶装置
JPH10223866A (ja) 1997-02-03 1998-08-21 Toshiba Corp 半導体記憶装置
KR100272037B1 (ko) * 1997-02-27 2000-12-01 니시무로 타이죠 불휘발성 반도체 기억 장치
JP3895855B2 (ja) 1997-12-25 2007-03-22 株式会社東芝 不揮発性半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101974777B1 (ko) 2018-03-12 2019-09-05 포항공과대학교 산학협력단 비휘발성 메모리 기능을 갖는 트랜지스터 및 이의 작동 방법

Also Published As

Publication number Publication date
US6522583B2 (en) 2003-02-18
JP2001332093A (ja) 2001-11-30
JP3810985B2 (ja) 2006-08-16
KR20010107607A (ko) 2001-12-07
US20020003722A1 (en) 2002-01-10

Similar Documents

Publication Publication Date Title
US9595344B2 (en) Semiconductor memory device capable of shortening erase time
USRE46994E1 (en) Flash memory devices having three dimensional stack structures and methods of driving same
US9336883B2 (en) Semiconductor memory device and method of operating the same
JP5720905B2 (ja) フラッシュメモリプログラム禁止方式
JP5416161B2 (ja) フラッシュメモリセルの自動昇圧システム
US8358544B2 (en) Flash memory device having dummy cell
KR101119371B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
US7333369B2 (en) Nonvolatile semiconductor memory
US7675774B2 (en) Page buffer and multi-state nonvolatile memory device including the same
JP3661164B2 (ja) 不揮発性半導体メモリのプログラム方法
KR100502129B1 (ko) 불휘발성 반도체 메모리
US7894268B2 (en) Semiconductor memory device and method of erasing data therein
CN101517652B (zh) 闪烁多电平阈值分布方案
US7203092B2 (en) Flash memory array using adjacent bit line as source
US6055188A (en) Nonvolatile semiconductor memory device having a data circuit for erasing and writing operations
US6859394B2 (en) NAND type non-volatile semiconductor memory device
CN102394099B (zh) 页面擦除的非易失性半导体存储器
KR100256616B1 (ko) 불휘발성 반도체 기억장치
US6975537B2 (en) Source side self boosting technique for non-volatile memory
US7672166B2 (en) Method of programming in a non-volatile memory device and non-volatile memory device for performing the same
US7433241B2 (en) Programming non-volatile memory with reduced program disturb by removing pre-charge dependency on word line data
US7450430B2 (en) Programming non-volatile memory with reduced program disturb by using different pre-charge enable voltages
JP4331053B2 (ja) 半導体記憶装置
US6777292B2 (en) Set of three level concurrent word line bias conditions for a NOR type flash memory array
US6839276B2 (en) Non-volatile semiconductor memory

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130227

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140203

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20150130

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20160203

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20170220

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20180219

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20200219

Year of fee payment: 17