JPS5845857B2

JPS5845857B2 - 二相クロック回路

Info

Publication number: JPS5845857B2
Application number: JP51007727A
Authority: JP
Inventors: 修西島
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1976-01-26
Filing date: 1976-01-26
Publication date: 1983-10-13
Also published as: JPS5291352A

Description

【発明の詳細な説明】本発明は、動作周波数が高く、捷た、電力消費が少く、
二相のクロック信号でコンデンサの充電、放電ならびに
蓄積された電荷の保持を行うよう動作せしめられる二相
クロック回路に関するものである。

かかる回路動作を行う二相クロック回路として例えば、
第１図で示すように、ＡＮＤ回路１あ゛よび２と遅延フ
リップフロップ回路３とからなるサンプルアンドホール
ド回路がある。

このサンプルアンドホールド回路は、２相のクロックパ
ルスφ１とφ２によって動作せしめられる。

以下に、第１図で示す二相クロック回路の動作を、第２
図に示すタイミングチャートを参照して説明する。

なか、説明では、低レベル（以下゛Ｌ″レベルと記す）
が論理６１゛′（以下単に６１”と記す）一方、高レベ
ル（以下゛Ｈ″レベルと記す）が論理“０″（以下単に
°°Ｏ”と記す）である負論理を用いる。

第２図に釦いて、φ１釦よびφ２は２相のクロックパル
スで、φ２の１つの立下りから次のφ２の立下り寸でが
１クロツクタイミングであり、全ての信号はφ２の立下
りを基準として変化する。

また、φ１は、次のφ２のタイミングで出力すべき信号
をサンプルするクロックパルスである。

ＴＴＩ〜ＴＴ３は順次＆１１１ルベルになる５つのクロ
ックタイミングよりなる（以下上記の５つのクロックタ
イミングを第１〜第５のタイミングと記す）。

な釦、入力信号Ａ、Ｂ、Ｃは他の論理部から転送されて
くるが、この転送は、第１釦よび第２のタイ□ングにな
され、転送が終了した第３〜第５のタイ□ングの間のみ
正しい論理値を示す。

Ｔ５は第５のタイ□ングで“１゛となる信号である。

第１図の回路にふ・いては、入力信号Ａ、Ｂ、Ｃの論理
値がＡＮＤ回路１により、クロックパルスφ１の第５の
タイ□ングに遅延フリップフロップ３にサンプルされ、
次のＴＴ２のタイミング中の第１のタイミングにＤに出
力される。

そして、この値は、ＡＮＤ回路２の出力により、次の第
２〜第５のタイミングの期間にわたり遅延フリップフロ
ップ３に保持される。

第２図で、ＴＴＩと示したタイミングでは、Ａが“’
１ ” Ｂが“′Ｏ゛そしてＣがＩ＋０１４である論
理値がサンプルされるため、ＴＴ２のタイミングでは、
Ｄに“０１１が出力される。

しかしながら、ＴＴ２のタイミングでは、Ａ、Ｂ、Ｃが
ともに′“１゛の論理値がサンプルされるため、ＴＴ３
のタイミングでは、Ｄに“１″′が出力される。

第３図は、第１図で示したサンプルアンドホールド回路
をＰチャンネルエンハンスメントＭＯ８集積回路に卦け
る充放電によって実現した回路構成を示す図であり、そ
の動作について具体的に説明する。

第３図に釦いて、先ず、φ２が“Ｌ゛レベルと、トラン
ジスタＩＬ１７ｉ−よび１９が導通し、トランジスタ１
１を通してコンデンサ１２が充電され、Ｅ点はＶＤＤレ
ベルすなわちＬ１ルベルとなる。

次いで、φ１が“Ｌ“レベルになると、トランジスタ１
０，１３：ｂ−よび１５が導通する。

したがって、トランジスタ４〜６の入力信号Ａ。

Ｂ、（１−よび信号Ｔ５が全て“１“となり、トランジ
スタ４〜７の全てが導通する場合、ｌたは、信号Ｔ５を
位相反転した信号Ｔ５ｉ−よび出力りがともに１゛とな
りトランジスタ８と９が導通する場合には、コンデンサ
１２に蓄積された電荷がトランジスタ４〜７あ−よび１
０またはトランジスタ８〜１０を通して放電される。

また、φ□が゛Ｌ゛°レベルであると、トランジスタ１
３も導通するため、コンデンサ１４の電荷もトランジス
タ１３を通り、さらにトランジスタ４〜７ふ−よび１０
またはトランジスタ８〜１０を通して放電され、Ｆ点は
“Ｈ１ルベルとなる。

一方、上記の放電条件が不成立の場合には、コンデンサ
１２は放電されない。

したがって、コンデンサ１２の容量をコンデンサ１４の
容量よりも十分に大きく定めてかくならば、φ１が“′
Ｌ゛°レベルのとき、コンデンサ１４はトランジスタ１
３を通してコンデンサ１２によって充電され、Ｆ点は、
“Ｌ″レベル。

また、クロックパルスφ１が“Ｌ″レベルには、トラン
ジスタ１５も導通しているため、コンデンサ１８はトラ
ンジスタ１５を通して電源電圧ＶＤＤのレベル１で充電
され、Ｇ点はｊｇＬ４ルベルになる。

次に、クロックパルスφ２が゛Ｌ°゛レベルになると、
コンデンサ１４の放電条件が成立し、Ｆ点がＨ“レベル
の場合は、トランジスタ１６がＭ断する。

したがって、コンデンサ１８の容量をコンデンサ２０の
容量よりも十分に大きく定めて釦くならばコンデンサ２
０はトランジスタ１９を通してコンデンサ１８によって
充電され、そのレベルは“′Ｌ゛レベルとなり、出力り
は“１゛となる。

一方、コンデンサ１４の充電条件が成立し、コンデンサ
１４がトランジスタ１３を通してコンデンサ１２によっ
て充電され、Ｆ点が“Ｌ“レベルであるとき、φ２が“
Ｌ“レベルになると、コンデンサ１８はトランジスタ１
６卦よび１７を通して放電され、またコンデンサ２０は
トランジスタ１６．１ｉ−よび１９を通して、放電され
るので出力りは“′Ｏ″となる。

第４図ａは、トランジスタ４〜７釦よび１０の全てまた
はトランジスタ８〜１０の全てが導通する条件の成立し
た場合の各点の電圧波形を示し、また、第４図すは、上
記の条件が成立しない場合の各点の電圧波形を示す図で
ある。

以上の説明からも明らかなように、第３図で示した回路
によれば、トランジスタ４，５，６，７釦よび１０が、
第１図で示したサンプルアンドホールド回路におけるＡ
ＮＤ回路１を、トランジスタ８釦よび９がＡＮＤ回路２
を、その他の部分が遅延フリップフロップ３を構成して
いる。

ところで、第３図で示す回路のコンデンサ１２の容量値
は、正しく充放電がなされるように予め設定した容量の
他に、トランジスタ４〜１１卦よび１３の容量、あるい
は、配線層によってもたらされる容量など意図はしない
が、ＭＯ８集積回路の製作上不可避の寄生容量が加わっ
た値となる。

特に、リードオンリメモリ（ＲＯＭ）あるいは、ランダ
ムアクセスメモリ（ＲＡＭ）などのように大容量のデー
タを取り扱うＭＯ８集積回路にかいては配線層によって
もたらされる寄生容量が著るしく大きくなり、コンデン
サ１２の実質的な容量値も捷た著るしく大きくなる。

このため、トランジスタ１．１−よびコンデンサ１２に
よって決定される充電時定数、釦よびトランジスタ４，
５，６゜７ｐよび１０とコンデンサ１２、あるいはトラ
ンジスタ８，９卦よび１０とコンデンサ１２によって決
定される放電時定数も長くなる。

一方、回路が正常に動作するためには、Ｅ点の電圧はク
ロックパルスφ２の充電タイミングの間に十分充電され
、クロックパルスφ１の放電タイミングの間に十分放電
される必要があるが、コンデンサ１２の容量値が大きく
なると充放電に長時間を要するため、上記クロックパル
スφ０．φ２のパルス幅ヲ長くする必要があり、そのた
めに動作周波数が低く制限され、したがって高速動作が
できなく、捷た消費電力も大きくなるなどの不都合があ
った。

本発明は、上記の不都合を除き、動作周波数の低下を防
ぎ、かつ低消費電力化をはかった２相りロック回路を提
供するものである。

本発明にかかる２相りロック回路の特徴は、容量が大き
く充放電に長時間を必要とする部分の充放電のタイミン
グを、２相のクロックパルスφ１釦よびφ２と、他のタ
イミング信号とを組合わせることによって、十分に長く
とり、動作周波数の低下を防ぎ、さらに、コンデンサの
充放電回数を減少させることにより、消費電力を削減し
たところにある。

次に本発明にかかる二相クロック回路について第５図を
用いて詳しく説明する。

同図にかいて、第３図の回路要素と同じものには同一番
号を付しである。

また、第３図のコンデンサ１２はコンデンサ２６あ・よ
び３２の２個の容量によって表わされている。

なか、コンデンサ３２はＡＮＤ回路釦よび遅延フリップ
フロップを正常に動作させるために意図して設けたもの
であるが、コンデンサ２６はＭ■回路部分の寄生容量で
あり、その値はコンデンサ３２に比較して著るしく太き
い。

次に、第５図に示す回路の動作を第６図に示すタイ□ン
グ図に従って説明する。

入力信号、Ａ、Ｂ、Ｃは第２図に示したものと全く等し
く、第１釦よび第２のタイ□ング間に他の論理部より転
送され、第３〜第５のタイミング間で正しい最終値を示
す。

ところで、第１〜第４のタイミング間にわたり、信号Ｔ
５は゛′Ｈ゛レベルである。

したがって、この信号がゲートに印加されるトランジス
タ２７は第１〜第４のタイ□ングの間は遮断して釦り、
Ｋ点の電位は、トランジスタ２１，２２，２３゜２４．
２５鮫よびコンデンサ２６によって決定され、捷た、Ｆ
点の電位は、トランジスタ２８゜２９．３０，３１．３
３ｉ−よびコンデンサ３２゜３４によって決定される。

先ず、Ｋ点の電位であるが、第３のタイミングでＴ３は
“Ｌｉｌレベル、一方、これとは逆相の信号Ｔ３は“
Ｈ゛レベルので、トランジスタ２１が導通、トランジス
タ２２が遮断の状態となり、コンデンサ２６が電源電圧
ＶＤＤのレベル１で充電されるために“Ｌｋｌレベル
となる。

また、第４のタイミングになると、Ｔ３は“′Ｈ゛レヘ
ルＴ３は“Ｌ゛レベル、トランジスタ２１が遮断し、ト
ランジスタ２２が導通する。

したがって、第６図で例示するＴＴＩのタイミングでは
、信号Ａ、Ｂ、％−よびＣの全てが゛Ｌ″レベルではな
いためにコンデンサ２６の放電路は形成されず、コンデ
ンサ２６はＬ１ルベルに保持されるが、ＴＴ２のタイ
□ングでは信号Ａ、Ｂ、％−よびＣが全て°“Ｌ”レベ
ルとなり、トランジスタ２３゜２４．２５が導通するた
め、コンデンサ２６に蓄積されていた電荷はトランジス
タ２２〜２５を通して放電され、Ｋ点の電位は上昇する
。

次に、Ｆ点の電位は以下のようにして決定される。

クロックパルスφ２が“′Ｌ゛レベルの期間にトランジ
スタ３１が導通するため、コンデンサ３２はトランジス
タ３１を通して電源電圧ｖＤＤｔで充電され、Ｅ点は“
Ｌ“レベルとなる。

次にφ１が“Ｌ１ルベルになると、トランジスタ２８
と３３が導通する。

ところで、信号Ｔ５を位相反転した信号〒３は、第１〜
第４タイ□ングの間“Ｌ″レベルアリの期間にわたりト
ランジスタ２９が導通するが、出力りが“（Ｈ１”レベ
ルであると、トランジスタ３０はしゃ断し、したがって
、コンデンサ３４はコンデンサ３２によって充電され、
Ｆ点は“Ｌ１ルベルになる。

一方、出力りがＬ１ルベルの場合には、トランジスタ
３０が導通する。

したがって、φ、が“Ｌ″レベルタイミング放電路が形
成され、コンデンサ３２はトランジスタ２８〜３０を通
して、捷たコンデンサ３４はトランジスタ３３および同
２８〜３０を通して放電し、Ｆ点は“′Ｈ゛レベルとな
る。

次に、第５のタイミングになると、トランジスタ２１が
しゃ断、トランジスタ２２が導通の状態にあるため、入
力信号Ａ、Ｂ、％−よひＣの全てが′“Ｌ１ルベルの
場合には、トランジスタ２３゜２４釦よび２５は導通し
ているので引き続きコンデンサ２６は放電を続ける。

このとき、トランジスタ２７は導通し、トランジスタ２
９は遮断しているから、クロックパルスφ１が“Ｌ”レ
ベルニするタイミングでは、コンデンサ３２と３４はト
ランジスタ３３、２８、２７、２２、２３、２４。

卦よび２５を通して放電されるので、Ｆ点は“Ｈ１１レ
ベルになる。

したがって、コンデンサ２６に蓄積された電荷は、第４
のタイ□ングの最初から第５のタイミングのφ１の最後
捷での期間、すなわちＴｄの間に放電されれば、第５図
に示す回路は正常に動作する。

ところで、入力信号Ａ、Ｂｉ−よびＣのすべてが“Ｌ
１ルベルではない場合には、コンデンサ２６は放電され
ずに点は“′Ｌ゛レベルにあり、クロックパルスφ、の
タイミング時にＦ点は“ＬＡＩレベルとなる。

以上の説明から、明らかなように第５図に示すＦ点の電
位は第３図に示すＦ点の電位と全く同一の値を示す。

そして、第５図に示す回路の特徴は、微小な容量値を持
つコンデンサ３２の充放電タイ□ングには２相のクロッ
クパルスφ２．φ１を用いているが、動作周波数の上限
が低く制限される大きな容量値を持つコンデンサ２６の
充電タイミングには、第６図のＴｃで示したタイミング
を用い、放電タイ□ングにはＴｄで示したタイミングを
用いる点にある。

捷た、第６図から明らかなように、一般に、クロックパ
ルスφ２釦よびφ１が１クロックパルス時間のイだけ“
（Ｌｌ”レベルになる場合には、Ｔｃはφ２の４倍、
Ｔｄはφ１の７倍の時間的な長さを持っている。

な釦、第５図に示す回路のコンデンサ２６釦よび３２は
既に詳細に述べたように、第３図のコンデンサ１２を意
図して付加した容量と寄生容量とに分離してあられした
ものであり、寄生容量２６は容量３２にくらべて十分に
大きく、しかも、多少の回路変更ではその大きさは殆ん
どかわらず、コンデンサ１２とほぼ等しいとみなしうる
。

したがって、第５図で示した本発明の回路は、第３図の
回路に比べて充電時間で４倍、放電時間で７倍１でクロ
ック信号を速くしても正常な動作が可能であり、実質的
には、従来の４倍のクロック周波数で動作させることが
できる。

ところで、上記の動作説明例では、上記コンデンサへの
充放電タイミングをクロックパルスφ１゜φ２のパルス
幅よりも長くとったが、例えば充電のスピードが十分速
い場合には、充電を信号Ｔ３が“Ｌ４ルベルでしかも
φ２が“Ｌｉルベルのタイミングに限って行ない、放電
タイミングのみを長く設定することも可能である。

次に消費電力について、第３図に示した従来の回路と第
５図で示した本発明の回路とを比較してみる。

入力信号Ａ、Ｂ、Ｃ，％−よび出力信号りがＬ“レベル
であり、しかも、同一周波数で動作させる場合、第３図
の回路では、第１〜第５のそれぞれのタイミングでコン
デンサ１２は充放電されるので、合計５回の充放電が繰
返えされることになる。

これに対し、本発明の回路では、第１〜第５のタイミン
グの間に、コンデンサ２６は１回だけ充放電され、捷た
、コンデンサ３２は５回充放電される。

ところで、コンデンサの容量をＣとし、所定の電圧■に
充電して放電した場合には、７Ｃ■２の電力が消費され
る。

したがって、コンデンサー２゜２６釦よび３２の容量を
それぞれＣ１□ｔｃ２ＱｔＣ３２で表わすと、第１〜第
５のタイ□ングに消費さ氾電力は、第３図に卦いてＣＬ
Ｃ１２・Ｖ、”）Ｘ５であり、第５図にち−いては、１
ＤＤ２Ｃ
２６・ｖＤＤ２＋（百・Ｃ３２・ＶＤＤ２）Ｘ５となる
。

ところが既に述べたように、Ｃ３□はＣ１□釦よびＣ２
６に比べて非常に小さく無視できるため、第３図に示す
従来例の回路にくらべて第５図に示す本発明の回路の消
費電力は５分の１程度寸で小さくなる。

同様に、信号Ａ、Ｂ、Ｃが“Ｌ１ルベル、Ｄが“Ｈ″
レベル場合、Ｂ、Ｃのσ前切）が“Ｈ゛レベルＤＬ１
ルベルの場合などの回路条件下でも本発明の二相クロッ
ク回路の消費電力は従来の二相クロック回路にくらべて
低減する。

以上の説明から明らかなように、本発明の二相クロック
の回路は、大きな容量の充放電を行う必要のある二相ク
ロック回路として特に好適なものであり、回路の動作周
波数を高めて高速動作を行なわせることができ、しかも
電力消費の大幅な軽減をはかることが可能になる。

【図面の簡単な説明】

第１図はサンプルアンドホールド回路の論理図、第２図
は１、第１図で示す回路の動作を説明するためのタイミ
ングチャート、第３図は第１図で示したサンプルアンド
ホールド回路をＰチャンネルエンハンスメントＭＯＳト
ランジスタの集積回路に釦ける充放電で実現した回路図
、第４図ａｉ−よびｂは第３図で示す回路のタイミング
チャート、第５図は本発明の二相クロック回路の一実施
例を示す回路図、第６図は第５図で示す回路のタイミン
グチャートである。１．２・・・・・・ＡＮＤ回路、３・・・・・・遅延フ
リップフロップ、４〜１１．１３，１５〜１７，１９゜
２１〜２５．２７〜３１，３３・・・・・・ＭＯＳ）ラ
ンジスタ、１２，１４，１８，２０，２６，３２・・・
・・・コンデンサ、ＶＤＤ・・・・・・ドレイン接地間
電源電圧、φ１．φ２・・・・・・クロック信号卦よび
該信号印加端子、’ｒ３．Ｔ３．Ｔ５．Ｔ５・・・・・
タイミング信号釦よび該信号印加端子、Ａ、Ｂ、Ｃ・・
・・・・入力信号釦よび該信号印加端子。

Claims

【特許請求の範囲】

１１端が接地された第１コンデンサの他端を第１Ｍ０８
）ランジスタを介して電源端子に接続し、前記第１コン
デンサと並列に第２Ｍ０８）ランジスタとゲートに信号
入力端子を付設した１個以上の第３Ｍ０８）ランジスタ
との直列接続体を接続し、さらに前記第１コンデンサと
並列に第４．第５４６Ｍ０８）ランジスタと第２コンデ
ンサとの直列接続体を接続し、前記第４お妻び第５Ｍ０
Ｓトランジスタの直列接続点と接地点との間に第７トよ
び第８Ｍ０８）ランジスタの直列接続体を接続し、前記
第５卦よび第６Ｍ０８）ランジスタの直列接続点を、第
９Ｍ０８）ランジスタを介して電源に前記第１コンデン
サより小容量の第３コンデンサを介して接地点へ接続す
るとともに、前記電源端子と接地点との間に第１０．第
１１釦よび第１２Ｍ０８）ランジスタの直列接続体を接
続し、同第１０あ−よび第１１Ｍ０８）ランジスタの直
列接続点を、第４コンデンサを介して接地点に第１３Ｍ
Ｏ８）ランジスタを介して出力端子にそれぞれ接続して
なり、前記第５．第６．第１０Ｍ０Ｓトランジスタのゲ
ートを第１相クロツクパルス印加端子に、前記第９．第
１２．第１３Ｍ０８）ランジスタのゲートを第２相クロ
ツクパルス印加端子に接続し、前記第１ｐよび第２Ｍ０
８）ランジスタのゲートに前記第１相釦よび第２相クロ
ツクパルスより長いタイ□ングをもつ第３相クロツクパ
ルス卦よびこの反転パルスを印加し、前記第４釦よび第
７Ｍ０８）ランジスタのゲートに前記第３相クロツクパ
ルスとほぼ等しい長さのタイ□ングをもちこれとは位相
シフトした第４相クロツクパルス釦よびこの反転パルス
を印加し、さらに、前記第１１Ｍ０Ｓトランジスタのゲ
ートを前記第３コンデンサの１端に、前記第８Ｍ０８）
ランジスタのゲートを前記出力端子にそれぞれ接続し、
前記第３相のクロックタイミング期間に前記第１コンデ
ンサを充電し、前記第３相の反転クロックタイミング期
間に前記第３Ｍ０８）ランジスタのゲート入力に基き前
記第１コンデンサの蓄積電荷の放電もしくは保持を、前
記第１相釦よび第２相のクロックタイミングで第３のコ
ンデンサの充放電をなすことを特徴とする２相りロック
回路。