JPS63185116A - Ｃｍｏｓ回路 - Google Patents
Ｃｍｏｓ回路Info
- Publication number
- JPS63185116A JPS63185116A JP62017581A JP1758187A JPS63185116A JP S63185116 A JPS63185116 A JP S63185116A JP 62017581 A JP62017581 A JP 62017581A JP 1758187 A JP1758187 A JP 1758187A JP S63185116 A JPS63185116 A JP S63185116A
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- Japan
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- channel transistor
- channel
- gate
- inverter
- voltage
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- Pending
Links
- 230000010355 oscillation Effects 0.000 abstract description 17
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 238000000034 method Methods 0.000 description 4
- 238000012544 monitoring process Methods 0.000 description 2
- 240000003296 Petasites japonicus Species 0.000 description 1
- 235000003823 Petasites japonicus Nutrition 0.000 description 1
- 238000009412 basement excavation Methods 0.000 description 1
- 235000001436 butterbur Nutrition 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔腫業上の利用分野〕
本発明は、ＣＭＯＳインバータに関し、特にＣＭＯＳイ
ンバータを用いてリングオシレータ金構成した時、その
発振局Ｖ数の制御が容易にできるＣＭＯＳインバータに
関する〇 〔従来の技術〕 従来、ＣＭＯＳインバータの応用としてリングオシレタ
ーｔ−ｍ成し、ＬＳＩ内部である周波数のクロック信号
を作り、内部の論理回路をこのクロック信号で動作させ
るという使用方法かある。又、内部遅延時間の大まかな
目や丁としてリングオシレターの発振周波ｒｉをモニタ
ーする七いう１史わｎ方、もある。この場合、リングオ
シレターは、チェツク素子と同様の位置づけとなり、実
使用条件では、動作しないことが望ましい。
ンバータを用いてリングオシレータ金構成した時、その
発振局Ｖ数の制御が容易にできるＣＭＯＳインバータに
関する〇 〔従来の技術〕 従来、ＣＭＯＳインバータの応用としてリングオシレタ
ーｔ−ｍ成し、ＬＳＩ内部である周波数のクロック信号
を作り、内部の論理回路をこのクロック信号で動作させ
るという使用方法かある。又、内部遅延時間の大まかな
目や丁としてリングオシレターの発振周波ｒｉをモニタ
ーする七いう１史わｎ方、もある。この場合、リングオ
シレターは、チェツク素子と同様の位置づけとなり、実
使用条件では、動作しないことが望ましい。
上述した従来のＣＭＯＳインバータの、しきい値電圧に
ある設計値に［＾１定さｎている０しかし、このしきい
値は、プロセスの変動により、必ずしも一定に制御され
るとはかぎらない０又、他のプロセス変動によっても、
ＣＭＯＳＭＯＳインバータラリングオシレターを構成し
た場合、その発振周波数は一定にならないという欠点が
ある。父、リングオシレターを内部の遅ｇ時間のモニタ
ーとして使用した場合、実使用中に無駄な１力を消費さ
せない為と、リングオシレターの発掘波形が、ＬＳＩ本
米の動作に影響を与えない様に１発振を止めることが必
要になる。この為には１発掘周波叡のモニター用のパッ
ド以外に発振１１ｙｌＪａ用のパッドが必要になり、ス
ペース的にも不利になり、パッケージのピンも１軍令分
に必要となるという欠点もある〇 〔問題点を解決する次めの手段〕 本発明のＣＭＯ８回路ｉＮチャンネルトランジスタに第
１のゲートとゲー）２化膜の間に他のいかなる電極とも
接続されていない第２の７０−テイングゲートヲ有して
おり、そのしきい値電圧は、電気的に又は紫外線により
制御可能であることを特徴とし、前記ＣＭＯＳ回路がリ
ングオシレターの１個のインバータ又は複数個のインバ
ータとして使用されている事ｆｔ特徴とする。
ある設計値に［＾１定さｎている０しかし、このしきい
値は、プロセスの変動により、必ずしも一定に制御され
るとはかぎらない０又、他のプロセス変動によっても、
ＣＭＯＳＭＯＳインバータラリングオシレターを構成し
た場合、その発振周波数は一定にならないという欠点が
ある。父、リングオシレターを内部の遅ｇ時間のモニタ
ーとして使用した場合、実使用中に無駄な１力を消費さ
せない為と、リングオシレターの発掘波形が、ＬＳＩ本
米の動作に影響を与えない様に１発振を止めることが必
要になる。この為には１発掘周波叡のモニター用のパッ
ド以外に発振１１ｙｌＪａ用のパッドが必要になり、ス
ペース的にも不利になり、パッケージのピンも１軍令分
に必要となるという欠点もある〇 〔問題点を解決する次めの手段〕 本発明のＣＭＯ８回路ｉＮチャンネルトランジスタに第
１のゲートとゲー）２化膜の間に他のいかなる電極とも
接続されていない第２の７０−テイングゲートヲ有して
おり、そのしきい値電圧は、電気的に又は紫外線により
制御可能であることを特徴とし、前記ＣＭＯＳ回路がリ
ングオシレターの１個のインバータ又は複数個のインバ
ータとして使用されている事ｆｔ特徴とする。
次に１本発明について図面”ｒ：８照して説明する〇第
１図は１本発明によるＣＭＯＳインバータである。１は
、ＰチャンネルＭＯ８）ランジスタ。
１図は１本発明によるＣＭＯＳインバータである。１は
、ＰチャンネルＭＯ８）ランジスタ。
２セ１通常のゲート以外に、電気的又は、索外蕨により
、そのしきい値電圧（ＶＴＮと略す）かｖＪ御可能なＮ
チャンネ／Ｉ／ＭＯＳトランジスタ、３は入力端子４は
出力端子、５はＶＤＤ電源四子、６にＧＮＣ端子である
。第１■に示したｃ ｈｉ ｏ ｓインバータのＮチャ
ンネルトランジスタのＶＴＮ’ｉ変化させた時の遅延時
間は、第４図に示す様に変化する。この特徴を利用した
蕗１の実施例を第２図に示す。この実施例は％ＬＳＩ内
部の遅延時間の大まかな目やすをリングオシレターの発
振周波数から類推する目的で、ＬＳＩチップ内にリング
オシレターを＃１５！ｔＬ、たものである。同図におい
て。
、そのしきい値電圧（ＶＴＮと略す）かｖＪ御可能なＮ
チャンネ／Ｉ／ＭＯＳトランジスタ、３は入力端子４は
出力端子、５はＶＤＤ電源四子、６にＧＮＣ端子である
。第１■に示したｃ ｈｉ ｏ ｓインバータのＮチャ
ンネルトランジスタのＶＴＮ’ｉ変化させた時の遅延時
間は、第４図に示す様に変化する。この特徴を利用した
蕗１の実施例を第２図に示す。この実施例は％ＬＳＩ内
部の遅延時間の大まかな目やすをリングオシレターの発
振周波数から類推する目的で、ＬＳＩチップ内にリング
オシレターを＃１５！ｔＬ、たものである。同図におい
て。
７は従来のＣＭＯＳインバータであり、８は第１図に示
したＣＭＯＳインバータであるｏ９ｔｆｆ１３なるフロ
ーティングゲート付Ｎ−ＭＯ８）ランジスタのＶＴＮを
上昇させる為の高電圧印加端子１０に電源印刀口端子１
１および１１’、１１’、１１“′。
したＣＭＯＳインバータであるｏ９ｔｆｆ１３なるフロ
ーティングゲート付Ｎ−ＭＯ８）ランジスタのＶＴＮを
上昇させる為の高電圧印加端子１０に電源印刀口端子１
１および１１’、１１’、１１“′。
１１″″にＮチャンネルＭＯ８）ランジスタ、１２ｈｐ
チャンネルＭＯ８）ランジスタ、１４ｒｉ、 リング
オシレターの発振周波数モニター用の端子１５゜１５′
は通常のＣＭＯＳインバータである。
チャンネルＭＯ８）ランジスタ、１４ｒｉ、 リング
オシレターの発振周波数モニター用の端子１５゜１５′
は通常のＣＭＯＳインバータである。
次に、この回路の動作原理について説明する。
ＬＳＩが製造された時点では％ １３なるＮチャンネル
トランジスタのＶＴＮは通常は１〜２ｖ程度であり、こ
の状態で第２図に示したリングオシレターは％動作する
。７なる通常のＣＭＯＳインバータと８なる部分のＣＭ
ＯＳインバータのｉ１延特性は異っているが、リングオ
シレターの発振周波数に、７なる通常のＣＭＯＳインバ
ータの遅延特性が支配的である為に１％に問題とはなら
ない。
トランジスタのＶＴＮは通常は１〜２ｖ程度であり、こ
の状態で第２図に示したリングオシレターは％動作する
。７なる通常のＣＭＯＳインバータと８なる部分のＣＭ
ＯＳインバータのｉ１延特性は異っているが、リングオ
シレターの発振周波数に、７なる通常のＣＭＯＳインバ
ータの遅延特性が支配的である為に１％に問題とはなら
ない。
また、第２図に示し九回路はＬＳＩ本米の動作には無関
係でウェハー状態でのテストが終了した時点で、動作し
ない様にする必要がある。これは。
係でウェハー状態でのテストが終了した時点で、動作し
ない様にする必要がある。これは。
Ｎチャンネルフローティングゲート付ＭＯ８）ランジス
タのフローティングゲートに負の電荷を注入しＶＴＮｔ
−ＶＤＤ（通常ｔ！ ５ Ｖ ） 以上に上４すせ、Ｎ
チャンネルトランジスタを常［ＯＦＦ状態にする事によ
り！！現できる０第２図の実施例では、１０なる電源端
子にＶＤＤ（＝−５ｖ）を印加し、９なる端子の電圧が
ＶＤＤより低い時は、１２なるＰチャンネルトランジス
タがＯＦＦ状態で、１１″なるＮチャンネルトランジス
タがＯＮｔ、でいる。
タのフローティングゲートに負の電荷を注入しＶＴＮｔ
−ＶＤＤ（通常ｔ！ ５ Ｖ ） 以上に上４すせ、Ｎ
チャンネルトランジスタを常［ＯＦＦ状態にする事によ
り！！現できる０第２図の実施例では、１０なる電源端
子にＶＤＤ（＝−５ｖ）を印加し、９なる端子の電圧が
ＶＤＤより低い時は、１２なるＰチャンネルトランジス
タがＯＦＦ状態で、１１″なるＮチャンネルトランジス
タがＯＮｔ、でいる。
この為に１５なるインバータの入力ｒ！”Ｌ”レベルに
なりこの結果、１５′のインバータの出力は、＠ Ｌ
１１ レベルとな＃） １１″′ 、 １１″″なるＮ
チャンネルトランジスタのソースの出力インピーダンス
になる。この状態でリングオシレターは正常の発振状態
にある。次に９なる端子にＶＬ）ＤよジもＶＴＮより高
い電圧ｖｐｐ’を印加すると、１２なるＰチャンネルト
ランジスタがＯＮする。つま５１１′および１１″のＮ
チャンネルトランジｘｐ、１２なるＰチャンネルトラン
ジスタがすべてＯＮ状態になる０この時１５なるインバ
ータの入力電圧ＶＩＮＬａ、１１’ 、１１” 、１２
の各トランジスタのＯＮ抵抗をＲｓ ｅ Ｒ１ＩＲ３
とすれば ＶＰＰ を十分上げれば１５なるインバータの入力が′
″Ｈ” と認識できるまで上昇し、この時 １’１／／
／。
なりこの結果、１５′のインバータの出力は、＠ Ｌ
１１ レベルとな＃） １１″′ 、 １１″″なるＮ
チャンネルトランジスタのソースの出力インピーダンス
になる。この状態でリングオシレターは正常の発振状態
にある。次に９なる端子にＶＬ）ＤよジもＶＴＮより高
い電圧ｖｐｐ’を印加すると、１２なるＰチャンネルト
ランジスタがＯＮする。つま５１１′および１１″のＮ
チャンネルトランジｘｐ、１２なるＰチャンネルトラン
ジスタがすべてＯＮ状態になる０この時１５なるインバ
ータの入力電圧ＶＩＮＬａ、１１’ 、１１” 、１２
の各トランジスタのＯＮ抵抗をＲｓ ｅ Ｒ１ＩＲ３
とすれば ＶＰＰ を十分上げれば１５なるインバータの入力が′
″Ｈ” と認識できるまで上昇し、この時 １’１／／
／。
１１““ なるＮチャンネルトランジスタＨＯＮｔ、、
ソースの電位ｉ、ｖｐｐからしきい１［１段下った電位
が出力される。この状態で１３なるトランジスタのＶ
Ｔ ＮＵ、 ドレインから注入され九電子により上昇
し、ＶＤＤ（＝５ｖ）以上になれば１通常のＬＳＩの動
作時には５発振に停止する０第３図は、本発明の第２の
実施例である０１６は、第１図に示し次ＣＭＯＳインバ
ータ、１７は出力端子、１８は電源端子でろる０第２の
実施例では、リングオシレターに使用しているすべての
ＣＭＯＳインバータが第１図に示し九Ｎチャンネルトラ
ンジスタが７０−テイングゲート付の構造となっている
。製造された時点でＶＴＮＨ約２ｖになっている。Ｖ
Ｔ Ｎ−？Ｓ ｉ Ｏｘ Ｈ厚、チャンネル量等の製造
ばらつきにより第３図に示したリングオシレターの発振
周波数は一定にならない。
ソースの電位ｉ、ｖｐｐからしきい１［１段下った電位
が出力される。この状態で１３なるトランジスタのＶ
Ｔ ＮＵ、 ドレインから注入され九電子により上昇
し、ＶＤＤ（＝５ｖ）以上になれば１通常のＬＳＩの動
作時には５発振に停止する０第３図は、本発明の第２の
実施例である０１６は、第１図に示し次ＣＭＯＳインバ
ータ、１７は出力端子、１８は電源端子でろる０第２の
実施例では、リングオシレターに使用しているすべての
ＣＭＯＳインバータが第１図に示し九Ｎチャンネルトラ
ンジスタが７０−テイングゲート付の構造となっている
。製造された時点でＶＴＮＨ約２ｖになっている。Ｖ
Ｔ Ｎ−？Ｓ ｉ Ｏｘ Ｈ厚、チャンネル量等の製造
ばらつきにより第３図に示したリングオシレターの発振
周波数は一定にならない。
しかし、ＶＴＮ？変化させると、第４図に示した様に、
ＣＭＯＳインバータの遅延時間に変化する。この性質全
利用すれば％製造ばらつきにより一定していない発振周
波数１−製造後に一定にすることが可能になる。第３図
のＮチャンネルトランジスタのＶＴＮｌｉＣ化させるＩ
ｒＳは容易に行なえる。
ＣＭＯＳインバータの遅延時間に変化する。この性質全
利用すれば％製造ばらつきにより一定していない発振周
波数１−製造後に一定にすることが可能になる。第３図
のＮチャンネルトランジスタのＶＴＮｌｉＣ化させるＩ
ｒＳは容易に行なえる。
電源端子１４に１５ｖ程度の電ＥＥを印加しておき。
出力端子１３から１２ｖ程度のパルス状の゛電圧を印加
すれば、ＶＴＮは、第３図の左側のインバータから順に
ＶＴＮは上昇する。ＶＴＮが上昇すれば、第４図に示す
遅延時間に比例して、発振周波数に遅くなる。又、仮に
ＶＴＮｔ−上昇させすぎた時は、紫外ｉ＃を照射する◆
により、再調整は可能であり、容易に所望の発振周波数
′ｌｒ得る事ができる。この場合、すべてのＣＭＯＳイ
ンバータのＮチャンネルトランジスタのＶＴＮが同じ１
［変化しなくても１発振周波数の制御は可能である。
すれば、ＶＴＮは、第３図の左側のインバータから順に
ＶＴＮは上昇する。ＶＴＮが上昇すれば、第４図に示す
遅延時間に比例して、発振周波数に遅くなる。又、仮に
ＶＴＮｔ−上昇させすぎた時は、紫外ｉ＃を照射する◆
により、再調整は可能であり、容易に所望の発振周波数
′ｌｒ得る事ができる。この場合、すべてのＣＭＯＳイ
ンバータのＮチャンネルトランジスタのＶＴＮが同じ１
［変化しなくても１発振周波数の制御は可能である。
以上説明したように本発明は、ＣＭＯＳインバータのＮ
チャンネルトランジスタをフローティングゲート付のＭ
ＯＳ）ランジスタにすることによＶ、製造ばらつきに関
係なく一定の発振周波数の信号が得られる効果がある０
又、本発明によるＣＭＯＳインバータを使用すれば、内
部回路の遅延時間のモニターをウェハー製造直後に行な
い。
チャンネルトランジスタをフローティングゲート付のＭ
ＯＳ）ランジスタにすることによＶ、製造ばらつきに関
係なく一定の発振周波数の信号が得られる効果がある０
又、本発明によるＣＭＯＳインバータを使用すれば、内
部回路の遅延時間のモニターをウェハー製造直後に行な
い。
ＬＳＩ本米の動作時にハ、動作させない様にすることも
容易にできる効果もある。
容易にできる効果もある。
第１図は本発明の基本回路のＣＭＯＳインバータ回路、
第２図は１本発明の第１の実施例で、リングオシレター
の１つのインバータを本発明のＣＭＯＳインバータを使
用したもの、第３図は。 本発明の第２の実施例で、すべてのインバータを本発明
のＣＭＯＳインバータにしたリングオシレター、第４図
１１． Ｎチャンネルトランジスタのしきい値電圧１ｋ
ｆ化させた時のＣＭＯＳインバータの遅延時間を示して
いる０ １・・・・・・ＰチャンネルＭＯ８）ランジスタ、２・
・・・・・フローティングゲートを備え九Ｎチャンネル
ＭＯ８）ランジスタ、３・・・・・・入力端子、４・・
・・・・出力端子、５・・・・・・ＶＤＤ寛源端子、６
・・・・・・ＧＮＣ端子、７・・・・・・従来のＣＭＯ
Ｓインバータ、８・・・・・・第１図に示したＣＭＯＳ
インバータ、９・・・・・・パッド。 ｌＯ・・・・・・電源端子、１１・・・・・・Ｎチャン
ネルフローティングゲート付ＭＯＳ ）ランジスタ、１
２・・・・・・第１図に示したＣＭＯＳインバータ、１
３・・・・・・出力端子、１４・・・・・・電源端子。
第２図は１本発明の第１の実施例で、リングオシレター
の１つのインバータを本発明のＣＭＯＳインバータを使
用したもの、第３図は。 本発明の第２の実施例で、すべてのインバータを本発明
のＣＭＯＳインバータにしたリングオシレター、第４図
１１． Ｎチャンネルトランジスタのしきい値電圧１ｋ
ｆ化させた時のＣＭＯＳインバータの遅延時間を示して
いる０ １・・・・・・ＰチャンネルＭＯ８）ランジスタ、２・
・・・・・フローティングゲートを備え九Ｎチャンネル
ＭＯ８）ランジスタ、３・・・・・・入力端子、４・・
・・・・出力端子、５・・・・・・ＶＤＤ寛源端子、６
・・・・・・ＧＮＣ端子、７・・・・・・従来のＣＭＯ
Ｓインバータ、８・・・・・・第１図に示したＣＭＯＳ
インバータ、９・・・・・・パッド。 ｌＯ・・・・・・電源端子、１１・・・・・・Ｎチャン
ネルフローティングゲート付ＭＯＳ ）ランジスタ、１
２・・・・・・第１図に示したＣＭＯＳインバータ、１
３・・・・・・出力端子、１４・・・・・・電源端子。
Claims (1)
- 【特許請求の範囲】 １、Ｐチャンネルトランジスタのドレインが電源に後続
され、ＰチャンネルトランジスタのソースがＮチャンネ
ルトランジスタのドレインに接続され、Ｎチャンネルト
ランジスタのソースがＧＮＣに接続され、Ｐチャンネル
トランジスタのゲートとＮチャンネルトランジスタの第
１のゲートが、続されているＣＭＯＳインバータにおい
て、Ｎチャンネルトランジスタに第１のゲートとゲート
酸化膜の間に他のいかなる電極とも接続されていない第
２のフローティングゲートを有することを特徴とするＣ
ＭＯＳ回路。 ２、前記Ｎチャンネルトランジスタのしきい値電圧は、
電気的に又は紫外線により制御可能であることを特徴と
する、特許請求の範囲第１項に記載されたＣＭＯＳ回路
。 ３、ＣＭＯＳインバータにより構成されるリングオシレ
ターの１個又は複数個のインバータが特許請求の第１、
２項に記載されたＣＭＯＳ回路を使用した事を特徴とす
るＣＭＯＳ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62017581A JPS63185116A (ja) | 1987-01-27 | 1987-01-27 | Ｃｍｏｓ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62017581A JPS63185116A (ja) | 1987-01-27 | 1987-01-27 | Ｃｍｏｓ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63185116A true JPS63185116A (ja) | 1988-07-30 |
Family
ID=11947872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62017581A Pending JPS63185116A (ja) | 1987-01-27 | 1987-01-27 | Ｃｍｏｓ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63185116A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06169240A (ja) * | 1992-11-27 | 1994-06-14 | Nec Corp | 半導体集積回路 |
-
1987
- 1987-01-27 JP JP62017581A patent/JPS63185116A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06169240A (ja) * | 1992-11-27 | 1994-06-14 | Nec Corp | 半導体集積回路 |
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