JPH0586865B2 - - Google Patents
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- Publication number
- JPH0586865B2 JPH0586865B2 JP59152971A JP15297184A JPH0586865B2 JP H0586865 B2 JPH0586865 B2 JP H0586865B2 JP 59152971 A JP59152971 A JP 59152971A JP 15297184 A JP15297184 A JP 15297184A JP H0586865 B2 JPH0586865 B2 JP H0586865B2
- Authority
- JP
- Japan
- Prior art keywords
- setting section
- field effect
- gate field
- channel insulated
- insulated gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 10
- 230000005669 field effect Effects 0.000 claims 14
- 238000010586 diagram Methods 0.000 description 7
- 239000002184 metal Substances 0.000 description 4
- 238000007599 discharging Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、マスタスライス半導体集積回路装置
に適用して有効な技術に関する。
に適用して有効な技術に関する。
近年、マスタスライス集積回路装置は、素子の
微細化により動作速度の高速化がはかられてい
る。
微細化により動作速度の高速化がはかられてい
る。
これに対応して、マスタスライス集積回路装置
においては、内部の論理回路動作の高速化をはか
るために、高速なクロツク信号を入力することが
ある。
においては、内部の論理回路動作の高速化をはか
るために、高速なクロツク信号を入力することが
ある。
また、論理回路の大規模化により、フリツプフ
ロツプ回路に入力されるクロツク信号パルスは多
段のゲート回路を経由している。このために、各
フリツプフロツプ回路にクロツク信号パルスを供
給するゲート回路の立上り時と立下り時り伝搬遅
延時間に差がある場合は、クロツク信号パルスの
デユーテイ比が変化するという問題点があり、特
に周期の短いクロツク信号パルスでは、パルスの
幅が小さくなつてしまい、フリツプフロツプ回路
が誤動作をするという欠点があつた。
ロツプ回路に入力されるクロツク信号パルスは多
段のゲート回路を経由している。このために、各
フリツプフロツプ回路にクロツク信号パルスを供
給するゲート回路の立上り時と立下り時り伝搬遅
延時間に差がある場合は、クロツク信号パルスの
デユーテイ比が変化するという問題点があり、特
に周期の短いクロツク信号パルスでは、パルスの
幅が小さくなつてしまい、フリツプフロツプ回路
が誤動作をするという欠点があつた。
本発明の目的は、CMOS型マスタスライス半
導体集積回路において、クロツク信号パルスのデ
ユーテイ比を任意に変化できる技術を提供するこ
とにある。
導体集積回路において、クロツク信号パルスのデ
ユーテイ比を任意に変化できる技術を提供するこ
とにある。
本発明は、CMOS型マスタスライス半導体集
積回路において、PMOSトランジスタとNMOS
トランジスタのそれぞれのゲート幅寸法とゲート
長寸法の比を任意に設定し、CMOSインバータ
回路を構成し、他の論理回路に任意に接続できる
ことを特徴とするものである。
積回路において、PMOSトランジスタとNMOS
トランジスタのそれぞれのゲート幅寸法とゲート
長寸法の比を任意に設定し、CMOSインバータ
回路を構成し、他の論理回路に任意に接続できる
ことを特徴とするものである。
第１図ａはCMOS型マスタスライス半導体集
積回路において、拡散層に形成される基本的な
PMOSトランジスタの図である。また、同様に
してNMOSトランジスタも形成可能である。
積回路において、拡散層に形成される基本的な
PMOSトランジスタの図である。また、同様に
してNMOSトランジスタも形成可能である。
第１図ｂは、Ｐ型ゲート長設定部の一例であ
り、第１図ａのPMOSトランジスタ１を１対、
それぞれのゲート端子を金属配線によつて共通に
接続し、さらに、一方のPMOSトランジスタ１
のソース端子かドレイン端子のいずれか一方を、
もう一方のPMOSトランジスタのソース端子か
ドレイン端子のいずれか一方とにそれぞれ金属配
線によつて接続し構成した回路図である。同様に
して、NMOSトランジスタによつても構成可能
であり、これをＮ型ゲート長設定部と呼ぶ。
り、第１図ａのPMOSトランジスタ１を１対、
それぞれのゲート端子を金属配線によつて共通に
接続し、さらに、一方のPMOSトランジスタ１
のソース端子かドレイン端子のいずれか一方を、
もう一方のPMOSトランジスタのソース端子か
ドレイン端子のいずれか一方とにそれぞれ金属配
線によつて接続し構成した回路図である。同様に
して、NMOSトランジスタによつても構成可能
であり、これをＮ型ゲート長設定部と呼ぶ。
このとき、第１図ｂを一つのトランジスタとし
て見た場合、このトランジスタのゲート幅とゲー
ト長の比は、第１図ａのトランジスタのゲート幅
とゲート長の比をＷ／Ｌとすると、Ｗ／2Lと表
わされ、第１図ａのゲート幅とゲート長を１とし
たときの1/2となる。
て見た場合、このトランジスタのゲート幅とゲー
ト長の比は、第１図ａのトランジスタのゲート幅
とゲート長の比をＷ／Ｌとすると、Ｗ／2Lと表
わされ、第１図ａのゲート幅とゲート長を１とし
たときの1/2となる。
第１図ｃは、Ｐ型ゲート幅設定部の一例であ
り、第１図ａのPMOSトランジスタ１を１対、
それぞれのゲート端子を金属配線によつて共通に
接続し、さらに、それぞれのPMOSトランジス
タのソース端子同志とドレイン端子同志をそれぞ
れ接続して構成した回路図である。また、同様に
して、NMOSトランジスタによつても構成可能
であり、これをＮ型ゲート幅設定部と呼ぶ。この
とき、第１図ｃを一つのトランジスタとして見た
場合、このトランジスタのゲート幅とゲート長の
比は、第１図ａのトランジスタのゲート幅とゲー
ト長の比をＷ／Ｌとすると、2W／Ｌと表わされ、
第１図ａのゲート幅とゲート長を１としたときの
２倍となる。
り、第１図ａのPMOSトランジスタ１を１対、
それぞれのゲート端子を金属配線によつて共通に
接続し、さらに、それぞれのPMOSトランジス
タのソース端子同志とドレイン端子同志をそれぞ
れ接続して構成した回路図である。また、同様に
して、NMOSトランジスタによつても構成可能
であり、これをＮ型ゲート幅設定部と呼ぶ。この
とき、第１図ｃを一つのトランジスタとして見た
場合、このトランジスタのゲート幅とゲート長の
比は、第１図ａのトランジスタのゲート幅とゲー
ト長の比をＷ／Ｌとすると、2W／Ｌと表わされ、
第１図ａのゲート幅とゲート長を１としたときの
２倍となる。
第２図は、本発明の実施例を示す図である。
本実施例は第１図ａのPMOSトランジスタ、
三つを第１図ｃと同様な方法によつて構成した回
路と、第１図ａのPMOSトランジスタと同様に
して形成したNMOSトランジスタ三つを第１図
ｂと同様な方法によつて構成した回路によつて構
成したCMOSインバータ回路である。このとき、
PMOSトランジスタによつて構成される回路の
ゲート幅とゲート長の比は、第１図ａのトランジ
スタのゲート幅とゲート長の比をＷ／Ｌとする
と、3W／Ｌとなる。
三つを第１図ｃと同様な方法によつて構成した回
路と、第１図ａのPMOSトランジスタと同様に
して形成したNMOSトランジスタ三つを第１図
ｂと同様な方法によつて構成した回路によつて構
成したCMOSインバータ回路である。このとき、
PMOSトランジスタによつて構成される回路の
ゲート幅とゲート長の比は、第１図ａのトランジ
スタのゲート幅とゲート長の比をＷ／Ｌとする
と、3W／Ｌとなる。
また、NMOSトランジスタによつて構成され
る回路のゲート幅とゲート長の比は、同様にして
Ｗ／3Lとなる。
る回路のゲート幅とゲート長の比は、同様にして
Ｗ／3Lとなる。
第３図に示すCMOS型インバータ回路におい
て、出力信号波形の立上り時間は出力端子４に接
続される負荷容量の充電時間によつて決まり、立
下り時間は、同様に放電時間によつて決まる。
て、出力信号波形の立上り時間は出力端子４に接
続される負荷容量の充電時間によつて決まり、立
下り時間は、同様に放電時間によつて決まる。
このため、PMOSトランジスタ及びNMOSト
ランジスタのチヤネルコンダクタンスが大きいほ
ど充放電時間も短くなる。
ランジスタのチヤネルコンダクタンスが大きいほ
ど充放電時間も短くなる。
したがつて、PMOSトランジタとNMOSトラ
ンジスタのチヤネルコンダクタンスの比は、立上
り時間と立下り時間の比を表わすことになる。
ンジスタのチヤネルコンダクタンスの比は、立上
り時間と立下り時間の比を表わすことになる。
また、第３図の回路において、PMOSトラン
ジスタとNMOSトランジスタのゲート幅とゲー
ト長の比が同じならば、PMOSトランジスタと
NMOSトランジスタのそれぞれのキヤリア移動
度はPMOSトランジスタに対してNMOSトラン
ジスタは３倍となるため、チヤネルコンダクタン
スはNMOSトランジスタがPMOSトランジスタ
の３倍となる。
ジスタとNMOSトランジスタのゲート幅とゲー
ト長の比が同じならば、PMOSトランジスタと
NMOSトランジスタのそれぞれのキヤリア移動
度はPMOSトランジスタに対してNMOSトラン
ジスタは３倍となるため、チヤネルコンダクタン
スはNMOSトランジスタがPMOSトランジスタ
の３倍となる。
したがつて、第３図に示す回路では、立下り時
間が立上り時間の３倍早くなる。
間が立上り時間の３倍早くなる。
ここで、第２図に示す実施例は、PMOSトラ
ンジスタによつて構成される回路のゲート幅とゲ
ート長の比が3W／Ｌで、NMOSトランジスタに
よつて構成される回路のゲート幅とゲート長の比
がＷ／3Lであるため、チヤネルコンダクタンス
の比は３：１となり、PMOSトランジスタのチ
ヤネルコンダクタンスがNMOSトランジスタの
３倍となる。
ンジスタによつて構成される回路のゲート幅とゲ
ート長の比が3W／Ｌで、NMOSトランジスタに
よつて構成される回路のゲート幅とゲート長の比
がＷ／3Lであるため、チヤネルコンダクタンス
の比は３：１となり、PMOSトランジスタのチ
ヤネルコンダクタンスがNMOSトランジスタの
３倍となる。
したがつて、本回路では、立上り時間が立下り
時間の３倍早くなる。
時間の３倍早くなる。
そこで、第３図のCMOS型インバータ回路の
出力端子４に、第２図に示す本発明の実施例の入
力端子３を接続すると、第２図に示す回路の出力
端子４での出力信号波形の立上り時間と立下り時
間は等しくなる。
出力端子４に、第２図に示す本発明の実施例の入
力端子３を接続すると、第２図に示す回路の出力
端子４での出力信号波形の立上り時間と立下り時
間は等しくなる。
したがつて、第１図ｂ，ｃに示すトランジスタ
回路を任意に組合せて、金属配線によつて接続す
ることによつて第２図の様な回路を実現すること
により、立上り時間と立下り時間の調整ができ、
クロツク信号波形のデユーテイ比を調整できる。
回路を任意に組合せて、金属配線によつて接続す
ることによつて第２図の様な回路を実現すること
により、立上り時間と立下り時間の調整ができ、
クロツク信号波形のデユーテイ比を調整できる。
本発明によれば、CMOS型マスタスライス半
導体集積回路において、クロツク信号波形の立上
り時間と立下り時間を任意に調節できるので、ク
ロツク信号波形のデユーテイ比を調節できる効果
がある。
導体集積回路において、クロツク信号波形の立上
り時間と立下り時間を任意に調節できるので、ク
ロツク信号波形のデユーテイ比を調節できる効果
がある。
第１図ａ，ｂ，ｃは、本発明に用いられる
MOSトランジスタの説明図、第２図は本発明の
実施例を示す回路図、第３図はCMOS型インバ
ータ回路の図である。 １……PMOSトランジスタ、２……電源端子、
３……入力端子、４……出力端子、５……接地端
子、６……NMOSトランジスタ。
MOSトランジスタの説明図、第２図は本発明の
実施例を示す回路図、第３図はCMOS型インバ
ータ回路の図である。 １……PMOSトランジスタ、２……電源端子、
３……入力端子、４……出力端子、５……接地端
子、６……NMOSトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 絶縁ゲート型電界効果トランジスタを含む多
層配線のCMOS型マスタスライス半導体集積回
路において、 CMOS型マスタスライス半導体集積回路の有
するＰチヤネル絶縁ゲート型電界効果トランジス
タは、複数のＰチヤネル絶縁ゲート型電界効果ト
ランジスタの有する個々のゲート端子、ドレイン
端子及びソース端子のそれぞれを共通に接続する
ことにより設定されたＰ型ゲート幅設定部、また
は、複数のＰチヤネル絶縁ゲート型電界効果トラ
ンジスタの有する個々のゲート端子を共通に接続
し、隣合うＰチヤネル絶縁ゲート型電界効果トラ
ンジスタの有する端子間を接続することにより設
定されたＰ型ゲート長設定部、もしくは１つのＰ
チヤネル絶縁ゲート型電界効果トランジスタを有
し、 かつ、CMOSマスタスライス半導体集積回路
の有するＮチヤネル絶縁ゲート型電界効果トラン
ジスタは、複数のＮチヤネル絶縁ゲート型電界効
果トランジスタの有する個々のゲート端子、ドレ
イン端子及びソース端子のそれぞれを共通に接続
することにより設定されたＮ型ゲート幅設定部、
または、Ｎチヤネル絶縁ゲート型電界効果トラン
ジスタの有する個々のゲート端子を共通に接続
し、隣合うＮチヤネル絶縁ゲート型電界効果トラ
ンジスタの有する端子間を接続することにより設
定されたＮ型ゲート長設定部、もしくは１つのＮ
チヤネル絶縁ゲート型電界効果トランジスタとを
有し、 前記Ｐ型ゲート幅設定部または前記１つのＰチ
ヤネル絶縁ゲート型電界効果トランジスタと、前
記Ｎ型ゲート長設定部、 もしくは前記Ｐ型ゲート長設定部と、前記Ｎ型
ゲート幅設定部または前記Ｎ型ゲート長設定部ま
たは前記１つのＮチヤネル絶縁ゲート型電界効果
トランジスタとを組合せることにより、チヤネル
コンダクタンスの比を設定して、前記CMOS型
マスタスライス半導体集積回路からの出力信号波
形の立上り時間と立下がり時間を調節できるよう
構成したことを特徴とするCMOS型マスタスラ
イス半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15297184A JPS6132549A (ja) | 1984-07-25 | 1984-07-25 | Ｃｍｏｓ型マスタスライス半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15297184A JPS6132549A (ja) | 1984-07-25 | 1984-07-25 | Ｃｍｏｓ型マスタスライス半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6132549A JPS6132549A (ja) | 1986-02-15 |
| JPH0586865B2 true JPH0586865B2 (ja) | 1993-12-14 |
Family
ID=15552142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15297184A Granted JPS6132549A (ja) | 1984-07-25 | 1984-07-25 | Ｃｍｏｓ型マスタスライス半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132549A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0475377A (ja) * | 1990-07-18 | 1992-03-10 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JP4646619B2 (ja) * | 2004-12-21 | 2011-03-09 | 三洋電機株式会社 | 半導体回路装置およびその設計方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58122771A (ja) * | 1982-01-14 | 1983-07-21 | Nec Corp | 半導体集積回路装置 |
-
1984
- 1984-07-25 JP JP15297184A patent/JPS6132549A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58122771A (ja) * | 1982-01-14 | 1983-07-21 | Nec Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6132549A (ja) | 1986-02-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |