JPS59134869A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS59134869A JPS59134869A JP13148482A JP13148482A JPS59134869A JP S59134869 A JPS59134869 A JP S59134869A JP 13148482 A JP13148482 A JP 13148482A JP 13148482 A JP13148482 A JP 13148482A JP S59134869 A JPS59134869 A JP S59134869A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- channel
- channel type
- input
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000002184 metal Substances 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 241000981595 Zoysia japonica Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 210000004907 gland Anatomy 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は相補型ＭＯＳトランジスタ（以下、ＣＭＯ８Ｔ
ｒと記す。、）構造を有する半導体集積回路装置に関し
、特にマスタースライス方式による大規模集積回路の入
力回路に関する。
ｒと記す。、）構造を有する半導体集積回路装置に関し
、特にマスタースライス方式による大規模集積回路の入
力回路に関する。
今日、集積回路はますます高密度化、大規模化してきて
おシこのような集積度の著しい増大は特にランダムロジ
ック回路においては集積回路としての汎用性が薄れ、専
用回路化する傾向が現れてきている。このため、量産効
果によるコストの低減など集積回路としてのメリットが
活せなくなってきている。
おシこのような集積度の著しい増大は特にランダムロジ
ック回路においては集積回路としての汎用性が薄れ、専
用回路化する傾向が現れてきている。このため、量産効
果によるコストの低減など集積回路としてのメリットが
活せなくなってきている。
このような集積回路の大規模化が進む中で製造コストの
低減、製造期間の短縮を企る方法としてマスタースライ
ス方式が注目されている。
低減、製造期間の短縮を企る方法としてマスタースライ
ス方式が注目されている。
マスタースライス方式とは半導体基板に論理回路を構成
する各品種に共通な素子を基本セルとしてアレイ状に配
置し共通する製造プロセスのある段階まで一括してあら
かじめ大量に形成しておき品種に応じて任意の論理機能
を実現のためのコンタクトあるいは金属配線以降のマス
クのみを作成し、以降の製造工程によシ種々の論理機能
の集積回路を実現するものである。
する各品種に共通な素子を基本セルとしてアレイ状に配
置し共通する製造プロセスのある段階まで一括してあら
かじめ大量に形成しておき品種に応じて任意の論理機能
を実現のためのコンタクトあるいは金属配線以降のマス
クのみを作成し、以降の製造工程によシ種々の論理機能
の集積回路を実現するものである。
このように共通な基本セルを配した半導体基板をあらか
じめ大量に生産しておき、−品種当シのマスクの枚数を
減じ、製造コスト及び製造期間の短縮を企り、多品種少
量生産、を可能とする方式である。
じめ大量に生産しておき、−品種当シのマスクの枚数を
減じ、製造コスト及び製造期間の短縮を企り、多品種少
量生産、を可能とする方式である。
本発明は前述の如きマスタースライス方式の半導体集積
回路装置における入力回路のスレッショールド電圧（以
下、入力レベルと記す。）を種々の値に設定することを
可能ならしめる半導体集積回路装置を提案するものであ
る。） 一般に０ＭＯ８構造を有する集積回路においては、その
入力回路として例えば第１図に示す如きインバータ回路
が広く用いられている。
回路装置における入力回路のスレッショールド電圧（以
下、入力レベルと記す。）を種々の値に設定することを
可能ならしめる半導体集積回路装置を提案するものであ
る。） 一般に０ＭＯ８構造を有する集積回路においては、その
入力回路として例えば第１図に示す如きインバータ回路
が広く用いられている。
第１図において、１は入力端子、２は出力端子、３はＰ
チャンネル型ＭＯ８Ｔｒ、 ４はＮチャンネル型ＭＯ８
Ｔｒ、 ６は電源端子、７は接地端子である。
チャンネル型ＭＯ８Ｔｒ、 ４はＮチャンネル型ＭＯ８
Ｔｒ、 ６は電源端子、７は接地端子である。
Ｐチャンネル型ＭＯ８Ｔｒ３及びＮチャンネル型ＭＯ８
Ｔｒ４のゲート及びドレインはそれぞれ接続され、イン
バーター５を構成している。インバーター５の出力は出
力端子２に接続され出力端子はさらに集積回路装置の内
部ゲートへ接続される。
Ｔｒ４のゲート及びドレインはそれぞれ接続され、イン
バーター５を構成している。インバーター５の出力は出
力端子２に接続され出力端子はさらに集積回路装置の内
部ゲートへ接続される。
０ＭＯ８構造を有するインバーター回路の入力レベルは
インバーターを構成しているＰチャンネル型ＭＯ８Ｔｒ
のチャンネル幅ＷｐとＮチャンネル型ＭＯ８Ｔｒのチャ
ンネル幅ＷＮの比ＷＰ／ＷＮ１又はＰチャンネル型ＭＯ
８Ｔｒのチャンネル長ＬＰとＮチャンネル型ＭＯ８Ｔｒ
のチャンネル長ＬＮＯ比Ｌ ｐ／ ＬＮによって決定さ
れる。
インバーターを構成しているＰチャンネル型ＭＯ８Ｔｒ
のチャンネル幅ＷｐとＮチャンネル型ＭＯ８Ｔｒのチャ
ンネル幅ＷＮの比ＷＰ／ＷＮ１又はＰチャンネル型ＭＯ
８Ｔｒのチャンネル長ＬＰとＮチャンネル型ＭＯ８Ｔｒ
のチャンネル長ＬＮＯ比Ｌ ｐ／ ＬＮによって決定さ
れる。
いま／実用的なＭＯＳ Ｔ、として例えばＰチャンネル
型ＭＯ８Ｔｒのチャンネル幅ＷＰを５０μ、スレッショ
ールド電圧を−ＩＶ、Ｎチャンネル型ＭＯＳトランジス
タのチャンネル幅ＷＮを５０μ、スレッショールド電圧
を１■とする。第２図は電源電圧を５ｖとしたときのＰ
チャンネル型ＭＯ８ＴｒとＮチャンネル型ＭＯ８Ｔｒの
チャンネル長の比Ｌｐ／ＬＮとインバーターの入力レベ
ルＶＩｔｈの関係の一例を示す図である。。
型ＭＯ８Ｔｒのチャンネル幅ＷＰを５０μ、スレッショ
ールド電圧を−ＩＶ、Ｎチャンネル型ＭＯＳトランジス
タのチャンネル幅ＷＮを５０μ、スレッショールド電圧
を１■とする。第２図は電源電圧を５ｖとしたときのＰ
チャンネル型ＭＯ８ＴｒとＮチャンネル型ＭＯ８Ｔｒの
チャンネル長の比Ｌｐ／ＬＮとインバーターの入力レベ
ルＶＩｔｈの関係の一例を示す図である。。
第２図に示される如く、例えばＰチャンネル型ＭＯ８Ｔ
ｒとＮチャンネル型ＭＯ８Ｔｒのチャンネル長の比Ｌｐ
／ ＬＮ を０５とすると通當のＣＭＯ８構造ヲ廟する
集積回路の人力レベル■ＤＤ／２、すなわち２．５Ｖを
実現できる。
ｒとＮチャンネル型ＭＯ８Ｔｒのチャンネル長の比Ｌｐ
／ ＬＮ を０５とすると通當のＣＭＯ８構造ヲ廟する
集積回路の人力レベル■ＤＤ／２、すなわち２．５Ｖを
実現できる。
又、Ｐチャンネル型ｆｖ＋Ｏ８Ｔ、とＮグヤンネル桿Ｉ
ＭＯ８Ｔ、のチャンネル長の比Ｊｉ１・／１・ＩＪを５
とすると、トランジスタ・トランジスタ・ロジック（以
下ＴＴＬと記す１．）構造をイｊする集積回路の入力レ
ベルとして充分な偽約１．６Ｖを実現できＺ、。その他
Ｐテトンネル型ＭＯ８１，’ ｒとＮチャアネ、１７型
ＭＯ８Ｔ、のチャンネル長の比Ｌ ｐ／Ｌ Ｎを適当に
選ぶことによシ任意の入力レベルを実現できる。。
ＭＯ８Ｔ、のチャンネル長の比Ｊｉ１・／１・ＩＪを５
とすると、トランジスタ・トランジスタ・ロジック（以
下ＴＴＬと記す１．）構造をイｊする集積回路の入力レ
ベルとして充分な偽約１．６Ｖを実現できＺ、。その他
Ｐテトンネル型ＭＯ８１，’ ｒとＮチャアネ、１７型
ＭＯ８Ｔ、のチャンネル長の比Ｌ ｐ／Ｌ Ｎを適当に
選ぶことによシ任意の入力レベルを実現できる。。
しかじなか（っ、目的の入カレベノＬを実現するのに個
々の品種毎にＰチャンネル型？）／１（１）Ｓ Ｔ ｒ
とＮチャンネル型ＭＯ８Ｔｒのチャンネル長の比Ｌｐ／
Ｊ−ｐｒを共通の素子段階から変えてい７にのではその
製造期間の短縮をはかれずマスタースライス方式の半導
体集積回路装置の実現が困難：ケものとなってしまう。
々の品種毎にＰチャンネル型？）／１（１）Ｓ Ｔ ｒ
とＮチャンネル型ＭＯ８Ｔｒのチャンネル長の比Ｌｐ／
Ｊ−ｐｒを共通の素子段階から変えてい７にのではその
製造期間の短縮をはかれずマスタースライス方式の半導
体集積回路装置の実現が困難：ケものとなってしまう。
本発明は前述の如き点にかんがみなされたものでその目
的どするどころは、Ｃへｉｏ ８ Ｎｎｊ造を有する集
積回路の入力回路の入力レベルを種々の値に容易に設定
することを可能ならしめるマスタースライス方式の半導
体集積回路装置を提供することである。
的どするどころは、Ｃへｉｏ ８ Ｎｎｊ造を有する集
積回路の入力回路の入力レベルを種々の値に容易に設定
することを可能ならしめるマスタースライス方式の半導
体集積回路装置を提供することである。
以下、図面を参照して本発明につき説明する。
第３図は本発明の一実施例を示すパターンレイアウト図
である。図において、１は入力端子、２は出力端子、６
は電源端子、７は接地端子のそれぞれ金属配線領域、３
−１〜３−３はＰチャンネル型ＭＯ８Ｔｒ領領域４−１
〜４−３はＮチャンネル型ＭＯ８Ｔｒ領である。入力端
子１はコンタクトホールによシゲートボリシリコンに接
続されている。
である。図において、１は入力端子、２は出力端子、６
は電源端子、７は接地端子のそれぞれ金属配線領域、３
−１〜３−３はＰチャンネル型ＭＯ８Ｔｒ領領域４−１
〜４−３はＮチャンネル型ＭＯ８Ｔｒ領である。入力端
子１はコンタクトホールによシゲートボリシリコンに接
続されている。
３−１〜３−３及び４−１・〜４−３はそれぞれ第１図
に示す回路のＰチャンネル型ＭＯ８Ｔｒ及びＮチャンネ
ル型ＭＯ８Ｔｒに相当するものであシ、本実施例におい
てはそれぞれのＴｒのチャンネル長の比が４：２：１の
３つのＴｒに分割されている。
に示す回路のＰチャンネル型ＭＯ８Ｔｒ及びＮチャンネ
ル型ＭＯ８Ｔｒに相当するものであシ、本実施例におい
てはそれぞれのＴｒのチャンネル長の比が４：２：１の
３つのＴｒに分割されている。
Ｐチャンネル型ＭＯ８Ｔｒ３−１〜３−３のソース拡散
領域はコンタクトホール５−１．５−２及び接続用金属
配線領域８−１〜８−６によシミ源端子６に、Ｎチャン
ネル型ＭＯ８Ｔｒ４−１〜４−３のソース拡散領域はコ
ンタクトホール５−３．５−４及び接続用金属配線領域
８−９〜８−１４によシ接地端子７にそれぞれ接続され
ている１、出力端子はコンタクトホール５−１．５−２
及び接続用金属配線領域８−２〜８−８により任意のＰ
チャンネル型ＩＶ１０８ Ｔｒのドレイン拡散領域に、
更にコンタクトホール５−３．５−４及び接続用金属配
線領域８−１０〜８−１６によシ任意のＮチャンネル型
ＭＯ８Ｔｒのドレイン拡散領域に接続が可能となってい
る。
領域はコンタクトホール５−１．５−２及び接続用金属
配線領域８−１〜８−６によシミ源端子６に、Ｎチャン
ネル型ＭＯ８Ｔｒ４−１〜４−３のソース拡散領域はコ
ンタクトホール５−３．５−４及び接続用金属配線領域
８−９〜８−１４によシ接地端子７にそれぞれ接続され
ている１、出力端子はコンタクトホール５−１．５−２
及び接続用金属配線領域８−２〜８−８により任意のＰ
チャンネル型ＩＶ１０８ Ｔｒのドレイン拡散領域に、
更にコンタクトホール５−３．５−４及び接続用金属配
線領域８−１０〜８−１６によシ任意のＮチャンネル型
ＭＯ８Ｔｒのドレイン拡散領域に接続が可能となってい
る。
ここでＰチャンネル型及びＮチャンネル型の各々のトラ
ンジスタのチャンネル長はその接続のためのコンタクト
ホール及び接続用金属配線領域の選び方によシ、チャン
ネル長の最も短いトランジスタの１〜７倍の任意のチャ
ンネル長の組合せを選べることは容易に理解できるとこ
ろである。
ンジスタのチャンネル長はその接続のためのコンタクト
ホール及び接続用金属配線領域の選び方によシ、チャン
ネル長の最も短いトランジスタの１〜７倍の任意のチャ
ンネル長の組合せを選べることは容易に理解できるとこ
ろである。
第４図（ａ）はコンタクトホール５−２＋ ５−３＋
５−４及び接続用金属配線領域８−１〜Ｂ−４，８−６
，８−９゜８−１０．８−１３．８−１２．８−１４〜
８−１６を設けたときの等価回路図を示す。この場合に
おいてはＰチャンネル型ＭＯ８ＴｒとＮチャンネル型Ｍ
Ｏ８Ｔ、のチャンネル長の比Ｌ ｐ／Ｌ Ｎは０．５と
なっている。
５−４及び接続用金属配線領域８−１〜Ｂ−４，８−６
，８−９゜８−１０．８−１３．８−１２．８−１４〜
８−１６を設けたときの等価回路図を示す。この場合に
おいてはＰチャンネル型ＭＯ８ＴｒとＮチャンネル型Ｍ
Ｏ８Ｔ、のチャンネル長の比Ｌ ｐ／Ｌ Ｎは０．５と
なっている。
このときインバータ回路としての入出力間の伝達特性を
求めると第５図（ａ）で示す如き特性が得られる。図か
ら入力レベルは約２．５■であシ、これは通常のＣＭＯ
８構造を有する集積回路の入力レベルに相当している。
求めると第５図（ａ）で示す如き特性が得られる。図か
ら入力レベルは約２．５■であシ、これは通常のＣＭＯ
８構造を有する集積回路の入力レベルに相当している。
第４図（ｂ）はコンタクトホール５−４及び接続用金属
配線領域８−９〜８−１．２．８−１４ を設けたとき
の等価回路を示す。この場合においてはＰチャンネル型
ＭＯ８Ｔ、とＮチャンネル型ＭＯ８Ｔ、のチャンネル長
の比Ｌ ｐ ／Ｌ Ｎは明らかに７となっている。
配線領域８−９〜８−１．２．８−１４ を設けたとき
の等価回路を示す。この場合においてはＰチャンネル型
ＭＯ８Ｔ、とＮチャンネル型ＭＯ８Ｔ、のチャンネル長
の比Ｌ ｐ ／Ｌ Ｎは明らかに７となっている。
このときのインバーター回路の入出力間の伝達特性を求
めると第５図中）で示す如き特性が得られる。
めると第５図中）で示す如き特性が得られる。
図から入力レベルは約１．６Ｖであり、これはＴＴＬ構
造の集積回路の入力回路の入力レベルに相当している。
造の集積回路の入力回路の入力レベルに相当している。
以上、２つの実施例の回路について述べたが、この他、
コンタクトホール及び接続用金属配線領域の選び方によ
ｐ種々のＰチャンネル型ＭＯ８Ｔ。
コンタクトホール及び接続用金属配線領域の選び方によ
ｐ種々のＰチャンネル型ＭＯ８Ｔ。
のチャンネル長の比を設定できることは明らかである１
３そのチャンネル長の比は以上述べた説明から１／７〜
７／１−まで柾々の値が可能であることは容易に理解で
きよう。よってそのチャンネル長の比に応じた入力レベ
ルが実現可能となる。）以上述べた如く本発明によれば
コンタクＩ・ホール及び接続用金属配線領域の変更のみ
によって種々の入力レベルが容易に実現できるマスター
スライス方式の半導体集積回路装置が実現できる。
３そのチャンネル長の比は以上述べた説明から１／７〜
７／１−まで柾々の値が可能であることは容易に理解で
きよう。よってそのチャンネル長の比に応じた入力レベ
ルが実現可能となる。）以上述べた如く本発明によれば
コンタクＩ・ホール及び接続用金属配線領域の変更のみ
によって種々の入力レベルが容易に実現できるマスター
スライス方式の半導体集積回路装置が実現できる。
伺、本発明の実施例においてはＰチャンネル型ＭＯ８’
１’ｒ及びＮナヤンネル型ＭＯ８’ｌ’ｒのチャンネル
長のおのおのの比が４：２：１の場合について述べたが
、他の組合せ例えば３：２：１等に選ぶことは言うに及
ばず、Ｐチャンネル型ＭＯ８Ｔｒ及びＮチャンネル型Ｍ
Ｏ８Ｔ、の分割もそれぞれ３つの場合に限るものではな
く、更にはＰチャンネル型ＭＯ８ＴｒとＮチャンネル型
ＭＯ８’ｌ’、の数が同じである場合に限るものではな
い。例えば、Ｐチャンネル型ＭＯ８Ｔｒの数を４つその
チャンネル長の比を８：４：２：１とビ、Ｎチャンネル
型ＭＯ８Ｔの数を３つ、そのチャンネル長の比を４：２
：１とすることも可能である１、その他、種々の組合せ
が可能であることは言うまでもないことである。
１’ｒ及びＮナヤンネル型ＭＯ８’ｌ’ｒのチャンネル
長のおのおのの比が４：２：１の場合について述べたが
、他の組合せ例えば３：２：１等に選ぶことは言うに及
ばず、Ｐチャンネル型ＭＯ８Ｔｒ及びＮチャンネル型Ｍ
Ｏ８Ｔ、の分割もそれぞれ３つの場合に限るものではな
く、更にはＰチャンネル型ＭＯ８ＴｒとＮチャンネル型
ＭＯ８’ｌ’、の数が同じである場合に限るものではな
い。例えば、Ｐチャンネル型ＭＯ８Ｔｒの数を４つその
チャンネル長の比を８：４：２：１とビ、Ｎチャンネル
型ＭＯ８Ｔの数を３つ、そのチャンネル長の比を４：２
：１とすることも可能である１、その他、種々の組合せ
が可能であることは言うまでもないことである。
以上述゛べた如く、本発明によれば相補型Ｍ０８Ｔｒ構
造を有する半導体集積回路の入力レベルを種々の値に容
易に設定することを可能ならしめるマスタースライス方
式の半導体集積回路装置を実現できる１）
造を有する半導体集積回路の入力レベルを種々の値に容
易に設定することを可能ならしめるマスタースライス方
式の半導体集積回路装置を実現できる１）
第１図はＣＭ、ＯｉＳ構造を有する集積回路の入力回路
の一例を示す回路図、第２図は第１図に示す回路の特性
の一例を示す特性図、第３図は本発明の一実施例を示す
パターンレ・ｆアウト図、第４図（ａ）は本発明の一実
施例の等価回路を示す回路図、第４図（ｂ）は本発明の
他の一実施例の等価回路を示す回路図、第５図（ａ）は
第４図（ａ）に示す回路の特性を示す図、第５図中）は
第４図（ｂ）に示す回路の特性を示す図である。 １・・・・・・入力端子、２・・・・・・出力端子、３
・・・・・・Ｐ−ｙヤンネル型ＭＯ８Ｔｒ、３−１〜３
−３・・・・・・Ｐチャンネル型ＭＯ８’１１”ｒ％
４ ・・・・−Ｎチャンネル型ＭＯ８’ｌ’ｒ。 ４−１〜４−３・・・・・・Ｎチャンネル型Ｍ０８ ’
ｒ、５・・・・・・インバーター、’５−１〜５−４・
・・・・コンタクトホール、６・・・・・・電源外子、
７・・・・・・接地端子、８−１〜８−１６・・・・・
・接続用金桐配腺領域。 第、ｄ図 ｔ５Ｖ） 祈 ５図 手続補正身（方式） ％式％ １、事件の表示 昭和５７年特 許 願第１３１４
８４号２、発明の名称 半導体ＪＪ′Ｓ積回路装ｒ
−□３、補正をする者 事件との関係 出 願 人重工；（都港区
芝Ｊｉ、 Ｉ−１−４３３番ｌ呂−（４２３） 日
本電気株式会社 代表台 関本忠弘 ！ １．、；、、Ｉｆ （′ ４、代理人 舎。 〒１０８ 重工：（都港区芝Ｉｉロ１３７釣８壮 住
友三１１］ヒル１１本電気株式会ン１内 （連絡′ｋ ＋１本？狂気株式会社特許部）５、補正命
令の日付 昭和５９年１月３１日（発送日） 、 −
、：４６、補正の対象 ゐ 明細書図面の簡単な説明の欄 ７、補正の内容 （１）明細書、第１Ｏ頁、１６行目乃至１８行目の記載
［第５図（ａ）は・・・・・・・・・特性を示す図であ
る。」を下記のとお如に訂正いたします。 「第５図は第４図（ａ）および第４図（ｂ）に示す回路
の特性を示す図であシ、第５図において曲線（ａ）は第
４図（ａ）の特性を示し、曲１１ｉｉ！（ｂ）は第４図
（ｂ）の特性を示している。」
の一例を示す回路図、第２図は第１図に示す回路の特性
の一例を示す特性図、第３図は本発明の一実施例を示す
パターンレ・ｆアウト図、第４図（ａ）は本発明の一実
施例の等価回路を示す回路図、第４図（ｂ）は本発明の
他の一実施例の等価回路を示す回路図、第５図（ａ）は
第４図（ａ）に示す回路の特性を示す図、第５図中）は
第４図（ｂ）に示す回路の特性を示す図である。 １・・・・・・入力端子、２・・・・・・出力端子、３
・・・・・・Ｐ−ｙヤンネル型ＭＯ８Ｔｒ、３−１〜３
−３・・・・・・Ｐチャンネル型ＭＯ８’１１”ｒ％
４ ・・・・−Ｎチャンネル型ＭＯ８’ｌ’ｒ。 ４−１〜４−３・・・・・・Ｎチャンネル型Ｍ０８ ’
ｒ、５・・・・・・インバーター、’５−１〜５−４・
・・・・コンタクトホール、６・・・・・・電源外子、
７・・・・・・接地端子、８−１〜８−１６・・・・・
・接続用金桐配腺領域。 第、ｄ図 ｔ５Ｖ） 祈 ５図 手続補正身（方式） ％式％ １、事件の表示 昭和５７年特 許 願第１３１４
８４号２、発明の名称 半導体ＪＪ′Ｓ積回路装ｒ
−□３、補正をする者 事件との関係 出 願 人重工；（都港区
芝Ｊｉ、 Ｉ−１−４３３番ｌ呂−（４２３） 日
本電気株式会社 代表台 関本忠弘 ！ １．、；、、Ｉｆ （′ ４、代理人 舎。 〒１０８ 重工：（都港区芝Ｉｉロ１３７釣８壮 住
友三１１］ヒル１１本電気株式会ン１内 （連絡′ｋ ＋１本？狂気株式会社特許部）５、補正命
令の日付 昭和５９年１月３１日（発送日） 、 −
、：４６、補正の対象 ゐ 明細書図面の簡単な説明の欄 ７、補正の内容 （１）明細書、第１Ｏ頁、１６行目乃至１８行目の記載
［第５図（ａ）は・・・・・・・・・特性を示す図であ
る。」を下記のとお如に訂正いたします。 「第５図は第４図（ａ）および第４図（ｂ）に示す回路
の特性を示す図であシ、第５図において曲線（ａ）は第
４図（ａ）の特性を示し、曲１１ｉｉ！（ｂ）は第４図
（ｂ）の特性を示している。」
Claims (1)
- 複数の第１導電型の第１のＭＯＳ）ランジスタ群及び複
数の第２導電型の第２のＭＯＳ）ランジスタ群とを有し
前記第１のＭＯＳ）ランジスタ群の少なくとも一つのＭ
ＯＳ）ランジスタ及び前記第２のＭＯＳ）ランジスタ群
の少なくとも一つのＭＯＳ）ランジスタをあらかじめ設
定された任意のチャンネル長に選択的に接続してなるイ
ンバーターとなしもって前記インバーターを入力回路と
なし、入力のスレッショールド電圧を任意の値に設定な
らしめることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13148482A JPS59134869A (ja) | 1982-07-28 | 1982-07-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13148482A JPS59134869A (ja) | 1982-07-28 | 1982-07-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59134869A true JPS59134869A (ja) | 1984-08-02 |
Family
ID=15059055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13148482A Pending JPS59134869A (ja) | 1982-07-28 | 1982-07-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59134869A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6147672A (ja) * | 1984-08-14 | 1986-03-08 | Toshiba Corp | 半導体記憶装置の製造方法 |
| EP1085575A1 (en) * | 1999-09-13 | 2001-03-21 | STMicroelectronics S.r.l. | Electronic device for controlling the "bouncing" in electronic circuits integrated on semiconductor substrate |
-
1982
- 1982-07-28 JP JP13148482A patent/JPS59134869A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6147672A (ja) * | 1984-08-14 | 1986-03-08 | Toshiba Corp | 半導体記憶装置の製造方法 |
| EP1085575A1 (en) * | 1999-09-13 | 2001-03-21 | STMicroelectronics S.r.l. | Electronic device for controlling the "bouncing" in electronic circuits integrated on semiconductor substrate |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5130596B2 (ja) | 半導体装置 | |
| JP3169333B2 (ja) | 両方向性の高電圧トランジスタを利用したアナログマルチプレクサ回路 | |
| KR100275725B1 (ko) | 트리플웰 구조를 갖는 반도체 메모리 장치 및 그 제조방법 | |
| US4884118A (en) | Double metal HCMOS compacted array | |
| KR890003147B1 (ko) | 게이트 에레이 | |
| JP5122212B2 (ja) | 半導体装置 | |
| JPS60117757A (ja) | 半導体論理回路の製造方法 | |
| US6868001B2 (en) | Semiconductor memory device | |
| US7849431B2 (en) | CMOS inverter layout for increasing effective channel length | |
| JPS58122771A (ja) | 半導体集積回路装置 | |
| JPS59134869A (ja) | 半導体集積回路装置 | |
| JPS62276868A (ja) | 半導体集積回路装置 | |
| JPH0113223B2 (ja) | ||
| US5250823A (en) | Integrated CMOS gate-array circuit | |
| JPS6074647A (ja) | 半導体集積回路装置 | |
| JPH01206646A (ja) | 半導体集積回路 | |
| JPS6017930A (ja) | マスタ・スライス方式に於ける基本セル | |
| JP2659970B2 (ja) | 半導体集積回路 | |
| JP2004327540A (ja) | 半導体装置及びその製造方法 | |
| JP2522678B2 (ja) | Ｃｍｏｓ集積回路装置 | |
| JPS63169113A (ja) | 半導体集積回路 | |
| JPH0828482B2 (ja) | ゲ−トアレイマスタスライス集積回路装置におけるクリツプ方法 | |
| JPH05167048A (ja) | ゲートアレー | |
| JPS59150446A (ja) | 半導体集積回路装置 | |
| JPH0513542B2 (ja) |