JPS6147672A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置の製造方法に関し、特にフロー
ティングゲート上に形成される絶縁膜を改良した不揮発
性メモリ等の半導体記憶装置の製造方法に係わる。
ティングゲート上に形成される絶縁膜を改良した不揮発
性メモリ等の半導体記憶装置の製造方法に係わる。
書き換え可能な不揮発性メモリである
Ｅ Ｐ ＲＯＭ （Ｅ Ｉｅｃｔｒｉｃａｌｌｙ ｐ
ｒｏｇｒａｍｍａｂｌｅＲｅａｄ ｏｎｌｙ ＩＩｌｅ
ｍｏｒｙ）やＥ２ ＰＲＯＭ（Ｅ Ｉｅｃｔｒｉｃａｌ
ｌｙ Ｅ ｒａｓａｂｌｅ Ｐ ｒｏｇｒａａｕｎａｂ
ｌｅＲｅａｄ ０ｎｌｙ ｍｅｍｏｒｙ）等においては
、多結晶シリコンからなるフローティングゲートを有す
る素子が多く、例えば従来のＥＰＲＯＭは第３図に示す
構造になっている。
ｒｏｇｒａｍｍａｂｌｅＲｅａｄ ｏｎｌｙ ＩＩｌｅ
ｍｏｒｙ）やＥ２ ＰＲＯＭ（Ｅ Ｉｅｃｔｒｉｃａｌ
ｌｙ Ｅ ｒａｓａｂｌｅ Ｐ ｒｏｇｒａａｕｎａｂ
ｌｅＲｅａｄ ０ｎｌｙ ｍｅｍｏｒｙ）等においては
、多結晶シリコンからなるフローティングゲートを有す
る素子が多く、例えば従来のＥＰＲＯＭは第３図に示す
構造になっている。
即ち、図中の１はｐ型シリコン基板であり、この基板１
の主面にはフィールド酸化膜２が形成されている。この
フィールド酸化ｉ！２で分離された基板１の島領域（素
子領域）表面には、互いに電気的に分離されたｎ＋型の
ソース、ドレイン領域３．４が設けられている。これら
ソース、ドレイン領域３．４間のチャンネル領域を含む
島領域表面上には、第１のゲート酸化膜５、多結晶シリ
コンからなるフローティングゲート６、第２のゲート酸
化膜７及び多結晶シリコンからなるコントロールゲート
８が順次積層して設けられている。また、前記フローテ
ィングゲート６及びコントロールゲート８の露出面には
後酸化膜９が形成されている。、 上述したＥＰＲＯＭセルは、コントロールゲート８及び
ｎ＋型トドレイン領域４高電圧を与えることによって、
チャンネル領域からキャリア（ホットエレクトロン）を
フローティングゲート６に注入し、フローティングゲー
ト６中に蓄積されたキャリアによりトランジスタの閾値
電圧を変化させて記憶動作をなすものである。
の主面にはフィールド酸化膜２が形成されている。この
フィールド酸化ｉ！２で分離された基板１の島領域（素
子領域）表面には、互いに電気的に分離されたｎ＋型の
ソース、ドレイン領域３．４が設けられている。これら
ソース、ドレイン領域３．４間のチャンネル領域を含む
島領域表面上には、第１のゲート酸化膜５、多結晶シリ
コンからなるフローティングゲート６、第２のゲート酸
化膜７及び多結晶シリコンからなるコントロールゲート
８が順次積層して設けられている。また、前記フローテ
ィングゲート６及びコントロールゲート８の露出面には
後酸化膜９が形成されている。、 上述したＥＰＲＯＭセルは、コントロールゲート８及び
ｎ＋型トドレイン領域４高電圧を与えることによって、
チャンネル領域からキャリア（ホットエレクトロン）を
フローティングゲート６に注入し、フローティングゲー
ト６中に蓄積されたキャリアによりトランジスタの閾値
電圧を変化させて記憶動作をなすものである。
また、上述したＥＰＲＯＭは、フローティングゲート６
中に蓄積されたキャリアの有無によってメモリ内容を表
示するため、フローティングゲート６の上下に形成され
ている第１、第２のゲート酸化膜５．７の耐圧、リーク
特性が良好であることが重要である。通常、第１の酸化
膜５は単結晶シリコン基板１の熱酸化により形成され、
第２のゲート酸化膜７は多結晶シリコンからなるフロー
ティングゲート６の熱酸化により形成される。このため
、素子の微細化に伴い、素子内での局所電場が増大する
と、膜質的に劣る第２のゲート酸化膜７の耐圧及びリー
ク特性が問題となる。
中に蓄積されたキャリアの有無によってメモリ内容を表
示するため、フローティングゲート６の上下に形成され
ている第１、第２のゲート酸化膜５．７の耐圧、リーク
特性が良好であることが重要である。通常、第１の酸化
膜５は単結晶シリコン基板１の熱酸化により形成され、
第２のゲート酸化膜７は多結晶シリコンからなるフロー
ティングゲート６の熱酸化により形成される。このため
、素子の微細化に伴い、素子内での局所電場が増大する
と、膜質的に劣る第２のゲート酸化膜７の耐圧及びリー
ク特性が問題となる。
ところで、従来、フローティングゲート６上に第２のゲ
ート酸化膜を形成する方法としては、フローティングゲ
ート６を構成するリンドープ多結晶シリコンの表面を酸
化雰囲気中で熱酸化する方法が採用されている。このよ
うに形成された酸化膜の耐圧を決定する要因としては、
酸化膜の形状、及ぜ酸化膜中のトラップレベルの密度が
ある。
ート酸化膜を形成する方法としては、フローティングゲ
ート６を構成するリンドープ多結晶シリコンの表面を酸
化雰囲気中で熱酸化する方法が採用されている。このよ
うに形成された酸化膜の耐圧を決定する要因としては、
酸化膜の形状、及ぜ酸化膜中のトラップレベルの密度が
ある。
前者の効果としては、形状が非平坦である場合、その薄
い部分においてトンネル電流が集中し、耐圧を劣化させ
る。また、突起状の非酸化領域が残留する場合、電界集
中を起こし同様に耐圧を劣化させる。酸化速度は、不純
物であるリン濃度に大きく依存するため、酸化膜を平坦
に保つには、多結晶シリコンのリン濃度を微視的にも均
一にする必要がある。
い部分においてトンネル電流が集中し、耐圧を劣化させ
る。また、突起状の非酸化領域が残留する場合、電界集
中を起こし同様に耐圧を劣化させる。酸化速度は、不純
物であるリン濃度に大きく依存するため、酸化膜を平坦
に保つには、多結晶シリコンのリン濃度を微視的にも均
一にする必要がある。
また、後者の効果としては、多結晶シリコン中のリン濃
度が高い場合、熱酸化により形成された酸化膜内にはり
・ンが残留しトラップの存在により耐圧が減少すると考
えられる。これらの効果については、既に数多くの報告
がある〔例えばＨ，Ｒ。
度が高い場合、熱酸化により形成された酸化膜内にはり
・ンが残留しトラップの存在により耐圧が減少すると考
えられる。これらの効果については、既に数多くの報告
がある〔例えばＨ，Ｒ。
Ｈｕｆｆ ｅｔ ａｔ、 Ｊ、 Ｅ、 Ｃ，Ｓ
上ＩＬ ２−４８２ （１９８０））。このため、熱酸
化により高耐圧の酸化膜を形成するには、多結晶シリコ
ン中の粒径及びリン濃度の制御が重要であるが、これら
の量をウェハ内、ウニへ間でバラツキなく製造するとは
困難であった。
上ＩＬ ２−４８２ （１９８０））。このため、熱酸
化により高耐圧の酸化膜を形成するには、多結晶シリコ
ン中の粒径及びリン濃度の制御が重要であるが、これら
の量をウェハ内、ウニへ間でバラツキなく製造するとは
困難であった。
一方、多結晶シリコンからなるフローティングゲート上
にスパッタリング法やＣＶＤ法により５ｉＯｚ膜等のゲ
ート絶縁膜を堆積する方法も考えられる。しかしながら
、かかる方法は多結晶シリコン表面の清浄度に極めて敏
感であり、ルーチン的に安定した高耐圧のゲート絶縁膜
を形成することが困難であった。熱酸化法では、多結晶
シリコンからなるフローティングゲート表面と酸化膜の
界面が酸化後において内部に進行するため、耐圧は多結
晶シリコンの表面の清浄度にそれ程敏感に影響されない
。これに対し、堆積法では前記界 、面の内部への進
行が生じないため、界面の不純物が消滅することなく存
在して耐圧を低下させると推定される。
にスパッタリング法やＣＶＤ法により５ｉＯｚ膜等のゲ
ート絶縁膜を堆積する方法も考えられる。しかしながら
、かかる方法は多結晶シリコン表面の清浄度に極めて敏
感であり、ルーチン的に安定した高耐圧のゲート絶縁膜
を形成することが困難であった。熱酸化法では、多結晶
シリコンからなるフローティングゲート表面と酸化膜の
界面が酸化後において内部に進行するため、耐圧は多結
晶シリコンの表面の清浄度にそれ程敏感に影響されない
。これに対し、堆積法では前記界 、面の内部への進
行が生じないため、界面の不純物が消滅することなく存
在して耐圧を低下させると推定される。
（発明の目的〕
本発明は、多結晶シリコンからなるフローティングゲー
ト上のゲート絶縁膜の耐圧、リーク特性を向上した記憶
保持特性等が良好な半導体記憶装置を製造し得る方法を
提供しようとするものである。
ト上のゲート絶縁膜の耐圧、リーク特性を向上した記憶
保持特性等が良好な半導体記憶装置を製造し得る方法を
提供しようとするものである。
本発明は、第１導電型の半導体基板の素子領域表面に第
１の酸化膜を形成した後、全面にリンをドープした第１
の多結晶シリコン膜を堆積する工程と、０．１〜５％の
酸素分圧を有する雰囲気下で熱酸化処理して、前記多結
晶シリコン膜上に第２の酸化膜を形成した後、絶縁膜を
堆積する工程と、全面に第２の多結晶シリコン膜を堆積
する工程と、これら第２の多結晶シリコン膜、絶縁膜、
第２の酸化膜、第１の多結晶シリコン膜及び第１の酸化
膜を順次パターニングする工程と、これらのバターニン
グ・に使用したマスク材又は前記パターンを用いて第２
導電型の不純物を前記基板にイオン注入して第２導電型
のソース、ドレイン領域を形成する工程とを具備したこ
とを特徴とする半導体記憶装置の製造方法である。
１の酸化膜を形成した後、全面にリンをドープした第１
の多結晶シリコン膜を堆積する工程と、０．１〜５％の
酸素分圧を有する雰囲気下で熱酸化処理して、前記多結
晶シリコン膜上に第２の酸化膜を形成した後、絶縁膜を
堆積する工程と、全面に第２の多結晶シリコン膜を堆積
する工程と、これら第２の多結晶シリコン膜、絶縁膜、
第２の酸化膜、第１の多結晶シリコン膜及び第１の酸化
膜を順次パターニングする工程と、これらのバターニン
グ・に使用したマスク材又は前記パターンを用いて第２
導電型の不純物を前記基板にイオン注入して第２導電型
のソース、ドレイン領域を形成する工程とを具備したこ
とを特徴とする半導体記憶装置の製造方法である。
上述した本発明方法によれば、フローティングゲート等
となるリンドープ多結晶シリコン膜を所定の酸素分圧に
て熱酸化処理することにより、形成された第２の酸化膜
と多結晶シリコン膜との界面の平坦性を向上できると共
に、それらの界面が多結晶シリコン膜内部に進行するこ
とによる界面の清浄化を達成できる。しかも、この工程
後に絶縁膜を堆積することにより、ゲート絶縁膜のトー
タル膜厚を制御できる。したがって、第２のゲート絶縁
膜を所定の酸素分圧下での熱酸化により形成された第２
の酸化膜とスパッタリング法等で堆積された絶縁膜との
二層構造にすることにより、耐圧、リーク特性の優れた
第２のゲート絶縁膜をリンドープ多結晶シリコンからな
るフローティングゲート上に形成でき、ひいては記憶保
持特性等が良好なＥＰＲＯＭ、Ｅ２ ＰＲＯＭ等の半導
体記憶装置を高歩留で製造できる。
となるリンドープ多結晶シリコン膜を所定の酸素分圧に
て熱酸化処理することにより、形成された第２の酸化膜
と多結晶シリコン膜との界面の平坦性を向上できると共
に、それらの界面が多結晶シリコン膜内部に進行するこ
とによる界面の清浄化を達成できる。しかも、この工程
後に絶縁膜を堆積することにより、ゲート絶縁膜のトー
タル膜厚を制御できる。したがって、第２のゲート絶縁
膜を所定の酸素分圧下での熱酸化により形成された第２
の酸化膜とスパッタリング法等で堆積された絶縁膜との
二層構造にすることにより、耐圧、リーク特性の優れた
第２のゲート絶縁膜をリンドープ多結晶シリコンからな
るフローティングゲート上に形成でき、ひいては記憶保
持特性等が良好なＥＰＲＯＭ、Ｅ２ ＰＲＯＭ等の半導
体記憶装置を高歩留で製造できる。
上記熱酸化処理に際しての酸素分圧を限定した理由は、
０．１％未満にしても、５％を越えても、耐圧特性等の
優れた第２の酸化膜を形成できなくなるからである。こ
れは、次のような理由によるものと推定される。即ち、
酸素分圧を０．５％未満にすると、酸化速度が低下し、
ピンホールが第２の酸化膜の初期表面に発生しやすくな
る。一方酸素分圧が５％を越えると、酸化速度が速くな
り過ぎ、第２の酸化膜中のトラップレベルの密度が多く
なり、耐圧分布が大きくなる。
０．１％未満にしても、５％を越えても、耐圧特性等の
優れた第２の酸化膜を形成できなくなるからである。こ
れは、次のような理由によるものと推定される。即ち、
酸素分圧を０．５％未満にすると、酸化速度が低下し、
ピンホールが第２の酸化膜の初期表面に発生しやすくな
る。一方酸素分圧が５％を越えると、酸化速度が速くな
り過ぎ、第２の酸化膜中のトラップレベルの密度が多く
なり、耐圧分布が大きくなる。
上記酸化処理によりリンがドープされた第１の多結晶シ
リコン膜上に形成する第２の酸化膜の厚さは、５０〜４
００人の範囲することが好ましい。
リコン膜上に形成する第２の酸化膜の厚さは、５０〜４
００人の範囲することが好ましい。
この理由は、その酸化膜の厚さを５０人未満にすると、
多結晶シリコン膜と酸化膜との界面の清浄化が充分にな
されず、かといって酸化膜の厚さが４００人を越えると
、前記界面が悪化する恐れがある。
多結晶シリコン膜と酸化膜との界面の清浄化が充分にな
されず、かといって酸化膜の厚さが４００人を越えると
、前記界面が悪化する恐れがある。
上記絶縁膜としては、例えばスパッタリング法やＬＰＣ
ＶＤ法により堆積されたＳｉＯ２膜、Ｓｉ３Ｎ＋膜、Ａ
β２０３膜等を挙げることができる。
ＶＤ法により堆積されたＳｉＯ２膜、Ｓｉ３Ｎ＋膜、Ａ
β２０３膜等を挙げることができる。
以下、本発明をＥＰＲＯＭセルの製造に適用した例につ
いて第１図（ａ）〜（ｆ）を参照して説明する。
いて第１図（ａ）〜（ｆ）を参照して説明する。
実施例１
まず、結晶方位（１００）のｐ型シリコン基板２１の主
面に選択酸化法によりフィールド酸化膜２２を形成した
後、酸素雰囲気中、１０００℃の温度にて熱酸化処理を
行なってフィールド酸化膜２２で分離された基板２１の
島領域表面に厚さ５００人の第１の酸化膜２３を形成し
た。つづいて、減圧ＣＶＤ法により厚さ４０００人のノ
ンドープ多結晶シリコン膜を堆積した。ひきつづき、Ｐ
ＯＣＪ２ヨを拡散源として第１の多結晶シリコン膜表面
にリンを蒸着し、９５０℃で３０分間アニーリングして
、リン拡散を行なってリンがドープされた第１の多結晶
シリコン膜２４を形成した（第１図（ａ）図示）。
面に選択酸化法によりフィールド酸化膜２２を形成した
後、酸素雰囲気中、１０００℃の温度にて熱酸化処理を
行なってフィールド酸化膜２２で分離された基板２１の
島領域表面に厚さ５００人の第１の酸化膜２３を形成し
た。つづいて、減圧ＣＶＤ法により厚さ４０００人のノ
ンドープ多結晶シリコン膜を堆積した。ひきつづき、Ｐ
ＯＣＪ２ヨを拡散源として第１の多結晶シリコン膜表面
にリンを蒸着し、９５０℃で３０分間アニーリングして
、リン拡散を行なってリンがドープされた第１の多結晶
シリコン膜２４を形成した（第１図（ａ）図示）。
次いで、Ａｒガスにより希釈された酸素分圧０゜１％の
酸素雰囲気中でｉ ｏｏｏ℃の温度下にて熱酸化処理を
施して第１の多結晶シリコン膜２４の表面に膜厚２００
人の第２の酸化膜２５を形成した（同図（ｂ）図示）。
酸素雰囲気中でｉ ｏｏｏ℃の温度下にて熱酸化処理を
施して第１の多結晶シリコン膜２４の表面に膜厚２００
人の第２の酸化膜２５を形成した（同図（ｂ）図示）。
つづいて、スパッタリング装置を用いて厚さ４００人の
ＳｉＯ２膜２６を第２の酸化膜２５上に堆積して合計膜
厚が６００人の二層構造絶縁膜を形成した （同図（Ｃ
）図示）。
ＳｉＯ２膜２６を第２の酸化膜２５上に堆積して合計膜
厚が６００人の二層構造絶縁膜を形成した （同図（Ｃ
）図示）。
次いで、全面に厚さ３５００人の第２の多結晶シリコン
膜を堆積した後、ＰＯｆｆｉａを拡散源としてリンを拡
散してリンがドープされた第２の多結晶シリコン膜２７
を形成した（同図（ｄ）図示）。
膜を堆積した後、ＰＯｆｆｉａを拡散源としてリンを拡
散してリンがドープされた第２の多結晶シリコン膜２７
を形成した（同図（ｄ）図示）。
つづいて、この第２の多結晶シリコン膜２７上に写真蝕
刻法により厚さ１．０μｍ、幅１．５μｍのホトレジス
トパターン２８を形成した後、該ホトレジストパターン
２８をマスクとして前記第２の多結晶シリコン膜２７．
５ｉＯ２１！２６、第２の酸化膜２５、′第１の多結晶
シリコン膜２４及び第１の酸化膜２３を順次反応性イオ
ンエツチング法によりエツチング除去した。これにより
、同図（ｅ）に示すように基板２１上に第１のゲート酸
化膜２９．フローティングゲート３０．第２の酸化膜と
ＳｉＯ２膜とからなる第２のゲート絶縁膜３１及びコン
トロールゲート３２が形成された。
刻法により厚さ１．０μｍ、幅１．５μｍのホトレジス
トパターン２８を形成した後、該ホトレジストパターン
２８をマスクとして前記第２の多結晶シリコン膜２７．
５ｉＯ２１！２６、第２の酸化膜２５、′第１の多結晶
シリコン膜２４及び第１の酸化膜２３を順次反応性イオ
ンエツチング法によりエツチング除去した。これにより
、同図（ｅ）に示すように基板２１上に第１のゲート酸
化膜２９．フローティングゲート３０．第２の酸化膜と
ＳｉＯ２膜とからなる第２のゲート絶縁膜３１及びコン
トロールゲート３２が形成された。
次いで、前記ホトレジストパターン２８をマスクとして
砒素を加速エネルギー４０ｋｅＶ、ドーズ量３Ｘ１０”
（：ＩＩ＋’の条件で前記島領域にイオン注入した。つ
づいて、ホトレジストパターン２８を除去した後、乾燥
酸素雰囲気中、９５０℃で熱酸化を行ない、厚さ４００
人の後酸化膜３３を形成した。これと同時に、イオン注
入された砒素が活性化されてシート抵抗ρ５＝５０Ω／
、接合深さｘｊ ＝０．２μｍのｎ＋型のソース、ド
レイン領域３４．３５が形成された。ひきつづき、全面
に厚さ０．５μｍのＣＶＤ５ ｉ ０２１１３６を堆積
した後、コンタクトホール３７を開口した。
砒素を加速エネルギー４０ｋｅＶ、ドーズ量３Ｘ１０”
（：ＩＩ＋’の条件で前記島領域にイオン注入した。つ
づいて、ホトレジストパターン２８を除去した後、乾燥
酸素雰囲気中、９５０℃で熱酸化を行ない、厚さ４００
人の後酸化膜３３を形成した。これと同時に、イオン注
入された砒素が活性化されてシート抵抗ρ５＝５０Ω／
、接合深さｘｊ ＝０．２μｍのｎ＋型のソース、ド
レイン領域３４．３５が形成された。ひきつづき、全面
に厚さ０．５μｍのＣＶＤ５ ｉ ０２１１３６を堆積
した後、コンタクトホール３７を開口した。
この後、全面に厚さ１．０μｍのＡＱ−３ｉ膜を蒸着し
、パターニングして前記コンタクトホール３７を介して
ソース、ドレイン領域３４．３５と接続するＡｇ−５＋
電極３８．３９を形成してＥＰＲＯＭセルを製造した（
同図（ｆ）図示）。
、パターニングして前記コンタクトホール３７を介して
ソース、ドレイン領域３４．３５と接続するＡｇ−５＋
電極３８．３９を形成してＥＰＲＯＭセルを製造した（
同図（ｆ）図示）。
実施例２．３
上記実施例１の第１図（ａ）図示の工程において、リン
がドープされた第１の多結晶シリコン膜をＡｒガスで希
釈された酸素分圧１％、５％の酸素雰囲気中で、１００
０℃の温度にて熱酸化処理を行なって同多結晶シリコン
膜表面に厚さ２００人の第２の酸化膜を形成した以外、
実施例１と同様な方法により２種のＥＰＲＯＭセルを製
造した。
がドープされた第１の多結晶シリコン膜をＡｒガスで希
釈された酸素分圧１％、５％の酸素雰囲気中で、１００
０℃の温度にて熱酸化処理を行なって同多結晶シリコン
膜表面に厚さ２００人の第２の酸化膜を形成した以外、
実施例１と同様な方法により２種のＥＰＲＯＭセルを製
造した。
参照例１．２
上記実施例１の第１図（ａ）図示の工程において、リン
がドープされ°た第１の多結晶シリコン膜をＡｒガスで
希釈された酸素分圧０．０５％、１０％の酸素雰囲気中
で、１０００℃の温度にて熱酸化処理を行なって同多結
晶シリコン膜表面に厚さ２００人の第２の酸化膜を形成
した以外、実施−例１と同様な方法により２種のＥＰＲ
ＯＭセルを製造した。
がドープされ°た第１の多結晶シリコン膜をＡｒガスで
希釈された酸素分圧０．０５％、１０％の酸素雰囲気中
で、１０００℃の温度にて熱酸化処理を行なって同多結
晶シリコン膜表面に厚さ２００人の第２の酸化膜を形成
した以外、実施−例１と同様な方法により２種のＥＰＲ
ＯＭセルを製造した。
比較例１
上記実施例１の第１図（ａ）図示の工程において、リン
がドープされた第１の多結晶シリコン膜を酸素雰囲気中
で、１０００℃の温度にて熱酸化処理を行なって同多結
晶シリコン膜表面に厚さ６００人の第２のゲート酸化膜
どなる第２の酸化膜を形成した以外、実施例１と同様な
方法によりＥＰＲＯＭセルを製造した。
がドープされた第１の多結晶シリコン膜を酸素雰囲気中
で、１０００℃の温度にて熱酸化処理を行なって同多結
晶シリコン膜表面に厚さ６００人の第２のゲート酸化膜
どなる第２の酸化膜を形成した以外、実施例１と同様な
方法によりＥＰＲＯＭセルを製造した。
比較例２
上記実施例１の第１図（ａ）図示の工程において、リン
がドープされた第１の多結晶シリコン膜上に、スパッタ
リング法により厚さ６００人の第２のゲート酸化膜とな
るＳｉＯ２膜を堆積した以外、実施例１と同様な方法に
よりＥＰＲＯＭセルを製造した。
がドープされた第１の多結晶シリコン膜上に、スパッタ
リング法により厚さ６００人の第２のゲート酸化膜とな
るＳｉＯ２膜を堆積した以外、実施例１と同様な方法に
よりＥＰＲＯＭセルを製造した。
しかして、本実施例１〜３、参照例１．２及び比較例１
．２のＥＰＲＯＭセルについて、それらの第２のゲート
酸化ｌ１ｌ（実施例１〜３の場合はゲート絶縁膜）の耐
圧を調べた結果、第２図示す耐圧ヒストグラムを得た。
．２のＥＰＲＯＭセルについて、それらの第２のゲート
酸化ｌ１ｌ（実施例１〜３の場合はゲート絶縁膜）の耐
圧を調べた結果、第２図示す耐圧ヒストグラムを得た。
第２図から明かなように、第２の酸化膜の形成に際し、
酸素分圧を０．１〜５％の範囲の酸素雰囲気中で熱酸化
処理を行なった本実施例１〜３のＥＰＲＯＭセルは、従
来法である比較例１．２のＥＰＲＯＭセルに比べて第２
のゲート酸化膜の耐圧が著しく改善されていることがわ
かる。また、第２の酸化膜の形成に際し、酸素分圧を０
．１％未満（０，０５％）の酸素雰囲気中で熱酸化処理
を行なった参照例１のＥＰＲＯＭセルでは、平均耐圧と
しては高いが、一部散髪的に２Ｖ以下の低耐圧モードが
現われる。更に、第２の酸化膜の形成に際し、酸素分圧
が５％を越える範囲（１０％）の酸素雰囲気中で熱酸化
処理を行なった参照例２のＥＰＲＯＭセルでは、耐圧の
分布が大きくなる。
酸素分圧を０．１〜５％の範囲の酸素雰囲気中で熱酸化
処理を行なった本実施例１〜３のＥＰＲＯＭセルは、従
来法である比較例１．２のＥＰＲＯＭセルに比べて第２
のゲート酸化膜の耐圧が著しく改善されていることがわ
かる。また、第２の酸化膜の形成に際し、酸素分圧を０
．１％未満（０，０５％）の酸素雰囲気中で熱酸化処理
を行なった参照例１のＥＰＲＯＭセルでは、平均耐圧と
しては高いが、一部散髪的に２Ｖ以下の低耐圧モードが
現われる。更に、第２の酸化膜の形成に際し、酸素分圧
が５％を越える範囲（１０％）の酸素雰囲気中で熱酸化
処理を行なった参照例２のＥＰＲＯＭセルでは、耐圧の
分布が大きくなる。
また、本実施例１〜３のＥＰＲＯＭセルは、リーク電流
特性が耐圧特性と同様に改善されていることが確認され
た。
特性が耐圧特性と同様に改善されていることが確認され
た。
なお、本発明は上記実施例のようなＥＰＲＯＭの製造の
みに限定されず、Ｅ２ ＦＲＯＭ等の他の半導体記憶装
置゛の製造にも同様に適用できる。
みに限定されず、Ｅ２ ＦＲＯＭ等の他の半導体記憶装
置゛の製造にも同様に適用できる。
以上詳述した如く、本発明によればフローティングゲー
トのコントロールゲート間の第２のゲート絶縁膜の耐圧
特性、リーク電流特性を向上した高性能のＥＰＲＯＭ、
Ｅ２ ＰＲＯＭ等の半導体記憶装置を製造し得る方法を
提供できる。
トのコントロールゲート間の第２のゲート絶縁膜の耐圧
特性、リーク電流特性を向上した高性能のＥＰＲＯＭ、
Ｅ２ ＰＲＯＭ等の半導体記憶装置を製造し得る方法を
提供できる。
第１図（ａ）〜（ｆ）は本発明の実施例におけるＥＰＲ
ＯＭセルの製造工程を示す断面図、第２図は本実施例１
〜３、参照例１．２及び比較例１．２におけるＥＰＲＯ
Ｍセルの第２のゲート酸化膜の耐圧ヒストグラム、第３
図は従来のＥＰＲＯＭセルの断面図である。 ２１・・・ｐ型シリコン基板、２２・・・フィールド酸
化膜、２３・・・第１の酸化膜、２４・・・第１の多結
晶シリコン膜、２５・・・第２の酸化膜、２６・・・Ｓ
ｉ ０２膜、２７・・・第２の多結晶シリコン膜、２
８・・・ホトレジストパターン、２９・・・第１のゲー
ト酸化膜、３０・・・７０−テインググート、３１・・
・第２のゲート絶縁膜、３２・・・コントロールゲート
、３３・・・後酸化膜、３４・・・ｎ＋＋ソース領域、
３５・・・ｎ＋型トドレイン領域３８．３９・・・Ａμ
−８ｉ電極。 出願人代理人 弁理士 鈴江武彦 第１図
ＯＭセルの製造工程を示す断面図、第２図は本実施例１
〜３、参照例１．２及び比較例１．２におけるＥＰＲＯ
Ｍセルの第２のゲート酸化膜の耐圧ヒストグラム、第３
図は従来のＥＰＲＯＭセルの断面図である。 ２１・・・ｐ型シリコン基板、２２・・・フィールド酸
化膜、２３・・・第１の酸化膜、２４・・・第１の多結
晶シリコン膜、２５・・・第２の酸化膜、２６・・・Ｓ
ｉ ０２膜、２７・・・第２の多結晶シリコン膜、２
８・・・ホトレジストパターン、２９・・・第１のゲー
ト酸化膜、３０・・・７０−テインググート、３１・・
・第２のゲート絶縁膜、３２・・・コントロールゲート
、３３・・・後酸化膜、３４・・・ｎ＋＋ソース領域、
３５・・・ｎ＋型トドレイン領域３８．３９・・・Ａμ
−８ｉ電極。 出願人代理人 弁理士 鈴江武彦 第１図
Claims (3)
- （１）第１導電型の半導体基板の素子領域表面に第１の
酸化膜を形成した後、全面にリンをドープした第１の多
結晶シリコン膜を形成する工程と、０．１〜５％の酸素
分圧を有する雰囲気下で熱酸化処理して、前記多結晶シ
リコン膜上に第２の酸化膜を形成した後、絶縁膜を堆積
する工程と、全面に第２の多結晶シリコン膜を堆積する
工程と、これら第２の多結晶シリコン膜、絶縁膜、第２
の酸化膜、第１の多結晶シリコン膜及び第１の酸化膜を
順次パターニングする工程と、これらのパターニングに
使用したマスク材又は前記パターンを用いて第２導電型
の不純物を前記基板にイオン注入して第２導電型のソー
ス、ドレイン領域を形成する工程とを具備したことを特
徴とする半導体記憶装置の製造方法。 - （２）第２の酸化膜の厚さが５０〜４００Åであること
を特徴とする特許請求の範囲第１項記載の半導体記憶装
置。 - （３）絶縁膜がＳｉＯ＿２膜であることを特徴とする特
許請求の範囲第１項記載の半導体記憶装置。（４）第１
の多結晶シリコン膜のパターンをフローティングゲート
、第２の多結晶シリコン膜のパターンをコントロールゲ
ートとする特許請求の範囲第１項記載の半導体記憶装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16953684A JPS6147672A (ja) | 1984-08-14 | 1984-08-14 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16953684A JPS6147672A (ja) | 1984-08-14 | 1984-08-14 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6147672A true JPS6147672A (ja) | 1986-03-08 |
Family
ID=15888306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16953684A Pending JPS6147672A (ja) | 1984-08-14 | 1984-08-14 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6147672A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59134869A (ja) * | 1982-07-28 | 1984-08-02 | Nec Corp | 半導体集積回路装置 |
-
1984
- 1984-08-14 JP JP16953684A patent/JPS6147672A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59134869A (ja) * | 1982-07-28 | 1984-08-02 | Nec Corp | 半導体集積回路装置 |
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