JP2017143307A - 動的アレイアーキテクチャにおけるセル位相整合及び配置の方法及びその実施 - Google Patents

動的アレイアーキテクチャにおけるセル位相整合及び配置の方法及びその実施 Download PDF

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Abstract

【課題】動的アレイアーキテクチャにおけるセル位相整合及び配置の技術を提供する。【解決手段】半導体チップは、レイアウト特徴部が第１の仮想格子に従って配置される第１のチップレベルと、レイアウト特徴部が第２の仮想格子に従って配置される第２のチップレベルとを有する論理ブロック区域を含むように定められる。第１の仮想格子と第２の仮想格子の間には、有理空間的関係が存在する。論理ブロック区域内には、複数のセルが配置される。複数のセルの各々は、複数のセル位相のうちの適切な１つに従って定められる。複数のセル位相のうちの適切な１つは、所定の配置セルの第１及び第２のチップレベル内のレイアウト特徴部を所定の配置セルに位置決めされた第１及び第２の仮想格子と整合させる。【選択図】図７

Description

本発明は、半導体チップに関し、特に、動的アレイアーキテクチャにおけるセル位相整合及び配置の技術に関する。
最新の半導体チップ（「チップ」）設計では、特定の論理機能を定めるために標準セル（standard cell）がチップ上に配置される。チップ上に任意に配置された場合に各標準セルが製造可能になることを保証するために、各標準セルは、隣接する導電特徴部の間の設計規則（ＤＲ；design rule）間隔要件の２分の１に等しくサイズが決められた縁部除外領域を有するように定められる。このようにして、いずれか２つの標準セルが互いに隣り合って配置された場合に、これらの標準セルのインタフェースを構成する境界において組み合わされる除外領域サイズは、少なくとも、隣接する導電特徴部の間のＤＲ間隔要件に等しくなる。従って、除外領域は、セル間の接触問題を心配することなく、特徴部を標準セル内に任意に配置することを可能にする。しかし、多くの標準セルがチップ上に互いに配置された場合には、標準セルに関連付けられた縁部除外領域は組み合わされて不経済な量のチップ区域を占有する場合がある。
上述の観点から、特に制限されたレイアウトアーキテクチャに従ってセルが定められる場合に、チップ区域及びルーティングリソースを最も効率的に利用することができるようにセルのレイアウト及び配置を最適化することが重要である。
一実施形態では、半導体チップを開示する。半導体チップは、論理ブロック区域を含む。論理ブロック区域は、レイアウト特徴部（layout feature）が第１の仮想格子に従って配置される第１のチップレベルを含む。同様に、論理ブロック区域は、レイアウト特徴部が第２の仮想格子に従って配置される第２のチップレベルを含む。第１の仮想格子と第２の仮想格子の間には、有理空間的関係が存在する。論理ブロック区域内にはいくつかのセルが配置される。いくつかのセルの各々は、いくつかのセル位相（cell phase）のうちの適切な１つに従って定められる。適切なセル位相は、所定の配置セルの第１及び第２のチップレベル内のレイアウト特徴部を所定の配置セルに位置決めされた第１及び第２の仮想格子と整合させる。
別の実施形態では、半導体チップの指定区域内でのセルの配置を可能にするために、異なるセル位相を有するセル変形を定める方法を開示する。本方法は、半導体チップの指定区域おいて位相空間（phase space）を識別するための作動を含む。位相空間は、半導体チップの指定区域内に有理空間的関係を有する２つの仮想格子の間の同じ関係の連続発生の間に垂直に延びる距離として定められる。同様に、本方法は、対象セルの左の境界を位相空間の左の縁部と整合させるための作動を含む。対象セルの左の境界が位相空間の左の縁部と整合された状態で、対象セルの左の境界に対する２つの仮想格子の位置に基づいて、対象セルの第１の位相を定める作動が実施される。対象セルの第１の位相は、セルライブラリに記憶される。本方法は、対象セルの左の境界をその現在の位置から位相空間にわたって位相空間内の対象セルの左の境界の次の可能な位置まで移動するための作動を更に含む。対象セルの左の境界が、次の可能な位置に整合された状態で、対象セルの左の境界に対する２つの仮想格子の位置に基づいて、対象セルの次の位相を定める作動が実施される。対象セルの次の位相は、セルライブラリに記憶される。本方法は、対象セルの左の境界を位相空間内の可能な位置の各々に移動する段階、及び位相空間内の対象セルの左の境界の各可能な位置で対象セルの異なる位相を定めて記憶する段階によって続けられる。
別の実施形態では、半導体チップの指定区域内にセルを配置する方法を開示する。本方法は、半導体チップの指定区域内の２つの位相整合チップレベルの各々においてそれぞれの仮想格子を定めるための作動を含む。２つの位相整合チップレベルの仮想格子は、有理空間的関係を有するように定められる。同様に、本方法は、半導体チップの指定区域内にセルを配置するための作動を含む。本方法は、半導体チップの指定区域内の各配置セルに必要とされるセル位相を判断するための作動を更に含む。半導体チップの指定区域内の各配置セルの代わりに、必要とされるセル位相を有する配置セルの変形を用い、それによって配置セルの置換変形内で２つの位相整合チップレベルの各々内のレイアウト特徴部が２つの位相整合チップレベルの仮想格子と整合するようにする作動が実施される。
一実施形態では、デジタルフォーマットで記録された半導体チップレイアウトを含むコンピュータ可読記憶媒体を開示する。半導体チップレイアウトは、レイアウト特徴部が第１の仮想格子に従って配置された第１のチップレベルを含む論理ブロック区域を含む。同様に、半導体チップレイアウトは、レイアウト特徴部が第２の仮想格子に従って配置された第２のチップレベルを含む。第１の仮想格子と第２の仮想格子の間には有理空間的関係が存在する。半導体チップレイアウトは、論理ブロック区域に配置されたいくつかのセルを含む。いくつかのセルの各々は、いくつかのセル位相のうちの適切な１つに従って定められる。いくつかのセル位相のうちの適切な１つは、所定の配置セルの第１及び第２のチップレベル内のレイアウト特徴部を所定の配置セルに位置決めされた第１及び第２の仮想格子と整合させる。
一実施形態では、コンピュータ可読記憶媒体上にデジタルフォーマットで記憶されたセルライブラリを開示する。セルライブラリは、所定のセルの異なる位相に対応する複数のセルレイアウトを含む。所定のセルは、レイアウト特徴部が仮想格子に従って配置された少なくとも１つのチップレベルを含む。仮想格子は、セルレイアウトにわたって延びる１組の等しく離間した平行仮想線によって定められる。所定のセルの各異なる位相は、基準セル境界と、仮想格子の最も近い仮想線との間の異なる間隔によって定められる。
本発明の他の態様及び利点は、本発明を例示的に示す添付図面と共に以下の詳細説明からより明らかになるであろう。
本発明の一実施形態による論理ブロックを含むように定められた半導体チップを示す図である。 本発明の一実施形態による論理ブロック内のセル配置を示す図である。 本発明の一実施形態による上部に２つの別々の仮想格子が定められたチップの論理ブロック区域を示す図である。 本発明の一実施形態により論理ブロックの左下コーナにある原点に対してインデックス付けされたゲートレベル及びＭ２レベルの仮想格子と共に例示的論理ブロックを示す図である。 本発明の一実施形態により論理ブロック内の様々なセル配置に必要とされるセル位相整合に基づいて各セルに代わって適切なセル変形が用いられた図２Ｂのセル配置を示す図である。 本発明の一実施形態により図２Ａの論理ブロックに配置されたセルにおいて存在させることができる異なるセル位相を示す図である。 本発明の一実施形態により図２Ａの論理ブロックに配置されたセルにおいて存在させることができる異なるセル位相を示す図である。 本発明の一実施形態により図２Ａの論理ブロックに配置されたセルにおいて存在させることができる異なるセル位相を示す図である。 本発明の一実施形態により図２Ａの論理ブロックに配置されたセルにおいて存在させることができる異なるセル位相を示す図である。 本発明の一実施形態により図２Ａの論理ブロックに配置されたセルにおいて存在させることができる異なるセル位相を示す図である。 本発明の一実施形態により図２Ａの論理ブロックに配置されたセルにおいて存在させることができる異なるセル位相を示す図である。 本発明の一実施形態により図２Ａの論理ブロックに配置されたセルにおいて存在させることができる異なるセル位相を示す図である。 本発明の一実施形態により図２Ａの論理ブロックに配置されたセルにおいて存在させることができる異なるセル位相を示す図である。 本発明の一実施形態により仮想格子が互いに実際に整列することなく互いに位相整合された異なるセル位相を示す図である。 本発明の一実施形態により仮想格子が互いに実際に整列することなく互いに位相整合された異なるセル位相を示す図である。 本発明の一実施形態により仮想格子が互いに実際に整列することなく互いに位相整合された異なるセル位相を示す図である。 本発明の一実施形態により仮想格子が互いに実際に整列することなく互いに位相整合された異なるセル位相を示す図である。 本発明の一実施形態により仮想格子が互いに実際に整列することなく互いに位相整合された異なるセル位相を示す図である。 本発明の一実施形態により仮想格子が互いに実際に整列することなく互いに位相整合された異なるセル位相を示す図である。 本発明の一実施形態により仮想格子が互いに実際に整列することなく互いに位相整合された異なるセル位相を示す図である。 本発明の一実施形態により仮想格子が互いに実際に整列することなく互いに位相整合された異なるセル位相を示す図である。 論理ブロック内の各セルに対して例示的なゲートレベル及びＭ２レベルのレイアウト形状を示す本発明の一実施形態による図２Ｃの論理ブロックの行１を示す図である。 本発明の一実施形態により動的アレイアーキテクチャに従って定められる半導体チップ上のある一定の区域内でのセルの配置を可能にする異なるセル位相のセル変形を定める方法の流れ図である。 本発明の一実施形態により動的アレイアーキテクチャに従って定められる半導体チップの一部分内にセルを配置する方法の流れ図である。 本発明の一実施形態によりＤＡＳ内に定められた隣接して配置された論理セルの第２の相互接続レベル内の異なる位相整合の例を示す図である。 本発明の一実施形態により動的アレイアーキテクチャ内に定められた仮想線の例を示す図である。
以下の説明では、本発明の完全な理解をもたらすために数々の特定の詳細内容を示している。しかし、当業者には、これらの特定の詳細内容の一部又は全てを用いずに本発明を実施することができることは明らかであろう。この他としては、本発明を不要に不明瞭にすることのないように、公知の処理作動に対しては詳細には説明しない。
図１Ａは、本発明の一実施形態による論理ブロック１０３を含むように定められた半導体チップ（「チップ」）を示す図である。論理ブロック１０３は、チップ１０１のシリコン基板上に定められた多重レベル構造の形態にある集積回路デバイスを含む。基板レベルでは、拡散領域を有するトランジスタデバイスが形成される。その後のレベルでは、相互接続金属化線がパターン形成され、トランジスタデバイスに電気的に接続されて望ましい集積回路デバイスが定められる。また、パターン形成された導電層は、誘電体によって他の導電層から絶縁される。チップ１０１の各レベル内で拡散領域、トランジスタデバイス、金属化線、相互接続部などを定めるのに用いられる構造特徴部（structural feature）は、指定されたレイアウトに従って定められる。更に、チップ１０１の所定のレベルにおける広域レイアウトを各々が所定の論理構造に関連する多くの小さいレイアウト区域へとセグメント化することができる。更に、チップ１０１の所定の垂直列内にあるチップ１０１の複数のレベル内のレイアウト区域を互いに統合することができ、セルと呼ぶ論理ユニットが形成される。
本明細書で言及するセルは、論理機能の抽象化を表し、論理機能を実施するためのより低いレベルの集積回路レイアウトを封入する。所定の論理機能は、特徴部サイズ、性能、及び処理補償技術（ＰＣＴ；process compensation technique）工程によって差別化することができる複数のセル変形によって表すことができることを理解すべきである。例えば、所定の論理機能における複数のセル変形は、電力消費、信号タイミング、電流漏れ、チップ面積、ＯＰＣ（光学近接補正；optical proximity correction）、ＲＥＴ（レチクル強調技術；reticle enhancement technology）等によって差別化することができる。各セル説明は、セルの論理機能を実施するのに必要とされる関連する垂直チップ列内の各チップレベル内のセルのレイアウトを含むことも理解すべきである。より具体的には、セル説明は、基板レベルから特定の相互接続レベルまで上方に延びる各チップレベルにおけるセルのレイアウトを含む。
一実施形態では、論理ブロック１０３は、様々な論理機能のいくつかのセルを論理ブロック１０３内に行で配置することによって定められる。例えば、各々が異なる論理機能を実行するように定められたいくつかのセルＡ〜Ｚが論理ブロック１０３内の使用に対して利用可能であると考えられたい。この例示的な実施形態では、論理ブロック１０３は、図１Ｂに示しているように、論理ブロック１０３の行１〜１０内へのセルＡ〜Ｚの配置によって定めることができる。この例示的な実施形態では、所定の行にわたって左から右に測定されるセルの幅は、セル毎に異なるとすることができる。一方、所定の行内で垂直に測定されるセルの高さは、基本的にセル毎に同じであり、それによって論理ブロック１０３を一致する高さのセルから構成される隣接して定められた行によって埋めることを可能にする。また、一部の実施形態では、セルの高さは行毎に異なり、及び／又は行内で異なるとすることができる。
動的アレイアーキテクチャは、レイアウト特徴部が、セルのいくつかのレベル、すなわち、チップ１０１のような半導体チップのいくつかのレベル内で規則的に分離した仮想格子（又は規則的に分離した仮想グリッド）に沿って定められる半導体デバイス設計の論理的フレームを表している。仮想格子は、所定のチップ区域内の所定のレベルにわたって延びる１組の等しく離間した平行仮想線によって定められる。仮想格子の隣接する仮想線の間で垂直に測定される等しい間隔は、仮想格子ピッチとして定められる。例えば、図２Ａは、本発明の一実施形態による上部に２つの別々の仮想格子が定められたチップ１０１の論理ブロック１０３区域を示している。より具体的には、一方の仮想格子は、チップ１０１のゲートレベルにおける論理ブロックの上に定められ、他方の仮想格子は、チップ１０１の第２の相互接続レベル（Ｍ２レベル）における論理ブロック１０３の上に定められる。
一実施形態では、所定のレベルの仮想格子は、隣接するレベルの仮想格子に対して実質的に垂直であるように向けられる。例えば、この実施形態では、第１の相互接続レベル（Ｍ１レベル）（図示せず）における仮想格子は、ゲートレベルとＭ２レベルの両方の仮想格子に対して垂直な方向に延びている。しかし、一部の実施形態では、所定のレベルの仮想格子を隣接するレベルの仮想格子に対して垂直又は平行のいずれかに向けることができる。
一実施形態では、チップの様々なレベル内の各仮想格子は、単一の座標系の原点に対してインデックス付けされる。従って、この座標系は、チップの様々なレベル内の仮想格子の間の空間的関係の制御を可能にする。例えば、図２Ａの例示的な実施形態では、ゲートレベル及びＭ２レベルの仮想格子の各々が、チップ１０１上の論理ブロック１０３区域の左下コーナに位置する座標系の原点（０，０）に対してインデックス付けされる。座標系の原点（０，０）は、チップ１０１のいかなる位置にも位置させることができ、論理ブロックのセルを配置される特定の位置（例えば、論理ブロック１０３の左下コーナ）に位置させることを必要としないことを理解すべきである。また、所定の空間的位置への仮想格子のインデックス付けは、仮想格子の仮想線のうちの１つが所定の空間的位置を通過するように仮想格子が定められることを意味することを理解すべきである。
チップの様々なレベル内の仮想格子の間の空間的関係は、基本的にいくつもの手法で定めることができる。しかし、共通の向きに置かれた（すなわち、チップにわたる広がりの方向に平行な）仮想格子の間の空間的関係は、仮想格子が特定の空間周波数で互いに整合するように有理数で定められる。特に、同じ座標系の原点に対してインデックス付けされたいずれか２つの仮想格子に対して、これらの仮想格子ピッチの比を２つの仮想格子が特定の空間周波数で整合するように有理数で定めることができる。例えば、図２Ａは、Ｍ２レベル仮想格子とゲートレベル仮想格子の間の空間的関係が、４／３というＭ２レベル対ゲートレベル仮想格子ピッチ比によって定められることを示している。従って、Ｍ２レベル仮想格子とゲートレベル仮想格子とは、原点（０，０）に対して４番目のゲートレベル仮想格子線毎に互いに整合する。共通の向きに置かれ、共通の空間的位置に対してインデックス付けされ、有理数で定められた仮想格子ピッチ比を有する２つの仮想格子は、有理空間的関係を有すると考えられる。
図８は、本発明の一実施形態による動的アレイアーキテクチャ内に定められた仮想線８０１Ａ〜８０１Ｅの例を示している。仮想線８０１Ａ〜８０１Ｅは、レイアウトにわたって平行方式で延び、これらの仮想線の間の垂直間隔は、指定ピッチ８０７に等しい。図８には例示目的で、補完的拡散領域８０３及び８０５を示している。拡散領域８０３及び８０５は、ゲートレベルの下の拡散レベル内に定められることを理解すべきである。また、拡散領域８０３及び８０５は例示的に提供したものであり、動的アレイアーキテクチャに関して、拡散レベル内の拡散領域のサイズ、形状、及び／又は配置におけるあらゆる制限を決して意味しないことも理解すべきである。
動的アレイアーキテクチャ内では、特徴部レイアウトチャンネルが、所定の仮想線に隣接する仮想線の間に延びるように所定の仮想線の周囲に定められる。例えば、特徴部レイアウトチャンネル８０１Ａ−１から８０１Ｅ−１は、それぞれ仮想線８０１Ａから８０１Ｅの周囲に定められる。各仮想線は、対応する特徴部レイアウトチャンネルを有することを理解すべきである。また、規定のレイアウト空間の縁部に隣接して、例えば、セル境界に隣接して位置決めされた仮想線では、対応する特徴部レイアウトチャンネルは、特徴部レイアウトチャンネル８０１Ａ−１及び８０１Ｅ−１によって例示しているように、規定レイアウト空間の外側に仮想線が存在するかのように延びている。各特徴部レイアウトチャンネルは、その対応する仮想線の全長に沿って延びるように定められることを更に理解すべきである。
図８は、それぞれ仮想線８０１Ａから８０１Ｅに対応する特徴部レイアウトチャンネル８０１Ａ−１から８０１Ｅ−１に従って定められたいくつかの例示的レイアウト特徴部８０９〜８２３を更に示している。動的アレイアーキテクチャ内では、所定の仮想線に関連するレイアウト特徴部が、この仮想線に関連する特徴部レイアウトチャンネル内に定められる。また、隣接する仮想線に関連する特徴部レイアウトチャンネル内に定められたレイアウト特徴部の間では物理的接触が禁止される。
隣接するレイアウト特徴部は、回路の作動部を定める部分と回路の一部を定めない部分の両方を含むことができる。例えば、ゲートレベルでは、隣接するレイアウト特徴部は、下層のチップレベルの拡散領域と誘電体領域の両方の上で延びることができる。一実施形態では、ゲートレベルレイアウト特徴部のうちでトランジスタのゲート電極を形成する各部分は、所定の仮想線上を実質的に中心として位置決めされる。更に、この実施形態では、ゲートレベルレイアウト特徴部のうちでトランジスタのゲート電極を形成しない部分は、所定の仮想線に関連する特徴部レイアウトチャンネルに位置決めすることができる。従って、所定のゲートレベルレイアウト特徴部は、所定のゲートレベルレイアウト特徴部のゲート電極部分が、所定の特徴部レイアウトチャンネルに対応する仮想線上を中心とする限り、かつ所定のゲートレベルレイアウト特徴部が、隣接する特徴部レイアウトチャンネル内の他のゲートレベルレイアウト特徴部に対する設計規則間隔要件に準拠する限り、基本的に特徴部レイアウトチャンネル内の何処にでも定めることができる。
図８に示しているように、レイアウト特徴部８０９は、仮想線８０１Ａに関連する特徴部レイアウトチャンネル８０１Ａ−１内に定められる。レイアウト特徴部８０９のいくつかの部分は、仮想線８０１Ａ上を実質的に中心とする。また、レイアウト特徴部８０９の他の部分は、隣接する特徴部レイアウトチャンネル８０１Ｂ−１内に定められたレイアウト特徴部８１１及び８１３との設計規則間隔要件を維持する。同様に、レイアウト特徴部８１１〜８２３は、これらのレイアウト特徴部のそれぞれの特徴部レイアウトチャンネル内に定められ、これらのそれぞれの特徴部レイアウトチャンネルに対応する仮想線上を実質的に中心とする部分を含む。また、レイアウト特徴部８１１〜８２３の各々は、隣接する特徴部レイアウトチャンネル内に定められたレイアウト特徴部との設計規則間隔要件を維持し、隣接する特徴部レイアウトチャンネル内に定められたいかなる他のレイアウト特徴部との物理的接触も回避することを理解すべきである。
図８の特徴部レイアウトチャンネル例８０１Ａ−１から８０１Ｅ−１によって例示しているように、各特徴部レイアウトチャンネルは所定の仮想線に関連し、所定の仮想線に沿って延びるレイアウト領域であり、垂直には、所定の仮想線から隣接する仮想線又はレイアウト境界の外側の仮想線のあらゆる最近接のものまで各反対の方向に外向きに延びるレイアウト領域に対応する。また、各レイアウト特徴部は、その特徴部レイアウトチャンネル内で、隣接する特徴部レイアウトチャンネル内に定められた別のレイアウト特徴部と物理的に接触することなしに定められることを理解すべきである。
一部のレイアウト特徴部は、これらの特徴部の長手に沿って何箇所かの位置に定められた１つ又はそれよりも多くの接触ヘッド部分を有することができる。所定のレイアウト特徴部の接触ヘッド部分は、接触構造を受け取るのに十分なサイズの高さと幅とを有するレイアウト特徴部セグメントとして定められ、この場合「幅」は、基板にわたって所定のレイアウト特徴部の仮想線に対して垂直な方向に定められ、「高さ」は、基板にわたって所定のレイアウト特徴部の仮想線と平行な方向に定められる。レイアウト特徴部の接触ヘッドは、上から見た時に正方形又は矩形を含む基本的にあらゆるレイアウト形状によって定めることができることを理解すべきである。また、レイアウト要件及び回路設計によっては、レイアウト特徴部の所定の接触ヘッド部分は、この部分の上に定められた接触を有しても有さなくてもよい。
一実施形態では、レイアウト特徴部は、正確に予測して製造及び設計の処理に対して最適化することができる制御を受けるレイアウト形状毎の有限数のリソグラフィ相互作用を与えるように定められる。この実施形態では、レイアウト特徴部は、高い確率で正確に予測し、軽減することができない有害なリソグラフィ相互作用をレイアウト内に招くことになるレイアウト形状毎の空間的関係を回避するように定められる。しかし、レイアウト特徴部の特徴部レイアウトチャンネル内でのこれらのレイアウト特徴部の方向変化は、対応するリソグラフィ相互作用が予測可能及び管理可能である場合は許容可能であることを理解すべきである。
一実施形態では、所定のレベルの各レイアウト特徴部は、所定のレベルに関連する仮想格子の仮想線のうちの１つの上を実質的に中心とする。レイアウト特徴部の中心線と仮想格子の特定の線の間の整合における偏位が、製造処理窓をレイアウト特徴部の中心線と仮想格子のこの線の間の真の整合によって利用可能になるものから縮小させない程度に十分に小さい場合には、レイアウト特徴部は、仮想格子の特定の線上を実質的に中心とすると考えられる。従って、この実施形態では、有理空間的関係を有する仮想格子に従って異なるチップレベルに配置されたレイアウト特徴部は、この有理空間的関係によって定められる空間周波数で整合されることになる。一実施形態では、上述の製造処理窓は、レイアウト特徴部の許容可能な忠実度をもたらすリソグラフィ集束及び露光領域によって定められる。一実施形態では、レイアウト特徴部の忠実度は、レイアウト特徴部の特性寸法によって定められる。
動的アレイアーキテクチャでは、製作直後の状態のレイアウト特徴部の垂直断面形状の変化は、垂直断面形状の変化が製造の観点から予測可能であり、かつ所定のレイアウト特徴部又はその隣接レイアウト特徴部の製造に悪影響を与えない限り、ある程度まで満足できる。この点に関して、垂直断面形状は、製作直後の状態のレイアウト特徴部のレイアウト特徴部の中心線とチップの基板の両方に対して垂直な平面におけるセグメントに対応する。製作直後の状態のレイアウト特徴部のその長手に沿った垂直断面変化は、その長手に沿ったレイアウト特徴部の幅変化に対応することができることを理解すべきである。従って、同様に、動的アレイアーキテクチャは、製作直後の状態のレイアウト特徴部の幅におけるその長手に沿った変化にも、この幅変化が製造の観点から予測可能であり、かつレイアウト特徴部又はその隣接レイアウト特徴部の製造に悪影響を与えない限り適応する。
更に、所定のレベル内の異なるレイアウト特徴部が、同じ幅又は異なる幅を有するように設計することができる。また、所定の仮想格子の隣接する線に沿って定められたいくつかのレイアウト特徴部の幅をこれらのいくつかのレイアウト特徴部が互いに接触し、これらいくつかのレイアウト特徴部の幅の和に等しい幅を有する単一のレイアウト特徴部を定めるように設計することができる。
動的アレイアーキテクチャに従って定められた所定のレベル内では、隣接する相互整合された直線形のレイアウト特徴部の近位端を実質的に均一な間隙によって互いから分離することができる。より具体的には、仮想格子の共通線に沿って定められた直線形のレイアウト特徴部の隣接端部は端部間隙によって分離され、仮想格子に関連するレベル内のそのような端部間隙は、実質的に均一な距離にわたるものとして定めることができる。更に、一実施形態では、端部間隙のサイズは、直線形のレイアウト特徴部による所定のレベルの占有を最適化するように、製造処理機能の範囲で最小にされる。
また、動的アレイアーキテクチャでは、レベルは、あらゆる数のレイアウト特徴部によって占有されたあらゆる数の仮想格子線を有するように定めることができる。一例では、所定のレベルは、このレベルの仮想格子の全ての線が、少なくとも１つのレイアウト特徴部によって占有されるように定めることができる。別の実施形態では、所定のレベルをこのレベルの仮想格子のいくつかの線が少なくとも少なくとも１つのレイアウト特徴部によって占有され、このレベルの仮想格子の他の線が空きであるように、すなわち、いかなるレイアウト特徴部によっても占有されないように定めることができる。更に、所定のレベル内では、連続して隣接するあらゆる数の仮想格子線を空きのままに残すことができる。また、所定のレベル内のレイアウト特徴部による仮想格子線の占有対空きは、所定のレベルにわたるパターン又は繰返しパターンに従って定めることができる。
更に、動的アレイアーキテクチャ内では、いくつかの機能電子デバイス、例えば、トランジスタ及び電子回路を形成するために、様々なレベル内のいくつかのレイアウト特徴部を相互接続するビア及び接点が定められる。ビア及び接点のためのレイアウト特徴部は、仮想グリッドに整合させることができ、この仮想格子の仕様は、ビア及び接点が接続されることになる様々なレベルに関連する仮想格子の仕様に応じたものである。従って、様々なレベル内のいくつかのレイアウト特徴部は、電子回路の機能構成要素を形成する。更に、様々なレベル内のレイアウト特徴部のうちの一部は、電子回路に関して非機能的なものとすることができるが、それにも関わらず、隣接レイアウト特徴部の製造を補強するために製造される。
動的アレイアーキテクチャは、半導体デバイスのレイアウト特徴部が、リソグラフィ製造処理においてレイアウト特徴部を与えるのに用いられる光の波長よりも短くサイズが決められた場合であっても、高い確率で半導体デバイスの製造可能性の正確な予測を可能にするように定められることを理解すべきである。更に、動的アレイアーキテクチャは、セルの所定のレベル内のレイアウト特徴部がこれらのレイアウト特徴部の特徴部レイアウトチャンネル内に拘束されるような、かつ隣接する特徴部レイアウトチャンネル内のレイアウト特徴部が互いに物理的に接触しないようなセルのいくつかのレベル内で規則的に分離した格子（又は規則的に分離したグリッド）上へのレイアウト特徴部の配置によって定められることを理解すべきである。更に、動的アレイアーキテクチャは、１つ又はそれよりも多くのチップレベルに適用することができることを理解すべきである。例えば、一実施形態では、チップのゲートレベルのみが動的アレイアーキテクチャに従って定められる。別の実施形態では、ゲートレベル及び１つ又はそれよりも多くの相互接続レベルが、動的アレイアーキテクチャに従って定められる。
図１Ｂを参照し直すと、行１〜１０内へのセル例Ａ〜Ｚの配置により、例示的論理ブロック１０３が定められている。図２Ｂは、例示的論理ブロック１０３を論理ブロック１０３の左下コーナにある原点（０，０）に対してインデックス付けされたゲートレベル及びＭ２レベルの仮想格子と共に示す図である。動的アレイアーキテクチャの一実施形態では、セルＡ〜Ｚの各々を論理ブロック１０３に配置可能にするために、セルＡ〜Ｚの各々を論理ブロック１０３のゲートレベル及びＭ２レベルの仮想格子の使用に基づいて定めるべきである。しかし、セルが論理ブロック１０３内の何処に配置されるかによっては、ゲートレベル及びＭ２レベルの仮想格子の位置は、セルの境界内で、セルの境界に対して変化する可能性がある。例えば、セルの左の境界と、セル内の最も近いゲートレベル仮想格子線の間の距離は、論理ブロック１０３内のセルの異なる位置の間で変化する可能性がある。同様に、セルの左の境界と、セル内で最も近いＭ２レベル仮想格子線の間の距離も、論理ブロック１０３内の所定のセルの異なる位置の間で変化する可能性がある。
論理ブロック１０３に配置された各セルは、それ自体のセルベースのゲートレベル仮想格子及びＭ２レベル仮想格子を論理ブロック１０３のゲートレベル仮想格子及びＭ２レベル仮想格子に整合させなければならない。論理ブロック１０３のゲートレベル及びＭ２レベルの仮想格子の位置は、所定のセルが論理ブロック１０３内の何処に配置されるかに依存して所定のセル内で変化する可能性があるから、所定のセルの少なくとも１つの型のものが、それ自体のゲートレベル仮想格子及びＭ２レベル仮想格子をそれぞれ論理ブロック１０３のゲートレベル仮想格子及びＭ２レベル仮想格子と整合させるように定められるように、論理ブロック１０３内への配置に利用可能な所定のセルの異なる型のものを有することが必要である。
一般的には、仮想格子線、又は隣接する仮想格子線の間の中点のいずれかへのセル境界の整合を可能にするために、各セルは、仮想格子ピッチ、又は仮想格子ピッチの２分の１のあらゆる整数倍数である幅を有するように定められる。一実施形態では、各セルは、ゲートレベル仮想格子ピッチの２分の１の整数倍数である幅を有するように定められる。別の実施形態では、各セルは、ゲートレベル仮想格子ピッチの整数倍数である幅を有するように定められる。更に、各セルは、その左のセル境界が、ゲートレベル仮想格子線、又は隣接するゲートレベル仮想格子線の間の中点のいずれかと整合されるように論理ブロック１０３に配置することができる。従って、セル幅がゲートレベル仮想格子ピッチの２分の１の整数倍数である場合には、右のセル境界もまた、ゲートレベル仮想格子線、又は隣接するゲートレベル仮想格子線の間の中点のいずれかと整合されることになる。解説を容易にするために、セルの左のセル境界がゲートレベル仮想格子線、又は隣接するゲートレベル仮想格子線の間の中点のいずれかと整合されるようなセル配置をゲートレベル仮想格子半ピッチ上へのセル配置と呼ぶ。
ゲートレベル仮想格子半ピッチ上へのセル配置は、ゲートレベル仮想格子とＭ２レベル仮想格子の間の有理空間的関係との組合せで、所定のセルが論理ブロック１０３内の何処に配置されるかによっては、所定のセル内で発生する可能性があるゲートレベル仮想格子配置とＭ２レベル仮想格子配置との各可能な組合せに対して所定のセルに適するレイアウト変形が利用可能であるように、所定のセルに対する有限数のレイアウト変形の作成を可能にする。この点に関して、所定のセルにおける各レイアウト変形は、セル位相を定め、各セル位相は、所定のセル内の所定のセルの基準境界、例えば、所定のセルの左の境界に対するゲートレベル仮想格子配置とＭ２レベル仮想格子配置との異なる組合せによって定められる。
上述の実施形態では、各セルの幅は、ゲートレベル仮想格子半ピッチの整数倍数であるが、必ずしもＭ２レベル仮想格子ピッチの整数倍数ではないことを理解すべきである。従って、左右のセル境界は、ゲートレベル仮想格子と整合することになるが、左右のセル境界は、Ｍ２レベル仮想格子と常に整合するわけではない可能性がある。しかし、本明細書に説明するセル位相整合法は、Ｍ２レベル仮想格子上への作動Ｍ２レベルレイアウト形状の配置を可能にする。従って、本明細書に説明するセル位相整合及びセル配置法は、動的アレイアーキテクチャとの併用で、１つのＭ２レベルレイアウト形状で２つの隣接するＭ２レベル仮想格子線を費やすような隣接するＭ２レベル仮想格子線の間に配置されるＭ２レベルレイアウト形状を持たないことによってルーティングリソースを最適化するように機能する。
図３Ａ〜図３Ｈは、以下の条件の下で配置されたセルにおいて存在する可能性がある異なるセル位相を示している。
１．セルは、Ｍ２レベル仮想格子とゲートレベル仮想格子の間の有理空間的関係が、４／３というＭ２レベル対ゲートレベル仮想格子ピッチ比で定められる動的アレイアーキテクチャに従って定められ、
２．セルは、ゲートレベル仮想格子半ピッチ上に配置され、かつ、
３．セル幅は、ゲートレベル仮想格子ピッチの２分の１の整数倍数である。
図３Ａ〜図３Ｈに例示しているセル位相整合原理は、セル位相整合に関連する論理ブロックの仮想格子が共通の空間的位置に対してインデックス付けされる限り、あらゆる有理空間的関係を有する（すなわち、４／３のＭ２対ゲートピッチ比の他にも）共通の向きに置かれたチップレベル（すなわち、例示しているゲート及びＭ２のレベルの他にも）のあらゆる組合せに対して適用することができることを理解すべきである。
図３Ａは、セル３００の第１の位相（ｐｈ１）を示している。セル３００は、左のセル境界３０１を含む。セル３００は、共通の向きに置かれた実線で表しているゲートレベル仮想格子、及び共通の向きに置かれた破線で表しているＭ２レベル仮想格子によって定められる。Ｍ２レベル仮想格子とゲートレベル仮想格子の間のピッチ比は４／３である。従って、Ｍ２レベル仮想格子とゲートレベル仮想格子とは、４番目のゲートレベル仮想格子線毎に互いに整合することになる。ゲートレベル仮想格子とＭ２レベル仮想格子との整合の間のゲートレベル仮想格子線の数は、位相空間３０３を定める。一般的には、位相空間は、有理空間的関係を有する２つの仮想格子の間の同じ関係の連続発生の間で垂直に延びる距離として定められる。図３Ａ〜図３Ｈの例示的な実施形態では、有理空間的関係を有する２つの仮想格子の間の同じ関係の連続発生は、有理空間的関係を有する２つの仮想格子の連続整合に対応する。
各セル位相は、位相空間３０３内での左のセル境界３０１（例えば、基準セル境界）の異なる許容位置に関連する。図３Ａから図３Ｈの例では、左のセル境界３０１をゲートレベル仮想格子半ピッチ上に配置することができる。従って、左のセル境界３０１は、位相空間３０３内の各ゲートレベル仮想格子線上、及び位相空間３０３内の隣接するゲートレベル仮想格子線の間の中点に配置することができる。従って、位相空間３０３は、４つのゲートレベル仮想格子ピッチを網羅し、セルをゲートレベル仮想格子半ピッチ上に配置することができるので、可能なセル位相の数は８である。図３Ａ〜図３Ｈでは、８つの可能なセル位相の各々における左のセル境界３０１の位置をｐｈ１〜ｐｈ８とラベル付けしたそれぞれの矢印によって示している。ゲートレベル及びＭ２レベルの仮想格子は論理ブロック１０３に関連するので、これらの仮想格子のそれぞれの位置は、左のセル境界３０１が８つの可能な位相（ｐｈ１〜ｐｈ８）を通してシフトされても、図３Ａ〜図３Ｈの各々において未変更のままに留まる。
図３Ａ〜図３Ｈの８つの可能なセル位相は、例示的な実施形態の特定の仕様の結果であることを理解すべきである。例えば、別の実施形態では、位相空間３０３は４つのゲートレベル仮想格子ピッチを網羅するが、セルをゲートレベル仮想格子（全）ピッチ上にしか配置することができない場合には、可能なセル位相の数は８ではなく４になり、図３Ａ〜図３Ｈに示しているセル位相（ｐｈ１、ｐｈ３、ｐｈ５、ｐｈ７）に対応することになる。
一般的には、セル位相は、位相整合に関連するチップレベルの各々におけるインデックス値の組合せによって定められる。セル位相を定めるのに用いられる所定のチップレベルに対するインデックス値は、セルの左の境界と、所定のチップレベルの仮想格子の最も近い仮想線との間で垂直に測定された距離を表している。所定のセルの各位相整合チップレベルは、対応するインデックス値を有することを理解すべきである。また、セルの位相整合チップレベルは、セルの少なくとも１つの他のチップレベルの仮想格子と有理空間的関係を有する仮想格子によって定められたセルのあらゆるチップレベルであることも理解すべきである。また、上述のように、２つのチップレベルの各々が、共通の向きに置かれた仮想格子であり、共通の空間的位置に対してインデックス付けされた仮想格子によって定められ、有理数によって定められた仮想格子ピッチ比を有する場合には、これらの２つのチップレベル間に有理空間的関係が存在する。図３Ａ〜図３Ｈの例示的な実施形態では、各セル位相（ｐｈ１〜ｐｈ８）は、１）Ｇインデックス及び２）Ｍ２インデックスという２つのインデックス値によって定められ、ここでＧインデックスは、ゲートレベルにおけるインデックス値であり、Ｍ２インデックスは、Ｍ２レベルにおけるインデックス値である。図３Ａ〜図３Ｈに示しているように、各位相は、Ｇインデックスの値とＭ２インデックスの値との独特な組合せによって定められる。
図３Ａ〜図３Ｈに示しているセル位相整合例は、２つの仮想格子が、これらの仮想格子の有理空間的関係に従って互いに周期的に整合するように対してインデックス付けされる仮想格子位相整合関係に基づいている。しかし、一部の実施形態では、仮想格子は、互いに実際に整列することなく互いに位相整合することができることを理解すべきである。例えば、図３Ｉ〜図３Ｐは、Ｍ２レベル仮想格子とゲートレベル仮想格子の間のピッチ比が４／３であり、Ｍ２レベル仮想格子とゲートレベル仮想格子とがいかなる位相においても互いに整合しないように、Ｍ２レベル仮想格子が、ゲートレベル仮想格子とオフセット関係でインデックス付けされた別の実施形態を示している。図３Ａ〜図３Ｈに関して説明したものと同じ概念が、図３Ｉ〜図３Ｐに対しても同様に適用される。一般的には、図３Ｉ〜図３Ｐの位相空間３０３’は、位相整合仮想格子の間の同じ関係の広がる連続発生の間の区域にわたって定められることを理解すべきである。特に位相（ｐｈ１’）では、ゲートレベルにおけるインデックス値はＧインデックス＝０によって与えられ、Ｍ２レベルにおけるインデックス値はＭ２インデックス＝（１／６）*Ｇピッチによって与えられる。従って、位相空間３０３’は、位相（ｐｈ１’）が再発生する位置、すなわち、Ｇインデックス＝０及びＭ２インデックス＝（１／６）*Ｇピッチである位置まで延びている。解説を容易にするために、本明細書の説明の残りの部分を図３Ａ〜図３Ｈに例示している位相整合を参照して提供する。
一実施形態では、セルライブラリは、動的アレイアーキテクチャに従って定められたいくつかの異なるセルを含むようにコンパイルされ、更に特定のチップレベルの間の特定の有理空間的関係に基づいて定められる。例えば、図２Ａ〜図２Ｂの論理ブロック１０３の実施形態に関しては、セルライブラリは、各々が動的アレイアーキテクチャに従って定められたセルＡ〜Ｚを含むようにコンパイルすることができ、更にＭ２レベルの仮想格子ピッチとゲートレベルの仮想格子ピッチの間の４／３という有理空間的関係に基づいて定められる。ライブラリ内の各セルのゲートレベル及びＭ２レベルのレイアウトを論理ブロック１０３のゲートレベル及びＭ２レベルの仮想格子と整合することができることを保証するために、論理ブロック内のセル配置に関わらず、セルライブラリは、各可能なセル位相にそれぞれ対応する各セルの変形を含まなければならない。従って、図２Ａ〜図２Ｂの実施形態に関して、セルライブラリは、セルＡ〜Ｚの各々において８つの異なるセル変形（各セル位相に対して１つ）を含まなければならない。セル位相１から８に対するセルＡ〜Ｚの変形をＡ−ｐｈ１、Ａ−ｐｈ２、．．．Ｚ−ｐｈ７、Ｚ−ｐｈ８と示すことができる。
一実施形態では、セルは、図２Ｂに示しているように、最初にセル位相整合に関係なく論理ブロック１０３に配置することができる。次に、論理ブロック１０３のゲートレベル及びＭ２レベルの仮想格子に対する論理ブロック１０３内のこのセルの正確な位置に基づいて、各配置セルは、必要とされるセル位相に対応する適切な変形によって置換することができる。別の実施形態では、必要とされるセル位相整合に対応する適切なセル変形は、セルが最初に論理ブロック１０３に配置される時に判断することができる。図２Ｃは、論理ブロック１０３内の様々なセル配置において必要とされるセル位相整合に基づいて、各セルに代わって適切なセル変形が用いられた図２Ｂのセル配置を示している。
上述のように、各セル位相は、位相整合チップレベルに対するインデックス値の組合せによって定められる。従って、所定のセル配置に対して用いるべき適切なセル位相を判断するために、配置セルの位相整合チップレベルに対するインデックス値が計算される。次に、配置セルの位相整合チップレベルにおける計算されたインデックス値は、様々なセル位相のインデックス値と比較され、適合するセル位相が識別される。次に、配置セルの適合するセル位相が、配置セルに代わって用いられる。
例えば、図２Ｂの実施形態では、各セル位相は、ゲートレベルインデックス値（Ｇインデックス）とＭ２レベルインデックス値（Ｍ２インデックス）との組合せによって定められる。従って、所定のセル配置に対して用いるべき適切なセル位相を判断するためには、配置セルに関するＧインデックス及びＭ２インデックスの値が計算される。次に、配置セルに対して計算されたＧインデックス及びＭ２インデックスの値は、様々なセル位相のＧインデックス及びＭ２インデックスの値と比較され、適合するセル位相が識別される。その後、配置セルの適合するセル位相が、最初に配置されたセルに代用される。
更に例示するために、対象セルとして図２Ｂの論理ブロック１０３内の行１の最も左に配置されたセルＡを考える。対象セルのＧインデックスの値はゼロと計算され、すなわち、左のセル境界３０１は、ゲートレベル仮想格子と整合される。対象セルのＭ２インデックスの値はゼロと計算され、すなわち、左のセル境界３０１は、Ｍ２レベル仮想格子と整合される。対象セルの計算されたインデックス値（Ｇピッチ＝０及びＭ２インデックス＝０）は、図３Ａに示しているセル位相１のインデックス値に適合する。従って、図２Ｃの行１内の対応するセルＡ−ｐｈ１によって示しているように、この対象セルに対してはセル位相１を用いなければならない。
更に例示するために、対象セルとして図２Ｂの論理ブロック１０３内の行４の最も右に配置されたセルＵを考える。この対象セルのＧインデックスの値は、（（１／２）*Ｇピッチ）と計算され、ここでＧピッチはゲートレベル仮想格子ピッチである。この対象セルのＭ２インデックスの値は、（（１／６）*Ｇピッチ）と計算される。この対象セルの計算インデックス値（Ｇピッチ＝（（１／２）*Ｇピッチ）及びＭ２インデックス＝（（１／６）*Ｇピッチ））は、図３Ｆに示しているセル位相６のインデックス値に適合する。従って、図２Ｃの行４内に対応するセルＵ−ｐｈ６によって示しているように、この対象セルに対してはセル位相６を用いなければならない。
図４は、各セルにおける例示的なゲートレベル及びＭ２レベルのレイアウト形状を内部に示す図２Ｃの論理ブロック１０３の行１を示している。行１内の各セルに適するセル位相の仕様により、各セルのゲートレベルレイアウト形状が、論理ブロック１０３のゲートレベル仮想格子と整合し、各セルのＭ２レベルレイアウト形状が、論理ブロック１０３のＭ２レベル仮想格子と整合することが分る。
Ｍ２レベル対ゲートレベルの有理空間的関係に関して本明細書に説明するセル位相整合法は、いかなる複数のチップレベルに対しても等しく適用することができる。更に、いずれか２つのチップレベル間の有理空間的関係は、基本的に２つのチップレベル間のあらゆる仮想格子ピッチ比に基づくとすることができる。例えば、図２Ａ〜４の例示的な実施形態は、４／３というＭ２レベル対ゲートレベルピッチ比に基づくが、他の実施形態では、Ｍ２レベル対ゲートレベルピッチ比は、３／２、５／３、５／４、２／３、３／５、４／５等とすることができる。
本明細書に説明するセル位相整合法は、動的アレイアーキテクチャに固執することなく、所定のチップ区域、例えば、論理ブロック１０３内で最大のセル占有を可能にすることを理解すべきである。言い換えれば、本明細書に説明するセル位相整合法は、位相整合チップレベル内のセルのレイアウト形状が、位相整合チップレベルの仮想格子と整合することを保証しながら、所定のチップ区域内のセル境界毎にセルを配置することを可能にする。従って、本明細書に説明するセル位相整合法は、セル内のレイアウト特徴部の複数の仮想格子への整合に適応させるためのセルの幅を拡大する必要性を軽減し、それによって動的アレイアーキテクチャとの併用で最適化されたチップ区域の利用を可能にする。更に、本明細書に説明するセル位相整合法は、セル内のレイアウト特徴部の複数の仮想格子への整合に適応させるための隣接して配置されたセル間に非占有チップ区域を残置する必要性を軽減し、それによって動的アレイアーキテクチャとの併用で最適化されたチップ区域の利用を可能にする。
図５は、本発明の一実施形態により動的アレイアーキテクチャ従って定められた半導体チップの区域内へのセル配置を可能にする異なるセル位相を有するセル変形を定める方法の流れ図である。半導体チップ上の区域は、半導体チップの全区域よりも実質的に小さい区域に対応することができることを理解すべきである。本方法は、位相整合チップレベルの仮想格子の間の有理空間的関係に基づいて位相空間を識別するための作動５０１を含む。位相整合チップレベルの仮想格子は、半導体チップの区域を定めるのに用いられる動的アレイアーキテクチャの一部を表している。上述のように、位相空間は、有理空間的関係を有する２つの仮想格子の連続する整合位置の間で垂直に延びる距離として定められる。例えば、第１の仮想格子と第２の仮想格子とが、第１の仮想格子の４番目の仮想線毎に整合するような有理空間的関係を有する場合には、位相空間は、第１の仮想格子と第２の仮想格子との連続整合の間に延びる第１の仮想格子のピッチの４倍の距離に及んでいる。
本方法は、対象セルの左の境界が位相空間の左の縁部と整合される作動５０３へと続く。従って、作動５０３に続いて、対象セルの左の境界は、位相整合チップレベルの各仮想格子の仮想線と同時整合される。図３Ａは、セル３００の左の境界３０１と位相空間３０３の左の縁部の間の整合の例を示している。従って、図３Ａの例では、セル３００の左の境界３０１が、位相整合チップレベル（すなわち、ゲートレベルとＭ２レベル）の各仮想格子の仮想線と同時に整合される。
対象セルの左の境界が位相空間の左の縁部と整合されると、本方法は、左のセル境界に対する位相整合チップレベルの仮想格子の位置に基づいて、対象セルの第１の位相を定めるための作動５０５へと続く。対象セルの第１の位相は、半導体チップ上で所定のセルの第１の位相を必要とする位置への配置に適する対象セルの第１の変形を表している。対象セルの第１の位相は、各位相整合チップレベルに対するインデックス値によって特徴付けることができ、所定の位相整合チップレベルに対するインデックス値は、セルの左の境界と、位相空間内の所定のチップレベルの仮想格子の最も近い仮想線との間で垂直に測定された距離として定められる。図３Ａ〜図３Ｈは、ゲート及びＭ２の位相整合チップレベルにおける対応するインデックス値Ｇインデックス及びＭ２インデックスを示している。作動５０５は、将来の呼び出し及び使用に対して、対象セルの第１の位相のセルライブラリ内への記憶を含む。一実施形態では、セルライブラリは、コンピュータ可読媒体上にデジタルフォーマットで記憶される。
作動５０５に続いて、本方法は、セルの左の境界が、その現在の位置から位相空間にわたって位相空間内のセルの左の境界の次の可能な位置へと移動される作動５０７に進む。作動５０７では、セルの左の境界は、位相整合チップレベルの仮想格子を位相空間内で移動することなく、位相空間にわたって移動されることを理解すべきである。図３Ｂは、セル３００の左の境界３０１をその現在の位置から（すなわち、図３Ａにおけるその位置から）位相空間３０３内のセルの左の境界の次の可能な位置（ｐｈ２）まで移動する例を示している。
半導体チップ区域における特定の動的アレイアーキテクチャ実施形態が、ゲートレベル仮想格子半ピッチの整数倍数であるセル幅を許す場合には、位相空間内の左のセル境界の可能な位置は、位相空間内の各ゲートレベル仮想格子線、及び位相空間内のゲートレベル仮想格子線の各隣接する対の間の各中点に対応する。この状況を図３Ａ〜図３Ｈに例示している。半導体チップ区域における特定の動的アレイアーキテクチャ実施形態が、ゲートレベル仮想格子（全）ピッチの整数倍数であるセル幅しか許さない場合には、位相空間内の左のセル境界の可能な位置は、ゲートレベル仮想格子線、又は位相空間内のゲートレベル仮想格子線の隣接する対の間の中点のいずれかに対応する。
対象セルの左の境界が、位相空間内のセルの左の境界の次の可能な位置と整合されると、本方法は、この左のセル境界に対する位相整合チップレベルの仮想格子の位置に基づいて、対象セルの次の位相を定めるための作動５０９へと続く。対象セルの次の位相は、半導体チップ上で、所定のセルのこの次の位相を必要とする位置への配置に適する対象セルの別の変形を表している。対象セルのこの次の位相もまた、各位相整合チップレベルに対するインデックス値によって特徴付けることができる。作動５０９は、将来の呼び出し及び使用に対して、対象セルのこの次の位相のセルライブラリ内への記憶を含む。
次に、本方法は、セルの左の境界の別の可能な位置が位相空間に存在するか否かを判断するための決定作動５１１に進む。セルの左の境界の別の可能な位置が位相空間に存在する場合には、本方法は、作動５０７に戻る。しかし、セルの左の境界の別の可能な位置が位相空間に存在しなかった場合には、本方法は完了する。図５の方法の完了後には、セルライブラリは、動的アレイアーキテクチャの位相整合チップレベルに従って定められた半導体チップ上の区域内で発生する可能性がある各可能なセル位相に対する対象セルの変形を含むことになる。
図６は、本発明の一実施形態により動的アレイアーキテクチャに従って定められた半導体チップの一部分内にセルを配置する方法の流れ図である。本方法は、半導体チップの一部分内で２つの位相整合チップレベルの各々に対してそれぞれの仮想格子を定めるための作動６０１を含む。２つの位相整合チップレベルは、有理空間的関係を有するように定められる。上述のように、共通の向きに置かれ、共通の空間的位置に対してインデックス付けされ、有理数によって定められた仮想格子ピッチ比を有する２つの仮想格子は、有理空間的関係を有すると考えられる。一実施形態では、２つの位相整合チップレベルは、ゲートレベル及び第２の相互接続レベルに対応する。しかし、他の実施形態では、２つの位相整合チップレベルはあらゆる２つのチップレベルに対応することができることを理解すべきである。
次に、本方法は、チップの上記部分内にセルを配置するための作動６０３に進む。一実施形態では、２つの位相整合チップレベルは、チップのこの部分の左下コーナに対してインデックス付けされ、セルは、チップのこの部分にわたって左から右へと延びる行で配置される。また、一実施形態では、セルは、２つの位相整合チップレベルの仮想格子と共通の向きに置かれたこれらのセルの境界が、より小さい仮想格子ピッチを有する位相整合チップレベルの仮想格子の半ピッチと整合するように配置することができる。
次に、本方法は、作動６０３で配置された各セルに必要とされるセル位相を判断するための作動６０５に進む。一実施形態では、所定のセルに必要とされるセル位相は、位相整合チップレベルにおける配置セル内のインデックス値によって識別される。上述の場合のように、所定の位相整合チップレベルにおける配置セル内のインデックス値は、配置セルの左の境界と、配置セル内で所定の位相整合チップレベルの仮想格子の最も近い仮想線、すなわち、所定の位相整合チップレベルのセルの左の境界の右にある仮想格子の最も近い仮想線との間で垂直に測定された距離として定められる。必要とされるセル位相を有する同じ配置セルの特定の変形を識別するために、各配置セルの位相整合チップレベルにおける計算されたインデックス値をセルライブラリ内の同じ配置セルの変形の対応するインデックス値と比較することができる。次に、各配置セルの代わりに、配置セルの必要とされるセル位相を有する特定の変形を用いる作動６０７が実施され、それによって位相整合チップレベル内の各配置セルのレイアウト特徴部は、半導体チップの上記部分にわたって定められた位相整合チップレベルの仮想格子と整合する。
上述のことに基づいて、一実施形態では、半導体チップは、論理ブロック区域を含むように定められる。論理ブロック区域は、レイアウト特徴部が第１の仮想格子に従って配置される第１のチップレベルを含む。また、論理ブロック区域は、レイアウト特徴部が第２の仮想格子に従って配置される第２のチップレベルを含む。第１の仮想格子と第２の仮想格子の間には有理空間的関係が存在する。論理ブロック区域内にはいくつかのセルが配置される。これらのいくつかのセルの各々は、いくつかのセル位相のうちの適切な１つに従って定められる。適切なセル位相は、所定の配置セルの第１及び第２のチップレベル内のレイアウト特徴部を所定の配置セルに位置決めされた第１及び第２の仮想格子と整合させる。上述のいくつかのセル位相のいずれかに従って定められた所定のセルは、所定のセルに関連する同じ論理機能を実行するように定められることを理解すべきである。更に、一実施形態では、様々なセル位相に対応する所定のセルの各変形が類似の電気特性を有するように定めることが重要である。また、一実施形態では、上記いくつかのセルのうちの一部は、第１のチップレベル又は第２のチップレベルのいずれかに第１及び第２の仮想格子の仮想線と平行なセル境界に沿って実質的に中心を定める方式で配置された少なくとも１つのレイアウト特徴部を含む。
一実施形態では、上述のいくつかのセルは、インタフェースを構成するセル境界が相互整合されるように論理ブロック区域内に行で配置される。また、一実施形態では、上述のいくつかのセルの各々の高さは均一である。上述のいくつかのセルの各々の高さは、第１及び第２の仮想格子の仮想線と平行な方向に測定される。更に、一実施形態では、上述のいくつかのセルの各々の幅は、第１の仮想格子のピッチの整数倍数であり、各配置セルの各境界（第１の仮想格子の仮想線と平行な）は、第１の仮想格子の仮想線と整合される。別の実施形態では、上述のいくつかのセルの各々の幅は、第１の仮想格子のピッチの整数倍数であり、各配置セルの各境界（第１の仮想格子の仮想線と平行な）は、第１の仮想格子の隣接する仮想線の間の中点と整合される。更に別の実施形態では、上述のいくつかのセルの各々の幅は、第１の仮想格子のピッチの２分の１の整数倍数であり、各配置セルの各境界（第１の仮想格子の仮想線と平行な）は、第１の仮想格子の仮想線、又は第１の仮想格子の隣接する仮想線の間の中点のいずれかと整合される。
更に、上述の実施形態に対して、所定の論理ブロックに配置された各セルは、位相整合する状況の中で解説したが、代替的な実施形態では、本明細書に説明するセル位相整合法を所定の論理ブロックに配置されたセルの一部分に対して適用することができ、論理ブロック内のセルの残りの部分は位相整合されないままに残されることを理解すべきである。例えば、所定の論理ブロック内の第１のセル群が動的アレイアーキテクチャに従って定められ、配置される時に適切な位相整合を利用し、この所定の論理ブロック内の第２のセル群が、位相整合を利用しない別のアーキテクチャ（すなわち、非動的アレイアーキテクチャ）によって定められる場合には、第１のセル群は、本明細書に開示する方法に従って配置し、位相整合することができ、第２のセル群は、位相整合されないままに残すことができる。
動的アレイ区画（ＤＡＳ；dynamic array section）は、各垂直に境界が定められた再分割レベルに存在する特徴部が所定の再分割レベル内の特徴部の間及び別々の再分割レベル内の特徴部の間の関係を左右するように設定された１組の規則に従ってこの再分割における他の特徴部を考慮して定められる。ＤＡＳは、任意の形状及びサイズの基板区域を占有するように定めることができる。また、ＤＡＳは、基板の上方にある任意の形状及びサイズの区域を占有するように定めることができる。
また、現在特許出願中の米国特許出願第１２／０１３，３４２号に解説されているように、論理セルの所定のレベル内、すなわち、論理セルを含むＤＡＳの所定のレベル内の導電特徴部は、論理セルの原点に対してインデックス付けすることができる。例えば、所定のレベル内の論理セルの原点は、基板平面に対して垂直な方向に見た時に論理セルの左下コーナに位置すると考えられる。論理セル幅は可変であるから、幅方向の論理セル境界は、所定のＤＡＳレベル内で導電特徴部のピッチ又は半ピッチに常に重なるわけではない可能性がある。従って、所定のＤＡＳレベルの仮想格子に対する論理セルの原点によっては、論理セルの所定のＤＡＳレベル内の導電特徴部を論理セルがチップ上に配置される時に所定のＤＡＳレベルの仮想格子と整合するように論理セル原点に対してシフトする必要がある場合がある。上述のように、論理セルの所定のレベルにおける論理セルの原点に対する導電特徴部のシフトを位相整合と呼ぶ。従って、位相整合は、論理セルの原点の位置によっては、論理セルの所定のレベル内の導電特徴部の所定のチップレベルにおけるＤＡＳの仮想格子に対する整合を可能にする。例えば、ゲート電極仮想格子が、論理セル境界を横切って延びる場合には、所定の論理セル内の第２の相互接続レベル導電特徴部の第２の相互接続レベル仮想格子への整合を維持するのに位相整合を必要とする場合がある。
図７は、本発明の一実施形態によるＤＡＳ内に定められた隣接配置論理セルの第２の相互接続レベル内の異なる位相整合の例を示す図である。図７は、現在特許出願中の米国特許出願第１２／０１３，３４２号の図３３に対応する。図７は、ＤＡＳ内に互いに隣接して配置された３つの例示的セル（位相Ａのセル１、位相Ｂのセル１、位相Ｃのセル１）を示している。従って、３つのセルの各々は、ＤＡＳの各レベル内の仮想格子を共有する。位相整合概念の説明を容易にするために、各セルの第２の相互接続レベル導電特徴部３３０３を各セルのゲート電極レベル導電特徴部３３０１の上に重ね合わせて示している。幅方向のセル境界は、ゲート電極の半ピッチに重なる。
セル位相整合原理を示すために図２Ａ〜図４の例に用いた４／３というＭ２レベル対ゲートレベル仮想格子ピッチ比は、異なるチップレベル間に適用することができる多くの可能な仮想格子ピッチ比の一例であることを理解すべきである。例えば、図７の例示的な実施形態では、３つのゲート電極レベル導電特徴部ピッチ毎に４つの第２の相互接続レベル導電特徴部ピッチが与えられるように、３／４というＭ２レベル対ゲートレベル仮想格子ピッチ比が用いられる。
各セルの原点は、セルの左下コーナに位置するように示している。第２の相互接続レベルにおけるセル１の各位相整合は、セルの原点への第２の相互接続レベル導電特徴部のインデックス付けによって定められる。図７の例に示しているように、原点に対する第２の相互接続レベル導電特徴部のインデックス、すなわち、間隔は、位相Ａ、Ｂ、及びＣの各々において順次短縮される。各論理セルの各レベルが適切な位相を有するように定めることにより、所定のＤＡＳレベル内の様々な論理セル内に定められた導電特徴部を所定のＤＡＳレベルに関連する共通仮想格子に整合することができるように、論理セルを共通ＤＡＳ内で互いに隣接して配置することができる。更に、一実施形態では、ＤＡＳ内で隣接するセルは、１つ又はそれよりも多くのＤＡＳレベル内の導電特徴部を共有するように定めて配置することができることを理解すべきである。例えば、図７におけるセル１の位相Ｂ及びＣの具体例は、第２の相互接続レベル導電特徴部を共有するように示している。
一部の実施形態では、動的アレイアーキテクチャは、１つのチップレベルの一部分にしか適用することができず、他のチップレベルの重ね合わせ部分は、動的アレイアーキテクチャ制限に関して制約を受けないことを理解すべきである。例えば、一実施形態では、ゲート電極レベルは、動的アレイアーキテクチャに準拠するように定められ、より高位の相互接続レベルは、制約を受けない方式、すなわち、非動的アレイ方式で定められる。この実施形態では、ゲート電極レベルは、上述のように、仮想格子、及び内部にゲート電極レベル導電特徴部が定められたこの仮想格子の対応する特徴部レイアウトチャンネルによって定められる。また、この実施形態では、非動的アレイのより高位の相互接続レベルのレイアウト特徴部は、仮想格子及び関連する特徴部レイアウトチャンネルに関して制約を受けないとすることができる。例えば、この特定的な実施形態では、ゲート電極レベルの上のあらゆる相互接続レベル内のレイアウト特徴部は、任意の２次元形状レイアウト特徴部を形成するように曲げ部を含むことができる。
上述の実施形態に対する代替として、複数のチップレベルが動的アレイアーキテクチャに従って定められる他の実施形態がある場合がある。本明細書に開示する位相整合技術は、動的アレイアーキテクチャに従って定められるチップレベルの数に関わらず、動的アレイアーキテクチャを用いるあらゆる実施形態に同様に、適用可能であることを理解すべきである。
本明細書に開示するセル位相整合技術は、コンピュータ可読媒体上にデジタルフォーマットのような有形形態で記憶されるレイアウトで定めることができることを理解すべきである。例えば、本明細書に開示するセル位相整合レイアウトは、１つ又はそれよりも多くのセルライブラリから選択可能な１つ又はそれよりも多くのセルのレイアウトデータファイルに記憶することができる。レイアウトデータファイルは、ＧＤＳＩＩ（グラフィックデータシステム）データベースファイル、ＯＡＳＩＳ（オープンアートワークシステム交換規格）データベースファイル、又は半導体デバイスレイアウトを記憶及び通信するのに適するあらゆる他の種類のデータファイルフォーマットとしてフォーマット設定することができる。また、セル位相整合技術を利用する多重レベルレイアウトは、より大きい半導体デバイスの多重レベルレイアウト内に含めることができる。より大きい半導体デバイスの多重レベルレイアウトもまた、上述したもののようなレイアウトデータファイルの形態で記憶することができる。
また、本明細書に説明する発明は、コンピュータ可読媒体上のコンピュータ可読コードとして具現化することができる。例えば、コンピュータ可読コードは、セル位相整合技術を含む１つ又はそれよりも多くのレイアウトが内部に記憶されたレイアウトデータファイルを含むことができる。また、コンピュータ可読コードは、内部に定められたセル位相整合技術を利用するレイアウトを含む１つ又はそれよりも多くのレイアウトライブラリ及び／又はセルを選択するためのプログラム命令を含むことができる。レイアウトライブラリ及び／又はセルは、コンピュータ可読媒体上にデジタルフォーマットで記憶することができる。
本明細書に説明するコンピュータ可読媒体は、後でコンピュータシステムによって読み取ることができるデータを記憶することができるあらゆるデータ記憶デバイスである。コンピュータ可読媒体の例は、ハードドライブ、ネットワーク接続ストレージ（ＮＡＳ；network attached storage）、読取専用メモリ、ランダムアクセスメモリ、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、磁気テープ、及び他の光学及び非光学のデータ記憶デバイスを含む。コンピュータ可読媒体は、コンピュータ可読コードが、分散方式で記憶及び実行されるように、結合されたコンピュータシステムのネットワーク上で分散させることができる。
本発明の一部を形成する本明細書に説明した作動のいずれも、有用なマシン作動である。本発明は、これらの作動を実施するためのデバイス又は装置にも関する。装置は、特定目的コンピュータのような必要とされる目的に対して特別に構成されたものとすることができる。特定目的コンピュータとして定められた場合には、コンピュータは、特定目的の一部ではない他の処理、プログラム実行、又はルーチンを実行することができ、同時に依然としてこの特定目的に対して作動させることができる。代替的に、作動は、コンピュータメモリ、キャッシュに記憶されるか又はネットワーク上で得られる１つ又はそれよりも多くのコンピュータプログラムによって選択的に作動又は設定される汎用コンピュータによって処理することができる。データがネットワーク上で得られる場合には、これらのデータをネットワーク上の他のコンピュータ、例えば、コンピュータリソースのクラウドによって処理することができる。
本発明の実施形態は、データを１つの状態から別の状態に変換するマシンとして定めることができる。データは、電子信号として表すことができる物品、及び電子的にデータを操作する物品として表すことができる。変換されたデータは、一部の場合には、ディスプレイ上に視覚的に示すことができ、データの変換からもたらされる物理的物体を表している。変換されたデータは、物理的で有形な物体の構成又はレンダリングを可能にする一般的又は特定のフォーマットでストレージに保存することができる。一部の実施形態では、操作はプロセッサによって実施することができる。従って、そのような例では、プロセッサは、データを１つのものから別のものに変換する。更に別の方法は、ネットワーク上で接続することができる１つ又はそれよりも多くのマシン又はプロセッサによって処理することができる。各マシンは、データを１つの状態又はものから別の状態又はものに変換することができ、また、データを処理し、データをストレージに保存し、データをネットワーク上で伝送し、結果を表示するか又は結果を別のマシンに通信することができる。
本明細書に開示するセル位相整合実施形態は、半導体デバイス又はチップの一部として製造することができることを更に理解すべきである。集積回路、メモリセルなどのような半導体デバイスの製作では、半導体ウェーハ上に特徴部を定める一連の製造作動が実施される。ウェーハは、シリコン基板上に定められた多重レベル構造の形態で集積回路デバイスを含む。基板レベルでは、拡散領域を有するトランジスタデバイスが形成される。その後のレベル内では、相互接続金属化線がパターン形成され、トランジスタデバイスに電気的に接続されて、望ましい集積回路デバイスが定められる。また、パターン形成された導電層は、誘電体によって他の導電層から絶縁される。
本発明を一部の実施形態を用いて説明したが、当業者は、上述の明細書を読解し、図面を精査した上で、これらの実施形態の様々な変形、追加、置換、及び均等物を認識することになることは理解されるであろう。従って、本発明は、本発明の真の精神及び範囲に収まる全てのそのような変形、追加、置換、及び均等物を含むように意図している。
３３０１ ゲート電極レベル導電特徴部
３３０３ 第２の相互接続レベル導電特徴部
ＤＡＳ 動的アレイ区画（dynamic array section）

Claims (39)

  1. レイアウト特徴部が第１の仮想格子に従って配置された第１のチップレベルと、レイアウト特徴部が第２の仮想格子に従って配置された第２のチップレベルとを含み、該第１及び第２の仮想格子の間に有理空間的関係が存在する論理ブロック区域と、
    前記論理ブロック区域内に配置された複数のセルと、
    を含み、
    前記複数のセルの各々は、複数のセル位相のうちの適切な１つに従って定められ、
    前記複数のセル位相のうちの前記適切な１つは、所定の配置セルの前記第１及び第２のチップレベルのレイアウト特徴部を該所定の配置セル内に位置決めされた時の前記第１及び第２の仮想格子と整合させる、
    ことを特徴とする半導体チップ。
  2. 前記第１の仮想格子は、前記論理ブロック区域内で前記第１のチップレベルにわたって延びる等しく離間した第１の組の平行仮想線によって定められ、
    前記第２の仮想格子は、前記論理ブロック区域内で前記第２のチップレベルにわたって延びる等しく離間した第２の組の平行仮想線によって定められる、
    ことを特徴とする請求項１に記載の半導体チップ。
  3. 前記第１及び第２の仮想格子の間の前記有理空間的関係は、該第１及び第２の仮想格子が共通の向きに置かれ、共通の空間的位置に対してインデックス付けされ、かつ有理数によって定められるそれらの仮想格子ピッチの比を有することを表すことを特徴とする請求項１に記載の半導体チップ。
  4. 前記第１及び第２の仮想格子は、前記有理空間的関係に従って周期的に互いに整合することを特徴とする請求項３に記載の半導体チップ。
  5. 前記第１及び第２の仮想格子は、前記複数のセル位相のうちのいずれにおいても互いに整合しないことを特徴とする請求項３に記載の半導体チップ。
  6. 前記複数のセル位相のいずれかに従って定められた所定のセルが、該所定のセルに関連付けられた同じ論理機能を実行するように定められることを特徴とする請求項１に記載の半導体チップ。
  7. 前記複数のセルは、インタフェースを構成するセル境界が相互整合されるように前記論理ブロック区域内に行で配置されることを特徴とする請求項１に記載の半導体チップ。
  8. 前記複数のセルの各々の高さが、均一であり、
    前記複数のセルの各々の前記高さは、前記第１及び第２の仮想格子の仮想線と平行な方向に測定される、
    ことを特徴とする請求項１に記載の半導体チップ。
  9. 前記複数のセルの各々の幅が、前記第１の仮想格子のピッチの整数倍数であり、
    前記第１の仮想格子の仮想線と平行な各配置セルの各境界が、該第１の仮想格子の仮想線と整合される、
    ことを特徴とする請求項１に記載の半導体チップ。
  10. 前記複数のセルの各々の幅が、前記第１の仮想格子のピッチの整数倍数であり、
    前記第１の仮想格子の仮想線と平行な各配置セルの各境界が、該第１の仮想格子の隣接仮想線の間の中点と整合される、
    ことを特徴とする請求項１に記載の半導体チップ。
  11. 前記複数のセルの各々の幅が、前記第１の仮想格子のピッチの２分の１の整数倍数であり、
    前記第１の仮想格子の仮想線と平行な各配置セルの各境界が、該第１の仮想格子の仮想線又は該第１の仮想格子の隣接仮想線の間の中点のいずれかと整合される、
    ことを特徴とする請求項１に記載の半導体チップ。
  12. 前記複数のセル位相の各々は、前記第１のチップレベルに対する第１のインデックス値によって、かつ前記第２のチップレベルに対する第２のインデックス値によって定められ、
    前記第１のインデックス値は、前記所定の配置セルの左の境界から右方向に前記第１の仮想格子の最も近い仮想線まで垂直に延びる第１の距離に等しく、
    前記第２のインデックス値は、前記所定の配置セルの前記左の境界から前記右方向に前記第２の仮想格子の最も近い仮想線まで垂直に延びる第２の距離に等しい、
    ことを特徴とする請求項１に記載の半導体チップ。
  13. 前記第１のチップレベルは、半導体チップのゲートレベルであり、前記第２のチップレベルは、半導体チップの第２の相互接続レベルであることを特徴とする請求項１に記載の半導体チップ。
  14. 前記第１及び第２の仮想格子の間の前記有理空間的関係は、前記第２の相互接続レベルと前記ゲートレベルの間の３／４という仮想格子ピッチ比によって定められることを特徴とする請求項１３に記載の半導体チップ。
  15. 前記複数のセルのうちの一部が、前記第１及び第２の仮想格子の仮想線と平行なセル境界に沿って実質的に中心にある方式で配置された少なくとも１つのレイアウト特徴部を含み、かつ前記第１のチップレベル又は前記第２のチップレベルのいずれかに存在することを特徴とする請求項１に記載の半導体チップ。
  16. 半導体チップの指定区域内のセルの配置を可能にするために異なるセル位相のセル変形を定める方法であって、
    ａ）半導体チップの指定区域に対して、該半導体チップの該指定区域内に有理空間的関係を有する２つの仮想格子の間の同じ関係の連続する発生の間の垂直に延びる距離として定められる位相空間を識別する段階、
    ｂ）対象セルの左の境界を前記位相空間の左の縁部に整合させる段階、
    ｃ）前記対象セルの前記左の境界が前記位相空間の前記左の縁部に整合した状態で、該対象セルの該左の境界に対する前記２つの仮想格子の位置に基づいて該対象セルの第１の位相を定める段階、
    ｄ）前記対象セルの前記第１の位相をセルライブラリに記憶する段階、
    ｅ）前記対象セルの前記左の境界をその現在の位置から前記位相空間を横切って該位相空間内の該対象セルの該左の境界の次の可能な位置まで移動する段階、
    ｆ）前記対象セルの前記左の境界が前記次の可能な位置に整合した状態で、該対象セルの該左の境界に対する前記２つの仮想格子の位置に基づいて該対象セルの次の位相を定める段階、
    ｇ）前記対象セルの前記次の位相を前記セルライブラリに記憶する段階、及び
    ｈ）前記位相空間内の前記対象セルの前記左の境界の各可能な位置に対して作動ｅ）からｇ）までを繰り返す段階、
    を含むことを特徴とする方法。
  17. 前記２つの仮想格子の各々は、前記半導体チップの前記指定区域におけるそれぞれのチップレベルにわたって延びる等しく離間した平行仮想線のそれぞれの組によって定められることを特徴とする請求項１６に記載の方法。
  18. 前記２つの仮想格子の間の前記有理空間的関係は、該２つの仮想格子が共通の向きに置かれ、前記半導体チップ上の共通の空間的位置に対してインデックス付けされ、かつ有理数によって定められたそれらの仮想格子ピッチの比を有することを表すことを特徴とする請求項１６に記載の方法。
  19. 前記対象セルの所定の位相が、該対象セルの該所定の位相を必要とする前記半導体チップの前記指定区域への配置に対して定められる該対象セルの変形を表し、
    前記対象セルの各位相が、該対象セルに関連付けられた同じ論理機能を実行するように定められる、
    ことを特徴とする請求項１６に記載の方法。
  20. 前記対象セルの各位相が、前記位相空間を定める前記２つの仮想格子の各々に対するそれぞれのインデックス値を含む１組のインデックス値によって特徴付けられ、該対象セルの特定の位相における特定の仮想格子に対するインデックス値が、該対象セルの前記左の境界と該位相空間内の該特定の仮想格子の最も近い仮想線との間で垂直に測定される距離として定められることを特徴とする請求項１６に記載の方法。
  21. 前記位相空間内の前記対象セルの前記左の境界の１組の可能な位置が、該位相空間内の前記２つの仮想格子の一方に対する各許容可能なセル境界位置を含むことを特徴とする請求項１６に記載の方法。
  22. 前記２つの仮想格子のうちの第１の仮想格子が、前記半導体チップのゲートレベルに対して定められ、
    前記２つの仮想格子のうちの第２の仮想格子が、前記半導体チップの第２の相互接続レベルに対して定められる、
    ことを特徴とする請求項１６に記載の方法。
  23. 前記第１及び第２の仮想格子の間の前記有理空間的関係は、前記第２の相互接続レベルと前記ゲートレベルの間の３／４という仮想格子ピッチ比によって定められることを特徴とする請求項２２に記載の方法。
  24. 前記セルライブラリは、コンピュータ可読媒体上にデジタルフォーマットで記憶されることを特徴とする請求項１６に記載の方法。
  25. 半導体チップの指定区域内にセルを配置する方法であって、
    ２つの位相整合チップレベルの仮想格子が有理空間的関係を有するように定められた半導体チップの指定区域内の２つの位相整合チップレベルの各々に対してそれぞれの仮想格子を定める段階と、
    前記半導体チップの前記指定区域内にセルを配置する段階と、
    前記半導体チップの前記指定区域内の各配置セルに必要とされるセル位相を判断する段階と、
    前記配置セルの置換変形内で前記２つの位相整合チップレベルの各々におけるレイアウト特徴部が該２つの位相整合チップレベルの前記仮想格子と整合するように、前記半導体チップの前記指定区域内の各配置セルの代わりに、前記必要とされるセル位相を有する該配置セルの変形で置換する段階と、
    を含むことを特徴とする方法。
  26. 前記仮想格子の各々が、前記半導体チップの前記指定区域においてその対応する位相整合チップレベルにわたって延びる等しく離間した平行仮想線のそれぞれの組によって定められ、
    前記２つの位相整合チップレベル間の前記有理空間的関係は、該２つの位相整合チップレベルの前記仮想格子が共通の向きに置かれ、前記半導体チップ上の共通の空間的位置に対してインデックス付けされ、かつ有理数によって定められるそれらの仮想格子ピッチの比を有することを表す、
    ことを特徴とする請求項２５に記載の方法。
  27. 前記２つの位相整合チップレベルは、ゲートレベル及び第２の相互接続レベルにそれぞれ対応することを特徴とする請求項２５に記載の方法。
  28. 前記２つの位相整合チップレベルの両方は、前記半導体チップの前記指定区域の左下コーナに対してインデックス付けされ、かつそれらの仮想格子を該半導体チップの該指定区域にわたって垂直に延びる向きに置き、
    セルが、各セルの幅が前記２つの位相整合チップレベルの前記仮想格子に対して垂直な方向に測定されるように、該半導体チップの該指定区域にわたって水平に延びる行で配置される、
    ことを特徴とする請求項２５に記載の方法。
  29. 前記２つの位相整合チップレベルの低い方の仮想格子が、基部仮想格子を定め、
    各セルが、前記基部仮想格子のピッチの整数倍数である幅を有するように定められ、
    各セルが、前記基部仮想格子の仮想線と平行なそのセル境界を該基部仮想格子の隣接仮想線の間の中点と整合させるように配置される、
    ことを特徴とする請求項２５に記載の方法。
  30. 前記２つの位相整合チップレベルの低い方の仮想格子が、基部仮想格子を定め、
    各セルが、前記基部仮想格子のピッチの２分の１の整数倍数である幅を有するように定められ、
    各セルが、前記基部仮想格子の仮想線と平行なそのセル境界を該基部仮想格子の隣接仮想線の間の中点又は該基部仮想格子の仮想線のいずれかと整合させるように配置される、 ことを特徴とする請求項２５に記載の方法。
  31. 所定の配置セルに対して前記必要とされるセル位相は、前記２つの位相整合チップレベルに対するそれぞれのインデックス値によって識別され、
    前記配置セル内の特定の位相整合チップレベルに対するインデックス値が、該配置セルの左の境界と該特定の位相整合チップレベルの前記仮想格子の最も近い仮想線との間で垂直に右向きに測定される距離として定められる、
    ことを特徴とする請求項２５に記載の方法。
  32. 各配置セルに対して、該配置セルの前記２つの位相整合チップレベルに対するインデックス値を計算する段階と、
    前記計算されたインデックス値をセルライブラリ内の前記配置セルの変形の対応するインデックス値に対して比較し、前記半導体チップの前記指定区域において該配置セルを置換する適合するインデックス値を有する該配置セルの特定の変形を識別する段階と、
    を更に含むことを特徴とする請求項２５に記載の方法。
  33. 半導体チップレイアウトがデジタルフォーマットで記録されたコンピュータ可読記憶媒体であって、
    前記半導体チップレイアウトは、レイアウト特徴部が第１の仮想格子に従って配置された第１のチップレベルと、レイアウト特徴部が第２の仮想格子に従って配置された第２のチップレベルとを含む論理ブロック区域を含み、
    有理空間的関係が、前記第１及び第２の仮想格子の間に存在し、
    前記半導体チップレイアウトはまた、前記論理ブロック区域内に配置された複数のセルを含み、
    前記複数のセルの各々は、複数のセル位相のうちの適切な１つに従って定められ、
    前記複数のセル位相のうちの前記適切な１つは、所定の配置セルの前記第１及び第２のチップレベルにおけるレイアウト特徴部を該所定の配置セル内に位置決めされた時の前記第１及び第２の仮想格子と整合させる、
    ことを特徴とするコンピュータ可読記憶媒体。
  34. 前記デジタルフォーマットは、１つ又はそれよりも多くの半導体デバイスレイアウトを記憶してそれと通信するためのデータファイルフォーマットであることを特徴とする請求項３３に記載のコンピュータ可読記憶媒体。
  35. 前記半導体チップレイアウト又はその一部分にアクセスしてコンピュータ可読記憶媒体から前記デジタルフォーマットでそれを取り出すためのプログラム命令を含むことを特徴とする請求項３３に記載のコンピュータ可読記憶媒体。
  36. アクセスして取り出すための前記プログラム命令は、前記デジタルフォーマットの前記半導体チップレイアウトの選択可能部分を含むライブラリ、セル、又はライブラリとセルの両方を選択するためのプログラム命令を含むことを特徴とする請求項３５に記載のコンピュータ可読記憶媒体。
  37. コンピュータ可読記憶媒体上にデジタルフォーマットで記憶されたセルライブラリであって、
    所定のセルの異なる位相に対応する複数のセルレイアウト、
    を含み、
    前記所定のセルは、レイアウト特徴部が仮想格子に従って配置された少なくとも１つのチップレベルを含み、
    前記仮想格子は、前記セルレイアウトにわたって延びる１組の平行な等しく離間した仮想線によって定められ、
    前記所定のセルの各異なる位相が、基準セル境界と前記仮想格子の最も近い仮想線との間の異なる間隔によって定められる、
    ことを特徴とするセルライブラリ。
  38. 前記仮想格子に従って配置されたいずれの所定のレイアウト特徴部も、該仮想格子の所定の仮想線に沿って長さ方向に、かつ該所定の仮想線に隣接する隣接仮想線の間で幅方向に延びる特徴部レイアウトチャンネル内に定められることを特徴とする請求項３７に記載のコンピュータ可読記憶媒体上にデジタルフォーマットで記憶されたセルライブラリ。
  39. 所定の特徴部レイアウトチャンネル内に定められた各レイアウト特徴部が、いずれの他の特徴部レイアウトチャンネル内に定められたいずれの他のレイアウト特徴部とも物理的に接触することが禁止されることを特徴とする請求項３８に記載のコンピュータ可読記憶媒体上にデジタルフォーマットで記憶されたセルライブラリ。
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