JP2006228982A - 半導体集積回路 - Google Patents

Abstract

【課題】 パターンの解像度を低下させることなく、位相矛盾等の不具合なく比較的容易にパターンの高集積化が確実に達成される半導体集積回路を提供する。
【解決手段】 回路を形成するための回路用拡散層６、７を有するスタンダードセル１０Ａ、１０Ｂを複数配列する半導体集積回路１であって、隣接するスタンダードセル１０Ａ、１０Ｂ同士の回路用拡散層６、７が予め定められた拡散層間隔Ｄで配列されるとともに位相シフトによって互いに異なる位相で形成される場合に、その隣接する回路用拡散層６、７の近傍において電源電位又は接地電位をとるためのタップ用拡散層８、９を非連続的に形成する（領域Ｚ１〜Ｚ４）。
【選択図】 図１

Description

この発明は、複数のスタンダードセルが配列されてなる半導体集積回路に関するものである。

従来から、複数のスタンダードセル（それを用いたライブラリも含む。）を備えた半導体集積回路が多く用いられている（例えば、特許文献１参照。）。
このような半導体集積回路では、素子パターンの解像度を低下させることなくそれらの高集積化を達成することが要求されている。半導体集積回路における高集積化を達成するための技術としては、ＯＰＣ（光学的近接効果補正）をおこなう技術や、トリムマスク等を用いて多重露光をおこなう技術や、複雑な加工がなされたマスクを用いて部分一括露光をおこなう技術、等が一般に知られている。

一方、特許文献２等には、位相シフトマスクを用いて反転位相を発生させてパターニングをおこなう技術が開示されている。このような位相シフトによって互いに異なる位相で隣接するパターンを形成する方法は、パターンの解像度を低下させることなく比較的容易にパターンの高集積化が可能になる。

特許第３３３５４６０号明細書 特開平９−１６２１０３号公報

上述した特許文献２等の技術は、パターニング時に位相シフトを用いることでパターンの高集積化を達成するものであるが、パターンのレイアウトに位相矛盾が生じる場合にはその効果が充分に達成されないという問題があった。特に、複数のスタンダードセルが配列される半導体集積回路においては、位相シフトを用いた場合に位相矛盾が生じやすくて、上述の問題が無視できないものになっていた。

複数のスタンダードセルが配列される半導体集積回路においては、隣接するスタンダードセルの回路用拡散層（トランジスタ等の回路を形成するための拡散層である。）同士の間隔が予めデザインルールで定められた拡散層間隔に一致するように配置されている。したがって、各スタンダードセルの回路用拡散層は、セル枠の両端部（隣接する方向の両端部である。）からの間隔がデザインルールで定められた拡散層間隔の１／２になるように配置されることが多い。
一方、回路用拡散層とは別に形成されるタップ用拡散層（電源電位や接地電位をとるための拡散層である。）は、電源用メタル配線や接地用メタル配線との接続をおこなうためのコンタクトが配置されるために、その分の設置スペース（オーバラップルールで定められるものである。）を確保する必要がある。

このように構成される半導体集積回路において、隣接するスタンダードセルの回路用拡散層の間隔を上述した狭小間隔にするために、隣接する回路用拡散層が位相シフトにて互いに異なる位相で形成される場合が多い。しかし、その場合に、隣接する回路用拡散層に近接するタップ用拡散層に位相矛盾が生じる場合があって、半導体集積回路の歩留まりを低下させていた。

この発明は、上述のような課題を解決するためになされたもので、パターンの解像度を低下させることなく、位相矛盾等の不具合なく比較的容易にパターンの高集積化が確実に達成される半導体集積回路を提供することにある。

この発明の請求項１記載の発明にかかる半導体集積回路は、回路を形成するための回路用拡散層を有するスタンダードセルを複数配列する半導体集積回路であって、隣接する前記スタンダードセル同士の前記回路用拡散層が予め定められた拡散層間隔で配列されるとともに位相シフトによって互いに異なる位相で形成される場合に、その隣接する前記回路用拡散層の近傍において電源電位又は接地電位をとるためのタップ用拡散層を非連続的に形成するものである。

また、請求項２記載の発明にかかる半導体集積回路は、前記請求項１に記載の発明において、前記タップ用拡散層が非連続的に形成される領域を、前記隣接する回路用拡散層に対向する領域としたものである。

また、請求項３記載の発明にかかる半導体集積回路は、前記請求項１又は請求項２に記載の発明において、前記タップ用拡散層が非連続的に形成される領域を、前記隣接する回路用拡散層に挟まれる領域としたものである。

また、請求項４記載の発明にかかる半導体集積回路は、前記請求項１〜請求項３のいずれかに記載の発明において、前記複数のスタンダードセルを配列した後に、非連続的に形成された前記タップ用拡散層が連続的なものになるように新たにタップ用拡散層を形成するものである。

また、請求項５記載の発明にかかる半導体集積回路は、前記請求項１〜請求項４のいずれかに記載の発明において、前記タップ用拡散層が非連続的に形成される領域は、その領域の両端に形成されるタップ用拡散層の位相が等しい場合に、当該タップ用拡散層よりも幅の狭いタップ用拡散層が形成されるものである。

また、この発明の請求項６記載の発明にかかる半導体集積回路は、回路を形成するための回路用拡散層を有するスタンダードセルを複数配列する半導体集積回路であって、
複数の前記スタンダードセルにおける前記回路用拡散層がＸ方向に並設される場合に、Ｘ方向の端部の回路用拡散層を備えるスタンダードセルは、該回路用拡散層がセル枠のＸ方向の端部側に対して予め定められた拡散層間隔の１／２の間隔をあけて配置されるとともに当該セル枠のＸ方向の中央部側に対して前記拡散層間隔の１／２以上の間隔をあけて配置されるように形成されるものである。

また、請求項７記載の発明にかかる半導体集積回路は、前記請求項６に記載の発明において、前記Ｘ方向の端部の回路用拡散層を備えるスタンダードセル以外のスタンダードセルは、その回路用拡散層がセル枠のＸ方向の両端部に対して前記拡散層間隔の１／２の間隔をあけて配置されるように形成されるものである。

また、請求項８記載の発明にかかる半導体集積回路は、前記請求項６又は請求項７に記載の発明において、前記Ｘ方向の両端部の回路用拡散層を備えるスタンダードセルを、それぞれ、セルを構成する構成部材の配置を反転させた関係にしたものである。

また、請求項９記載の発明にかかる半導体集積回路は、前記請求項６〜請求項８のいずれかに記載の発明において、前記スタンダードセルは、前記Ｘ方向に直交するＹ方向に複数の回路用拡散層を有する場合に、それらの回路用拡散層同士がＹ方向に前記拡散層間隔以上の間隔をあけて配置されるものである。

また、この発明の請求項１０記載の発明にかかる半導体集積回路は、回路を形成するための回路用拡散層を有するスタンダードセルを複数配列する半導体集積回路であって、複数の前記スタンダードセルにおける前記回路用拡散層がＸ方向に並設されるとともに前記スタンダードセルが前記Ｘ方向に直交するＹ方向に複数の回路用拡散層を有する場合に、前記スタンダードセルは、前記複数の回路用拡散層がセル枠のＸ方向の両端部に対して予め定められた拡散層間隔の１／２の間隔をあけて配置されるように形成されるとともに、前記複数の回路用拡散層同士がＹ方向に前記拡散層間隔以上の間隔をあけて配置されるように形成されるものである。

また、この発明の請求項１１記載の発明にかかる半導体集積回路は、回路を形成するための回路用拡散層を有するスタンダードセルを複数配列する半導体集積回路であって、複数の前記スタンダードセルにおける前記回路用拡散層がＸ方向に並設される場合に、前記スタンダードセルは前記回路用拡散層がセル枠のＸ方向の両端部に対して予め定められた拡散層間隔の１／２の間隔をあけて配置されるように形成されるとともに、隣接する前記スタンダードセルの間にフィードセルを配置するものである。

また、請求項１２記載の発明にかかる半導体集積回路は、前記請求項６〜請求項１１のいずれかに記載の発明において、隣接する前記スタンダードセル同士の前記回路用拡散層は、位相シフトによって互いに異なる位相で形成されるものである。

本発明は、複数配列されるスタンダードセルにおけるパターンのレイアウトを最適化しているために、パターンの解像度を低下させることなく、位相矛盾等の不具合なく比較的容易にパターンの高集積化が確実に達成される半導体集積回路を提供することができる。

以下、この発明を実施するための最良の形態について、図面を参照して詳細に説明する。なお、各図中、同一又は相当する部分には同一の符号を付しており、その重複説明は適宜に簡略化ないし省略する。

実施の形態１．
図１〜図５にて、この発明の実施の形態１について詳細に説明する。
図１は、実施の形態１における半導体集積回路１を示す図である。図１に示すように、半導体集積回路１は、複数のスタンダードセル１０Ａ〜１０Ｃが配列されたものである。具体的に、半導体集積回路１には、インバータセル１０Ａ、２入力ＮＡＮＤ論理回路セル１０Ｂ、フィードセル１０Ｃ等のスタンダードセルが配列されている。

図２は、スタンダードセルとしてのインバータセル１０Ａを示す図である。理解を容易にするために、図２（Ａ）はメタル層３とコンタクト４とのみを図示し、図２（Ｂ）は回路用拡散層６、７とコンタクト４とポリシリコン層５とのみを図示し、図２（Ｃ）は回路用拡散層６、７のみを図示した。

図２に示すように、インバータセル１０Ａには、トランジスタ等の回路を形成するための回路用Ｐ＋拡散層６及び回路用Ｎ＋拡散層７が形成されている。これらの回路用拡散層６、７は、インバータセル１０Ａにおけるセル枠のＸ方向（他のスタンダードセルを隣接させる方向である。）の両端部に対して、予めデザインルールで定められた拡散層間隔Ｄの１／２の間隔をあけて配置されている。なお、回路用拡散層６、７は、ポリシリコン層５とオーバラップするゲート領域を含むものである。
また、図２を参照して、インバータセル１０Ａには、接地電位（ＧＮＤ）や電源電位（Ｖｄｄ）をとるためのタップ用拡散層が設けられていない。

図３は、スタンダードセルとしての２入力ＮＡＮＤ論理回路セル１０Ｂを示す図である。理解を容易にするために、図３（Ａ）はメタル層３とコンタクト４とのみを図示し、図３（Ｂ）は回路用拡散層６、７とコンタクト４とポリシリコン層５とのみを図示し、図３（Ｃ）は回路用拡散層６、７のみを図示した。

図３に示すように、ＮＡＮＤ論理回路セル１０Ｂには、トランジスタ等の回路を形成するための回路用Ｐ＋拡散層６及び回路用Ｎ＋拡散層７が形成されている。回路用Ｐ＋拡散層６は、ＮＡＮＤ論理回路セル１０Ｂにおけるセル枠のＸ方向の両端部に対して、予めデザインルールで定められた拡散層間隔Ｄの１／２の間隔をあけて配置されている。回路用Ｎ＋拡散層７は、ＮＡＮＤ論理回路セル１０Ｂにおけるセル枠のＸ方向の片側端部（左側端部である。）に対して拡散層間隔Ｄの１／２の間隔をあけて、他方の片側端部（右側端部である。）に対して拡散層間隔Ｄの１／２以上の間隔をあけて配置されている。
また、図３を参照して、ＮＡＮＤ論理回路セル１０Ｂには、接地電位（ＧＮＤ）や電源電位（Ｖｄｄ）をとるためのタップ用拡散層が設けられていない。

図４は、スタンダードセルとしてのフィードセル１０Ｃを示す図である。理解を容易にするために、図４（Ａ）〜（Ｃ）は、先に説明した図２（Ａ）〜（Ｃ）及び図３（Ａ）〜（Ｃ）に対応させている。フィードセル１０Ｃは、インバータセル１０Ａ、２入力ＮＡＮＤ論理回路セル１０Ｂ等の回路用拡散層６、７を有する複数のスタンダードセルの隙間を埋めるために設置される（図１を参照できる。）。図４を参照して、フィードセル１０Ｃにも、接地電位（ＧＮＤ）や電源電位（Ｖｄｄ）をとるためのタップ用拡散層が設けられていない。

このように構成された複数のスタンダードセル１０Ａ〜１０Ｃは、図１に示すように配列される。ここで、Ｙ方向の上段に配列されるスタンダードセル１０Ａ〜１０Ｃは、下段に設置されるスタンダードセル１０Ａ〜１０Ｃにおける電源（Ｖｄｄ）の位置と一致させるために、その向きを反転させている。そして、このように配列された半導体集積回路１の上段及び下段には最終的に接地電位（ＧＮＤ）をとるためのタップ用拡散層８が形成され、中段には最終的に電源電位（Ｖｄｄ）をとるためのタップ用拡散層９が形成される。

また、複数のスタンダードセル１０Ａ〜１０Ｃを配列する場合に、隣接するスタンダードセルにおける配線用拡散層６、７同士の間隔が、予め定められた狭小な拡散層間隔Ｄになるように、位相シフトによって隣接する配線用拡散層６、７が互いに異なる位相になるように形成される。図１中に示す数字０及び１８０は、位相シフトマスクを用いて形成された各拡散層における位相（０度、１８０度）を示すものである。

なお、位相シフトは、回路用拡散層６、７を狭小ピッチで形成するためのパターン形成プロセスである。すなわち、位相シフトを用いないで図５（Ａ）に示すようなパターンを形成する場合には、図５（Ｂ）のように光強度分布の一部が重なって（図５（Ｃ）状態である。）、パターンの解像度が低くなってしまう。これに対して、位相シフトを用いてパターンを形成する場合には、図５（Ｅ）のように光強度分布の重なりが生じることなく、図５（Ｄ）のような微細で解像度の高いパターンを形成することができる。

ここで、従来の半導体集積回路のように、スタンダードセルの上段及び下段にタップ用拡散層が形成されたものを配列した場合、図１に示す領域Ｚ１〜Ｚ４に、位相矛盾（０度と１８０度との矛盾）が生じてしまう。
本実施の形態１では、このような位相矛盾の発生を抑止するために、位相シフトを用いて複数のスタンダードセル１０Ａ〜１０Ｃを配列するときに、位相矛盾の生じる領域Ｚ１〜Ｚ４にタップ用拡散層が形成されないようにしている。

すなわち、位相シフトによって形成された隣接する回路用拡散層６、７の近傍において、電源電位や接地電位をとるためのタップ用拡散層８、９が非連続的に形成される。具体的に、タップ用拡散層が非連続的に形成される領域は、隣接する位相の異なる回路用拡散層６、７に対向する領域（非連続領域Ｚ２〜Ｚ４である。）や、隣接する位相の異なる回路用拡散層６、７に挟まれる領域（Ｌ１とＬ２に挟まれＬ３とＬ４に挟まれた非連続領域Ｚ１である。）である。
このように、位相矛盾の生じる可能性の高い領域Ｚ１〜Ｚ４においてタップ用拡散層を断絶するように非連続的に形成することで、比較的容易に、パターンの解像度と集積度を向上させつつ、位相矛盾の発生を抑止して半導体集積回路の歩留まりを向上することができる。

なお、上述のようにタップ用拡散層８、９を非連続的に形成しつつ複数のスタンダードセル１０Ａ〜１０Ｃを配列した後に（タップのないセルレイアウトを用いて配置した後に）、非連続的に形成されたタップ用拡散層８、９が連続的なものになるように、それぞれの位相を考慮しながら新たにタップ用拡散層を形成する。こうして、最終的に、半導体集積回路１に、接地電位（ＧＮＤ）や電源電位（Ｖｄｄ）をとるためのタップ用拡散層が形成されて、全体として所望の機能を果たすことになる。

以上説明したように、本実施の形態１では、複数配列されるスタンダードセル１０Ａ〜１０Ｃにおけるパターンのレイアウトを最適化しているために、パターンの解像度を低下させることなく、位相矛盾等の不具合なく比較的容易にパターンの高集積化を達成することができる。

実施の形態２．
図６にて、この発明の実施の形態２について詳細に説明する。
図６は、実施の形態２における半導体集積回路１を示す図である。本実施の形態２の半導体集積回路１は、Ｘ方向に隣接するスタンダードセル間のすべてにフィードセル１０Ｃが設置されている点が、前記実施の形態１のものとは相違する。

図６に示すように、本実施の形態２においても、半導体集積回路１には、インバータセル１０Ａ、２入力ＮＡＮＤ論理回路セル１０Ｂ、フィードセル１０Ｃ等の複数のスタンダードセルが配列されている。そして、インバータセル１０Ａ及びＮＡＮＤ論理回路セル１０Ｂにおける回路用拡散層６、７は、前記実施の形態１と同様に、セル枠のＸ方向の端部に対して、予めデザインルールで定められた拡散層間隔Ｄの１／２の間隔をあけて配置されている。

本実施の形態２では、前記実施の形態１のように非連続的にタップ用拡散層８、９を形成することなく、連続的にタップ用拡散層８、９を形成している。
さらに、隣接するスタンダードセル１０Ａ、１０Ｂの間のすべてに、フィードセル１０Ｃ（図４の構成のものである。）を配置している。このように、フィードセル１０Ｃを配置することで、隣接する回路用拡散層６、７同士の間隔を拡散層間隔Ｄ以上の間隔に設定することができる。これにより、隣接するスタンダードセル１０Ａ、１０Ｂにおける配線用拡散層６、７同士を、位相シフトによって互いに異なる位相になるように形成する必要がなくなって、位相矛盾の発生もなくなることになる。また、隣接する配線用拡散層６、７同士を、位相シフトによって互いに異なる位相になるように形成する場合であっても、位相矛盾の発生を低減することができる。

以上説明したように、本実施の形態２でも、前記実施の形態１と同様に、複数配列されるスタンダードセル１０Ａ〜１０Ｃにおけるパターンのレイアウトを最適化しているために、パターンの解像度を低下させることなく、位相矛盾等の不具合なく比較的容易にパターンの高集積化を達成することができる。

実施の形態３．
図７及び図８にて、この発明の実施の形態３について詳細に説明する。
図７は実施の形態３における半導体集積回路１を示す図であって、図８はそこに配列されるスタンダードセルを示す図である。本実施の形態３の半導体集積回路１は、回路用拡散層６、７がＸ方向の一方の端部側に寄せて配置されたスタンダードセル１０Ｄ、１０Ｄ´を用いている点が、前記実施の形態１のものとは相違する。

図７に示すように、本実施の形態３においても、半導体集積回路１には、複数のスタンダードセル１０Ａ、１０Ｄ、１０Ｄ´が配列されている。
本実施の形態３では、図８に示すように、回路用拡散層６、７がセル枠のＸ方向の一方の端部側に対して予め定められた拡散層間隔Ｄの１／２の間隔をあけて配置され、他方の端部側に対して予め定められた拡散層間隔Ｄの１／２以上の間隔をあけて配置された、スタンダードセル１０Ｄが用いられている。すなわち、スタンダードセル１０Ｄは、回路用拡散層６、７がＸ方向の一方の端部側（図８の左側である。）に寄せて配置されている。

このスタンダードセル１０Ｄは、図７に示すように、回路用拡散層６、７を寄せた側が、半導体集積回路１におけるＸ方向の端部側（図７の左側端部である。）になるように配置される。
さらに、図８のスタンダードセル１０Ｄを構成する構成部材の配置を反転させたスタンダードセル１０Ｄ´を用意して、その回路用拡散層６、７を寄せた側が半導体集積回路１におけるＸ方向の端部側（図７の右側端部である。）になるようにスタンダードセル１０Ｄ´が配置される。

また、上述した両端の２つのスタンダードセル１０Ｄ、１０Ｄ´に隣接するスタンダードセル１０Ａは、その回路用拡散層６、７がセル枠のＸ方向の両端部に対して拡散層間隔Ｄの１／２の間隔をあけて配置されている。
また、本実施の形態３では、前記実施の形態１のように非連続的にタップ用拡散層８、９を形成することなく、連続的にタップ用拡散層８、９を形成している。

このような構成により、複数のスタンダードセル１０Ａ、１０Ｄ、１０Ｄ´において、隣接する配線用拡散層６、７同士のＸ方向の間隔を、拡散層間隔Ｄ以上の間隔に設定することができる。これにより、隣接するスタンダードセル１０Ａ、１０Ｄ、１０Ｄ´における配線用拡散層６、７同士を、位相シフトによって互いに異なる位相になるように形成する必要がなくなって、位相矛盾の発生もなくなることになる。また、隣接する配線用拡散層６、７同士を、位相シフトによって互いに異なる位相になるように形成する場合であっても、位相矛盾の発生を低減することができる。

なお、本実施の形態３では、半導体集積回路１の両端に配置されるスタンダードセル１０Ｄ、１０Ｄ´が、それぞれ、構成部材を反転させた関係にあるために、スタンダードセルの互換性を高めることができる。

以上説明したように、本実施の形態３でも、前記各実施の形態と同様に、複数配列されるスタンダードセル１０Ａ、１０Ｄ、１０Ｄ´におけるパターンのレイアウトを最適化しているために、パターンの解像度を低下させることなく、位相矛盾等の不具合なく比較的容易にパターンの高集積化を達成することができる。

実施の形態４．
図９にて、この発明の実施の形態４について詳細に説明する。
図９は実施の形態４における半導体集積回路１に配列されるスタンダードセルを示す図である。本実施の形態４のスタンダードセルは、Ｙ方向に回路用拡散層６（回路用Ｐ＋拡散層）が複数スタックされている点が、前記実施の形態１のものとは相違する。

図示は省略するが、本実施の形態４においても、半導体集積回路１には、複数のスタンダードセルがＸ方向に配列される。
本実施の形態４では、図９に示すように、スタンダードセル１０Ｅが、Ｙ方向（Ｘ方向に直交する方向である。）に、２つの回路用Ｐ＋拡散層６と、１つの回路用Ｎ＋拡散層７と、を有している。これらの回路用拡散層６、７は、セル枠のＸ方向の両端部に対して拡散層間隔Ｄの１／２の間隔をあけて配置されている。また、２つの回路用Ｐ＋拡散層６は、Ｙ方向に拡散層間隔Ｄ以上の間隔をあけて配置されている。

このように、１つのスタンダードセル１０Ｅ内に複数の回路用拡散層６がスタックされる場合であっても、それらの配線用拡散層６同士のＹ方向の間隔を、拡散層間隔Ｄ以上の間隔に設定している。これにより、１つのスタンダードセル１０Ｅにおいてスタックされる配線用拡散層６同士を、位相シフトによって互いに異なる位相になるように形成する必要がなくなって、位相矛盾の発生もなくなることになる。また、スタックされる配線用拡散層６同士を、位相シフトによって互いに異なる位相になるように形成する場合であっても、位相矛盾の発生を低減することができる。
なお、本実施の形態４におけるスタンダードセル１０Ｅは、前記実施の形態２における半導体集積回路１のスタンダードセルとしても適用することもできる。そして、そのような場合でも、本実施の形態４と同様の効果を得ることができる。

以上説明したように、本実施の形態４でも、前記各実施の形態と同様に、複数配列されるスタンダードセルにおけるパターンのレイアウトを最適化しているために、パターンの解像度を低下させることなく、位相矛盾等の不具合なく比較的容易にパターンの高集積化を達成することができる。

実施の形態５．
図１０にて、この発明の実施の形態５について詳細に説明する。
図１０は実施の形態５における半導体集積回路１を示す図である。本実施の形態５の半導体集積回路１は、タップ用拡散層を断絶した領域Ｚ１、Ｚ３に幅の狭いタップ用拡散層１８を形成している点が、前記実施の形態１のものとは相違する。

図１０に示すように、本実施の形態５においても、前記実施の形態１と同様に、半導体集積回路１に、インバータセル１０Ａ、ＮＡＮＤ論理回路セル１０Ｂ、フィードセル１０Ｃ等の複数のスタンダードセルが配列されている。そして、インバータセル１０Ａ及びＮＡＮＤ論理回路セル１０Ｂにおける回路用拡散層６、７は、前記実施の形態１と同様に、セル枠のＸ方向の端部に対して、予めデザインルールで定められた拡散層間隔Ｄの１／２の間隔をあけて配置されている。

さらに、本実施の形態５では、前記実施の形態１においてタップ用拡散層８、９が非連続的に形成された領域であって、その両端に形成されるタップ用拡散層の位相が等しくなる領域Ｚ１、Ｚ３に、タップ用拡散層８、９よりも幅の狭い第２のタップ用拡散層１８が形成されている。このような構成によって、位相矛盾の生じる可能性の高い領域Ｚ１〜Ｚ４における、位相矛盾の発生を低減することができる。

なお、本実施の形態５においても、前記実施の形態１と同様に、第２のタップ用拡散層１８を形成しつつ複数のスタンダードセル１０Ａ〜１０Ｃを配列した後に、タップ用拡散層８、９が連続的なものになるように、それぞれの位相を考慮しながら新たにタップ用拡散層を形成する。こうして、最終的に、半導体集積回路１に、接地電位（ＧＮＤ）や電源電位（Ｖｄｄ）をとるためのタップ用拡散層が形成されて、全体として所望の機能を果たすことになる。

このように新たにタップ用拡散層を形成する際には、ＤＲＣ（デザインルールチェック）機能を用いて実施することになる。具体的には、まず、非連続的なタップ用拡散層８、９が形成された半導体集積回路１における、Ｘ方向のセル枠層を検出する。その後、距離Ｄ／２だけ検出範囲を拡張して、距離Ｄで隣接する拡散層を抽出する。そして、抽出した拡散層に対して並走するタップ拡散層における、非連続領域Ｚ１〜Ｚ４にタップ用拡散層を生成する。このように比較的容易な手順で、半導体集積回路１に所望のタップ用拡散層を形成することができる。

以上説明したように、本実施の形態５でも、前記各実施の形態と同様に、複数配列されるスタンダードセルにおけるパターンのレイアウトを最適化しているために、パターンの解像度を低下させることなく、位相矛盾等の不具合なく比較的容易にパターンの高集積化を達成することができる。

なお、本発明が前記各実施の形態に限定されず、本発明の技術思想の範囲内において、前記各実施の形態の中で示唆した以外にも、前記各実施の形態は適宜変更され得ることは明らかである。また、前記構成部材の数、位置、形状等は前記各実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。

この発明の実施の形態１における半導体集積回路を示す図である。 図１の半導体集積回路に配列されるインバータセルを示す図である。 図１の半導体集積回路に配列されるＮＡＮＤ論理セルを示す図である。 図１の半導体集積回路に配列されるフィードセルを示す図である。 位相シフトの原理を示す図である。 この発明の実施の形態２における半導体集積回路を示す図である。 この発明の実施の形態３における半導体集積回路を示す図である。 図７の半導体集積回路に配列されるスタンダードセルを示す図である。 この発明の実施の形態４における半導体集積回路に配列されるスタンダードセルを示す図である。 この発明の実施の形態５における半導体集積回路を示す図である。

符号の説明

１ 半導体集積回路、
３ メタル層、
４ コンタクト、
５ ポリシリコン層、
６、７ 回路用拡散層、
８、９ タップ用拡散層、
１０Ａ〜１０Ｅ スタンダードセル、
１８ 第２のタップ用拡散層、
Ｚ１〜Ｚ４ 非連続領域、 Ｄ 拡散層間隔。

Claims (12)

1. 回路を形成するための回路用拡散層を有するスタンダードセルを複数配列する半導体集積回路であって、
   隣接する前記スタンダードセル同士の前記回路用拡散層が予め定められた拡散層間隔で配列されるとともに位相シフトによって互いに異なる位相で形成される場合に、その隣接する前記回路用拡散層の近傍において電源電位又は接地電位をとるためのタップ用拡散層を非連続的に形成することを特徴とする半導体集積回路。
2. 前記タップ用拡散層が非連続的に形成される領域は、前記隣接する回路用拡散層に対向する領域であることを特徴とする請求項１に記載の半導体集積回路。
3. 前記タップ用拡散層が非連続的に形成される領域は、前記隣接する回路用拡散層に挟まれる領域であることを特徴とする請求項１又は請求項２に記載の半導体集積回路。
4. 前記複数のスタンダードセルを配列した後に、非連続的に形成された前記タップ用拡散層が連続的なものになるように新たにタップ用拡散層を形成することを特徴とする請求項１〜請求項３のいずれかに記載の半導体集積回路。
5. 前記タップ用拡散層が非連続的に形成される領域は、その領域の両端に形成されるタップ用拡散層の位相が等しい場合に、当該タップ用拡散層よりも幅の狭いタップ用拡散層が形成されることを特徴とする請求項１〜請求項４のいずれかに記載の半導体集積回路。
6. 回路を形成するための回路用拡散層を有するスタンダードセルを複数配列する半導体集積回路であって、
   複数の前記スタンダードセルにおける前記回路用拡散層がＸ方向に並設される場合に、Ｘ方向の端部の回路用拡散層を備えるスタンダードセルは、該回路用拡散層がセル枠のＸ方向の端部側に対して予め定められた拡散層間隔の１／２の間隔をあけて配置されるとともに当該セル枠のＸ方向の中央部側に対して前記拡散層間隔の１／２以上の間隔をあけて配置されるように形成されることを特徴とする半導体集積回路。
7. 前記Ｘ方向の端部の回路用拡散層を備えるスタンダードセル以外のスタンダードセルは、その回路用拡散層がセル枠のＸ方向の両端部に対して前記拡散層間隔の１／２の間隔をあけて配置されるように形成されることを特徴とする請求項６に記載の半導体集積回路。
8. 前記Ｘ方向の両端部の回路用拡散層を備えるスタンダードセルは、それぞれ、セルを構成する構成部材の配置を反転させた関係にあることを特徴とする請求項６又は請求項７に記載の半導体集積回路。
9. 前記スタンダードセルは、前記Ｘ方向に直交するＹ方向に複数の回路用拡散層を有する場合に、それらの回路用拡散層同士がＹ方向に前記拡散層間隔以上の間隔をあけて配置されることを特徴とする請求項６〜請求項８のいずれかに記載の半導体集積回路。
10. 回路を形成するための回路用拡散層を有するスタンダードセルを複数配列する半導体集積回路であって、
    複数の前記スタンダードセルにおける前記回路用拡散層がＸ方向に並設されるとともに前記スタンダードセルが前記Ｘ方向に直交するＹ方向に複数の回路用拡散層を有する場合に、前記スタンダードセルは、前記複数の回路用拡散層がセル枠のＸ方向の両端部に対して予め定められた拡散層間隔の１／２の間隔をあけて配置されるように形成されるとともに、前記複数の回路用拡散層同士がＹ方向に前記拡散層間隔以上の間隔をあけて配置されるように形成されることを特徴とする半導体集積回路。
11. 回路を形成するための回路用拡散層を有するスタンダードセルを複数配列する半導体集積回路であって、
    複数の前記スタンダードセルにおける前記回路用拡散層がＸ方向に並設される場合に、前記スタンダードセルは前記回路用拡散層がセル枠のＸ方向の両端部に対して予め定められた拡散層間隔の１／２の間隔をあけて配置されるように形成されるとともに、隣接する前記スタンダードセルの間にフィードセルを配置することを特徴とする半導体集積回路。
12. 隣接する前記スタンダードセル同士の前記回路用拡散層は、位相シフトによって互いに異なる位相で形成されることを特徴とする請求項６〜請求項１１のいずれかに記載の半導体集積回路。
    

Images