KR20090099869A - 반도체 소자의 오버레이 버니어 및 그 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 오버레이 버니어 및 그 형성 방법에 관한 것으로, 라인/스페이스 패턴을 형성하고, 상기 라인 패턴과 인접한 라인 패턴 사이에 상기 라인 패턴들을 지지할 수 있는 지지 패턴을 더 포함하는 오버레이 버니어를 형성함으로써, 상기 라인 패턴의 쓰러짐 현상(Pattern Collapse)을 방지하고, 이로 인해 오버레이 버니어의 불량이 개선되며, 오버레이 정확도가 향상된다. 또한, 패턴 쓰러짐 현상으로 인해 발생하였던 디펙트 소스(Defcet Source)를 방지하여 소자의 특성을 향상시키는 기술을 개시한다.

Description

반도체 소자의 오버레이 버니어 및 그 형성 방법{OVERLAY VERNIER IN SEMICONDUCTOR AND METHOD FOR FORMING THE SAME}

본 발명은 반도체 소자의 오버레이 버니어 및 그 형성 방법에 관한 것이다. 특히, 셀 영역에 라인형 저장전극 콘택 형성 시 스크라이브 레인 영역에 형성되는 오버레이 버니어에 관한 것이다.

일반적으로 반도체 제조공정은 웨이퍼 상에 절연층과 도전층으로 된 다층막으로 특정 회로를 구현하는 것으로서, 가장 기초가 되는 것이 웨이퍼 상에 특정의 패턴을 형성하는 것이다. 특히 광원과, 마스크(Mask) 등의 패턴 전사기구를 이용한 포토공정은 이전 공정(Pre step)에서 형성된 패턴과 후속 공정(post step)에서 형성된 패턴 간의 정렬이 정확히 이루어져야 신뢰성 있는 반도체 소자를 구현할 수 있다.

통상적으로 포토공정에서 전,후 공정 패턴간의 정렬정도를 확인하기 위하여 오버레이 버니어(Overlay Vernier)를 사용하고 있다. 오버레이 버니어는 반도체 웨이퍼의 칩 주변에 형성되며, 웨이퍼 공정 완료 후 절단되어 폐기되는 스크라이브 라인(Scribe line) 내에 형성된다.

반도체 제조공정은 다단계의 패턴 형성 과정을 거치기 때문에 매 단계마다 특정한 패턴이 형성된 마스크를 사용하게 되며, 각 단계에서 이용되는 마스크에는 오버레이 버니어가 형성되고, 전 공정에서 형성된 모 버니어가 기준키가 되고 후속 공정에서 형성된 자 버니어가 측정키가 되어 이전 공정의 모 버니어에 대한 후속 공정의 자 버니어의 상대적인 위치관계를 검사하여 패턴 간의 오버레이 정도를 판단하게 된다.

도 1은 종래 기술에 따른 오버레이 버니어를 도시한 평면도로서, 반도체 기판(100) 오버레이 영역의 상측, 하측, 좌측 및 우측에 슬릿(Silt)형 패턴(110)을 각각 하나씩 포함하고 있다.

상기 '도 1'의 오버레이 버니어는 셀 영역의 저장전극 콘택홀 형성 공정과 동시에 형성되는데, 상기 셀 영역과 스크라이브 레인 영역 간의 패턴 밀도 차이로 인한 로딩 이펙트(Loading Effect)를 고려하여 디자인되었으나, 웨이퍼의 중앙(Center)부와 에지(Edge)부 간의 식각비 차이로 인해 오버레이 중첩도 특성이 저하되는 문제가 있다.

도 2는 상기 '도 1'의 오버레이 버니어 형성 시 발생하는 문제를 개선하기 위하여 형성된 오버레이 버니어를 도시한 평면도로서, 반도체 기판(200)의 오버레이 영역 상측, 하측, 좌측 및 우측에 바(Bar)형 모 버니어(210)를 각각 하나씩 포함하고 있다.

여기서, 모 버니어(210)는 복수 개의 라인/스페이스(Line/Space) 패턴(210a, 210b)으로 이루어져 있다. 이때, 라인/스페이스 패턴(210a, 210b)은 셀 영역에 형 성되는 라인(Line)형 저장전극 콘택의 레이아웃(Layout)과 동일한 형태로 형성된 것이다.

상기한 종래 기술에 따른 반도체 소자의 오버레이 버니어 및 그 형성 방법은, 셀 영역과 스크라이브 레인 영역의 환경 차이로 인해 오버레이 버니어로 사용되는 라인 패턴이 쓰러지는 현상이 발생하고, 이로 인해 오버레이 측정 시 오버레이 시그널(Overlay Signal)이 저해되어 오버레이 정확도(Overlay Accuracy)가 감소하여 하부층과의 중첩도 측정에 대한 신뢰도가 저하된다.

또한, 상기 라인 패턴이 쓰러지면서 디펙트 소스(Defect Source)로 작용하여 소자의 특성을 저하시키는 문제가 있다.

본 발명은 라인/스페이스 패턴을 형성하고, 상기 라인 패턴과 인접한 라인 패턴 사이에 상기 라인 패턴들을 지지할 수 있는 지지 패턴을 더 포함하는 오버레이 버니어를 형성하여 상기 라인 패턴의 쓰러짐 현상(Pattern Collapse)을 방지하고, 이로 인해 오버레이 버니어의 불량이 개선되며, 오버레이 정확도가 향상된다.

또한, 패턴 쓰러짐 현상으로 인해 발생하였던 디펙트 소스(Defcet Source)를 방지하여 소자의 특성을 향상시키는 반도체 소자의 오버레이 버니어 및 그 형성 방법을 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체 소자의 오버레이 버니어는

라인/스페이스 패턴을 구비한 모 버니어와,

상기 스페이스 패턴에 상기 라인 패턴과 수직방향으로 형성된 지지 패턴을 포함하는 것을 특징으로 하고,

상기 지지 패턴은 상기 스페이스 패턴이 복수 개 구비되는 것과,

상기 지지 패턴은 인접한 스페이스 패턴에 형성된 지지 패턴과 엇갈리게 배치하는 것을 특징으로 한다.

본 발명에 따른 반도체 소자의 오버레이 버니어 형성 방법은

반도체 기판 상부에 감광막을 형성하는 단계와,

상기 청구항 1의 오버레이 버니어가 정의된 오버레이 버니어용 노광 마스크 를 이용하여 상기 감광막에 대해 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하는 단계와,

상기 감광막 패턴을 마스크로 상기 반도체 기판을 식각하여 오버레이 버니어를 형성하는 단계를 포함하는 것을 특징으로 하고,

상기 노광 공정은 I-Line, KrF, ArF 또는 F2 광원을 이용하여 진행하는 것을 특징으로 한다.

본 발명에 따른 반도체 소자의 오버레이 버니어 및 그 형성 방법에 관한 것으로, 라인/스페이스 패턴을 형성하고, 상기 라인 패턴과 인접한 라인 패턴 사이에 상기 라인 패턴들을 지지할 수 있는 지지 패턴을 더 포함하는 오버레이 버니어를 형성하여 상기 라인 패턴의 쓰러짐 현상(Pattern Collapse)을 방지하고, 이로 인해 오버레이 버니어의 불량이 개선되며, 오버레이 정확도를 향상시킬 수 있다. 또한, 패턴 쓰러짐 현상으로 인해 발생하였던 디펙트 소스(Defcet Source)를 방지하여 소자의 특성이 향상되는 효과가 있다.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.

도 3은 본 발명에 따른 오버레이 버니어가 형성된 반도체 소자의 평면도를 도시한 것이다.

도 3을 참조하면, 반도체 소자의 스크라이브 레인 영역에 형성된 오버레이 버니어를 도시한 것으로, 반도체 기판(300) 상에 바 형태의 모 버니어(310)를 복수 개 포함하고 있으며, 모 버니어(310)는 반도체 기판(300)의 상측, 하측, 좌측 및 우측에 각각 하나씩 형성되어 있다.

그리고, 상기 4개의 모 버니어(310)가 사각 형태로 배열되며, 각각 이격되어 구비된다.

상기 오버레이 버니어의 모 버니어(300)는 셀 영역에 형성되는 라인(Line)형 저장전극 콘택과 동일한 형태로 형성하는 것이 바람직하다.

여기서, 모 버니어(300)는 복수 개의 라인/스페이스 패턴(310a, 310b)을 포함하고 있으며, 스페이스 패턴(310b)에는 라인 패턴(310a)과 수직방향으로 지지 패턴(320)을 포함하고 있다.

여기서, 라인/스페이스 패턴(310a, 310b)은 상기 오버레이 버니어의 모 버니어(300)의 방향과 무관하게 하나의 방향을 따라 평행하게 구비되는 것이 바람직하다.

또한, 지지 패턴(320)은 하나의 스페이스 패턴(310b)에 복수 개 형성할 수 있다. 이때, 지지 패턴(320)은 라인 패턴(310a)과 인접한 라인 패턴(310a) 사이에 형성되어 라인 패턴(310a)이 쓰러지는 것을 방지하는 역할을 한다.

또한, 두개의 라인 패턴(310a)만 연결되도록 하기 위해 스페이스 패턴(310b)에 형성된 지지 패턴(320)과 인접한 스페이스 패턴(310b)에 형성된 지지 패턴(320)은 서로 엇갈리게 배치하는 것이 바람직하다.

도 4a 및 도 4b는 본 발명에 따른 반도체 소자의 오버레이 버니어 형성 방법 을 도시한 것으로, 도 4a 및 도 4b는 각각 상기 '도 3'의 A - A' 및 B - B'에 따른 절단면을 도시한 단면도이다.

도 4a 및 도 4b를 참조하면, 스크라이브 레인 영역의 반도체 기판(400) 상부에 감광막(미도시)을 형성한다.

다음에, 오버레이 버니어용 노광 마스크를 이용하여 상기 감광막(미도시)에 대해 노광 및 현상 공정을 수행하여 감광막 패턴(미도시)을 형성한다.

이때, 상기 오버레이 버니어용 노광 마스크는 상기 '도 3'에 도시된 오버레이 버니어를 정의하는 차광 패턴을 포함하는 것이 바람직하고, 상기 노광 공정은 I-Line, KrF, ArF 또는 F2 광원을 이용하여 진행하는 것이 바람직하다.

그 다음, 상기 감광막 패턴(미도시)을 마스크로 반도체 기판(400)을 식각하여 모 버니어(410)를 정의한다.

이와 같이, 오버레이 버니어의 모 버니어 형성 시 셀 영역과 동일한 형태의 라인/스페이스 패턴을 형성하고, 상기 라인 패턴과 인접한 라인 패턴 사이에 지지 패턴을 형성함으로써, 상기 라인 패턴이 쓰러지는 것을 방지하여 오버레이 버니어 특성을 향상시킨다.

그리고, 오버레이 버니어 특성이 향상되므로, 오버레이 중첩도 측정의 신뢰도를 향상시킬 수 있으며, 디펙트 소스를 방지하여 반도체 소자의 특성을 향상시킬 수 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

도 1 및 도 2는 종래 기술에 따른 반도체 소자의 오버레이 버니어를 도시한 평면도.

도 3은 본 발명에 따른 반도체 소자의 오버레이 버니어를 도시한 평면도.

도 4a 및 도 4b는 본 발명에 따른 반도체 소자의 오버레이 버니어 형성 방법을 도시한 단면도들.

< 도면의 주요 부분에 대한 부호 설명 >

300, 400 : 반도체 기판 310, 410 : 모 버니어

310a : 라인 패턴 310b : 스페이스 패턴

320 : 지지 패턴

Claims (6)

1. 라인/스페이스 패턴을 구비한 모 버니어; 및

   상기 스페이스 패턴에 상기 라인 패턴과 수직방향으로 형성된 지지 패턴

   을 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어.
2. 제 1 항에 있어서,

   상기 지지 패턴은 복수 개 구비되는 것을 특징으로 하는 반도체 소자의 오버레이 버니어.
3. 제 1 항에 있어서,

   상기 지지 패턴은 인접한 스페이스 패턴에 형성된 지지 패턴과 엇갈리게 배치된 것을 특징으로 하는 반도체 소자의 오버레이 버니어.
4. 제 1 항에 있어서,

   상기 라인 패턴은 하나의 방향으로 평행하게 구비되는 것을 특징으로 하는 반도체 소자의 오버레이 버니어.
5. 반도체 기판 상부에 감광막을 형성하는 단계;

   상기 청구항 1의 오버레이 버니어가 정의된 오버레이 버니어용 노광 마스크 를 이용하여 상기 감광막에 대해 노광 및 현상 공정을 수행하여 감광막 패턴을 형성하는 단계; 및

   상기 감광막 패턴을 마스크로 상기 반도체 기판을 식각하여 오버레이 버니어를 형성하는 단계

   를 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.
6. 제 5 항에 있어서,

   상기 노광 공정은 I-Line, KrF, ArF 또는 F2 광원을 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.

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