KR20080051347A - 오버레이 버니어 및 이를 이용한 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 오버레이 버니어(Overlay Vernier) 및 이를 이용한 반도체 소자의 형성 방법에 관한 것으로, 종래의 기술에서 반도체 소자의 크기는 점점 감소하는 데 반하여 정렬 마크(Alignment Mark) 및 오버레이 버니어 크기는 상대적으로 증가하여 정렬 마진이 감소하고 웨이퍼에 사용 가능한 면적이 감소하는 문제를 해결하기 위하여, 정렬 마크 및 오버레이 버니어를 셀 패턴 보다 소정 크기 더 크거나 같은 크기로 종래 기술 보다 축소된 형태로 형성하되, 오버레이 버니어가 정렬 마크를 포함하는 형태로 형성함으로써, 종래의 기술 보다 웨이퍼에 형성하는 반도체 칩의 면적을 효율적으로 사용할 수 있도록 하고, 정렬 공정의 정확성을 더 향상시킬 수 있는 발명에 관한 것이다.
Description
도 1은 종래 기술에 따른 오버레이 버니어를 도시한 평면도.
도 2는 종래 기술에 따른 정렬 마크를 도시한 평면도.
도 3은 본 발명의 제 1 실시예에 따른 오버레이 버니어를 도시한 평면도.
도 4는 본 발명의 제 2 실시예에 따른 오버레이 버니어를 도시한 평면도.
도 5a 내지 5c는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
본 발명은 오버레이 버니어(Overlay Vernier) 및 이를 이용한 반도체 소자의 형성 방법에 관한 것으로, 종래의 기술에서 반도체 소자의 크기는 점점 감소하는 데 반하여 정렬 마크(Alignment Mark) 및 오버레이 버니어 크기는 상대적으로 증가하여 정렬 마진이 감소하고 웨이퍼에 사용 가능한 면적이 감소하는 문제를 해결하기 위하여, 정렬 마크 및 오버레이 버니어를 셀 패턴 보다 소정 크기 더 크거나 같은 크기로 종래 기술 보다 축소된 형태로 형성하되, 오버레이 버니어가 정렬 마크 를 포함하는 형태로 형성함으로써, 종래의 기술 보다 웨이퍼에 형성하는 반도체 칩의 면적을 효율적으로 사용할 수 있도록 하고, 정렬 공정의 정확성을 더 향상시킬 수 있는 발명에 관한 것이다.
반도체 소자의 형성 공정에 있어서 웨이퍼에 형성된 패턴 위에 정확히 다른 패턴을 일치시켜 올릴 수 있도록 하기 위해서는 두 패턴을 형성하는 마스크를 서로 일치시키는 정렬 공정을 수행하여야 한다. 이때, 두 마스크 간에 기준이 되는 것이 정렬 마크(Alignment Mark)이다.
다음에는, 마스크 공정에 의해서 형성된 두 패턴들의 정렬이 정확하게 이루어 졌는지 확인하는 공정은 반도체 기판 상에 구비된 오버레이 버니어를 이용한다.
종래 기술에 따른 오버레이 버니어는 웨이퍼 상부의 스크라이브 레인에 형성하고 있으나 반도체 소자가 점점 고 집적화 되면서 스크라이브 레인의 면적이 감소하므로 정렬 마크 및 오버레이 버니어를 형성하는데 한계가 발생하였다.
도 1은 종래 기술에 따른 오버레이 버니어를 도시한 평면도이다.
도 1을 참조하면, 사각형 형태의 모 버니어(20) 및 모 버니어(20)의 내부에 정렬되는 십자 형태의 자 버니어(30)가 결합되어 오버레이 버니어(10)가 된다. 이때, 일반적으로 40 ×40 ㎛ 크기의 오버레이 버니어를 사용하는데 그 크기가 상대적으로 비대해져서 패턴들의 정렬 정도를 측정하는데 그 정확성이 감소하게 된다.
도 2는 종래 기술에 따른 정렬 마크를 도시한 평면도이다.
도 2를 참조하면, 바형(Bar Type) 정렬 마크(50)를 나타낸 것으로 바형의 중심 부에 구비되는 기준점(70)의 양측에 슬릿(60)이 배열되어 있다.
이때, 일반적인 정렬 마크의 크기는 740 ×80 ㎛으로 반도체 소자의 크기에 비해 매우 큰 크기이므로 웨이퍼의 이용 면적에 비효율적으로 작용하게 된다.
이와 같이 오버레이 버니어와 정렬 마크를 각각 형성할 경우 정렬 공정을 위한 면적이 점점 증가하게 되는 문제가 있다.
또한, 후속 공정에서 정렬 마크 및 오버레이 버니어가 손상되는 것을 감안하여 더 많은 정렬 마크 및 오버레이 버니어를 형성하여야 하는데 일반적인 크기의 정렬 마크 및 오버레이 버니어는 형성 면적 및 위치에 제한을 받게 된다.
상기한 종래기술의 문제점을 해결하기 위하여, 본 발명은 정렬 마크 및 오버레이 버니어를 셀 패턴의 수배 내지 수십 배 크기인 종래 기술 보다 축소된 형태로 형성하되, 오버레이 버니어가 정렬 마크를 포함하는 형태로 형성함으로써, 종래의 기술 보다 웨이퍼에 형성하는 반도체 칩의 면적을 효율적으로 사용할 수 있도록 하고, 정렬 공정의 정확성을 더 향상시킬 수 있는 오버레이 버니어 및 이를 이용한 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
이상의 목적을 달성하기 위한 본 발명에 따른 오버레이 버니어는
바형(Bar Type) 패턴이 모여서 구비되는 오버레이 버니어에 있어서,
모 버니어를 구성하는 소정 바 패턴이 정렬 마크(Alignment Mark)로 구비되되,
상기 바 패턴의 임계치수(CD : Critical Dimension)가 셀 패턴의 임계치수 보다 소정 배수 크거나 같은 크기로 구비되는 것을 특징으로 한다.
여기서, 상기 오버레이 버니어는 웨이퍼의 다이(Die) 또는 매트(Mat) 단위 내에 구비되는 것을 특징으로 하고, 상기 모 버니어의 임계치수는 상기 셀 패턴의 임계치수보다 0.1 ~ 20배 더 크게 구비되는 것을 특징으로 하고, 상기 정렬 마크는 상기 바형 패턴 내에 복수 개의 슬릿이 상기 바 패턴의 중심부를 기준으로 서로 대칭으로 구비되는 것을 특징으로 하고, 상기 모 버니어는 상기 정렬 마크를 적어도 2개 이상 포함하는 것을 특징으로 한다.
아울러, 상기 오버레이 버니어를 이용한 반도체 소자의 형성 방법은
반도체 기판상에 제 1 패턴을 형성하되, 상기 제 1 패턴과 동일한 층에 그 임계치수(CD : Critical Dimension)가 상기 제 1 패턴의 임계치수보다 소정 배수 더 크거나 같게 구비되며, 적어도 두 개 이상의 정렬 마크(Alignment Mark)를 포함하는 모 버니어를 형성하는 단계 및
상기 정렬 마크를 이용한 마스크 정렬 공정을 이용하여 제 1 패턴 상부에 제 2 패턴을 형성하는 것을 특징으로 한다.
여기서, 상기 모 버니어의 임계치수는 상기 제 1 패턴의 임계치수보다 0.1 ~ 20배 더 크게 형성하는 것을 특징으로 한다.
이때, 상기 제 2 패턴을 형성하는 공정은
상기 제 1 패턴을 포함하는 반도체 기판 전면에 층간절연막을 형성하는 단계와,
상기 층간절연막 상부에 피식각층을 형성하는 단계와,
상기 정렬 마크를 이용한 마스크 정렬 공정을 이용하여 상기 피식각층 상부에 제 2 패턴을 정의하는 감광막 마스크 패턴을 형성하되, 상기 모 버니어의 상부에 자 버니어 패턴을 정렬시키는 단계와,
상기 자 버니어를 이용하여 오버레이 데이터를 측정한 후 상기 자 버니어 패턴을 제거하는 단계와,
상기 감광막 패턴을 이용하여 상기 피식각층을 제거하는 단계 및
상기 감광막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 모 버니어는 반도체 기판의 다이(Die) 또는 매트(Mat) 단위 내에 형성하는 것을 특징으로 하고, 상기 모 버니어는 상기 다이(Die) 또는 매트(Mat) 단위 내에 적어도 4개 이상 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 오버레이 버니어 및 이를 이용한 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 3은 본 발명의 제 1 실시 예에 따른 오버레이 버니어를 도시한 평면도이다.
도 3을 참조하면, 사각형 형태의 모 버니어 및 십자 형태의 자 버니어를 포함하는 오버레이 버니어(100)가 구비되다. 이때, 오버레이 버니어(100)의 모 버니어의 한 변의 길이는 0.1 × 0.1㎛ 내지 20 × 20 ㎛ 의 크기로 구비되는 것이 바람직하다. 이는 종래의 40 ×40 ㎛ 크기의 오버레이 버니어 크기보다 수배 내지 수십 배 감소한 것으로 오버레이 버니어의 크기를 감소시킴에 따라서, 오버레이 버니어를 다이(Die) 또는 매트(Mat) 단위 내에 필요한 어느 영역에나 자유롭게 형성할 수 있으며, 오버레이 버니어의 숫자도 자유롭게 증가시킬 수 있으므로 오버레이 데이터를 측정하는데 있어서 정확도를 증가시킬 수 있다.
또한, 모 버니어를 구성하는 일부 패턴을 정렬 마크(150)를 이용하여 형성한다. 이때, 정렬 마크(150)는 기준점(170)을 중심으로 양측에 슬릿 패턴(160)이 구비된 바형(Bar Type) 패턴으로 그 임계치수는 셀에 형성되는 패턴의 임계치수보다 소정 배수 더 크거나 같은 크기로 형성한다. 예를 들면, 모 버니어의 임계치수는 상기 셀 패턴의 임계치수보다 0.1 ~ 20배 더 크게 형성하는 것이 바람직하다.
이와 같이 정렬 마크의 크기를 감소시킴으로써 웨이퍼에 형성되는 칩의 생산 효율을 증가시킬 수 있다. 또한, 오버레이 버니어와 정렬 마크를 일체형으로 형성함으로써, 반도체 소자를 형성하는 공정을 더 빠르고 정확하게 진행할 수 있다.
도 4는 본 발명의 제 2 실시 예에 따른 오버레이 버니어를 도시한 평면도이다.
도 4를 참조하면, 오버레이 버니어(200)의 모 버니어를 구성하는 패턴들이 모두 정렬 마크(250)로 구비되어 있다. 그 중심부에 십자 형태의 자 버니어(220)가 구비된다. 정렬 마크(250)의 개수를 증가시킬 경우 더 많은 오버레이 신호를 측정할 수 있음으로 더 정확한 정렬 공정을 수행할 수 있다.
도 5a 내지 5c는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들로, 도 4의 AA' 단면을 포함하는 셀 영역을 도시한 것이다.
도 5a를 참조하면, 반도체 기판(300) 상에 제 1 피식각층을 형성한 후 제 1 마스크를 이용한 부분 식각 공정으로 제 1 패턴(310)을 형성한다. 이때, 제 1 마스 크의 패턴이 정의되지 않은 영역에 바 형 패턴이 모여서 사각형 형태로 구비되는 모 버니어를 정의하고 이를 패터닝하여 제 1 패턴과 동일한 층에 모 버니어(320)를 형성한다.
여기서, 모 버니어(320)의 임계치수(CD : Critical Dimension)는 제 1 패턴(310)의 임계치수보다 소정 배수 더 크거나 같은 크게 형성하는 것이 바람직하다. 더 바람직하게는 0.1 ~ 20배 더 크게 형성하며, 모 버니어(320)의 한 변의 길이는 0.1 × 0.1㎛ 내지 20 × 20 ㎛ 의 크기로 형성한다.
또한, 모 버니어(320)를 구성하는 바형 패턴 중에서 적어도 두 개 이상에는 정렬 마크(Alignment Mark)(330)를 포함시키는 것이 바람직하다.
이와 같이 오버레이 버니어와 정렬 마크를 결합시킴으로써, 웨이퍼의 칩 생산에 대한 효율을 증가시킬 수 있고, 오버레이 버니어 및 정렬 마크의 전체적인 크기를 감소시킴으로써, 이들의 형성 공간을 스크라이브 레인(Scribe Lane)에만 한정시키지 않고 반도체 기판(300)의 다이(Die) 또는 매트(Mat) 단위 내에도 형성할 수 있다.
도 5b를 참조하면, 제 1 패턴(310)을 포함하는 반도체 기판 전체 표면에 층간절연막(340)을 형성한 후, 층간절연막(340) 상부에 제 2 피식각층(350)을 형성한다.
다음에는, 제 2 피식각층(350) 상부에 감광막을 형성한다.
그 다음에는, 오버레이 버니어에 포함된 정렬 마크를 이용하여 감광막 상부에 제 2 마스크를 정렬시킨다. 이때, 제 2 마스크에는 모 버니어(320)의 사각형 내 측에 오버랩되는 자 버니어를 정의하는 것이 바람직하다.
그 다음에는, 제 2 마스크를 이용한 노광 및 현상 공정을 수행하여 제 2 피식각층(350) 상부에 감광막 패턴(360) 및 자 버니어(370)를 형성한다.
그 다음에는, 모 버니어(320) 및 자 버니어(370)로 구비되는 오버레이 버니어(380)를 이용하여 패턴 형성에 대한 오버레이 데이터를 측정한 후에, 오버레이 버니어 영역만 노출시키는 키 오픈(Key Open) 마스크를 이용한 노광 및 현상 공정으로 자 버니어(370)를 제거한다.
도 5c를 참조하면, 감광막 패턴(360)을 마스크로 제 2 피식각층(350)을 식각하여 제 2 패턴(355)을 형성한다.
이와 같이, 모 버니어에 포함된 정렬 마크를 이용하여 마스크 정렬 공정을 수행하는 동시에 자 버니어(370)가 모 버니어(320)에 정렬된 정도를 측정하여 반도체 기판(300) 상에 제 1 패턴(310)과 제 2 패턴(355)이 정렬된 정도를 측정할 수 있다. 이때, 오버레이 버니어(380)는 적어도 4개 이상 형성될 경우 정렬 정확도가 향상되므로 다이(Die) 또는 매트(Mat) 단위 내에 필요한 수 많큼 형성하는 것이 바람직하다.
상술한 바와 같이, 본 발명에 따른 정렬 마크 및 오버레이 버니어는 셀 패턴보다 소정 크기 더 크거나 같은 크기로 형성하되, 오버레이 버니어가 정렬 마크를 포함하는 형태로 형성하고, 셀 영역과 인접한 부분에 가능한 한 많은 개수의 오버레이 버니어를 형성함으로써, 종래의 기술 보다 웨이퍼에 형성하는 반도체 칩의 면적을 효율적으로 사용하고, 정렬 공정의 정확성을 더 향상시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명은 오버레이 버니어 및 이를 이용한 반도체 소자의 형성 방법에 관한 것으로 정렬 마크 및 오버레이 버니어를 셀 패턴의 수배 내지 수십 배 크기인 종래 기술 보다 축소된 형태로 형성하되, 오버레이 버니어가 정렬 마크를 포함하는 형태로 형성함으로써, 종래의 기술 보다 웨이퍼에 형성하는 반도체 칩의 면적을 효율적으로 사용할 수 있도록 하고, 정렬 공정의 마진 및 정확성을 더 향상시킬 수 있다. 따라서, 반도체 소자의 형성 공정을 더 효율적으로 수행하여 수율 및 신뢰성을 향상시키는 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (10)
- 바형(Bar Type) 패턴이 모여서 구비되는 오버레이 버니어에 있어서,모 버니어를 구성하는 소정 바 패턴이 정렬 마크(Alignment Mark)로 구비되되,상기 바 패턴의 임계치수(CD : Critical Dimension)가 셀 패턴의 임계치수 보다 소정 배수 크거나 같은 크기로 구비되는 것을 특징으로 하는 오버레이 버니어.
- 제 1 항에 있어서,상기 오버레이 버니어는 웨이퍼의 다이(Die) 또는 매트(Mat) 단위 내에 구비되는 것을 특징으로 하는 오버레이 버니어.
- 제 1 항에 있어서,상기 모 버니어의 임계치수는 상기 셀 패턴의 임계치수보다 0.1 ~ 20배 더 크게 구비되는 것을 특징으로 하는 오버레이 버니어.
- 제 1 항에 있어서,상기 정렬 마크는 상기 바형 패턴 내에 복수 개의 슬릿이 상기 바 패턴의 중심부를 기준으로 서로 대칭으로 구비되는 것을 특징으로 하는 오버레이 버니어.
- 제 1 항에 있어서,상기 모 버니어는 상기 정렬 마크를 적어도 2개 이상 포함하는 것을 특징으로 하는 오버레이 버니어.
- 반도체 기판상에 제 1 패턴을 형성하되, 상기 제 1 패턴과 동일한 층에 그 임계치수(CD : Critical Dimension)가 상기 제 1 패턴의 임계치수보다 소정 배수 더 크거나 같게 구비되며, 적어도 두 개 이상의 정렬 마크(Alignment Mark)를 포함하는 모 버니어를 형성하는 단계; 및상기 정렬 마크를 이용한 마스크 정렬 공정을 이용하여 제 1 패턴 상부에 제 2 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 6 항에 있어서,상기 모 버니어의 임계치수는 상기 제 1 패턴의 임계치수보다 0.1 ~ 20배 더 크게 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 6 항에 있어서,상기 제 2 패턴을 형성하는 공정은상기 제 1 패턴을 포함하는 반도체 기판 전면에 층간절연막을 형성하는 단계;상기 층간절연막 상부에 피식각층을 형성하는 단계;상기 정렬 마크를 이용한 마스크 정렬 공정을 이용하여 상기 피식각층 상부에 제 2 패턴을 정의하는 감광막 마스크 패턴을 형성하되, 상기 모 버니어의 상부에 자 버니어 패턴을 정렬시키는 단계;상기 자 버니어를 이용하여 오버레이 데이터를 측정한 후 상기 자 버니어 패턴을 제거하는 단계;상기 감광막 패턴을 이용하여 상기 피식각층을 제거하는 단계; 및상기 감광막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 6 항에 있어서,상기 모 버니어는 반도체 기판의 다이(Die) 또는 매트(Mat) 단위 내에 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 9 항에 있어서,상기 모 버니어는 상기 다이(Die) 또는 매트(Mat) 단위 내에 적어도 4개 이상 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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| KR (1) | KR20080051347A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021225579A1 (en) * | 2020-05-05 | 2021-11-11 | Kla Corporation | Metrology targets for high topography semiconductor stacks |
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2006
- 2006-12-05 KR KR1020060122240A patent/KR20080051347A/ko not_active Application Discontinuation
Cited By (2)
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|---|---|---|---|---|
| WO2021225579A1 (en) * | 2020-05-05 | 2021-11-11 | Kla Corporation | Metrology targets for high topography semiconductor stacks |
| US11676909B2 (en) | 2020-05-05 | 2023-06-13 | Kla Corporation | Metrology targets for high topography semiconductor stacks |
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| Date | Code | Title | Description |
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| WITN | Withdrawal due to no request for examination |