TWI502676B - 具預對準圖案的半導體晶圓和預對準半導體晶圓的方法 - Google Patents

具預對準圖案的半導體晶圓和預對準半導體晶圓的方法 Download PDF

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Description

具預對準圖案的半導體晶圓和預對準半導體晶圓的方法
本發明係有關於積體電路的製造方法，特別有關於利用刻痕及/或平邊的半導體晶圓的預對準方法。
於積體電路(IC)製程中，對準步驟為微影製程中的一步驟，其中使用一遮罩以圖案化所述電路的一層，遮罩的x-y位置相對應於電路所欲形成的晶圓(例如矽晶圓)的位置。藉由對準步驟，微影製程中的遮罩(或光罩)在光阻曝光之前設置於相對晶圓的位置。因此，遮罩上的圖案與先前形成於晶圓表面上的圖案重疊。用於對準的圖案稱做對位標記，此為一特述配置的標記設置於每一個遮罩上，以允許遮罩和晶圓上的圖案之間能精確的對準。
預對準步驟為一初步的對準步驟(或稱粗對準步驟)，其藉由一簡單的機械控制，並且使用一刻痕或一平邊以確保所述晶圓處於機械腔體中的正確位置。積體電路製程的大部分機器需進行預對準步驟，且預對準誤差可達數微米。
另一方面，在微影製程中的對準步驟表示為一精準的對準步驟(或稱細對準步驟)。精準的對準步驟需使用許多特殊的佈局以修正訊號，並接著藉由光偵測器和軟體執行一些操作分析。上述的誤差可達數十奈米的數量級。所述偵測器需藉由預對準步驟，使其位於正確的位置範圍中；否則將導致對準步驟的失敗。從微影製程的觀點，“預對準步驟”對於細對準步驟是很重要的。
對於預對準步驟，一般地使用一單一刻痕圖案於上述晶圓。亦可使用一平邊，但是使用單一刻痕會更有效率。然而，晶圓的尺寸增加為使其更有效率地製造積體電路晶片，而具較大的晶圓尺寸會使單一刻痕圖案具有較差的預對準誤差。
第1圖顯示傳統晶圓預對準使用單一刻痕圖案造成旋轉誤差的示意圖，其顯示具有用於預對準步驟的單一刻痕圖案104的晶圓102。由於旋轉角度θ為既定，所述旋轉誤差的長度與晶圓102的直徑成正比。例如，當晶圓102金具有一個單一刻痕，於給定的旋轉角度θ，相對於12吋晶圓，製程機器在18吋晶圓具有較差的預對準誤差。
有鑑於此，業界亟需於積體電路製程中一種新的晶圓預對準的方法，以降低預對準誤差。
本揭露提供許多不同的實施例，其一範例為一具有預對準圖案的半導體晶圓，所述預對準圖案包括：N個刻痕，位於該半導體晶圓的邊緣，其中N為大於或等於2的整數。於一實施例中，沿著該半導體晶圓的邊緣任意兩相鄰刻痕之間的所有距離中，至少兩個距離是不同的。於另一實施例中，沿著該半導體晶圓的邊緣任意兩相鄰刻痕之間的距離各不相同。
本發明另一實施例為一具有預對準圖案的半導體晶圓，所述預對準圖案包括：N個刻痕，位於該半導體晶圓的邊緣，其中N為大於或等於1的整數；以及一平邊，位於該半導體晶圓的邊緣。於一實施例中，沿著該半導體晶圓的邊緣任意兩相鄰刻痕之間的所有距離中，至少兩個距離是不同的。於另一實施例中，沿著該半導體晶圓的邊緣任意兩相鄰刻痕之間的距離各不相同。
本發明又一實施例為一種預對準半導體晶圓的方法，包括：提供一半導體晶圓，其具有N個刻痕，位於該半導體晶圓的邊緣，其中N為大於或等於2的整數，以及沿著該半導體晶圓的邊緣任意兩相鄰刻痕之間的所有距離中，至少兩個距離是不同的；以及於製造過程中，使用該些刻痕預對準該半導體晶圓。
為使本發明能更明顯易懂，下文特舉實施例，並配合所附圖式，作詳細說明如下：
以下以各實施例詳細說明並伴隨著圖式說明之範例，做為本發明之參考依據。在圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。且在圖式中，實施例之形狀或是厚度可擴大，並以簡化或是方便標示。再者，圖式中各元件之部分將以分別描述說明之，值得注意的是，圖中未繪示或描述之元件，為所屬技術領域中具有通常知識者所知的形式，另外，特定之實施例僅為揭示本發明使用之特定方式，其並非用以限定本發明。
本發明實施例提供於積體電路製程中的一晶圓預對準方法，以降低預對準誤差。於本發明整個實施例圖示和各示意圖中，相似的標號用於表示相似的元件。
第2圖顯示根據本發明之一態樣於一晶圓上的多刻痕圖案用於預對準步驟的示意圖。三個刻痕202、204、及206彼此相間，且將其設置於最佳的位置。更明確地說，沿著晶圓邊緣任意相鄰的刻痕之間的距離並不相同。亦即，沿著晶圓邊緣208刻痕202和204之間的距離並不等於沿著晶圓邊緣212刻痕204和206之間的距離，其亦不等於沿著晶圓邊緣210刻痕202和206之間的距離。
一般而言，若在晶圓上具有N個刻痕(1、2、......、N)用於預對準步驟，則沿著晶圓邊緣刻痕1和2之間的距離不等於沿著晶圓邊緣刻痕2和3之間的距離...不等於沿著晶圓邊緣刻痕N-1和N之間的距離，及不等於沿著晶圓邊緣刻痕N和1之間的距離。此構造特徵避免了預對準步驟中對一刻痕與其他刻痕誤認。然而，於其他實施例中，部分相鄰刻痕之間的距離可以是相同的，只要可辨識整個多刻痕圖案而不發生預對準誤差。
第3A圖顯示根據本發明另一樣態於一晶圓上的單一刻痕圖案結合一平邊(平面)圖案用於預對準步驟的示意圖。所述平邊302構造結合單一刻痕有助於修正晶圓102的預對準誤差。
第3B圖顯示根據本發明另一樣態於一晶圓上的多刻痕圖案結合一平邊(平面)圖案用於預對準步驟的示意圖。所述平邊302與兩個刻痕306和308結合。與第2圖相似，沿著晶圓邊緣任意相鄰的刻痕或平邊之間的距離並不相同。亦即，沿著晶圓邊緣312刻痕306和308之間的距離並不等於沿著晶圓邊緣310平邊302和刻痕306之間的距離，其亦不等於沿著晶圓邊緣314平邊302和刻痕308之間的距離。
一般而言，若在晶圓上具有N個刻痕(1、2、......、N)和一平邊用於預對準步驟，所述平邊相鄰於刻痕1和N，則沿著晶圓邊緣刻痕1和2之間的距離不等於沿著晶圓邊緣刻痕2和3之間的距離...不等於沿著晶圓邊緣刻痕N-1和N之間的距離，及不等於沿著晶圓邊緣刻痕N和所述平邊之間的距離，其亦不等於沿著晶圓邊緣所述平邊和刻痕1之間的距離。此構造特徵避免了預對準步驟中對一刻痕與其他刻痕誤認。然而，於其他實施例中，部分相鄰刻痕或平邊之間的距離可以是相同的，只要可辨識整個多刻痕圖案與平邊的結合而不發生預對準誤差。再者，於另一實施例中，多個平邊可與多個刻痕結合。於本領域中具有通常知識者應可理解的是，本發明中具有許多實施例變化。
本發明技術特徵的優點包括藉由使用多刻痕構造或與一平邊結合使預對準誤差降低。所述刻痕所處正確的位置可藉由距離設計的最佳化而更容易地確認。
本發明雖以各種實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾。本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102‧‧‧晶圓
104‧‧‧單一刻痕圖案
θ‧‧‧旋轉角度
202、204、206‧‧‧刻痕
208、210、212‧‧‧晶圓邊緣
302‧‧‧平邊
304、306、308‧‧‧刻痕
310、312、314‧‧‧晶圓邊緣
第1圖顯示傳統晶圓預對準使用單一刻痕圖案造成旋轉誤差的示意圖。
第2圖顯示根據本發明之一態樣於一晶圓上的多刻痕圖案用於預對準步驟的示意圖。
第3A圖顯示根據本發明另一樣態於一晶圓上的單一刻痕圖案結合一平邊(平面)圖案用於預對準步驟的示意圖。
第3B圖顯示根據本發明另一樣態於一晶圓上的多刻痕圖案結合一平邊(平面)圖案用於預對準步驟的示意圖。
102‧‧‧晶圓
302‧‧‧平邊
306、308‧‧‧刻痕
310、312、314‧‧‧晶圓邊緣

Claims (7)

  1. 一種具有預對準圖案的半導體晶圓，所述預對準圖案包括：N個刻痕，位於該半導體晶圓的邊緣，其中N為大於或等於2的整數；以及複數個平邊，位於該半導體晶圓的邊緣。
  2. 如申請專利範圍第1項所述之具有預對準圖案的半導體晶圓，其中沿著該半導體晶圓的邊緣任意兩相鄰刻痕之間的所有距離中，至少兩個距離是不同的。
  3. 如申請專利範圍第1項所述之具有預對準圖案的半導體晶圓，其中沿著該半導體晶圓的邊緣任意兩相鄰刻痕之間的距離各不相同。
  4. 一種預對準半導體晶圓的方法，包括：提供一半導體晶圓，其具有N個刻痕及複數個平邊，位於該半導體晶圓的邊緣，其中N為大於或等於2的整數，以及沿著該半導體晶圓的邊緣任意兩相鄰刻痕之間的所有距離中，至少兩個距離是不同的；以及於製造過程中，使用該些刻痕預對準該半導體晶圓。
  5. 如申請專利範圍第4項所述之預對準半導體晶圓的方法，其中沿著該半導體晶圓的邊緣任意兩相鄰刻痕之間的距離或者該些平邊的任意一者與一鄰接的刻痕之間的所有距離中，至少兩個距離是不同的。
  6. 如申請專利範圍第5項所述之預對準半導體晶圓的方法，其中沿著該半導體晶圓的邊緣任意兩相鄰刻痕之間的距離及該些平邊的任意一者與一鄰接的刻痕之間 的距離各不相同。
  7. 如申請專利範圍第4項所述之預對準半導體晶圓的方法，其中沿著該半導體晶圓的邊緣任意兩相鄰刻痕之間的距離各不相同。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103034064B (zh) * 2011-09-29 2015-03-25 上海微电子装备有限公司 一种用于基板预对准以及基板方向检测及调整的装置
CN103199048A (zh) * 2012-01-05 2013-07-10 沈阳新松机器人自动化股份有限公司 晶圆预对准控制方法
CN105632971B (zh) 2014-11-26 2019-06-25 上海微电子装备（集团）股份有限公司 一种硅片处理装置及方法
CN105988303B (zh) * 2015-02-26 2018-03-30 上海微电子装备（集团）股份有限公司 一种掩模版传输装置及传输方法
TWI585518B (zh) * 2015-09-25 2017-06-01 華邦電子股份有限公司 晶圓圖案化製程
CN105159038B (zh) * 2015-10-15 2017-08-25 苏州盛纳微电子有限公司 一种用单面光刻曝光机上晶圆正反面光刻图案的对位方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4887904A (en) * 1985-08-23 1989-12-19 Canon Kabushiki Kaisha Device for positioning a semi-conductor wafer
US20010016293A1 (en) * 1994-02-22 2001-08-23 Nikon Corporation Method for positioning substrate
CN101431007A (zh) * 2007-11-05 2009-05-13 东部高科股份有限公司 晶片键合装置及方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2742710B2 (ja) * 1989-06-26 1998-04-22 三菱電機株式会社 半導体ウェハ
JPH11251206A (ja) * 1998-02-26 1999-09-17 Nec Yamagata Ltd 半導体ウェーハ
US6242817B1 (en) * 1998-12-28 2001-06-05 Eastman Kodak Company Fabricated wafer for integration in a wafer structure
CN100514602C (zh) * 2006-07-18 2009-07-15 中华映管股份有限公司 晶圆切割方法
CN101174610B (zh) * 2006-11-03 2010-11-10 中芯国际集成电路制造(上海)有限公司 一种晶圆及利用该晶圆识别错误制程的方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4887904A (en) * 1985-08-23 1989-12-19 Canon Kabushiki Kaisha Device for positioning a semi-conductor wafer
US20010016293A1 (en) * 1994-02-22 2001-08-23 Nikon Corporation Method for positioning substrate
CN101431007A (zh) * 2007-11-05 2009-05-13 东部高科股份有限公司 晶片键合装置及方法

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Publication number Publication date
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