KR20070022015A - 셀프-타이밍 메모리 및 이의 내부 메모리 블록에 외부 클록신호를 공급하는 방법 - Google Patents

셀프-타이밍 메모리 및 이의 내부 메모리 블록에 외부 클록신호를 공급하는 방법 Download PDF

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KR20070022015A
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모하메드 아지마네
아난타 마즈히
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 클록 모니터(152)와 셀프-타이밍 메모리의 내부 메모리 블록(125) 사이에 위치하는 테스트 시스템(100)에 관한 것이다. 예시적인 실시예에서, 테스트 시스템(100)은 클록 모니터(152)로부터의 내부 클록 신호(104), 외부 클록 신호(CL) 및 제어 신호(CS)를 수신한다. 테스트 시스템의 멀티플렉서(110)는 제어 신호(CS)에 따라 셀프-타이밍 메모리의 정규 동작 모드 중에 내부 클록 신호(104)를 내부 메모리 블록(125)에 공급하고, 셀프-타이밍 메모리의 테스트 모드 중에 외부 클록 신호(CL)를 내부 메모리 블록(125)에 공급한다. 테스트 시스템(100)은 테스트 모드 중에 외부 클록 신호(CL)를 직접 인가함으로써 내부 메모리 블록(125)의 클록 사이클의 제어를 가능하게 한다. 그러므로, 내부 메모리 블록이 적절히 스트레싱됨으로써 작은 지연 장애의 검출이 가능해진다.

Description

셀프-타이밍 메모리 및 이의 내부 메모리 블록에 외부 클록 신호를 공급하는 방법{DFT TECHNIQUE FOR STRESSING SELF-TIMED SEMICONDUCTOR MEMORIES TO DETECT DELAY FAULTS}
본 출원은 2004년 3월 5일에 제출한 "DFT Technique for Stressing Self-Timed Semiconductor Memories to Detect Delay Faults"(출원 번호 제 60/550,416 호)라는 명칭의 가출원에 대한 우선권을 주장하며, 본 명세서에 참조로서 인용된다.
본 발명은 반도체 메모리를 테스트하는 분야에 관한 것으로, 구체적으로, 반도체 메모리 내의 지연 장애를 검출하는 DFT(design for test) 방법에 관한 것이다.
집적 회로의 시스템 및 자동 테스트는 점점 중요해지고 있다. 매번 새로운 집적 회로가 생산됨에 따라 부품 밀도, 시스템 기능의 수 및 클록 속도가 상당히 증가한다. 집적 회로는 가장 철저하며 고가인 종래의 테스트 절차를 사용하더라도, 프로세스 결점을 더 이상 검출할 수 없을 정도의 복잡성 및 속도에 도달하였 다. 그러나, 고객은 사용시에 숨겨진 결점이 나타나, 예컨대 생명 유지 시스템 또는 항공기 제어 시스템을 신뢰할 수 없게 만드는 제품을 허용하지 않을 것이다.
셀프-타이밍 반도체 메모리(self-timed semiconductor memory)는 당해 기술에 잘 알려져 있고, 고속 애플리케이션에 사용되는 것이 바람직하다. 셀프-타이밍 메모리에서 판독 및 기록 사이클은 클록 신호의 상승 에지(positive edge) 또는 하강 에지(negative edge)에 의해 트리거된다(triggered). 메모리 사이클은 클록 에지와 관계없이 만료될 때까지 계속된다. 50%가 아닌 듀티 사이클(a duty cycle)의 애플리케이션은 지연 장애의 검출에 영향을 미친다. 50%보다 작은 듀티 사이클은 메모리 어드레스 디코더 내의 느리게 상승하는(slow-to-rise) 성향의 원인이 되는 지연 장애의 검출을 가능하게 한다. 50%보다 높은 듀티 사이클은 메모리 어드레스 디코더 내의 느리게 하강하는(slow-to-fall) 성향의 원인이 되는 지연 장애의 검출을 가능하게 한다. 또한, 클록 듀티 사이클은 감지 증폭기, 비트 라인, 사전충전 회로소자 및 방전 회로소자도 스트레싱하여(stress), 지연 장애의 검출을 상당히 증가시킨다. 이것은 정확한 테스트 패턴이 구현될 때 "at-speed" 테스트가 지연 장애를 스트레싱한다는 당해 기술에 알려져 있다. 그러나, 고주파용 BIST(Built-In-Self-Test)의 구현은 BIST를 위한 영역이 상당히 증가함을 의미하므로 대부분의 애플리케이션에 부적합하다. 그러나, 외부 클록의 상승 에지 또는 하강 에지가 클록 사이클의 종단을 제어하지 않으므로, 외부 클록의 듀티 사이클의 변화는 셀프-타이밍 반도체 메모리에 대한 지연 장애의 검출에 영향을 미치지 않는다. 셀프-타이밍 메모리에서 판독/기록 동작의 종료는 더미 블록에 따라 내부에서 결정된다. 그러므로, 외부 클록의 듀티 사이클을 증가시키거나 감소시키는 것에 의해 민감화 동작(sensitizing operation)을 제어하는 것이 불가능하게 되어, 메모리 테스트를 느리게 상승하는 지연과 느리게 하강하는 지연을 검출하는 어려운 작업으로 만든다.
반도체 메모리 내의 느리게 상승하는 지연 및 느리게 하강하는 지연을 검출하는 at-speed 테스트의 단점을 해결하는 해결책을 제공하는 것이 필요하다.
본 발명은 at-speed 테스트가 아닌 셀프-타이밍 반도체 메모리 내의 느리게 상승하는 지연 및 느리게 하강하는 지연을 검출하는 데 유용한 것으로 발견되었다. 본 발명은 듀티 사이클이 느리게 상승하는 지연 및 느리게 하강하는 지연을 검출하는 파라미터가 되도록 셀프-타이밍 반도체 메모리의 내부 블록의 제어가능성을 증가시키는 기술을 제공한다.
본 발명에 따른 실시예에는, 셀프-타이밍 메모리의 내부 메모리 블록에 외부 클록 신호를 공급하는 방법이 존재한다. 이 방법은 셀프-타이밍 메모리의 클록 모니터로부터 내부 클록 신호를 수신하는 단계와, 외부 클록 신호를 수신하는 단계와, 제어 신호를 수신하는 단계를 포함한다. 제어 신호에 따라서, 셀프-타이밍 메모리의 정규 동작 모드 중에 내부 클록 신호는 내부 메모리 블록에 공급되고, 셀프-타이밍 메모리의 테스트 모드 중에 외부 클록 신호는 내부 메모리 블록에 공급된다.
본 발명에 따른 다른 실시예에 따르면, 내부 메모리 블록을 포함하는 셀프-타이밍 메모리가 제공된다. 외부 클록 신호를 수신하여, 이에 따라 내부 클록 신호를 내부 메모리 블록에 공급하는 클록 모니터가 존재한다. 테스트 시스템은 클록 모니터와 내부 메모리 블록 사이에 위치한다. 테스트 시스템은 클록 모니터와 신호 통신하여 내부 클록 신호를 수신하는 내부 클록 신호 입력 포트와, 외부 클록 신호를 수신하는 외부 클록 신호 입력 포트와, 제어 신호를 수신하는 제어 신호 입력 포트와, 내부 메모리 블록과 신호 통신하는 출력 포트 및, 내부 클록 신호 입력 포트, 외부 클록 신호 입력 포트, 제어 신호 입력 포트와 출력 포트와 신호 통신하여, 내부 클록 신호, 외부 클록 신호 및 제어 신호를 수신하고, 제어 신호에 따라서 셀프-타이밍 메모리의 정규 동작 모드 중에 출력 포트를 통해 내부 메모리 블록에 내부 클록 신호를 공급하며, 셀프-타이밍 메모리의 테스트 모드 중에 내부 메모리 블록에 외부 클록 신호를 공급하는 멀티플렉서를 포함한다.
본 발명에 따른 또 다른 실시예에는, 적어도 하나의 내부 메모리 블록과, 외부 클록 신호를 수신하여, 이에 따라 적어도 하나의 내부 클록 신호를 적어도 하나의 내부 메모리 블록에 공급하는 클록 모니터 및 클록 모니터와 적어도 하나의 내부 메모리 블록 사이에 위치하는 테스트 시스템을 포함하는 셀프-타이밍 메모리가 존재한다. 이 테스트 시스템은 클록 모니터와 신호 통신하여 적어도 하나의 내부 클록 신호를 수신하는 적어도 하나의 내부 클록 신호 입력 포트와, 외부 클록 신호를 수신하는 외부 클록 신호 입력 포트와, 제어 신호를 수신하는 제어 신호 입력 포트와, 적어도 하나의 내부 메모리 블록과 신호 통신하는 적어도 하나의 출력 포트 및, 적어도 하나의 내부 클록 신호 입력 포트, 외부 클록 신호 입력 포트, 제어 신호 입력 포트와 적어도 하나의 출력 포트와 신호 통신하는 제어 회로소자를 포함하되, 이 제어 회로소자는 적어도 하나의 내부 클록 신호, 외부 클록 신호 및 제어 신호를 수신하여, 제어 신호에 따라서 셀프-타이밍 메모리의 정규 동작 모드 중에 적어도 하나의 출력 포트를 통해 적어도 하나의 내부 메모리 블록에 적어도 하나의 내부 클록 신호를 공급하며, 셀프-타이밍 메모리의 테스트 모드 중에 적어도 하나의 내부 메모리 블록 중 적어도 하나에 외부 클록 신호를 공급한다.
본 발명에 대한 이상의 설명은 본 발명의 모든 개시된 실시예 또는 모든 측면을 나타내려 하는 것은 아니다. 이어서 다른 측면 및 예시적인 실시예가 도면 및 상세한 설명에 제공된다.
본 발명은 첨부하는 도면과 함께 본 발명의 다양한 실시예에 대한 다음 상세한 설명을 참조하여 보다 완전히 이해될 수 있다.
도 1(종래 기술)은 내부 클록 신호를 발생시키는 클록 모니터를 구비하는 어드레스 디코더를 개략적으로 도시하는 단순화한 블록도이다.
도 2는 본 발명에 따른 테스트 시스템을 구비하는 도 1에 도시된 어드레스 디코더를 개략적으로 도시하는 단순화한 블록도이다.
도 3a 내지 도 3c는 본 발명에 따른 테스트 시스템의 다양한 실시예를 개략적으로 도시하는 단순화한 블록도이다.
도 4는 본 발명의 실시예에 따른 테스트 시스템에 연결된 상세한 셀프-타이밍 메모리 블록도를 도시한다.
도 5는 본 발명에 따른 실시예를 구현하는 단계의 흐름도이다.
본 발명의 세부 사항은 예시로서 도면에 도시되었고, 상세히 설명될 것인데, 이에 대해서는 다양한 변경 및 다른 형태로의 수정이 가능하다. 그러나, 본 발명을 설명된 특정 실시예로 제한하려는 것은 아니라는 점을 이해해야 한다. 오히려, 본 발명은 첨부되는 특허 청구 범위에 의해 정의되는 본 발명의 사상 및 범주 내에 존재하는 모든 변경, 균등물 및 대안을 포함한다.
셀프-타이밍 반도체 메모리에서 셀프-타이밍 동작으로 인해 듀티 사이클 영향이 사라진다. 기록/판독 동작의 종료는 내부에서 결정된다. 그러므로, 셀프-타이밍 메모리의 내부 메모리 블록에서 실행의 개시 또는 종료를 제어하는 것이 불가능하게 되어, 메모리 테스트를 느리게 상승하는 지연 및 느리게 하강하는 지연을 검출하는 어려운 작업으로 만든다.
이러한 셀프-타이밍 메모리의 단점은 본 발명에 따른 셀프-타이밍 메모리를 테스트하는 테스트 시스템을 도입함으로써 해결된다. 테스트 시스템은 듀티 사이클이 느리게 상승하는 지연 및 느리게 하강하는 지연을 검출하는 파라미터가 되도록 내부 메모리 블록의 제어를 가능하게 하는 DFT(Design For Test) 기술에 기반을 두고 있다. 본 발명에 따른 테스트 시스템을 사용하여 셀프-타이밍 메모리의 내부 기능의 개시 및 종료를 외부에서 제어할 수 있게 함으로써, 지연 장애를 검출하는 듀티 사이클을 증가시키거나 감소시키는 것이 가능하다. 테스트 시스템은 지연 장애의 검출에 실질적인 영향을 주는 내부 메모리 블록의 듀티 사이클을 변경하도록 구현되는 것이 바람직하다. 예컨대, 어드레스 디코더를 제어함으로써, 약한 저항성 개방 결점(weak resistive open defects)에 기인하는 메모리의 워드 라인 내의 작은 지연 장애를 검출하는 것이 가능하다.
도 1을 참조하면, 내부 클록 신호(PHIX)에 의해 제어되는 2 to 4 어드레스 디코더(125)가 도시된다. 제어 로직, 즉 어드레스 디코더(150)의 클록 모니터(152)는 외부 클록 신호(CL)의 상승 에지 또는 하강 에지에 기초하여 개시된다. 이어서 제어 로직(152)은 내부 클록 신호(PHIX)를 발생시킨다. 워드 라인 활성화 및 비활성화는 내부 클록 신호(PHIX)의 상승 에지 또는 하강 에지에 따라 제어된다. 그러므로, 워드 라인의 활성화 및 비활성화는 외부 클록 신호(CL)와 독립적이다. 따라서, 느리게 상승하는 지연 장애 및 느리게 하강하는 지연 장애의 검출은 외부 클록 신호(CL)가 아니라 내부 클록 신호(PHIX)의 듀티 사이클에 의존한다. 칩 선택(CS:chip select)은 메모리의 동작을 활성화하는 신호이다. 일 예시적인 메모리에서, CS가 로직 "1" 일 때, 메모리는 판독 또는 기록 동작을 위해 활성화된다. 다른 예시적인 메모리에서, CS가 로직 "0" 일 때, 메모리는 기록 또는 판독 동작을 위해 활성화된다. 이에 따라서, 메모리를 설계하기에 따라, inv_2(109)는 버퍼로 대체될 수 있다.
도 2를 참조하면, 2-to-4 어드레스 디코더(125)에 연결된 본 발명에 따른 테 스트 시스템(100)이 도시된다. 테스트 시스템(100)은 클록 모니터(152)로부터의 내부 클록 신호(PHIX) 및 외부 클록 신호(CL)를 각각 수신하는 클록 신호 입력 포트(104,106)를 포함한다. 제어 입력 포트(108)에서 수신된 제어 신호에 따라서, 멀티플렉서(110)는 출력 포트(102)를 통해 내부 클록 신호(107)(PHIX)를 공급하거나 외부 클록 신호(CL)를 어드레스 디코더(125)에 공급한다. 수신된 제어 신호에 따라서, 멀티플렉서(110)는 정규 모드에서는 내부 클록 신호(PHIX)를 어드레스 디코더(125)에 공급하고, 테스트 모드에서는 외부 클록 신호(CL)를 어드레스 디코더(125)에 공급한다. 클록 모니터(152)와 어드레스 디코더(125) 사이에 테스트 시스템(100)을 삽입함으로써, 테스트 모드 중에 외부 클록 신호(CL)를 어드레스 디코더(125)에 직접 인가하여, 어드레스 디코더(125)의 클록 사이클의 제어를 가능하게 한다. 그러므로, 워드 라인의 활성화 및 비활성화의 개시 및 종료가 외부 클록 신호(CL)에 의해 쉽게 제어되어 지연 장애의 검출을 가능하게 한다. 분명한 것은, 테스트 시스템은 감지 증폭기, 열 및 뱅크 디코더(a column and bank decoder), 사전충전 및 방전 회로소자, 및 입/출력 래치(latch)와 같은 내부 메모리 클록에 의해 제어되는 복수의 내부 메모리 블록을 포함하도록 쉽게 확장된다는 것이다.
도 3a 내지 도 3c를 참조하면, 본 발명에 따른 테스트 시스템의 3가지 실시예가 2개의 내부 메모리 블록(150,151)과 관련하여 도시된다. 간결성을 위해, 도 3a 내지 도 3c의 예시는 2개의 내부 메모리 블록으로 제한된다. 분명한 것은, 실시예는 2개 이상의 내부 메모리 블록으로 확대될 수 있다는 것이다.
도 3a에 도시된 구현에서, 2개의 테스트 시스템(100,100')은 각각의 내부 메 모리 블록(150,151)과 클록 모니터(152) 사이에 삽입되는데, 즉, 하나의 테스트 시스템은 하나의 내부 메모리 블록(150,151)을 각각 제어하는 데 사용된다. 버퍼(131)는 클록 모니터(152)와 테스트 시스템(100,100')의 입력단을 연결한다.
또는, 도 3b에 도시된 것처럼, 2개의 출력 포트(201,202)를 각각 갖는 하나의 테스트 시스템(200)이 클록 모니터(152) 사이에 삽입된다. 제어 입력 포트(208)에서 수신된 제어 신호에 따라, 멀티플렉서(210)는 출력 포트(201,202)를 통해 입력 포트(204)에서 수신된 내부 클록 신호(PHIX) 또는 입력 포트(206)에서 수신된 외부 클록 신호(CL)를 내부 메모리 블록(150,151)에 각각 공급한다. 수신된 제어 신호에 따라서, 테스트 시스템(200)은 정규 모드에서는 내부 클록 신호(PHIX)를 내부 메모리 블록(150,151)에 공급하고, 테스트 모드에서는 외부 클록 신호(CL)를 내부 메모리 블록(150,151)에 공급한다. 버퍼(231)는 클록 모니터(152)의 출력단과 테스트 시스템(200)의 입력단을 연결한다.
도 3c에 도시된 예시적인 실시예에서, 테스트 시스템(300)은 입력 포트(304,305)를 통해 내부 메모리 블록(150,151)에 대한 2개의 내부 클록 신호를 각각 수신한다. 제어 입력 포트(308)에서 수신된 제어 신호에 따라서, 멀티플렉서(310)는 출력 포트(301,302)를 통해 입력 포트(304,305)에서 수신된 내부 클록 신호 또는 입력 포트(306)에서 수신된 외부 클록 신호(CL)를 내부 메모리 블록(150,151)에 각각 공급한다. 버퍼(331,332)는 클록 모니터(152)의 출력단과 테스트 시스템(300)의 입력단(304,305)을 연결한다.
도 4를 참조하면, 본 발명의 실시예에 따른 테스트 시스템(410)은 셀프-타이 밍 메모리(415)에 연결된다. 테스트 시스템(410)은 어드레스 디코더를 위한 클록(430) 및 다른 메모리 블록(415)을 제어하는 내부 클록(425)(PHIX)을 생성한다. 테스트 시스템(410)은 테스트 모드 입력단(411), 외부 클록 신호(412)용 입력단 및 칩 선택(413)단을 구비한다.
다른 예시적인 실시예에서, 제어 신호 입력 포트와 외부 클록 신호 입력 포트는 메모리와 동일한 칩 상에서 구현된 테스트 회로소자에 연결된다. 테스트 회로소자는 테스트 시스템의 동작 모드를 제어한다. 예컨대, 테스트 회로소자는 테스트 모드를 시작하는 제어 신호, 테스트 모드를 종료하는 제어 신호를 테스트 모드 중에 선택적으로 공급한다. 예시적인 실시예에서, 어떠한 제어 신호도 수신되지 않을 때 테스트 시스템은 정규 모드로 동작한다. 테스트 모드 중 제어 신호의 공급은 사전결정된 테스트 패턴에 따라 상이한 내부 메모리 블록으로 외부 클록 신호의 공급을 스위칭함으로써, 예컨대 하나의 테스트 시스템을 사용하여 복수의 내부 메모리 블록을 테스트하게 한다. 테스트 회로소자는 사전결정된 테스트 패턴에 따라 예컨대, 내부 메모리 블록의 50% 듀티 사이클보다 낮거나 높은 듀티 사이클을 갖는 지연 장애를 검출하는 외부 클록 신호를 발생시키고, 이것을 테스트 모드 중에 테스트 시스템에 공급한다.
본 발명에 따른 테스트 시스템은 테스트 모드에서, 외부 클록 신호로 내부 메모리 블록을 스트레싱하여 셀프-타이밍 메모리 내의 지연 장애를 검출하는 성능이 상당히 증가하도록 구현하기 쉬운 DFT 기술을 제공한다. 테스트 시스템의 회로소자는 기존의 기술을 사용하여 셀프-타이밍 반도체 메모리의 기존 설계에 쉽게 집 적된다. 또한, 테스트 시스템은 구현에 있어 최소 영역 오버헤드를 필요로 하면서도, 테스트 성능을 상당히 증가시킨다. 본 발명의 실시예를 구현하는 프로세스는 도 5에 도시되어 있다. 이 방법(700)은 외부 클록 신호를 셀프-타이밍 메모리의 내부 메모리 블록에 공급한다. 내부 클록 신호는 셀프-타이밍 메모리의 클록 모니터로부터 수신된다(710). 외부 클록 신호가 수신된다(720). 제어 신호가 수신된다(730). 제어 신호 상태에 따라서(740), 동작의 정규 모드(750) 중에는 내부 클록 신호가 셀프-타이밍 메모리의 내부 메모리 블록에 공급되고, 셀프-타이밍 메모리의 테스트 모드(760) 중에는 외부 클록 신호가 내부 메모리 블록에 공급된다.
당업자는 본 발명의 다수의 다른 실시예가 첨부되는 특허 청구 범위에 정의되는 본 발명의 사상 및 범주를 벗어나지 않음을 알 것이다.

Claims (24)

  1. 셀프-타이밍 메모리(a self-timed memory)의 내부 메모리 블록에 외부 클록 신호를 공급하는 방법(700)에 있어서,
    상기 셀프-타이밍 메모리의 클록 모니터로부터 내부 클록 신호를 수신하는 단계(710)와,
    외부 클록 신호를 수신하는 단계(720)와,
    제어 신호를 수신하는 단계(730)와,
    상기 제어 신호에 따라(740), 상기 셀프-타이밍 메모리의 정규 동작 모드 (750) 중에 상기 내부 클록 신호를 상기 내부 메모리 블록에 공급하고, 상기 셀프-타이밍 메모리의 테스트 모드(760) 중에 상기 외부 클록 신호를 상기 내부 메모리 블록에 공급하는 단계를 포함하는
    방법.
  2. 제 1 항에 있어서,
    상기 테스트 모드 중에 수신된 외부 클록 신호는 사전결정된 테스트 패턴에 따라 발생하는
    방법.
  3. 제 2 항에 있어서,
    상기 테스트 모드 중에 수신된 외부 클록 신호는 상기 내부 메모리 블록의 50%의 듀티 사이클(a duty cycle)보다 낮은 듀티 사이클을 포함하는
    방법.
  4. 제 2 항에 있어서,
    상기 테스트 모드 중에 수신된 외부 클록 신호는 상기 내부 메모리 블록의 50% 듀티 사이클(a 50% duty cycle)보다 높은 듀티 사이클을 포함하는
    방법.
  5. 제 1 항에 있어서,
    상기 내부 클록 신호는 제어 신호의 부재시에 상기 내부 메모리 블록에 공급되는
    방법.
  6. 제 1 항에 있어서,
    상기 테스트 모드의 개시를 나타내는 제어 신호가 공급되는
    방법.
  7. 제 6 항에 있어서,
    상기 테스트 모드의 종료를 나타내는 제어 신호가 공급되는
    방법.
  8. 제 7 항에 있어서,
    적어도 하나의 제어 신호가 상기 테스트 모드 중에 공급되는
    방법.
  9. 셀프-타이밍 메모리에 있어서,
    내부 메모리 블록(150)과,
    외부 클록 신호를 수신하고, 이에 따라 내부 클록 신호(PHIX)를 상기 내부 메모리 블록에 공급하는 클록 모니터(152)와,
    상기 클록 모니터와 상기 내부 메모리 블록 사이에 위치하는 테스트 시스템(100)을 포함하되,
    상기 테스트 시스템은,
    상기 클록 모니터(152)와 신호 통신하여 상기 내부 클록 신호(PHIX)를 수신하는 내부 클록 신호 입력 포트(PHIX)와,
    상기 외부 클록 신호를 수신하는 외부 클록 신호(CL) 입력 포트와,
    제어 신호를 수신하는 제어 신호(CS) 입력 포트와,
    상기 내부 메모리 블록과 신호 통신하는 출력 포트(102)와,
    상기 내부 클록 신호(PHIX) 입력 포트, 상기 외부 클록 신호 입력 포트(CL), 상기 제어 신호 입력 포트(CS), 상기 출력 포트와 신호 통신하여, 상기 내부 클록 신호, 상기 외부 클록 신호 및 상기 제어 신호를 수신하고, 상기 제어 신호에 따라서 상기 셀프-타이밍 메모리의 정규 동작 모드 중에 상기 출력 포트를 통해 상기 내부 메모리 블록으로 상기 내부 클록 신호를 공급하며, 상기 셀프-타이밍 메모리의 테스트 모드 중에 상기 내부 메모리 블록에 상기 외부 클록 신호를 공급하는 멀티플렉서(110)를 포함하는
    셀프-타이밍 메모리.
  10. 제 9 항에 있어서,
    상기 클록 모니터는 상기 외부 클록 신호를 수신하는 입력 포트를 포함하고, 상기 입력 포트는 상기 테스트 시스템의 상기 외부 클록 신호 입력 포트에 연결되는
    셀프-타이밍 메모리.
  11. 제 10 항에 있어서,
    상기 테스트 시스템과 신호 통신하는 테스트 회로소자를 포함하되,
    상기 테스트 회로소자는 테스트 모드 중에 상기 테스트 시스템에 제어 신호 및 상기 외부 클록 신호를 공급하는
    셀프-타이밍 메모리.
  12. 제 9 항에 있어서,
    상기 내부 메모리 블록은 어드레스 디코더를 포함하는
    셀프-타이밍 메모리.
  13. 제 9 항에 있어서,
    상기 내부 메모리 블록은 감지 증폭기를 포함하는
    셀프-타이밍 메모리.
  14. 제 9 항에 있어서,
    상기 내부 메모리 블록은 열 및 뱅크 디코더(a column and bank decoder)를 포함하는
    셀프-타이밍 메모리.
  15. 제 9 항에 있어서,
    상기 내부 메모리 블록은 사전충전 및 방전 회로소자를 포함하는
    셀프-타이밍 메모리.
  16. 제 9 항에 있어서,
    상기 내부 메모리 블록은 입/출력 래치(latch)를 포함하는
    셀프-타이밍 메모리.
  17. 셀프-타이밍 메모리에 있어서,
    적어도 하나의 내부 메모리 블록과,
    외부 클록 신호를 수신하고, 이에 따라 상기 적어도 하나의 내부 메모리 블 록에 적어도 하나의 내부 클록 신호를 공급하는 클록 모니터와,
    상기 클록 모니터와 상기 적어도 하나의 내부 메모리 블록 사이에 위치하는 테스트 시스템을 포함하되,
    상기 테스트 시스템은,
    상기 클록 모니터와 신호 통신하여 적어도 하나의 내부 클록 신호를 수신하는 적어도 하나의 내부 클록 신호 입력 포트와,
    상기 외부 클록 신호를 수신하는 외부 클록 신호 입력 포트와,
    제어 신호를 수신하는 제어 신호 입력 포트와,
    상기 적어도 하나의 내부 메모리 블록과 신호 통신하는 적어도 하나의 출력 포트와,
    상기 적어도 하나의 내부 클록 신호 입력 포트, 상기 외부 클록 신호 입력 포트, 상기 제어 신호 입력 포트 및 상기 적어도 하나의 출력 포트와 신호 통신하는 제어 회로소자를 포함하되,
    상기 제어 회로소자는 상기 적어도 하나의 내부 클록 신호, 상기 외부 클록 신호 및 상기 제어 신호를 수신하여, 상기 제어 신호에 따라서 상기 셀프-타이밍 메모리의 정규 동작 모드 중에 상기 적어도 하나의 출력 포트를 통해 상기 적어도 하나의 내부 메모리 블록에 상기 적어도 하나의 내부 클록 신호를 공급하며, 상기 셀프-타이밍 메모리의 테스트 모드 중에 상기 적어도 하나의 내부 메모리 블록 중 적어도 하나에 상기 외부 클록 신호를 공급하는
    셀프-타이밍 메모리.
  18. 제 17 항에 있어서,
    상기 제어 회로소자는 멀티플렉서를 포함하는
    셀프-타이밍 메모리.
  19. 제 18 항에 있어서,
    상기 적어도 하나의 내부 메모리 블록은 어드레스 디코더를 포함하는
    셀프-타이밍 메모리.
  20. 제 19 항에 있어서,
    상기 적어도 하나의 내부 메모리 블록은 감지 증폭기를 포함하는
    셀프-타이밍 메모리.
  21. 제 20 항에 있어서,
    상기 적어도 하나의 내부 메모리 블록은 열 및 뱅크 디코더를 포함하는
    셀프-타이밍 메모리.
  22. 제 21 항에 있어서,
    상기 적어도 하나의 내부 메모리 블록은 사전충전 및 방전 회로소자를 포함하는
    셀프-타이밍 메모리.
  23. 제 22 항에 있어서,
    상기 적어도 하나의 내부 메모리 블록은 입/출력 래치를 포함하는
    셀프-타이밍 메모리.
  24. 제 23 항에 있어서,
    상기 테스트 시스템과 신호 통신하는 테스트 회로소자를 포함하되,
    상기 테스트 회로소자는 테스트 모드 중에 상기 테스트 시스템에 제어 신호 및 상기 외부 클록 신호를 공급하는
    셀프-타이밍 메모리.
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