JP2007531191A - 半導体メモリにおける抵抗性開口欠陥検出方法 - Google Patents

Abstract

本発明は、半導体メモリの遅延欠陥を検出する方法に関する。例示の実施例（１００）では、半導体メモリをテストするのに適したテストパターンに応じたアドレスビット及びデータビットが生成される（１１０）。アドレスビット及びデータビットは、検証され（１２０）、その後に半導体メモリの入力ポートに供給される（１３０）。メモリ動作（１４０，１５０，１６０，１７０）は、アドレスビット及びデータビットの供給とメモリ動作の開始との間の時間間隔が半導体メモリの動作クロックサイクルに大略等しくなるように開始される。このようなタイミング制御によって、アドレスデコーダ及び読出／書込回路の双方が時間的にストレスを受けることが確実となり、小さな遅延欠陥の検出が可能となる。

Description

本願は、２００４年３月２６日付け出願の"A New Efficient Solution to Cover Resistive-Open Defects for Semiconductor Memories"と題した仮特許出願（通し番号６０／５５６，７０６号）の優先権を主張するものである。

本発明は、半導体メモリのテストの分野に関し、特に、半導体メモリにおける抵抗性開口欠陥のための方法に関する。

集積回路の体系的かつ自動的なテストは益々重要になっている。集積回路の新しい世代の度に、構成要素密度やシステム機能数、クロック速度がかなり増大するものとなっている。集積回路は、最も精緻でかつ高価な従来のテスト方法を用いてももはや処理欠陥が検出できないような複雑さ及び速度に達している。しかし、需要者は、実際の使用においてこれらの隠れた欠陥が現われこれにより例えば生命維持システム又は航空機制御システムを信頼性のないものとする製品を受け入れることはない。

現時点で、埋め込み型半導体メモリは、ＳＲＡＭの場合は２ｎｓに達し或いは限界の寸法が９０ナノメートルのオーダにある新世代のＣＭＯＳの場合はこれよりももっと小さいクロックサイクルの高速で動作している。当該埋め込み型半導体メモリのテストは、ビルトインセルフテスト（ＢＩＳＴ；Built-In-Self-Test）又はスキャンテストモードを用いたテスタにより行われるのが一般的である。ＢＩＳＴ又は当該テスタにおいては、所定のマーチテストに準じて、メモリの読出及び書込動作を行うのに連続的なテストパタンが生成される。このマーチテストは、当業界ではよく知られており、しばしば、半導体メモリの十分なテストと考えられている。

抵抗性開口欠陥は、容易に検出される半導体メモリの静的な欠陥性の振る舞いを生じるだけでなく、データパス又はアドレスパスにおける「緩慢な立ち上がり」や「緩慢な立下り」として知られる動的な欠陥性の振る舞いをも生じる。欠陥の抵抗（欠陥サイズ）により遅延が大きく変わるのである。静的欠陥性の振る舞いとなる大きな遅延は、容易に検出される。小さいサイズの欠陥に対応する小さな遅延の検出は、ＢＩＳＴ又はスキャンテストを用いた高速テストを必要とする。理想的には、半導体メモリは、その動作周波数でテストされる必要がある。半導体メモリが動作速度でテストされないと、小さなサイズの抵抗性開口欠陥は、適正なテストパタンを適用しても検出されない。一方、高速ＢＩＳＴは、メモリレイアウトに簡単に組み入れられない。何故なら、ＢＩＳＴの出力アナライザに必要な遅延や、当該合成に必要な付加的な時間、高速ＢＩＳＴに必要な追加の領域があるからである。ＢＩＳＴの速度を上げることは、ＢＩＳＴのための領域を相当に増大させることを意味し、多くの用途にとっては受け入れられない。さらに、スキャンテストモードを用いた埋め込み型半導体メモリをテストするのには、直列で行われるデータのスキャンイン及びスキャンアウトによる追加のテスト時間が必要であり、これにより、多数のピンを持つ大規模メモリにはテスト時間を大幅に伸ばすことになる。

最新の製造プロセスはアルミニウムを基礎とした相互接続から銅を基礎とした相互接続に変わっているので、抵抗性開口欠陥は主要な欠陥となってきている。例えば、アルミニウム工程では、抵抗性金属ブリッジ形成が抵抗性開口よりも一般的になっている。これに対して銅の工程では、抵抗性開口が主流となっている。

しかしなから、上に概要を述べたように、半導体メモリの動作周波数よりも低い周波数でのテストは、抵抗性開口欠陥や抵抗性ブリッジ、容量性結合によって発現されるような、検出されない遅延欠陥をもたらす可能性がある。

半導体メモリの動作周波数よりも低い周波数で動作するＢＩＳＴ又はテスタを用いた新世代半導体メモリにおける遅延欠陥を確実に検出する方法を提供する必要がある。

本発明は、半導体メモリにおける抵抗性開口欠陥を検出するのに有益であることが判明した。こうした抵抗性開口欠陥自体が、メモリアドレスデコーダや、プリチャージ回路、書込データライン、グローバル入力／出力、さらにはメモリセルマトリクスにおいて緩慢な立ち上がり及び緩慢な立下りを招く遅延欠陥として現われる。

ＢＩＳＴ（built-in-self-test）すなわち半導体メモリの動作周波数よりも低い周波数で動作するテストによって、本発明は、こうした遅延欠陥を検出する確実な方法を提供する。

本発明による一実施例においては、半導体メモリにおける遅延欠陥を検出する方法が提供される。この方法は、半導体メモリをテストするのに適したテストパタンに応じたアドレスビット及びデータビットを生成することを有する。これらアドレスビット及びデータビットは検証確認される。アドレスビット及びデータビットは、半導体メモリの入力ポートに供給される。アドレスビットに応じて、メモリ動作が開始され、アドレスビット及びデータビットの供給とメモリ動作の開始との時間間隔は、半導体メモリの動作クロックサイクルと概ね等しいものとされる。

本発明による他の実施例においてはさらに、半導体メモリにおける遅延欠陥を検出する方法が提供される。この方法は、半導体メモリをテストするのに適したテストパタンに応じたアドレスビット及びデータビットを生成することを有する。これらアドレスビット及びデータビットは検証確認される。アドレスビット及びデータビットは、半導体メモリの入力ポートに供給される。アドレスに応じて、アドレスビット及びデータビットの供給と書込動作の開始との時間間隔は、半導体メモリの動作クロックサイクルと概ね等しいものとされ、データビットが半導体メモリに書き込まれる。このテストパターンによれば、第２のアドレスビットが生成される。第２のアドレスビットは検証確認される。第２のアドレスビットに応じて、アドレスビットの供給と読出動作の開始との時間間隔は、半導体メモリの動作クロックサイクルと概ね等しいものとされ、半導体メモリからの第２のデータビットが読み出される。第２のデータビットは、所定のデータと比較され、比較結果を得るとともに、この比較結果が一致を示していれば、当該動作は異常ではないことを示す。

本発明によりさらに他の実施例においては、半導体メモリをテストするのに適したテストパタンに応じたアドレスビット及びデータビットを生成するためのアドレス及びデータ生成回路を有する半導体メモリにおける遅延欠陥を検出するためのテスト回路が提供される。また、アドレスビット及びデータビットを検証確認する検証回路が設けられる。半導体メモリとの信号授受（通信）のための接続回路は、アドレスビット及びデータビットを半導体メモリに供給する。タイミング回路は、アドレスビット及びデータビットの供給とメモリ動作の開始のタイミング制御をなすためのタイミング信号を供給し、アドレスビット及びデータビットの供給とメモリ動作の開始との時間間隔を半導体メモリの動作クロックサイクルに概ね等しいものとする。

本発明の上記要約は、本発明の開示の各実施例又は全ての態様を表す意図を持つものではない。他の態様や例示の実施例は、図面や以下の詳細な説明において示される。

本発明は、添付図面に関連して本発明の様々な実施例の以下の詳細な説明を考慮してより完全に理解することができる。

以下では、本発明を簡単に説明するためにＢＩＳＴに関して説明する。これから明らかとなるように、本発明は、スキャンテストモードにおいてテスタを用いて実現することもできる。

ＢＩＳＴの周波数は、遅延欠陥検出に大きなインパクトを呈する。高速テストは、例えば、抵抗性開口欠陥により生じる小さな遅延欠陥を検出することにより遅延欠陥の検出を向上させる。しかし、高テスト周波数におけるＢＩＳＴの実現は、多くの用途において不可能である。

ＢＩＳＴは、対応のアドレスのデータを生成し、昇順及び降順のアドレスで連続的な書込及び読出動作を行う。読出動作において、ＢＩＳＴの出力アナライザは、読み出されたデータを所定の論理値と比較する。当該読出データが当該論理値と一致すると、メモリは、検出のないものであり、そうでない場合は、メモリは欠陥性のあるものである。図２を参照する。図２は、テストクロックＣＬにより供給される信号に関連したデータ及びアドレス生成の波形２２１，２３１を示している。アドレス及びデータセットアップ時間は、アドレス生成（２２２，２２３）及びデータ生成（２３２，２３３）とテストクロックＣＬの正のエッジとの間の時間として規定される。

図１には、ＢＩＳＴの処理ステップ１００が示される。マーチテストに基づいて、ＢＩＳＴは、アドレス及びデータバックグラウンド１１０を生成する。ＢＩＳＴは、データビット及びアドレスビットが有効（１２０）になるように、メモリの状態を保持する。アドレス及びデータバックグラウンドは、メモリ入力１３０に伝達される。テストクロックの正／負のエッジを用いて、メモリ動作が開始される（１４０）。メモリ動作は、読み出しか又は書き込みとすることができる。書込イネーブル信号に応じて、データバックグラウンドはメモリに書き込まれるか、又はメモリ１６０から読み出される。読み出されたデータは、所定の論理値１７０と比較される。

上記ステップは、テストパターンの複雑さ及びメモリサイズに応じて繰り返される。テストの終了は、ＢＩＳＴにより、テストされる装置が欠陥のないこと又は欠陥のあることを示す第２のフラグとともに準備完了（レディ）信号が伝送されたときに通知される。

図２は、メモリクロック（ＣＬ）２１０によるアドレス生成２３０及びデータ生成２２０の波形を示している。アドレス及びデータのためのセットアップ時間２２５，２３５は、アドレス及びデータバックグラウンド生成（２２１，２３１）と当該クロックの正／負のエッジとの間に存在する時間（保持時間２２２，２３２及びデータ有効インターバル２２３，２３３を含む）である。

概して、アドレス及びデータ生成は、本半導体メモリの動作周波数よりも低い周波数で行われる。これにより、遅延欠陥は、テストパターン（アドレスビット及びデータビット）が、メモリ動作の開始（クロック信号の正／負のエッジ）の前に比較的長い時間メモリ入力に伝送されるときにマスクされる。５０ＭＨｚで動作するＢＩＳＴは、読出動作の場合にはアドレスビット及びデータビットを生成し出力アナライザのためのデータ比較をするのに２０ｎｓが必要である。したがって、メモリ入力にアドレスビット及びデータビットのセットを生成し伝送するために概して１０ｎｓが必要である。例えば、半導体メモリは、クロック信号の正／負のエッジの概ね１０ｎｓ前にアドレスビット及びデータビットが当該メモリに伝送される場合、２ｎｓのクロックサイクルで動作しており、当該メモリの周辺回路は、既にクロック信号の正／負のエッジの前に十分安定な状態に入っている。したがって、メモリ周辺における欠陥により生じる遅延欠陥は、遅延欠陥をマスクするクロック信号の正／負のエッジの１０ｎｓ前の遅延により、テストパターンの供給の間は検出されない。

今日、メモリはセルフタイミング型のものとされている。すなわち、読出／書込動作を制御する内部クロックが、外部クロック信号の正／負のエッジに基づいて発生される。かかるセルフタイミングの技術によって、不完全な読出／書込動作が生じるのが回避される。遅延欠陥をテストするため、内部クロックの正／負のエッジの前のメモリ回路の状態は重要である。遅延欠陥のためにメモリ回路の状態が未だ安定でないときに小さな遅延欠陥が検出される。外部クロック信号の正／負のエッジが時間通りのときは、メモリの内部クロック信号が生成されメモリ回路は依然として未だ安定ではない。したがって、遅延欠陥は、メモリの振る舞いに影響を与えるので、検出される。よって、正／負のクロックエッジとメモリ入力の伝送を分離する時間間隔は重要である。アドレスビット及びデータビットの供給と正／負のクロックエッジとの間の時間間隔が、メモリクロックサイクルと比べて大きい場合、アドレスデコーダ、書込回路、センス増幅器、プリチャージ及びディスチャージ回路は、正／負のクロックエッジが読出／書込動作を始動する前に既に安定となっている。

図３を参照すると、６つの出力３２０のピンｑ［０，…，５］を備えたメモリのマーチテストのシミュレーション結果３００が示される。このメモリは２ｎｓのクロックサイクルで動作する一方、ＢＩＳＴは、５０ＭＨｚで、２０ｎｓのクロックサイクルでマーチテストを行う。これにより、アドレス及びデータセットアップ時間は、概して１０ｎｓとなる。出力ピン３２０及びクロック３１０がプロットされている。

図４は、Ｘアドレスデコーダの最下位ビットにおける入り込んだ開口欠陥を伴う同じ状況の下で行われたシミュレーション結果４００を示している。この開口欠陥は、Ｖ（ａ＿２＿ｏｐｅｎ）の図の波形４１５において示される緩慢な立ち上がりをもたらす。緩慢な立ち上がり欠陥４２５は、図５に示される拡大図においてもっと明瞭に視認することができる。ピンａ＿２＿は、５ｎｓの遅延をもって論理値１に達するとともに（４１０）、メモリは２ｎｓのクロックサイクルで動作する。しかし、この欠陥は、ＢＩＳＴが半導体メモリの動作周波数よりも低い周波数で動作するときに検出されない。図５を参照すると、緩慢な立ち上がり欠陥４２５は、プロット５００において拡大されており、ピンａ＿２＿（５１０）は抵抗性欠陥のないピンである。ピンａ＿２＿の開口（５２０）は、５ｎｓ遅れて論理１に達する。

本発明の実施例による半導体メモリの遅延欠陥を検出する方法においては、メモリ入力に対するアドレスビット及びデータビットの伝送とメモリ動作の開始との間の時間は、遅延欠陥を検出するために正／負のクロックエッジ又はアドレス及びデータ検証をシフトすることにより、短縮される。

本発明による半導体メモリにおける遅延欠陥を検出する他の方法においては、データビット及びアドレスビットがマーチテストなどのテストパタンに基づいて生成される。そしてアドレスビット及びデータビットが検証確認される。当該検証の後、アドレスビット及びデータビットがその後にメモリ入力に伝送される。テストクロックの正／負のエッジは、メモリ動作（読み出し又は書き込み）を書込イネーブル信号によって開始させる。アドレスビット及びデータビットの伝送及びメモリ動作の開始は、それらの時間間隔が半導体メモリの動作クロックサイクルと概ね等しくなるように時間制御される。適切な時間間隔は、アドレス及びデータ検証の適切なタイミングにより、或いはテストクロックの正／負のエッジの適切なタイミングにより得られる。読出メモリ動作の場合、メモリからデータビットが読み出され、所定の論理値と比較される。上記ステップは、データビット及びアドレスビットを生成し、例えば昇順又は降順のアドレスにより連続的に書込及び読出動作を行うことによって繰り返される。遅延欠陥のないメモリの場合、読み出されたデータビットは、所定の値と一致し、そうでない場合、例えば１つのデータビットが所定の値と一致しない場合、メモリは欠陥があるものと判定される。

半導体メモリにおける遅延欠陥を検出する上記方法は、非常に有利であり、半導体メモリの動作周波数よりも低い周波数で動作するＢＩＳＴを用いて遅延欠陥検出を可能とする。例えば、２００ＭＨｚで動作する半導体メモリは、同じ周波数でテストされる必要があり、さもなくば、それより小さい遅延欠陥は検出されない。５０ＭＨｚ又は従来のＢＩＳＴを用いた１５０ＭＨｚで半導体メモリをテストすることは、小さな遅延欠陥の検出を可能としない。アドレスビット及びデータビットの伝送及びメモリ動作の開始をタイミング制御してそれらの間の時間間隔を半導体メモリの動作クロックサイクルと概ね等しいものとすることにより、アドレスデコーダ及び読出／書込回路の双方は、時間的に適正にストレスを受け、小さな遅延欠陥の検出を可能とする。さらに、本発明による方法は、内部メモリクロック信号の正／負のエッジを用いてセルフタイミング型半導体メモリをテストするのにも適用可能である。

これにより、メモリの動作周波数でのＢＩＳＴの動作の必要性が回避され、メモリチップのＢＩＳＴ領域が大幅に削減される。一実施例においては、ＢＩＳＴが最大限度の周波数で（最大限度の犠牲となる領域で）動作するように実現され、ＢＩＳＴ周波数とメモリの動作周波数との間の周波数ギャップは、アドレスビット及びデータビットの伝送及びメモリ動作の開始の適正なタイミング制御により補償される。

図６は、本発明の実施例により構成されるタイミング制御を伴う図４のものと同様のシミュレーションを示している。シミュレーション６００は、アドレスビット及びデータビットの伝送及びメモリ動作の開始の適切なタイミング制御が行われたときに、遅延欠陥が検出されることを示している。メモリ出力ｑ＿１及びｑ＿２は、５０ｎｓで予期せぬ論理値６２０を呈するとともに、全てのメモリ出力は、２４０ｎｓで不適正な論理値６３０を呈する。

本発明による方法は、テストの下でメモリの動作周波数よりも低い周波数でＢＩＳＴ又はテスタの動作を可能とする従来のＢＩＳＴ回路又はテスタ回路により簡単に実現されるとともに、小さな遅延欠陥の検出を可能とする。

当業者であれば、添付の請求項に記載されるような本発明の主旨及び範囲から逸脱することなく、本発明の他の沢山の実施例を見出しうるものである。

本発明の実施例によるメモリのテストのフローチャート。 ＢＩＳＴにおけるアドレス及びデータセットアップ時間を概略的に示す図。 半導体メモリテストのシミュレーション結果を概略的に示す図。 Ｘアドレスデコーダの最下位ビットにおける入り込んだ開口欠陥を伴う半導体テストのシミュレーション結果を概略的に示す図。 図４に示される図の拡大された部分を概略的に示す図。 本発明による方法を用いた半導体テストのシミュレーション結果を概略的に示す図。

Claims (19)

1. 半導体メモリの遅延欠陥を検出する方法であって、前記半導体メモリをテストするのに適したテストパターンに応じたアドレスビット及びデータビットを供給するステップと、前記アドレスビット及び前記データビットを前記半導体メモリの入力ポートに供給するステップと、前記アドレスビットに基づいてメモリ動作を開始させるステップとを有し、前記アドレスビット及び前記データビットの供給と前記メモリ動作の開始との間の時間間隔は、前記半導体メモリの動作クロックサイクルに大略等しい、方法。
2. 請求項１に記載の半導体メモリにおける遅延欠陥を検出する方法であって、アドレスビット及びデータビットを供給するステップは、アドレスビット及びデータビットを生成するステップ及び前記半導体メモリの入力ポートに供給する前に前記アドレスビット及び前記データビットを検証するステップを含む、方法。
3. 請求項１に記載の半導体メモリにおける遅延欠陥を検出する方法であって、前記メモリ動作は、前記半導体メモリに前記データビットを書き込むことを有する、方法。
4. 請求項３に記載の半導体メモリにおける遅延欠陥を検出する方法であって、前記メモリ動作は、前記半導体メモリからデータビットを読み出すことを有する、方法。
5. 請求項４に記載の半導体メモリにおける遅延欠陥を検出する方法であって、前記テストパターンに応じて前記ステップを繰り返すステップをさらに有する方法。
6. 請求項５に記載の半導体メモリにおける遅延欠陥を検出する方法であって、読み出されたデータを所定データと比較して少なくとも１つの比較結果を得るステップと、前記少なくとも１つの比較結果が一致を示す場合に前記半導体メモリが欠陥のないものであることを示す信号を供給するステップとをさらに有する方法。
7. 請求項６に記載の半導体メモリにおける遅延欠陥を検出する方法であって、前記時間間隔は、前記アドレス及びデータ検証の適切なタイミング制御により決定される、方法。
8. 請求項６に記載の半導体メモリにおける遅延欠陥を検出する方法であって、前記時間間隔は、前記メモリ動作の開始の適切なタイミング制御により決定される、方法。
9. 請求項６に記載の半導体メモリにおける遅延欠陥を検出する方法であって、前記テストパターンは、マーチテストに相当する、方法。
10. 半導体メモリにおける遅延欠陥を検出する方法であって、前記半導体メモリをテストするのに適したテストパターンに応じた検証アドレスビット及びデータビットを供給するステップと、前記検証アドレスビット及び前記検証データビットを前記半導体メモリの入力ポートに供給するステップと、前記検証アドレスビットに基づいて前記半導体メモリに前記検証データビットを書き込みその際に前記検証アドレスビット及び前記検証データビットの供給と前記書込動作の開始との間の時間間隔を前記半導体メモリの動作クロックサイクルに大略等しくするようにしたステップと、前記テストパターンに応じた第２の検証アドレスビットを供給するステップと、前記半導体メモリの入力ポートに前記第２の検証アドレスビットを供給するステップと、前記第２の検証アドレスビットに基づいて前記半導体メモリから第２のデータビットを読み出しその際に前記第２の検証アドレスビットの供給と前記読出動作の開始との間の時間間隔を前記半導体メモリの動作クロックサイクルに大略等しくするようにしたステップと、前記第２のデータビットを所定のデータと比較して比較結果を得るとともにその比較結果が一致を示すものである場合に前記動作が欠陥がないことを示すステップと、を有する方法。
11. 請求項１０に記載の半導体メモリにおける遅延欠陥を検出する方法であって、検証アドレスビット及び検証データビットを供給するステップは、アドレスビット及びデータビットを生成するステップと、前記アドレスビット及び前記データビットを検証して前記検証アドレスビット及び前記検証データビットを供給するステップとを有し、第２の検証アドレスビットを供給するステップは、前記テストパターンに応じて第２のアドレスビットを生成し前記第２のアドレスビットを検証して第２の検証アドレスビットを供給することを含む、方法。
12. 請求項１０に記載の半導体メモリにおける遅延欠陥を検出する方法であって、前記テストパターンに応じて前記ステップを繰り返す、方法。
13. 請求項１２に記載の半導体メモリにおける遅延欠陥を検出する方法であって、前記テストパターンは、マーチテストに相当する、方法。
14. 請求項１３に記載の半導体メモリにおける遅延欠陥を検出する方法であって、前記時間間隔は、前記アドレス及びデータ検証の適切なタイミング制御によって決定される、方法。
15. 請求項１３に記載の半導体メモリにおける遅延欠陥を検出する方法であって、前記時間間隔は、前記メモリ動作の開始の適切なタイミング制御によって決定される、方法。
16. 半導体メモリにおける遅延欠陥を検出するテスト回路であって、前記半導体メモリのテストをするのに好適なテストパターンに応じたアドレスビット及びデータビットを生成するアドレス及びデータ生成回路と、前記半導体メモリに前記アドレスビット及び前記データビットを供給するための前記半導体メモリとの通信のための接続回路と、前記アドレスビット及び前記データビットの供給と前記メモリ動作の開始との間の時間間隔が前記半導体メモリの動作クロックサイクルに大略等しいものとするように前記アドレスビット及び前記データビットの供給と前記メモリ動作の開始とをタイミング制御するためのタイミング信号を供給するタイミング回路と、を有するテスト回路。
17. 請求項１６に記載の半導体メモリにおける遅延欠陥を検出するテスト回路であって、前記アドレスビット及び前記データビットを検証する検証回路を有する、テスト回路。
18. 請求項１６に記載の半導体メモリにおける遅延欠陥を検出するテスト回路であって、読み出されたデータを所定のデータと比較して比較結果を得るとともに、当該比較結果が一致を示す場合に当該動作が欠陥のないものであることを示す比較回路を有する、テスト回路。
19. 請求項１８に記載の半導体メモリにおける遅延欠陥を検出するテスト回路であって、前記アドレス及びデータ生成回路、前記検証回路、前記接続回路、前記タイミング回路及び前記比較回路は、前記半導体メモリを有するチップ内に集積されている、テスト回路。

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