KR20010096513A

KR20010096513A - 반도체 집적회로

Info

Publication number: KR20010096513A
Application number: KR1020000072239A
Authority: KR
Inventors: 타니무라마사아키
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 2000-04-11
Filing date: 2000-12-01
Publication date: 2001-11-07
Also published as: JP2001297600A; DE10062081A1; US6479363B1; KR100391068B1

Abstract

반도체 집적회로에 관해, 단시간의 테스트로 다수의 메모리셀 어레이에 대한 액세스 타임을 정확히 파악하고, 또한, 통상시에, 대표 핀에 있어서의 액세스의 지연을 생기지 않게 하는 것을 목적으로 한다. 복수의 메모리셀 어레이 CellO∼Cell3로부터 판독한 복수의 출력신호가 일치하고 있는지 아닌지를 검사하는 일치검출회로(42)를 설치한다. 복수의 출력신호가 일치하고 있는 경우에 CellO의 출력신호를 대표 핀 DQO에 출력하고, 복수의 출력신호가 일치하지 않고 있는 경우에 CellO의 출력신호를 차단하여 대표 핀 DQO를 하이 임피던스 상태로 하는 대표 출력 버퍼(36)를 설치한다. 입출력 핀 DQ1∼DQ3에는, 통상의 출력 버퍼(32)를 배치한다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}

본 발명은, 반도체 집적회로에 관한 것으로, 특히, 단시간에 고정밀도의 테스트를 실현하는데에 있어서 적합한 구조를 갖는 반도체 집적회로에 관한 것이다.

최근에는, 시스템 어플리케이션의 고기능화에 따라, 반도체 집적회로에 내장되는 메모리가 대용량화하고 있다. 또한, 메모리의 대용량화에 따라, 반도체 집적회로에서는, 데이터의 읽고 쓰기를 동시병렬적으로 행하기 위한 입출력 핀의 수가 증가하는 경향이 있다. 이러한 입출력 핀의 증가에 대처하고, 또는, 반도체 집적회로의 테스트를 고속화하는 수법으로서, 종래에, 복수의 메모리셀 어레이의 테스트를 1개의 대표 핀을 사용하여 동시에 실행하는 기술이 알려져 있다.

도 9a 및 도 9b는, 종래의 반도체 집적회로의 테스트 방법을 설명하기 위한 도면을 나타낸 것이다. 보다 구체적으로는, 도 9a는, 종래의 반도체 집적회로에 있어서, 대표 핀 DQ0에 입력된 데이터가 복수의 메모리셀 어레이 CellO∼Cell3에 동시에 기록되는 순서를 설명하기 위한 블록도이다. 또한, 도 9b는, 종래의 반도체 집적회로에 있어서, 복수의 메모리셀 어레이 Cell0∼Cell3의 상태를 나타내는 신호가 대표 핀 DQO로부터 출력되는 순서를 설명하는 블록도이다.

도 9a에 나타낸 것과 같이, 종래의 반도체 집적회로는, CellO∼Cell3의 각각에 대응하는 입출력 핀 DQO∼DQ3을 구비하고 있다. DQ1, DQ2 및 DQ3에는, 각각 입출력 버퍼(10)가 배치되어 있다. 입출력 버퍼(10)에는, 인버터(12)를 통해 제어신호 TCTRL이 공급되고 있다. TCTRL은, 통상시에 L 레벨로 유지되고, 테스트시에는 H 레벨로 유지되는 신호이다. 입출력 버퍼(10)는, TCTRL 신호가 L 레벨(즉, 통상시)인 사이에는 활성상태로 유지되고, TCTRL이 H 레벨(즉, 테스트시)로 되면 비활성화 상태로 된다. 따라서, 테스트시에는, DQ1, DQ2 및 DQ3로부터의 신호 입출력은 금지된다. 대표 핀 DQO에는, 항상 활성상태를 유지하는 입출력 버퍼(11)가 배치되어 있다. 따라서, DQ0로부터의 신호의 입출력은, 통상시 및 테스트시의 양쪽에 있어서 허용된다.

CellO와 DQ0의 사이에는 셀렉터(14)가 배치되어 있다. 셀렉터(14)에는, DQ0과 Cell0를 직접적으로 도통시키는 통상 경로와, DQ0를 버퍼회로(16)를 통해 CellO∼Cell3에 도통시키는 테스트 입력경로가 설치되어 있다. 셀렉터(14)는, TCTRL이 L 레벨인 경우(즉, 통상시)에는 통상 경로만을 도통상태로 하고, TCTRL이 H 레벨인 경우(즉, 테스트시)에는 통상 경로를 차단하고 테스트 입력경로를 도통상태로 한다. TCTRL은, 버퍼회로(16)에도 공급되고 있다. 버퍼회로(16)는, TCTRL이 L 레벨인 사이(즉, 통상시)에는 비활성 상태를 유지하고, TCTRL이 H 레벨로 되면(즉, 테스트시) 활성 상태로 된다. 따라서, 테스트시에는, DQO에 입력된 데이터가, 복수의 메모리셀 어레이 CellO∼Cell3의 모두에 동일하게 공급된다.

도 9b에 나타낸 것과 같이, 셀렉터(14)에는, 일치검출회로(18)의 출력단자가 접속되어 있다. 일치검출회로(18)는, Cell0∼Cell3에 접속된 4개의 입력단자를 갖는 배타적 논리합회로로 구성되어 있고, Cell0∼Cell3로부터 출력되는 데이터가 모두 일치하는 경우에만 H 출력을 발생한다. 셀렉터(14)는, 전술한 통상 경로 및 테스트 입력경로과 함께, TCTRL이 H일 때(테스트시)에 일치검출회로(18)와 DQO를 도통시키는 테스트 출력경로를 구비하고 있다. 따라서, 테스트시에는, CellO∼Cell3의 데이터가 일치하고 있는지 아닌지를 나타내는 신호가 DQO에 주어진다.

전술한 종래의 반도체 집적회로에 따르면, TCTRL을 H 레벨로 하여 테스트를 개시한 후, DQO에 적당한 데이터를 공급하면서 기록 동작을 행하는 것으로, 모든 메모리셀 어레이 CellO∼Cell3에 공통되는 데이터를 기록할 수 있다. 또한, 그후 판독 동작을 행하면, DQ0으로부터의 출력신호에 따라서, Cell0∼Cell3로부터 같은 데이터가 출력되고 있는지 아닌지를 판단할 수 있다. 이와 같이, 전술한 종래의 반도체 집적회로에 따르면, 복수의 메모리셀 어레이 CellO∼Cell3의 테스트를, 1개의 대표 핀 DQ0만을 사용하여 효율적으로 행할 수 있다.

그렇지만, 상기한 종래의 반도체 집적회로에서는, 테스트시에 CellO∼Cell3에 기록되는 데이터가 H 레벨인지 L 레벨인지에 무관하게, DQO에는, 판독된 데이터가 일치하고 있는지 아닌지에 따른 신호가 주어진다. 요컨대, 데이터가 일치하는 경우에 DQO를 H 레벨로 하는 설정이 실시되고 있는 경우에는, CellO∼Cell3에 기록되어 있는 데이터에 관계없이, 그것들이 일치하는 경우에는 항상 DQO에 H 레벨의 신호가 유도된다.

또한, 종래의 반도체 집적회로는, 통상시에는, Cell0→ 셀렉터(14)→ DQO의 경로로, 또는, CellO∼Cell3→ DQ1∼DQ3의 경로로 신호를 전송하는 것에 대하여, 테스트시에는, Cell0∼Cell3→ 일치검출회로(18)→ 셀렉터(14)→ DQO의 경로로 신호를 전송한다. 결국, 종래의 반도체 집적회로에서는, 통상시와 테스트시에 신호의 전파경로가 다르다고 하는 상황이 생기고 있다.

각각의 메모리셀 어레이에 대한 액세스 타임을 정확하게 파악하기 위해서는, 메모리셀 어레이에 기억되어 있는 데이터와, 입출력 핀에 출력되는 신호와의 관계가, 통상시와 테스트시에 다르지 않은 것이 바람직하다. 또한, 액세스 타임의 정확한 파악을 가능하게 하기 위해서는, 통상시와 테스트시에 신호 전파경로가 다르지 않은 것도 요구된다. 이점에서, 전술한 종래의 테스트 방법은, 액세스 타임을 정확히 파악하는 데에 있어서 문제를 갖는 것이었다.

더구나, 종래의 반도체 집적회로에서는, CellO로부터의 신호가, 통상시에도 셀렉터(14)를 통해 DQO에 전송된다. 한편, 다른 메모리셀 어레이 Cell1∼Cell3로부터의 신호는, 통상시에는, 직접적으로 DQ1∼DQ3에 전송된다. 이 때문에, 종래의 반도체 집적회로에서는, 통상시에, DQ0에 있어서만 액세스의 지연이 생긴다고 하는 문제가 생기고 있었다.

본 발명은, 상기한 것과 같은 과제를 해결하기 위해서 이루어진 것으로, 단시간의 테스트로 다수의 메모리셀 어레이에 대한 액세스 타임을 정확히 파악할 수 있고, 또한, 통상시에, 어떠한 입출력 핀에 있어서도 액세스의 지연을 생기게 하지 않는 반도체 집적회로를 제공하는 것을 목적으로 한다.

도 1은 본 발명의 실시예 1의 반도체 집적회로의 블록도,

도 2는 실시예 1의 반도체 집적회로를 테스트하기 위한 테스트 보드와 테스터와의 결선 상태를 나타낸 블록도,

도 3은 본 발명의 실시예 2의 반도체 집적회로의 블록도,

도 4는 실시예 2의 반도체 집적회로의 동작을 설명하기 위한 제 1 타이밍 챠트이고,

도 5는 실시예 2의 반도체 집적회로의 동작을 설명하기 위한 제 2 타이밍 챠트이며,

도 6은 본 발명의 실시예 3의 반도체 집적회로의 블록도,

도 7은 실시예 3의 반도체 집적회로를 테스트하기 위한 테스트 보드와 테스터와의 결선 상태를 나타낸 블록도,

도 8은 본 발명의 실시예 4의 반도체 집적회로의 블록도,

도 9는 종래의 반도체 집적회로의 블록도이다.

* 도면의 주요부분에 대한 부호의 설명 *

Cell0∼Cell3: 메모리셀 어레이

DQO∼DQ3: 입출력 핀(DQO: 대표 핀)

20, 26: 입력 버퍼 32, 36: 출력 버퍼,

42: 일치검출회로 50: D형 플립플롭

52: 디코더 54: 레지스터

56∼62, 68∼74: 버퍼회로 64, 66, 76, 78: 인버터

청구항 1 기재의 발명은, 복수의 출력신호를 동시에 검사하기 위한 기구를 갖는 반도체 집적회로에 있어서,

복수의 출력신호가 일치하고 있는지 아닌지를 검사하는 일치검출회로와,

상기 복수의 출력신호가 일치하고 있는 경우에 특정한 출력신호를 대표 핀에만 출력하고, 상기 복수의 출력신호가 일치하지 않고 있는 경우에 상기 특정한 출력신호를 차단하여 상기 대표 핀을 다른 모든 핀과 함께 하이 임피던스 상태로 하는 대표 출력 버퍼를 구비한 것을 특징으로 하는 것이다.

청구항 2 기재의 발명은, 청구항 1 기재의 반도체 집적회로에 있어서,

상기 특정한 출력신호가 상기 대표 출력 버퍼에 도달한 후, 상기 대표 출력 버퍼의 상태가 결정되기 까지의 사이에, 소정의 지연시간을 확보하는 지연회로를 구비한 것을 특징으로 하는 것이다.

청구항 3 기재의 발명은, 청구항 1 기재의 반도체 집적회로에 있어서,

상기 복수의 출력신호는 클럭신호와 동기하여 출력되는 동시에,

상기 복수의 출력신호가 일치하고 있는지 아닌지에 따른 신호를, 상기 복수의 출력신호가 출력되고 나서 소정의 클럭수의 후에, 상기 클럭신호와 동기하여 상기 대표 출력 버퍼에 공급하는 래치회로를 구비한 것을 특징으로 하는 것이다.

(실시예)

이하, 도면을 참조하여 본 발명의 실시예에 관해 설명한다. 이때, 각 도면에 있어서 공통되는 요소에는, 동일한 부호를 부착하여 중복되는 설명을 생략한다.

실시예 1

도 1은 본 발명의 실시예 1의 반도체 집적회로의 블록도를 나타낸 것이다. 보다 구체적으로는, 도 1a는, 본 실시예의 반도체 집적회로에 있어서, 대표 핀 DQ0에 입력된 데이터가 복수의 메모리셀 어레이 CellO∼Cell3에 동시에 기록되는 순서를 설명하기 위한 블록도이다. 또한, 도 1b는, 본 실시예의 반도체 집적회로에 있어서, 복수의 메모리셀 어레이 Cell0∼Cell3의 상태를 나타낸 신호가 대표 핀 DQO에서 출력되는 순서를 설명하는 블록도이다.

도 1a에 나타낸 것과 같이, 본 실시예의 반도체 집적회로는, CellO∼Cell3의 각각에 대응하는 입출력 핀 DQ0∼DQ3을 구비하고 있다. DQ1, DQ2 및 DQ3에는, 각각 입력 버퍼(20)가 배치되어 있다. 입력 버퍼(20)에는, AND 회로(22)의 출력단자가 접속되어 있다. AND 회로(22)의 한쪽의 입력단자에는 WE(Write Enable) 신호가, 또한, 다른 쪽의 입력단자에는 인버터(24)를 통해 제어신호 TCTRL이 공급되고 있다. TCTRL은, 통상시에 L 레벨로 유지되고, 테스트시에는 H 레벨로 유지되는 신호이다.

입력 버퍼(20)는, TCTRL 신호가 L 레벨(즉, 통상시)이고, 또한, WE 신호가 입력된 경우에 활성 상태로 된다. 따라서, WE 신호의 비입력시, 및 테스트시에는, DQ1, DQ2 및 DQ3으로부터의 신호 입력은 금지된다. 대표 핀 DQO에는, WE 신호의 입력시에 활성상태로 되는 입력 버퍼(26)가 배치되어 있다. 이 때문에, DQ0로부터의 신호의 입출력은, 통상시 및 테스트시의 양쪽에 있어서 WE 신호의 입력시에 허용된다.

CellO와 DQO의 사이에는 셀렉터(28)가 배치되어 있다. 셀렉터(28)에는, DQ0와 CellO를 직접적으로 도통시키는 통상 경로와, DQO를 버퍼회로(30)를 통해 Cell0∼Cell3에 도통시키는 테스트 입력경로가 설치되어 있다. 셀렉터(28)는, TCTRL이 L 레벨인 경우(즉, 통상시)에는 통상 경로만을 도통상태로 하고, TCTRL이 H 레벨인 경우(즉, 테스트시)에는 통상 경로를 차단하고 테스트 입력경로를 도통상태로 한다. TCTRL은, 버퍼회로(30)에도 공급되고 있다. 버퍼회로(30)는, TCTRL이 L 레벨인 사이(통상시)에는 비활성 상태를 유지하고, TCTRL이 H 레벨로 되면(즉, 테스트시) 활성상태로 된다. 따라서, 테스트시에는, DQO에 입력된 데이터가, 복수의 메모리셀 어레이 Cell0∼Cell3의 전체에 동일하게 공급된다.

도 1b에 나타낸 것과 같이, 본 실시예의 반도체 집적회로는, DQ1, DQ2 및 DQ3의 각각에 대응하는 출력 버퍼(32)를 구비하고 있다. 출력 버퍼(32)에는, AND 회로(34)의 출력단자가 접속되어 있다. AND 회로(34)의 비반전 입력단자에는 OE(Output Enable) 신호가, 또한, 그것의 반전 입력단자에는 제어신호 TCTRL이 각각 공급되고 있다. 따라서, 출력 버퍼(32)는, TCTRL이 L 레벨(즉, 통상시)이고, 또한, OE 신호의 입력시에 활성상태로 된다. 그리고, TCTRL이 H 레벨(즉, 테스트시)에서는, 출력 버퍼(32)는 항상 비활성 상태로 된다. 이 경우, DQ1, DQ2 및 DQ3은 하이 임피던스 상태(Hi-Z 상태)로 된다.

대표 핀 DQO에는, 출력 버퍼(36)가 배치되어 있다. 출력 버퍼(36)에는, AND 회로(38)의 출력신호가 공급되고 있다. AND 회로(38)의 한쪽의 입력단자에는 OE 신호가, 또한, AND 회로(38)의 다른쪽의 입력단자에는, NAND 회로(40)의 출력신호가 공급되고 있다. 출력 버퍼(36)는, NAND 회로(40)의 출력신호 및 OE 신호의 양쪽이 H 레벨인 경우에 활성상태로 된다.

NAND 회로(40)의 비반전 입력단자에는 TCTRL이 공급되고 있다. 한편, NAND 회로(40)의 반전 입력단자에는 일치검출회로(42)의 출력단자가 접속되어 있다. 일치검출회로(42)는, Cell0∼Cell3에 접속된 4개의 입력단자를 갖는 배타적 논리합회로로 구성되어 있고, CellO∼Cell3로부터 출력되는 데이터가 모두 일치하는 경우에만 H 출력을 발생한다. 따라서, NAND 회로(40)의 출력신호는, TCTRL이 L 레벨로 되는 통상시에는 항상 H 레벨로 되고, TCTRL이 H 레벨로 되는 테스트시에는, CellO∼Cell3으로부터 출력되는 데이터가 모두 일치하는 경우에만 H 레벨로 된다.

이 때문에, 대표 핀 DQ0의 출력 버퍼(36)는, 통상시에는 OE 신호가 H 레벨로 되는 것으로 항상 활성상태가 되고, 테스트시에는, Cell0∼Cell3로부터 출력되는 데이터가 모두 일치하고, 또한, OE 신호가 H 레벨로 된 경우에만 활성상태로 된다. 그리고, 테스트시에 Cell0∼Cell3로부터 일치하지 않은 출력이 발생되면, 출력 버퍼(36)는 비활성 상태로 된다. 이 경우, 대표 핀 DQ0는 Hi-Z 상태로 된다.

도 2는, 본 실시예의 반도체 집적회로를 테스트하기 위한 테스트 보드(44)와 테스터(46)의 결선 상태를 나타낸 블록도이다. 도 2에 나타낸 것과 같이, 본 실시예의 구조에 따르면, 대표 핀 DQ0을 테스터(46)의 입출력 핀에 접속하는 것 만으로, 반도체 집적회로의 테스트를 행할 수 있다. 이하, 그 테스트의 내용에 관해 구체적으로 설명한다.

반도체 집적회로를 테스트하는 경우, 우선 도 2에 나타낸 결선 상태를 형성한 후, 제어신호 TCTRL을 H 레벨로 한다. 이 상태에서 WE 신호를 H 레벨로 하여 기록 동작을 행하면, 모든 메모리셀 어레이 CellO∼Cell3에, 대표 핀 DQ0을 통해 공통되는 데이터를 기록할 수 있다(도 1a 참조).

CellO∼Cell3에 공통되는 데이터가 기록된 후, OE 신호를 H 레벨로 하여 판독 동작을 행하면, CellO∼Cell3의 각각으로부터 출력 버퍼(32, 36)에 데이터가 공급된다. 테스트시에는 출력 버퍼(32)가 비활성화 상태이기 때문에, Cell1, Cell2 또는 Cell3로부터 출력되는 데이터는, 입출력 핀 DQ1, DQ2 및 DQ3에 도달하지 않는다. 이 경우, 입출력 핀 DQ1, DQ2 및 DQ3은 Hi-Z 상태로 된다.

대표 핀 DQO의 출력 버퍼(36)는, 테스트시에 있어서도, CellO∼Cell3로부터 출력되는 데이터가 일치하는 경우에는 활성상태로 유지된다. 따라서, Cell0∼Cell3로부터 출력되는 데이터가 일치하는 경우에는, CellO의 데이터가 대표 핀 DQO에서 출력된다. 한편, CellO∼Cell3로부터 출력되는 데이터가 일치하지 않고 있는 경우에는, 일치검출회로(42)의 출력이 L 레벨로 되고, 그 결과, 출력 버퍼(36)가 비활성 상태로 된다. 따라서, Cell0∼Cell3로부터의 데이터가 불일치인 경우에는, 그불일치의 영향이 출력 버퍼(36)까지 도달한 후, 대표 핀 DQ0이 Hi-Z 상태로 변화한다. 이 때문에, 본 실시예에 따르면, 판독 동작 후에 대표 핀 DQO가 H 또는 L 레벨로 되는지, 또는 Hi-Z 상태로 되는지에 따라서, CellO∼Cell3로부터의 신호가 일치하고 있는지 아닌지를 판단할 수 있다.

그런데, 전술한 테스트에서는, Cell0∼Cell3로부터 일치하는 데이터가 출력되는 경우, 대표 핀 DQO에 CellO의 데이터가 이끌어진다. 요컨대, 본 실시예에서는, Cell0∼Cell3로부터의 데이터가 일치하는 경우, 대표 핀 DQ0에는, 통상시와 같은 경로를 따라 통상시와 같은 데이터가 전달된다. 이 때문에, 본 실시예의 테스트방법에 따르면, 반도체 집적회로의 판독시에 있어서의 액세스 타임을 정확하게 검사할 수 있다.

또한, 본 실시예의 반도체 집적회로는, CellO의 출력신호가 셀렉터를 개재하지 않고 직접 대표 핀 DQO에 도달하도록 구성되어 있다. 요컨대, 본 실시예에서는, Cell0로부터 대표 핀 DQO으로 향하는 출력신호가 거치는 경로와, Cell1, Cell2 또는 Cell3로부터 DQ1, DQ2 또는 DQ3로 향하는 출력신호가 거치는 경로가 같은 구성으로 되어 있다. 이 때문에, 본 실시예의 반도체 집적회로에 따르면, 대표 핀 DQ0에 있어서 액세스의 지연이 생기는 것을 방지할 수 있다.

또한, 본 실시예의 반도체 집적회로는, 전술한 테스트시의 데이터 판독시에, CellO의 데이터가 출력 버퍼(36)에 도달한 후, Cell0∼Cell3의 데이터의 일치 또는 불일치가, 소정의 지연시간을 거쳐 AND 회로(38)의 출력값에 반영되도록 구성되어 있다. 보다 구체적으로는, 본 실시예의 반도체 집적회로는, CellO의 데이터가 DQO에서 출력되고, 다시, 그 값이 테스터(46)에서 판별할 수 있는 값으로까지 증폭된 후에, 출력 버퍼(36)의 활성·비활성 상태가 결정되도록 구성되어 있다.

CellO의 데이터가 DQO에서 출력된 직후에 출력 버퍼(36)가 비활성 상태로 되면, DQ0에서는 스파이크 노이즈가 발생되는 경우가 있다. 이것에 대해, DQO의 전위가 충분히 증폭된 단계에서 출력 버퍼(36)가 비활성 상태로 되는 경우에는, 상기한 스파이크 노이즈가 충분히 억제된다. 따라서, 본 실시예의 반도체 집적회로에 따르면, CellO∼Cell3의 데이터가 불일치인 경우에, 스파이크 노이즈를 충분히 억제할 수 있다. 한편, 본 실시예에서는, 상기한 기능을 실현하기 위한 지연시간을, 일치검출회로(42), NAND 회로(40), 및 AND 회로(38)만으로 발생시키고 있지만, 필요에 따라서, 예를 들어 AND 회로(38)와 출력 버퍼(36) 사이에 지연회로(48)를 배치하여도 된다.

이때, 전술한 실시예 1에서는, 출력 버퍼(36)가 후술하는 청구항 1 기재의「대표 출력 버퍼」에 해당하고 있다.

실시예 2

다음에 도 3 내지 도 5를 참조하여, 본 발명의 실시예 2에 대해 설명한다. 도 3은, 본 실시예의 반도체 집적회로의 블록도를 나타낸 것이다. 본 실시예의 반도체 집적회로는, 대표 핀 DQO의 출력 버퍼(36)와 AND 회로(38) 사이에 D형 플립플롭(50)을 구비하고 있다. D형 플립플롭(50)은, 내부 클럭신호의 상승과 동기하여 AND 회로(38)의 출력신호를 받아들여 래치한다. 본 실시예의 구성에 따르면, CellO∼Cell3의 신호가 일치하지 않는 경우에, 그들 신호가 출력된 다음의 사이클에 있어서, 내부 클럭신호와 동기하는 타이밍에서 대표 핀 DQ0를 Hi-Z 상태로 할 수 있다.

도 4는, 본 실시예의 반도체 집적회로의 동작을 설명하기 위한 제 1 타이밍 챠트를 나타낸 것이다. 반도체 집적회로는, /WE 신호가 무효(H 레벨)인 상태에서 /RAS 신호가 입력되면 X 어드레스를 받아들여 워드선을 활성화시킨다. 이어서, /WE 신호가 무효인 상태에서 /CAS 신호가 입력되면, Y 어드레스를 받아들인 후, 데이터의 판독 동작을 시작한다. 도 4b∼도 4d는, 반도체 집적회로에 대해 2사이클 연속으로 판독 동작이 요구된 경우를 나타낸다.

도 4e는 최초의 판독 동작에 의해 CellO∼Cell3로부터 일치하는 신호가 출력된 경우에 대표 핀 DQO에 나타난 신호파형을 나타낸 것이다. 이 경우, 대표 핀 DQ0에는, 2회의 판독 동작에 대응하여, 메모리셀 어레이 Cell0로부터, 지정된 어드레스에 대응하는 데이터가 2사이클 연속으로 출력된다.

도 4f는 최초의 판독 동작에 의해 Cell0∼Cell3로부터 일치하지 않은 신호가 출력된 경우에 대표 핀 DQO에 나타난 신호파형을 나타낸 것이다. 이 경우, 대표 핀 DQ0에는, 첫회의 판독 동작에 대응하는 데이터만이 나타나고, 2회째의 판독 동작의 후에는, Hi-Z 상태를 나타내는 중간전위가 나타난다.

도 5는, 본 실시예의 반도체 집적회로의 동작을 설명하기 위한 제 2 타이밍 챠트를 나타낸 것이다. 도 5b∼도 5d에 나타내는 예에서는, /RAS 및 /CAS가 순차 입력되는 것에 의해, 우선, 어드레스 (X0, Y0)부터의 데이터의 판독이 요구되고 있다. 다음에, /WE를 유효로 하여 /RAS를 입력하는 명령에 의해, 활성화되어 있는 워드선을 비활성 상태로 하는 처리가 행해지고 있다. 그후, /RAS 및 /CAS가 순차 입력되어, 어드레스 (X1, Y1)으로부터의 데이터의 판독이 요구되고 있다.

도 5e는 최초의 판독 동작에 의해 CellO∼Cell3로부터 일치하는 신호가 출력된 경우에 대표 핀 DQO에 나타나는 신호파형을 나타낸 것이다. 이 경우, 대표 핀 DQO에는, 2회의 판독 동작에 대응하여, 메모리셀 어레이 Ce110로부터, (X0, Y0)에 대응하는 데이터, 및 (X1, Y1)에 대응하는 데이터가 함께 출력된다.

도 5f는 최초의 판독 동작에 의해 Cell0∼Cell3로부터 일치하지 않은 신호가 출력된 경우에 대표 핀 DQ0에 나타나는 신호파형을 나타낸 것이다. 이 경우, 대표 핀 DQO에는, 첫회의 판독 동작에 대응하는 데이터는 나타나지만, 2회째의 판독 동작 후에는 Hi-Z 상태를 나타내는 중간전위가 나타난다.

전술한 것과 같이, 본 실시예의 반도체 집적회로에 따르면, 어떤 사이클의 판독 동작에 의해 CellO∼Cell3로부터 일치하지 않은 데이터가 판독된 경우에, 그 다음에 행해지는 판독 동작시에 대표 핀 DQ0을 Hi-Z 상태로 할 수 있다. 이 때문에, 본 실시예의 반도체 집적회로에 따르면, 클럭신호와 동기된 타이밍으로 대표 핀 DQ0의 전위를 감시함으로써, 메모리셀 어레이의 상태를 정확하게 검지할 수 있다.

그런데, 전술한 실시예 2에서는, D형 플립플롭을 출력 버퍼(36)의 전단에 한 개만 배치하여, 어떤 사이클로 판독된 데이터의 일치 불일치를, 다음의 판독 동작시에 대표 핀 DQO에 반영시키는 것으로 하고 있지만, 본 발명은 이것에 한정되는것은 아니다. 즉, D형 플립플롭을 복수단 설치하고, 어떤 사이클에서 판독된 데이터의 일치 불일치를, 복수 사이클 후의 판독 동작시에 대표 핀 DQ0에 반영시키는 것으로 하여도 된다.

실시예 3

다음에, 도 6 및 도 7을 참조하여 본 발명의 실시예 3에 관해 설명한다. 도 6은, 본 실시예의 반도체 집적회로의 블록도를 나타낸 것이다. 또한, 도 7은, 본 실시예의 반도체 집적회로를 테스트하기 위한 테스트 보드(44)와 테스터(46)와의 결선 상태를 나타낸 블록도이다. 도 7에 나타낸 것과 같이, 본 실시예에 있어서의 테스트는, 반도체 집적회로가 구비한 모든 입출력 핀 DQO∼DQ3을, 테스터(46)가 구비한 1개의 입출력 핀에 접속한 상태로 행해진다.

도 6에 나타낸 것과 같이, 본 실시예의 반도체 집적회로는, 디코더(52) 및 레지스터(54)를 구비하고 있다. 레지스터(54)는, 테스트시에 대표 핀으로 되는 입출력 핀을 특정하는 신호, 즉, 내부 선택신호를 기억한다. 내부 선택신호는, 어드레스 핀이나 입출력 핀을 통해 소정의 타이밍으로 반도체 집적회로에 공급된다.

본 실시예에 있어서, 모든 출력 버퍼(32, 36)는, 디코더(52)를 통해 D형 플립플롭(50)의 출력신호를 받을 수 있다. 디코더(52)는, 제어신호 TCTRL0가 H 레벨인 경우(즉, 테스트시)에는, 내부 선택신호로 특정되는 1개의 출력 버퍼만으로 D형 플립플롭(50)의 출력신호를 공급하고, 또한, 다른 출력 버퍼를 비활성 상태로 한다. 한편, 제어신호 TCTRL0가 L 레벨인 경우(즉, 통상시), 디코더(52)는 모든 출력버퍼(32, 36)를 활성상태로 한다.

본 실시예의 반도체 집적회로에 따르면, 내부 선택신호를 전환하는 것에 의해, 메모리셀 어레이 CellO∼Cell3의 모두를 직접적으로 테스터(46)에 접속할 수 있다. 이 때문에, 본 실시예의 반도체 집적회로에 따르면, 모든 메모리셀 어레이 Cell0∼Cell3에 통하는 배선의 도통을 직접적으로 확인할 수 있고, 더구나, 모든 메모리셀 어레이 CellO∼Cell3에 대해, 액세스 타임을 직접적으로 계측할 수 있다.

또한, 본 실시예의 반도체 집적회로는, 도 7에 나타낸 것과 같이 모든 입출력 핀 DQO∼DQ3이 테스터(46)에 접속된 상태로 테스트된다. 이 경우, 테스터(46)는, 모든 입출력 핀 DQ0∼DQ3에 같은 데이터를 공급할 수 있다. 따라서, 본 실시예의 반도체 집적회로에 따르면, 도 1a에 나타내는 것과 같은 기록 전용회로, 즉, 대표 핀을 통해 모든 CellO∼Cell3에 같은 데이터를 기록하기 위한 회로를 설치하지 않고도, CellO∼Cell3에 공통되는 데이터를 기록할 수 있다.

이때, 전술한 실시예 3에서는, 디코더(52) 및 레지스터(54)가 「출력 버퍼 선택회로」에 해당하고 있다.

실시예 4

다음에, 도 8을 참조하여, 본 발명의 실시예 4에 관해 설명한다. 도 8은, 본 실시예의 반도체 집적회로의 블록도를 나타낸 것이다. 이때, 도 8에서는, 일치검출회로(42)의 출력신호를 처리하는 출력회로가 생략되어 있지만, 그 출력회로는, 실시예 1 내지 3의 어느 하나에서 사용된 것과 같은 회로로 실현할 수 있다.

본 실시예에 있어서, 셀렉터(28)와 Cell0∼Cell3의 사이에는 버퍼회로(56∼62)가 배치되어 있다. 또한, 셀렉터(28)와 Cell3의 사이, 및 셀렉터(28)와 Cell1의 사이에는, 버퍼회로 56 또는 60과 병렬로 각각 인버터(64, 66)가 배치되어 있다.

버퍼회로(56)는, TCTRLO가 H 레벨이고, 또한, TCTRL1이 H 레벨인 경우에 활성상태로 되고, 그 상태에서 TCTRL1가 L 레벨이 되면 비활성 상태가 되도록 설치되어 있다. 또한, 인버터 회로(64)는, TCTRL1이 L 레벨인 경우에 활성화하도록 설치된다. 요컨대, 버퍼회로(56) 및 인버터(64)는, TCTRL1이 H 레벨이면 버퍼회로(56)가 유효로 되고, TCTRL1가 L 레벨이면 인버터(64)가 유효로 되도록 설치되어 있다.

마찬가지로, 버퍼회로(60)와 인버터(66)도, TCTRLO가 H 레벨인 환경하에서, TCTRL1가 H 레벨이면 버퍼회로(60)가 유효로 되고, TCTRL1가 L 레벨이면 인버터(66)가 유효로 되도록 설치되어 있다. 이것에 대해, Cell2 또는 Cell0에 통하는 버퍼회로(58, 62)는, TCTRLO가 H 레벨인 경우에 항상 활성상태가 되도록 설치되어 있다.

상기한 구조에 따르면, TCTRL0을 H 레벨로서 TCTRL1를 H 레벨로 하면, 셀렉터(28)를 통해, CellO∼Cell3에 공통되는 데이터를 기록할 수 있다. 또한, TCTRLO를 H 레벨로 하고 TCTRL1를 L 레벨로 하면, 셀렉터(28)를 통해, CellO 및 Cell2의 그룹과, Cell1및 Cell3의 그룹에, 서로 반전하는 데이터를 기록할 수 있다.

본 실시예의 반도체 집적회로는, CellO∼Cell3과 일치검출회로(42) 사이에 버퍼회로(68∼74)를 구비하고 있다. 또한, Cell3과 일치검출회로(42)의 사이, 및Cell1과 일치검출회로(42)의 사이에는, 버퍼회로 68 또는 72와 병렬로 각각 인버터(76, 78)가 배치되어 있다.

버퍼회로(68)는, TCTRLO가 H 레벨이고, 또한, TCTRL1이 H 레벨인 경우에 활성상태가로 되고, 그 상태에서 TCTRL1가 L 레벨이 되면 비활성 상태가 되도록 설치되어 있다. 또한, 인버터회로(76)는, TCTRL1이 L 레벨인 경우에 활성화하도록 설치되어 있다. 요컨대, 버퍼회로(68) 및 인버터(76)는, TCTRL1이 H 레벨이면 버퍼회로(68)가 유효로 되고, TCTRL1가 L 레벨이면 인버터(76)가 유효로 되도록 설치되어 있다.

마찬가지로, 버퍼회로(72)와 인버터(78)도, TCTRLO가 H 레벨인 환경하에서, TCTRL1가 H 레벨이면 버퍼회로(72)가 유효로 되고, TCTRL1가 L 레벨이면 인버터(78)가 유효로 되도록 설치되어 있다. 이것에 대해, Cell2 또는 CellO에 통하는 버퍼회로(70, 74)는, TCTRL0이 H 레벨인 경우에 항상 활성상태가 되도록 설치되어 있다.

상기한 구조에 따르면, TCTRLO를 H 레벨로 하고 TCTRL1를 H 레벨로 하면, CellO∼Cell3로부터 판독된 데이터를, 그대로의 상태로 일치검출회로(42)에 도달시킬 수 있다. 또한, TCTRLO를 H 레벨로 하고 TCTRL1를 L 레벨로 하면, Cell0 및 Cell2로부터 판독된 데이터를 그대로의 상태로 일치검출회로(42)에 도달시키고, 또한, Cell1 및 Cell3로부터 판독된 데이터를 반전시킨 상태로 일치검출회로(42)에 도달시킬 수 있다.

본 실시예의 반도체 집적회로에 따르면, TCTRL0이 H 레벨이 되는 테스트시에, TCTRL1를 H 레벨로 하여 데이터의 기록 및 판독을 행하면, 실시예 1 내지 3의 경우와 마찬가지로, CellO∼Cell3의 모두에 공통 데이터를 기록한 뒤에 그들 데이터가 적정하게 판독되는지를 판정할 수 있다. 그리고, TCTRL1를 L 레벨로 하여 데이터의 기록 및 판독을 행하면, 인접하는 메모리셀 어레이에 반전하는 신호를 기록한 후에 그들 데이터가 적정하게 판독되는지를 판정할 수 있다.

인접하는 메모리셀 어레이에 반전신호가 기록되는 경우, 그들 신호에, 전송과정에서 간섭이 생기는 경우가 있다. 이 때문에, 그와 같은 간섭의 영향을 고려하여 액세스 타임을 계측하기 위해서는, 인접하는 메모리셀 어레이에 반전 데이터를 기록하여 테스트를 행할 필요가 있다. 본 실시예의 반도체 집적회로에 따르면, 이와 같은 테스트를 간단히 행할 수 있다.

이때, 전술한 실시예 4에서는, 버퍼회로(68∼74)를 구비하는 신호출력 경로가 「비반전 경로」에 해당하는 동시에, 인버터(76, 78)를 구비하는 신호출력 경로가 「반전경로」에 해당하고 있다.

본 발명은 이상 설명한 것과 같이 구성되어 있기 때문에, 이하에 나타낸 것 같은 효과를 나타낸다.

본 발명의 청구항 1 기재의 발명에 따르면, 특정한 출력신호가 대표 핀에 나타나는지 아닌지에 근거하여, 복수의 출력신호가 일치하고 있는지 아닌지를 판단할 수 있다. 이 경우, 대표 핀에는, 통상시와 같이 출력신호가 그대로 전달되기 때문에, 대표 핀의 액세스 타임을 정확하게 검사할 수 있다. 또한, 특정한 출력신호가 대표 핀에 이르는 경로에 셀렉터 등이 배치되지 않기 때문에, 통상시에, 대표 핀에 있어서만 액세스의 지연이 생기는 것을 막을 수 있다.

청구항 2 기재의 발명에 따르면, 대표 핀에 특정한 출력신호가 도달한 후, 소정의 지연시간 후에 대표 출력 버퍼의 상태가 결정되기 때문에, 복수의 출력신호가 불일치한 경우에, 대표 핀에 스파이크 노이즈가 생기는 것을 피할 수 있다.

청구항 3 기재의 발명에 따르면, 복수의 출력신호가 일치하고 있는지 아닌지에 따른 신호가, 그것들이 출력되고 나서 소정의 클럭수의 후에, 클럭신호와 동기하여 대표 출력 버퍼에 공급된다. 이 때문에, 본 발명에 따르면, 클럭신호와 동기된 타이밍으로 대표 핀의 상태를 판단함으로써, 복수의 출력신호가 일치하고 있는 지 아닌지를 정확히 판단할 수 있다.

본 발명의 또 다른 일면에 따르면, 출력 버퍼 선택회로에 의해, 대표 출력 버퍼 및 대표 핀을 임의로 변경할 수 있다. 이 때문에, 본 발명에 따르면, 모든 출력 핀을 대상으로 하여, 전기적 접속의 검사와 액세스 타임의 검사를 행할 수 있다.

본 발명의 또 다른 일면에 따르면, 신호출력 경로의 적어도 일부가 비반전 경로와 반전 경로를 구비하고 있다. 모든 출력신호가 일치하는 것이 기대되는 경우에는, 비반전 경로로 출력신호를 전송시키는 것에 의해, 일치검출회로에서, 모든 출력신호가 적정한지 아닌지를 판단할 수 있다. 일부의 출력신호가 반전신호인 것이 기대되는 경우에는, 그들 신호만을 반전경로로 전송하는 것에 의해, 일치검출회로에서, 모든 출력신호가 적정한지가 아닌지를 판단할 수 있다. 이와 같이, 본 발명에 따르면, 모든 출력신호의 일치가 기대되는 경우 이외에, 그것들의 일부에 대해서 반전이 기대되는 경우에도, 출력신호가 적정하게 출력되고 있는지 아닌지를 판단할 수 있다.

본 발명의 또 다른 일면에 따르면, 비반전 경로만을 구비한 신호출력 경로와, 비반전 경로와 반전 경로의 양쪽을 구비한 신호출력 경로가 교대로 나란히 배치되고 있기 때문에, 인접하는 신호출력 경로를 흐르는 출력신호가 서로 반전신호인 경우에, 그것들이 적정한지 아닌지를 일치검출회로에서 정확하게 판단할 수 있다. 이 때문에, 본 발명에 따르면, 액세스 타임에 인접 반전신호의 간섭이 영향을 미치는 경우에 있어서, 정확한 검사를 행할 수 있다.

본 발명의 또 다른 일면에 따르면, 상기한 반도체 집적회로를 대상으로서, 모든 입출력 핀을 대상으로 하여, 전기적 접속의 검사 및 액세스 타임의 측정검사를 행할 수 있다.

Claims

복수의 출력신호를 동시에 검사하기 위한 기구를 갖는 반도체 집적회로에 있어서,

복수의 출력신호가 일치하고 있는지 아닌지를 검사하는 일치검출회로와,

상기 복수의 출력신호가 일치하고 있는 경우에 특정한 출력신호를 대표 핀에만 출력하고, 상기 복수의 출력신호가 일치하지 않고 있는 경우에 상기 특정한 출력신호를 차단하여 상기 대표 핀을 다른 모든 핀과 함께 하이 임피던스 상태로 하는 대표 출력 버퍼를 구비한 것을 특징으로 하는 반도체 집적회로.
제 1항에 있어서,

상기 특정한 출력신호가 상기 대표 출력 버퍼에 도달한 후, 상기 대표 출력 버퍼의 상태가 결정되기 까지의 사이에, 소정의 지연시간을 확보하는 지연회로를 구비한 것을 특징으로 하는 반도체 집적회로.
제 1항에 있어서,

상기 복수의 출력신호는 클럭신호와 동기하여 출력되는 동시에,

상기 복수의 출력신호가 일치하고 있는지 아닌지에 따른 신호를, 상기 복수의 출력신호가 출력되고 나서 소정의 클럭수의 후에, 상기 클럭신호와 동기하여 상기 대표 출력 버퍼에 공급하는 래치회로를 구비한 것을 특징으로 하는 반도체 집적회로.