JPH05159568A

JPH05159568A - 半導体記憶装置

Info

Publication number: JPH05159568A
Application number: JP3348253A
Authority: JP
Inventors: Kazuhiko Kajitani; 一彦梶谷; Hiroaki Kotani; 博昭小谷; Manabu Tsunosaki; 学角崎; Satoru Udagawa; 哲宇田川; Yasunori Yamaguchi; 泰紀山口; Hiroyuki Miyano; 裕之宮野; Tetsuo Matsumoto; 哲郎松本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-12-04
Filing date: 1991-12-04
Publication date: 1993-06-25

Abstract

(57)【要約】（修正有）【目的】アドレス縮退をともなうテストモード等を容
易に設定しうるダイナミック型ＲＡＭ等の半導体記憶装
置を実現する。これにより、バーインテストにおける障
害検出率を高め、その試験工数を削減して、ダイナミッ
ク型ＲＡＭ等ならびにその試験装置の低コスト化を推進
する。【構成】ダイナミック型ＲＡＭ等のバーインテスト
を、例えば４本のワード線Ｗ０〜Ｗ３を同時に選択状態
として行い、これによって縮退されるＸアドレス信号Ａ
Ｘ０に対応するアドレス入力端子Ａ０から、バーインテ
ストを設定するための高電圧のモード設定信号を入力す
る。また、指定されたワード線に伝達されるワード線選
択電圧ＶＣＷとして、通常の動作モードではワード線選
択電圧発生回路ＶＣＨＧから出力される選択電圧ＶＣＨ
を伝達し、バーインテストモードでは外部電源電圧ＶＣ
Ｃを伝達する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
するもので、例えば、スタティックワード線選択方式を
採るダイナミック型ＲＡＭ（ランダムアクセスメモリ）
ならびにそのバーインテストに利用して特に有効な技術
に関するものである。

【０００２】

【従来の技術】所定のワード線選択電圧を選択的に伝達
することでメモリアレイの指定されたワード線を選択的
に選択状態とするスタティックワード線選択方式があ
り、このようなスタティックワード線選択方式を採るダ
イナミック型ＲＡＭがある。これらのダイナミック型Ｒ
ＡＭは、例えば＋５Ｖの外部電源電圧を降圧することで
＋３．３Ｖのような安定した内部電源電圧を形成する降
圧回路と、この内部電源電圧をもとに内部電源電圧より
少なくともＮチャンネルＭＯＳＦＥＴ（金属酸化物半導
体型電界効果トランジスタ。この明細書では、ＭＯＳＦ
ＥＴをして絶縁ゲート型電界効果トランジスタの総称と
する）のしきい値電圧分以上高いワード線選択電圧を形
成するワード線選択電圧発生回路とを備える。

【０００３】一方、ダイナミック型ＲＡＭ等の半導体記
憶装置において、例えばゲート酸化膜不良等により障害
が発生しやすくなったＭＯＳＦＥＴ等を早期に検出する
ことを目的として、例えば電源電圧や周辺温度を異常に
高くした状態で加速試験を行ういわゆるバーインテスト
が実施される。

【０００４】スタティックワード線選択方式を採るダイ
ナミック型ＲＡＭについては、例えば、特願平１−６５
８４１号等に記載されている。

【０００５】

【発明が解決しようとする課題】上記に記載されるよう
な従来のダイナミック型ＲＡＭにおいて、バーインテス
トは、通常の動作モードと同様、アドレスを択一的に指
定することにより行われる。このため、ダイナミック型
ＲＡＭの大容量化が進んだ近年では、ワード線やセンス
アンプ等に対するストレスデューティが記憶容量に反比
例して小さくなって障害検出率が低下し、また充分なス
トレスデューティを確保しようとすると試験工数が増大
してダイナミック型ＲＡＭの低コスト化が阻害される。

【０００６】これに対処するため、例えば、バーインテ
スト時に複数のワード線を選択状態とすることでストレ
スデューティを高める方法が考えられるが、従来のダイ
ナミック型ＲＡＭではワード線選択電圧発生回路の駆動
能力が不足し、また安定した内部電源電圧をもとに形成
されるワード線選択電圧の電位を変化させること自体が
困難なものとなる。さらに、従来のダイナミック型ＲＡ
Ｍでは、バーインテスト等のようなテストモードの設定
が、例えばカラムアドレスストローブ信号ＣＡＳＢ（こ
こで、それが有効とされるとき選択的にロウレベルとさ
れるいわゆる反転信号及び反転信号線等については、そ
の名称の末尾にＢを付して表す。以下同様）及びライト
イネーブル信号ＷＥＢがロウアドレスストローブ信号Ｒ
ＡＳＢに先立ってロウレベルとされるいわゆるＷＣＢＲ
サイクルを実行ししかも所定の外部端子に回路の電源電
圧を超える所定の高電圧を印加することよって行われ
る。その結果、バーインテストを実施する試験装置の構
成が複雑となり、これによってダイナミック型ＲＡＭの
低コスト化が制限される。

【０００７】この発明の目的は、アドレス縮退をともな
うテストモードを容易に設定しうるダイナミック型ＲＡ
Ｍ等の半導体記憶装置を提供することにある。この発明
の他の目的は、バーインテストにおける障害検出率を高
め、その試験工数を削減することにある。この発明のさ
らなる目的は、ダイナミック型ＲＡＭ等ならびにその試
験装置の低コスト化を推進することにある。

【０００８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ダイナミック型ＲＡＭ等のバ
ーインテストを、複数のワード線を同時に選択状態とし
て行い、これによって縮退されるアドレスに対応するア
ドレス入力端子から、バーインテストモードを設定する
ためのモード設定信号を入力する。また、指定されたワ
ード線に伝達されるワード線選択電圧として、通常モー
ドではワード線選択電圧発生回路から出力されるワード
線選択電圧を伝達し、バーインテストでは外部電源電圧
を伝達する。

【００１０】

【作用】上記手段によれば、ワード線選択電圧発生回路
の駆動能力による制約を受けることなく、またテストモ
ード設定のための外部端子を追加することなく、バーイ
ンテストにおけるストレスデューティを大きくすること
ができる。これにより、ダイナミック型ＲＡＭ等の障害
検出率を高め、その試験工数を削減できるとともに、試
験装置の簡素化を図ることができる。その結果、ダイナ
ミック型ＲＡＭ等ならびにその試験装置の低コスト化を
推進することができる。

【００１１】

【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭの一実施例のブロック図が示されている。同
図により、まずこの実施例のダイナミック型ＲＡＭの概
要とその特徴について説明する。なお、図１の各ブロッ
クを構成する回路素子は、公知の半導体集積回路の製造
技術により、単結晶シリコンのような１個の半導体基板
上に形成される。また、以下の回路図において、そのチ
ャンネル（バックゲート）部に矢印が付されるＭＯＳＦ
ＥＴはＰチャンネル型であって、矢印の付されないＮチ
ャンネルＭＯＳＦＥＴと区別して示される。

【００１２】図１において、この実施例のダイナミック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成とする。メモリアレ
イＭＡＲＹは、後述するように、同図の垂直方向に平行
して配置されるｍ＋１本のワード線Ｗ０〜Ｗｍと、水平
方向に平行して配置されるｎ＋１組の相補ビット線Ｂ０
＊〜Ｂｎ＊（ここで、例えば非反転ビット線Ｂ０及び反
転ビット線Ｂ０Ｂをあわせて相補ビット線Ｂ０＊のよう
に＊を付して表す。以下同様）ならびにこれらのワード
線及び相補ビット線の交点に格子状に配置される（ｍ＋
１）×（ｎ＋１）個のダイナミック型メモリセルとを含
む。この実施例において、ワード線Ｗ０〜Ｗｍは、特に
制限されないが、４本ずつグループ分割され、ｐ＋１個
のワード線群ＷＧ０〜ＷＧｐを構成する。このワード線
群の数ｐ＋１が、ｐ＋１＝（ｍ＋１）／４となることは言うまでもない。

【００１３】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍは、ワード線駆動回路ＷＤに結合され、択一
的に選択状態とされる。ワード線駆動回路ＷＤは、後述
するように、ワード線Ｗ０〜Ｗｍに対応して設けられる
ｍ＋１個の単位ワード線駆動回路ＵＤ０〜ＵＤｍを備え
る。ワード線駆動回路ＷＤには、ＰチャンネルＭＯＳＦ
ＥＴＱ１又はＮチャンネルＭＯＳＦＥＴＱ１１を介して
ワード線選択電圧ＶＣＷが供給され、タイミング発生回
路ＴＧから内部制御信号ＷＰＨが供給される。また、Ｘ
プリデコーダＰＸＤから４ビットの反転選択信号ＷＸ０
Ｂ〜ＷＸ３Ｂが供給され、ＸアドレスデコーダＸＤか
ら、ワード線群ＷＧ０〜ＷＧｐに対応するｐ＋１ビット
のワード線群選択信号ＷＧＳ０〜ＷＧＳｐが供給され
る。なお、反転選択信号ＷＸ０Ｂ〜ＷＸ３Ｂは、後述す
るように、ダイナミック型ＲＡＭが通常の動作モードと
されるとき内部アドレス信号Ｘ０及びＸ１に従って択一
的にロウレベルとされ、ダイナミック型ＲＡＭがバーイ
ンテストモードとされるときこれらの内部アドレス信号
に関係なく一斉にロウレベルとされる。

【００１４】ワード線駆動回路ＷＤは、内部制御信号Ｗ
ＰＨ及び反転選択信号ＷＸ０Ｂ〜ＷＸ３Ｂならびにワー
ド線群選択信号ＷＧＳ０〜ＷＧＳｐをもとに、メモリア
レイＭＡＲＹの対応するワード線を選択的にワード線選
択電圧ＶＣＷのような選択レベルとする。すなわち、ワ
ード線駆動回路ＷＤは、ダイナミック型ＲＡＭが通常の
動作モードで選択状態とされるとき、メモリアレイＭＡ
ＲＹの対応するワード線Ｗ０〜Ｗｍを択一的に選択状態
とし、ダイナミック型ＲＡＭがバーインテストモードで
選択状態とされるときメモリアレイＭＡＲＹの対応する
ワード線群ＷＧ０〜ＷＧｐを構成する４本のワード線を
一斉に選択状態とする。これにより、ダイナミック型Ｒ
ＡＭのバーインテストモードにおけるストレスデューテ
ィが大きくされ、その障害検出率が高められるととも
に、ダイナミック型ＲＡＭの試験工数が削減され、その
低コスト化が推進されるものとなる。

【００１５】ところで、上記ＭＯＳＦＥＴＱ１のソース
は、ワード線選択電圧発生回路ＶＣＨＧの出力端子ＶＣ
Ｈに結合され、ＭＯＳＦＥＴＱ１１のドレインは、外部
端子ＶＣＣに結合される。また、これらのＭＯＳＦＥＴ
のゲートには、高電圧検出回路ＶＨから内部制御信号Ｔ
Ｂ２が供給される。ここで、ワード線選択電圧発生回路
ＶＣＨＧの出力端子ＶＣＨには、内部電源電圧ＶＣＬよ
り少なくともＮチャンネルＭＯＳＦＥＴのしきい値電圧
分以上高い＋４．２Ｖのような所定の選択電圧ＶＣＨが
出力され、外部端子ＶＣＣには、＋５Ｖのような外部電
源電圧ＶＣＣが供給される。また、内部制御信号ＴＢ２
は、ダイナミック型ＲＡＭが通常の動作モードとされる
とき接地電位ＶＳＳのようなロウレベルとされ、ダイナ
ミック型ＲＡＭがバーインテストモードとされるとき外
部電源電圧ＶＣＣのようなハイレベルとされる。これら
の結果、ワード線駆動回路ＷＤには、ダイナミック型Ｒ
ＡＭが通常の動作モードとされるとき、ワード線選択電
圧発生回路ＶＣＨＧにより形成される選択電圧ＶＣＨが
ワード線選択電圧ＶＣＷとして供給され、ダイナミック
型ＲＡＭがバーインテストモードとされるときには、外
部電源電圧ＶＣＣがＭＯＳＦＥＴＱ１１のしきい値電圧
Ｖｔｈ分だけ低くされてワード線選択電圧ＶＣＷとな
る。このとき、ＭＯＳＦＥＴＱ１１のしきい値電圧Ｖｔ
ｈを０．８Ｖとすることで、ワード線選択電圧ＶＣＷの
電位を選択電圧ＶＣＨと同じ＋４．２Ｖとなるよう設定
することができる。

【００１６】前述のように、ダイナミック型ＲＡＭがバ
ーインテストモードとされるとき、メモリアレイＭＡＲ
Ｙでは各ワード線群を構成する４本のワード線が一斉に
選択状態とされ、ワード線選択電圧発生回路ＶＣＨＧの
駆動能力が不足する。ところが、この実施例では、ダイ
ナミック型ＲＡＭがバーインテストモードとされ内部制
御信号ＴＢ２がハイレベルとされることでＭＯＳＦＥＴ
Ｑ１１がオン状態となり、外部電源電圧ＶＣＣがそのま
まワード線選択電圧ＶＣＷとしてワード線駆動回路ＷＤ
に供給される。その結果、ワード線選択電圧発生回路Ｖ
ＣＨＧの駆動能力による制約を受けることなく、４本の
ワード線を同時に選択状態とし、バーインテストモード
のストレスデューティを大きくすることができる。

【００１７】ＸプリデコーダＰＸＤには、Ｘアドレスバ
ッファＸＢから２ビットの内部アドレス信号Ｘ０及びＸ
１が供給される。また、タイミング発生回路ＴＧから内
部制御信号ＸＤＧが供給され、高電圧検出回路ＶＨから
内部制御信号ＴＢ１が供給される。一方、Ｘアドレスデ
コーダＸＤには、ＸアドレスバッファＸＢからｉ−１ビ
ットの内部アドレス信号Ｘ２〜Ｘｉが供給され、タイミ
ング発生回路ＴＧから内部制御信号ＸＤＧが供給され
る。ＸアドレスバッファＸＢには、アドレス入力端子Ａ
０〜Ａｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが時分
割的に供給され、タイミング発生回路ＴＧから内部制御
信号ＸＬが供給される。なお、内部制御信号ＴＢ１は、
ダイナミック型ＲＡＭが通常の動作モードとされるとき
接地電位ＶＳＳのようなロウレベルとされ、ダイナミッ
ク型ＲＡＭがバーインテストモードとされるとき内部電
源電圧ＶＣＬのようなハイレベルとされる。

【００１８】ＸプリデコーダＰＸＤは、内部制御信号Ｘ
ＤＧがハイレベルとされることで選択的に動作状態とさ
れる。この動作状態において、ダイナミック型ＲＡＭが
通常の動作モードとされ内部制御信号ＴＢ１がロウレベ
ルとされる場合、ＸプリデコーダＰＸＤは、内部制御信
号Ｘ０及びＸ１をデコードして、対応する反転選択信号
ＷＸ０Ｂ〜ＷＸ３Ｂを択一的に接地電位ＶＳＳのような
ロウレベルとする。ダイナミック型ＲＡＭがバーインテ
ストモードとされ内部制御信号ＴＢ１がハイレベルとさ
れる場合、ＸプリデコーダＰＸＤは、内部制御信号Ｘ０
及びＸ１に関係なく反転選択信号ＷＸ０Ｂ〜ＷＸ３Ｂを
一斉にロウレベルとする。

【００１９】一方、ＸアドレスデコーダＸＤは、内部制
御信号ＸＤＧがハイレベルとされることで選択的に動作
状態とされる。この動作状態において、Ｘアドレスデコ
ーダＸＤは内部アドレス信号Ｘ２〜Ｘｉをデコードし
て、対応するワード線群選択信号ＷＧＳ０〜ＷＧＳｐを
択一的にハイレベルとする。また、Ｘアドレスバッファ
ＸＢは、アドレス入力端子Ａ０〜Ａｉを介して時分割的
に供給されるＸアドレス信号ＡＸ０〜ＡＸｉを内部制御
信号ＸＬに従って取り込み、保持するとともに、これら
のＸアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘｉ
を形成して、ＸプリデコーダＰＸＤ及びＸアドレスデコ
ーダＸＤに供給する。

【００２０】次に、メモリアレイＭＡＲＹを構成する相
補ビット線Ｂ０＊〜Ｂｎ＊は、センスアンプＳＡの対応
する単位回路に結合され、さらに相補共通データ線ＣＤ
＊に選択的に接続される。センスアンプＳＡは、メモリ
アレイＭＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊に対応し
て設けられるｎ＋１個の単位回路を備える。これらの単
位回路は、一対のＣＭＯＳインバータが交差結合されて
なる単位増幅回路と、相補ビット線Ｂ０＊〜Ｂｎ＊なら
びに相補共通データ線ＣＤ＊間に設けられる１対のスイ
ッチＭＯＳＦＥＴとをそれぞれ含む。このうち、各単位
増幅回路は、図示されない内部制御信号ＰＡがハイレベ
ルとされることで選択的にかつ一斉に動作状態とされ、
メモリアレイＭＡＲＹの選択されたワード線に結合され
るｎ＋１個のメモリセルから対応する相補ビット線Ｂ０
＊〜Ｂｎ＊を介して出力される微小読み出し信号を増幅
して、ハイレベル又はロウレベルの２値読み出し信号と
する。また、各単位回路のスイッチＭＯＳＦＥＴは、Ｙ
アドレスデコーダＹＤから供給されるビット線選択信号
が択一的にハイレベルとされることで選択的にオン状態
となり、メモリアレイＭＡＲＹの対応する相補ビット線
Ｂ０＊〜Ｂｎ＊と共通データ線ＣＤ＊とを選択的に接続
状態とする。

【００２１】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｉ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｉが供給され、タイミング発生回路ＴＧから内部制
御信号ＹＤＧが供給される。また、Ｙアドレスバッファ
ＹＢには、アドレス入力端子Ａ０〜Ａｉを介してＹアド
レス信号ＡＹ０〜ＡＹｉが時分割的に供給され、タイミ
ング発生回路ＴＧから内部制御信号ＹＬが供給される。

【００２２】ＹアドレスデコーダＹＤは、上記内部制御
信号ＹＤＧがハイレベルとされることで選択的に動作状
態とされる。この動作状態において、Ｙアドレスデコー
ダＹＤは、内部アドレス信号Ｙ０〜Ｙｉをデコードし
て、上記ビット線選択信号を択一的にハイレベルとす
る。また、ＹアドレスバッファＹＢは、アドレス入力端
子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ０
〜ＡＹｉを内部制御信号ＹＬに従って取り込み・保持す
るとともに、これらのＹアドレス信号をもとに内部アド
レス信号Ｙ０〜Ｙｉを形成し、ＹアドレスデコーダＹＤ
に供給する。

【００２３】ところで、この実施例のダイナミック型Ｒ
ＡＭでは、アドレス入力端子Ａ０がＸアドレスバッファ
ＸＢ及びＹアドレスバッファＹＢに結合されるととも
に、高電圧検出回路ＶＨに結合される。高電圧検出回路
ＶＨは、アドレス入力端子Ａ０をモニタし、その電位が
外部電源電圧ＶＣＣの所定値を超える例えば＋８Ｖのよ
うな所定の高電圧とされるとき、その出力信号すなわち
内部制御信号ＴＢ１及びＴＢ２を選択的にハイレベルと
して、ダイナミック型ＲＡＭをバーインテストモードと
する。つまり、この実施例では、アドレス入力端子Ａ０
はバーインテストモードを設定するための外部端子とし
て兼用され、所定の高電圧とされることで選択的に有効
とされるモード設定信号が供給されるものである。

【００２４】ダイナミック型ＲＡＭがバーインテストモ
ードとされるとき、図示しないがこのチップはＹアドレ
ス信号ＡＹ０，ＡＹ１を縮退した４ビット同時テストモ
ードに入る（このようなテストモードについては公知で
ある）ため、Ｙアドレス信号ＡＹ０〜ＡＹ１は必要とさ
れない。また、メモリアレイＭＡＲＹでは４本のワード
線が同時に選択状態とされ、ＸプリデコーダＰＸＤでは
内部制御信号Ｘ０及びＸ１つまりはアドレス入力端子Ａ
０及びＡ１を介して時分割的に供給されるＸアドレス信
号ＡＸ０及びＡＸ１が無視され、いわゆる縮退される。
しかるに、この実施例のダイナミック型ＲＡＭでは、縮
退されたアドレスに対応するアドレス入力端子Ａ０を、
モード設定用の外部端子として兼用するものである。ア
ドレス入力端子Ａ０を介してモード設定信号が入力され
るとき、ダイナミック型ＲＡＭは、ロウアドレスストロ
ーブ信号ＲＡＳＢ及びカラムアドレスストローブ信号Ｃ
ＡＳＢならびにライトイネーブル信号ＷＥＢ等の起動制
御信号が例えばＷＣＢＲサイクルのような特殊な組み合
わせとされることを必要条件としない。その結果、モー
ド設定のための外部端子を増設することなく、アドレス
縮退をともなうテストモードを容易に設定しうるものと
なる。

【００２５】相補共通データ線ＣＤ＊は、データ入出力
回路ＩＯに結合される。データ入出力回路ＩＯは、ライ
トアンプ及びメインアンプならびにデータ入力バッファ
及びデータ出力バッファを含む。このうち、ライトアン
プの入力端子は、データ入力バッファの出力端子に結合
され、その出力端子は、相補共通データ線ＣＤ＊に結合
される。また、メインアンプの入力端子は、相補共通デ
ータ線ＣＤ＊に結合され、その出力端子は、データ出力
バッファの入力端子に結合される。データ入力バッファ
の入力端子は、データ入力端子Ｄｉｎに結合され、デー
タ出力バッファの出力端子は、データ出力端子Ｄｏｕｔ
に結合される。

【００２６】データ入出力回路ＩＯのデータ入力バッフ
ァは、ダイナミック型ＲＡＭがライトモードで選択状態
とされるとき、データ入力端子Ｄｉｎを介して供給され
る書き込みデータを取り込み、ライトアンプに伝達す
る。この書き込みデータは、ライトアンプによって所定
の相補書き込み信号とされ、相補共通データ線ＣＤ＊を
介してメモリアレイＭＡＲＹの選択された１個のメモリ
セルに書き込まれる。一方、データ入出力回路ＩＯのメ
インアンプは、ダイナミック型ＲＡＭがリードモードで
選択状態とされるとき、メモリアレイＭＡＲＹの選択さ
れた１個のメモリセルから相補共通データ線ＣＤ＊を介
して出力される読み出し信号をさらに増幅し、データ出
力バッファに伝達する。この読み出し信号は、データ出
力バッファからデータ出力端子Ｄｏｕｔを介して外部に
送出される。

【００２７】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ及びカラムアドレスストローブ信号ＣＡＳＢな
らびにライトイネーブル信号ＷＥＢをもとに、上記各種
の内部制御信号を形成し、ダイナミック型ＲＡＭの各部
に供給する。なお、タイミング発生回路ＴＧには、内部
制御信号ＷＰＨのハイレベルを後述する所定のレベルに
設定する必要から、前記ワード線選択電圧ＶＣＷが供給
される。

【００２８】この実施例のダイナミック型ＲＡＭは、さ
らに、降圧回路ＶＤ及びワード線選択電圧発生回路ＶＣ
ＨＧを備える。このうち、降圧回路ＶＤには、電源電圧
供給端子ＶＣＣを介して外部電源電圧ＶＣＣが供給さ
れ、ワード線選択電圧発生回路ＶＣＨＧには、降圧回路
ＶＤによって形成される内部電源電圧ＶＣＬが供給され
る。ここで、外部電源電圧ＶＣＣは、特に制限されない
が、＋５Ｖのような比較的絶対値の大きな正の電源電圧
とされ、内部電源電圧ＶＣＬは、＋３．３Ｖのような比
較的絶対値の小さな正の電源電圧とされる。

【００２９】降圧回路ＶＤは、電源電圧供給端子ＶＣＣ
を介して供給される外部電源電圧ＶＣＣを降圧すること
により、外部電源電圧ＶＣＣのレベル変動を受けない安
定した内部電源電圧ＶＣＬを形成し、ダイナミック型Ｒ
ＡＭの各部に動作電源として供給する。また、ワード線
選択電圧発生回路ＶＣＨＧは、内部電源電圧ＶＣＬを昇
圧して所定の選択電圧ＶＣＨを形成する。この実施例に
おいて、選択電圧ＶＣＨは＋４．２Ｖとされ、内部電源
電圧ＶＣＬより少なくともＮチャンネルＭＯＳＦＥＴの
しきい値電圧Ｖｔｈ分以上高い高電圧とされる。

【００３０】図２には、図１のダイナミック型ＲＡＭに
含まれるメモリアレイＭＡＲＹ及びワード線駆動回路Ｗ
Ｄの一実施例の回路図が示されている。同図により、こ
の実施例のメモリアレイＭＡＲＹ及びワード線駆動回路
ＷＤの具体的な構成及び動作ならびにその特徴について
説明する。

【００３１】図２において、この実施例のメモリアレイ
ＭＡＲＹは、同図の垂直方向に平行して配置されるｍ＋
１本のワード線Ｗ０〜Ｗｍと、水平方向に平行して配置
されるｎ＋１組の相補ビット線Ｂ０＊〜Ｂｎ＊とを含
む。これらのワード線及び相補ビット線の交点には、情
報蓄積キャパシタＣｓとＮチャンネル型のアドレス選択
ＭＯＳＦＥＴＱａからなる（ｍ＋１）×（ｎ＋１）個の
ダイナミック型メモリセルが格子状に配置される。メモ
リアレイＭＡＲＹの同一の行に配置されるｎ＋１個のメ
モリセルのアドレス選択ＭＯＳＦＥＴＱａのゲートは、
対応するワード線Ｗ０〜Ｗｍに共通結合される。また、
同一の列に配置されるｍ＋１個のメモリセルのアドレス
選択ＭＯＳＦＥＴＱａのドレインは、対応する相補ビッ
ト線Ｂ０＊〜Ｂｎ＊の非反転又は反転信号線に所定の規
則性をもって交互に結合される。メモリアレイＭＡＲＹ
を構成するすべてのメモリセルの情報蓄積キャパシタＣ
ｓのプレート電極には、所定のプレート電圧ＶＰＬが共
通に供給される。

【００３２】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍは、前述のように、ワード線駆動回路ＷＤに
結合され、択一的に選択状態とされる。ワード線駆動回
路ＷＤは、図２に例示されるように、メモリアレイＭＡ
ＲＹのワード線Ｗ０〜Ｗｍに対応して設けられるｍ＋１
個の単位ワード線駆動回路ＵＤ０〜ＵＤｍを備える。こ
れらの単位ワード線駆動回路は、メモリアレイＭＡＲＹ
のワード線群ＷＧ０〜ＷＧｐに対応して４個ずつグルー
プ分割される。

【００３３】ワード線駆動回路ＷＤの単位ワード線駆動
回路ＵＤ０〜ＵＤｍは、単位ワード線駆動回路ＵＷＤ０
に代表して示されるように、ワード線選択電圧ＶＣＷと
接地電位ＶＳＳとの間に直列形態に設けられるＰチャン
ネルＭＯＳＦＥＴＱ４及びＮチャンネルＭＯＳＦＥＴＱ
１２を含む。これらのＭＯＳＦＥＴのゲートは、並列形
態とされる２個のＰチャンネルＭＯＳＦＥＴＱ２及びＱ
３を介してワード線選択電圧ＶＣＷに結合されるととも
に、対応するＮチャンネルＭＯＳＦＥＴＱ１３を介して
反転選択信号線ＷＸ０Ｂ〜ＷＸ３Ｂに順次結合される。
各ワード線群に対応する４個のＭＯＳＦＥＴＱ１３のゲ
ートはそれぞれ共通結合され、ＸアドレスデコーダＸＤ
から対応するワード線群選択信号ＷＧＳ０〜ＷＧＳｐが
供給される。ＭＯＳＦＥＴＱ４及びＱ１２の共通結合さ
れたドレインは、ＭＯＳＦＥＴＱ３のゲートに結合され
るとともに、メモリアレイＭＡＲＹの対応するワード線
Ｗ０〜Ｗｍに結合される。すべての単位ワード線駆動回
路ＵＤ０〜ＵＤｍを構成するＭＯＳＦＥＴＱ２のゲート
には、タイミング発生回路ＴＧから内部制御信号ＷＰＨ
が共通に供給される。

【００３４】ここで、ワード線選択電圧ＶＣＷは、前述
のように、ダイナミック型ＲＡＭが通常の動作モードと
されるときワード線選択電圧発生回路ＶＣＨＧから供給
される選択電圧ＶＣＨをもとに形成され、ダイナミック
型ＲＡＭがバーインテストモードとされるとき外部電源
電圧ＶＣＣをもとに形成される。また、内部制御信号Ｗ
ＰＨは、ダイナミック型ＲＡＭが選択状態とされるとき
ワード線選択電圧ＶＣＷのようなハイレベルとされ、ダ
イナミック型ＲＡＭが非選択状態とされるとき所定のタ
イミングで接地電位ＶＳＳのようなロウレベルとされ
る。さらに、反転選択信号ＷＸ０Ｂ〜ＷＸ３Ｂは、ダイ
ナミック型ＲＡＭが通常の動作モードとされるとき内部
アドレス信号Ｘ０及びＸ１に従って択一的にロウレベル
とされ、ダイナミック型ＲＡＭがバーインテストモード
とされるときこれらの内部アドレス信号に関係なく一斉
にロウレベルとされる。

【００３５】ダイナミック型ＲＡＭが非選択状態とされ
るとき、内部制御信号ＷＰＨはロウレベルとされる。ま
た、反転選択信号ＷＸ０Ｂ〜ＷＸ３Ｂはすべてハイレベ
ルとされ、ワード線群選択信号ＷＧＳ０〜ＷＧＳｐはす
べてロウレベルとされる。このため、ワード線駆動回路
ＷＤでは、すべての単位ワード線駆動回路ＵＤ０〜ＵＤ
ｍのＭＯＳＦＥＴＱ２及びＱ１２が一斉にオン状態とさ
れ、メモリアレイＭＡＲＹのワード線Ｗ０〜Ｗｍはすべ
て接地電位ＶＳＳのようなロウレベルつまり非選択レベ
ルとされる。ワード線Ｗ０〜Ｗｍの非選択レベルは、実
質的にＭＯＳＦＥＴＱ３を介してフィードバックされ、
対応するＭＯＳＦＥＴＱ１２のゲート電位を確実にワー
ド線選択電圧ＶＣＷのようなハイレベルとする。

【００３６】一方、ダイナミック型ＲＡＭが通常の動作
モードで選択状態とされると、内部制御信号ＷＰＨがワ
ード線選択電圧ＶＣＷのようなハイレベルとされ、反転
選択信号ＷＸ０Ｂ〜ＷＸ３Ｂが内部アドレス信号Ｘ０及
びＸ１に従って択一的にロウレベルとされる。また、ワ
ード線群選択信号ＷＧＳ０〜ＷＧＳｐが、内部アドレス
信号Ｘ２〜Ｘｉに従って択一的にハイレベルとされる。
このため、ワード線駆動回路ＷＤでは、まず内部制御信
号ＷＰＨのハイレベルを受けてすべての単位ワード線駆
動回路ＵＤ０〜ＵＤｍのＭＯＳＦＥＴＱ２がオフ状態と
され、ワード線群選択信号ＷＧＳ０〜ＷＧＳｐのハイレ
ベルを受けて対応する４個の単位ワード線駆動回路のＭ
ＯＳＦＥＴＱ１３がオン状態となる。しかるに、これら
の単位ワード線駆動回路のうちの１個の単位ワード線駆
動回路のＭＯＳＦＥＴＱ４が、対応する反転選択信号Ｗ
Ｘ０Ｂ〜ＷＸ３Ｂのロウレベルを受けて択一的にオン状
態とされ、ＭＯＳＦＥＴＱ１２が択一的にオフ状態とさ
れる。その結果、ロウレベルの反転選択信号に対応する
１本のワード線Ｗ０〜Ｗｍが択一的にワード線選択電圧
ＶＣＷのようなハイレベルすなわち選択状態とされる。
つまり、この実施例のダイナミック型ＲＡＭでは、所定
のワード線選択電圧ＶＣＷを選択的に伝達することでメ
モリアレイＭＡＲＹのワード線Ｗ０〜Ｗｍを択一的に選
択状態とするいわゆるスタティックワード線選択方式が
採られるものである。

【００３７】図３ならびに図４には、図１のダイナミッ
ク型ＲＡＭの通常モードならびにバーインテストモード
における信号波形図がそれぞれ示されている。これらの
図をもとに、この実施例のダイナミック型ＲＡＭの通常
モードならびにバーインテストモードについて説明す
る。

【００３８】図３において、ダイナミック型ＲＡＭは、
アドレス入力端子Ａ０〜Ａｉに外部電源電圧ＶＣＣの所
定値を超えないＸアドレス信号ＡＸ０〜ＡＸｉが供給さ
れロウアドレスストローブ信号ＲＡＳＢがロウレベルと
されることで、通常の動作モードによる選択状態とされ
る。このとき、Ｘアドレス信号ＡＸ０及びＡＸ１は、と
もにロウレベルＬとされ、Ｘアドレス信号ＡＸ２〜ＡＸ
ｉは、ワード線群ＷＧ０を指定する組み合わせすなわち
すべてロウレベルとされる。ダイナミック型ＲＡＭで
は、アドレス入力端子Ａ０が通常の論理レベルとされる
ことで、高電圧検出回路ＶＨの出力信号すなわち内部制
御信号ＴＢ１及びＴＢ２がともに接地電位ＶＳＳのよう
なロウレベルとされる。このため、ＭＯＳＦＥＴＱ１が
オン状態となり、ワード線選択電圧発生回路ＶＣＨＧに
より形成される選択電圧ＶＣＨがワード線選択電圧ＶＣ
Ｗとしてワード線駆動回路ＷＤに供給される。

【００３９】次に、ダイナミック型ＲＡＭが選択状態と
されてから所定の時間が経過した時点で内部制御信号Ｘ
ＤＧがハイレベルとされ、内部制御信号ＷＰＨがワード
線選択電圧ＶＣＷのようなハイレベルとされる。このた
め、内部制御信号ＸＤＧのハイレベルを受けて、反転選
択信号ＷＸ０Ｂが択一的にロウレベルとされ、ワード線
群選択信号ＷＧＳ０が択一的にハイレベルとされる。こ
れにより、メモリアレイＭＡＲＹのワード線Ｗ０が択一
的にワード線選択電圧ＶＣＷすなわち選択電圧ＶＣＨの
ような選択レベルとされる。

【００４０】一方、ダイナミック型ＲＡＭは、図４に示
されるように、アドレス入力端子Ａ０に外部電源電圧Ｖ
ＣＣの所定値を超える所定の高電圧ＳＶＣが印加される
ことで、バーインテストモードとされる。高電圧検出回
路ＶＨでは、アドレス入力端子Ａ０の高電圧ＳＶＣを受
けて、内部制御信号ＴＢ１が内部電源電圧ＶＣＬのよう
なハイレベルとされ、内部制御信号ＴＢ２が外部電源電
圧ＶＣＣのようなハイレベルとされる。このため、ＭＯ
ＳＦＥＴＱ１１がオン状態となって、外部電源電圧ＶＣ
Ｃがワード線選択電圧ＶＣＷとしてワード線駆動回路Ｗ
Ｄに供給される。このとき、ワード線選択電圧ＶＣＷの
電位は、ＭＯＳＦＥＴＱ１１のしきい値電圧Ｖｔｈ分だ
け低くされ、ＶＣＣ−Ｖｔｈとなる。

【００４１】次に、ロウアドレスストローブ信号ＲＡＳ
Ｂがロウレベルとされることでダイナミック型ＲＡＭは
バーインテストモードで選択状態とされ、やや遅れて内
部制御信号ＸＤＧがハイレベルとされるとともに内部制
御信号ＷＰＨがワード線選択電圧ＶＣＷのようなハイレ
ベルとされる。そして、内部制御信号ＸＤＧ及びＴＢ１
のハイレベルを受けて、反転選択信号ＷＸ０Ｂ〜ＷＸ３
Ｂが一斉にロウレベルとされ、ワード線群選択信号ＷＧ
Ｓ０が択一的にハイレベルとされる。これにより、メモ
リアレイＭＡＲＹの４本のワード線Ｗ０〜Ｗ３が一斉に
ワード線選択電圧ＶＣＷすなわちＶＣＣ−Ｖｔｈのよう
な選択レベルとされ、所定のバーインテストが実施され
る。

【００４２】以上の本実施例に示されるように、この発
明をスタティックワード線選択方式を採るダイナミック
型ＲＡＭ等の半導体記憶装置ならびにそのバーインテス
トに適用することで、次のような作用効果が得られる。
すなわち、（１）ダイナミック型ＲＡＭ等のバーインテストを、複
数のワード線を同時に選択状態として行い、これによっ
て縮退されるアドレスに対応するアドレス入力端子か
ら、バーインテストモードを設定するためのモード設定
信号を入力するとともに、指定されたワード線に伝達さ
れるワード線選択電圧として、通常モードではワード線
選択電圧発生回路から出力されるワード線選択電圧を伝
達し、バーインテストでは外部電源電圧を伝達すること
で、ワード線選択電圧発生回路の駆動能力による制約を
受けることなく、またテストモード設定のための外部端
子を追加することなく、バーインテストにおけるストレ
スデューティを大きくすることができるという効果が得
られる。（２）上記（１）項において、さらに外部電源電圧ＶＣ
Ｃを所定値より高くすることで、同時に電圧ストレスを
加速できるという効果が得られる。（３）上記（１）項及び（２）項により、ダイナミック
型ＲＡＭ等のバーインテストにおける障害検出率を高
め、その試験工数を削減できるとともに、試験装置の簡
素化を図ることができるという効果が得られる。（４）上記（１）項〜（３）項により、ダイナミック型
ＲＡＭ等ならびにその試験装置の低コスト化を推進でき
るという効果が得られる。

【００４３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭのメモリアレ
イＭＡＲＹは、複数のサブメモリアレイに分割できる
し、シェアドセンス方式を採ることもできる。また、ダ
イナミック型ＲＡＭは、アドレスマルチプレクス方式を
採ることを必要条件としないし、複数ビットの記憶デー
タを同時に入力又は出力するいわゆる多ビット構成を採
ることもできる。バーインテストモードを設定するため
のモード設定信号は、アドレス入力端子Ａ１から入力す
ることができるし、それが有効とされる電位も、例えば
所定の負電位に変更することができる。ダイナミック型
ＲＡＭのブロック構成や起動制御信号及び内部制御信号
等の組み合わせは、種々の実施形態を採りうる。

【００４４】図２において、バーインテストモードにお
いて同時に選択状態とされるワード線の数は、例えばＸ
アドレス信号ＡＸ２をさらに縮退することによって８本
とすることもできる。また、ＸアドレスデコーダＸＤが
すべての内部アドレス信号Ｘ０〜Ｘｉに関するデコード
機能を持ちうる場合、ＸプリデコーダＰＸＤは削除する
ことができる。図３及び図４において、各内部制御信号
及び選択信号等の具体的な電位及びタイミング条件は、
これらの実施例による制約を受けない。

【００４５】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭを基本構成とする擬似スタティック型ＲＡＭや
これらのメモリを内蔵する各種のディジタル集積回路装
置にも適用できる。この発明は、少なくともアドレス縮
退をともなうテストモードを備える半導体記憶装置なら
びにこのような半導体記憶装置を搭載する半導体装置に
広く適用できる。

【００４６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型ＲＡＭ等の
バーインテストを、複数のワード線を同時に選択状態と
して行い、これによって縮退されるアドレスに対応する
アドレス入力端子から、バーインテストを設定するため
のモード設定信号を入力するとともに、指定されたワー
ド線に伝達されるワード線選択電圧として、通常モード
ではワード線選択電圧発生回路から出力されるワード線
選択電圧を伝達し、バーインテストでは外部電源電圧を
伝達することで、ワード線選択電圧発生回路の駆動能力
による制約を受けることなく、またテストモード設定の
ための外部端子を追加することなく、バーインテストに
おけるストレスデューティを大きくすることができる。
これにより、ダイナミック型ＲＡＭ等の障害検出率を高
め、その試験工数を削減できるとともに、試験装置の簡
素化を図ることができる。その結果、ダイナミック型Ｒ
ＡＭ等ならびにその試験装置の低コスト化を推進するこ
とができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭに含まれるメモリ
アレイ及びワード線駆動回路の一実施例を示す回路図で
ある。

【図３】図１のダイナミック型ＲＡＭの通常モードにお
ける信号波形図である。

【図４】図１のダイナミック型ＲＡＭのバーインテスト
モードにおける信号波形図である。

【符号の説明】

ＤＲＡＭ・・・ダイナミック型ＲＡＭ、ＭＡＲＹ・・・
メモリアレイ、ＷＤ・・・ワード線駆動回路、ＳＡ・・
・センスアンプ、ＸＤ・・・Ｘアドレスデコーダ、ＰＸ
Ｄ・・・Ｘプリデコーダ、ＹＤ・・・Ｙアドレスデコー
ダ、ＸＢ・・・Ｘアドレスバッファ、ＹＢ・・・Ｙアド
レスバッファ、ＶＨ・・・高電圧検出回路、ＩＯ・・・
データ入出力回路、ＴＧ・・・タイミング発生回路、Ｖ
Ｄ・・・降圧回路、ＶＣＨＧ・・・ワード線選択電圧発
生回路。Ｗ０〜Ｗｍ・・・ワード線、Ｂ０＊〜Ｂｎ＊・
・・相補ビット線、Ｃｓ・・・情報蓄積キャパシタ、Ｑ
ａ・・・アドレス選択ＭＯＳＦＥＴ。ＵＤ０〜ＵＤｍ・
・・単位ワード線駆動回路。Ｑ１〜Ｑ４・・・Ｐチャン
ネルＭＯＳＦＥＴ、Ｑ１１〜Ｑ１３・・・Ｎチャンネル
ＭＯＳＦＥＴ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/108 8728−4ＭＨ０１Ｌ 27/10 ３２５Ｖ (72)発明者宇田川哲東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者山口泰紀東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者宮野裕之東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者松本哲郎東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】所定のアドレスが縮退される所定の動作
モードを備え、この動作モードを設定するためのモード
設定信号が縮退されるアドレスに対応するアドレス入力
端子を介して入力されることを特徴とする半導体記憶装
置。
【請求項２】上記モード設定信号は、上記アドレス入
力端子の電位が回路の電源電圧を超える所定の高電圧と
されることにより選択的に有効とされるものであること
を特徴とする請求項１の半導体記憶装置。
【請求項３】上記動作モードは、起動制御信号を通常
の動作モードにない所定の組み合わせとすることなく設
定しうるものであることを特徴とする請求項１又は請求
項２の半導体記憶装置。
【請求項４】上記動作モードは、複数のワード線を同
時に選択状態として行われるバーインテストモードであ
ることを特徴とする請求項１，請求項２又は請求項３の
半導体記憶装置。
【請求項５】上記半導体記憶装置は、外部電源電圧を
降圧して所定の内部電源電圧を形成する降圧回路と、上
記内部電源電圧をもとに所定の選択電圧を形成するワー
ド線選択電圧発生回路と、通常の動作モードにおいて上
記選択電圧をまた上記バーインテストモードにおいて上
記外部電源電圧を選択的に伝達することでメモリアレイ
の指定されたワード線を選択状態とするワード線駆動回
路とを具備するダイナミック型ＲＡＭであることを特徴
とする請求項１，請求項２，請求項３又は請求項４の半
導体記憶装置。