KR20170049839A - 고속 신호를 캡쳐할 수 있는 반도체 시스템 및 전자 장치 - Google Patents

고속 신호를 캡쳐할 수 있는 반도체 시스템 및 전자 장치 Download PDF

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Abstract

반도체 시스템은 호스트, 메모리 및 드라이빙 모듈을 포함할 수 있다. 상기 드라이빙 모듈은 호스트와 메모리 사이에서 전송되는 신호를 드라이빙하여, 상기 호스트와 상기 메모리 사이에서 전송되는 신호를 모니터링하더라도 상기 신호의 강도를 유지시킬 수 있다.

Description

고속 신호를 캡쳐할 수 있는 반도체 시스템 및 전자 장치 {SEMICONDUCTOR SYSTEM AND ELECTRONIC DEVICE CAPABLE OF CAPTURING HIGH SPEED SIGNAL}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 고속 신호를 캡쳐할 수 있는 반도체 시스템 및 전자 장치에 관한 것이다.
일반적인 컴퓨터 장치는 신호 버스를 포함하는 메인 보드 상에 프로세서와 메모리를 장착하여, 상기 프로세서와 메모리가 데이터 통신을 수행하도록 구성된다. 최근에는 개인용 및 휴대용 전자 제품 개발이 가속화되면서 프로세서와 메모리가 통합된 형태의 반도체 시스템 또는 전자 장치가 개발되어 왔다. 상기 반도체 시스템은 빠른 속도로 통신하므로, 하나의 칩, 패키지 또는 모듈로 제조되는 것이 매우 유리하다.
상기 반도체 시스템 또는 전자 장치는 예를 들어, 멀티 칩 패키지(Multi-Chip Package, MCP), 시스템 온 칩(System On Chip, SOC), 시스템 인 패키지(System In Package, SIP), 패키지 온 패키지(Package On Package, POP) 등을 포함할 수 있다. 상기 반도체 시스템 또는 전자 장치는 퍼스널 컴퓨터, 태블릿 PC, 랩탑 컴퓨터, 스마트 폰, 휴대용 멀티 미디어 장치와 같은 개인 전자 제품들에서 사용될 수 있다.
본 발명의 실시예는 호스트와 메모리 사이에서 전송되는 신호의 강도를 유지하면서 상기 신호를 모니터링할 수 있는 드라이빙 모듈을 포함하는 반도체 시스템 및 전자 장치를 제공할 수 있다.
본 발명의 실시예에 따른 반도체 시스템은 호스트; 메모리; 데이터 레코딩 시스템; 및 상기 호스트로부터 전송되는 신호를 드라이빙하고, 드라이빙된 신호를 상기 메모리 및 상기 데이터 레코딩 시스템으로 제공하는 드라이빙 모듈을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 시스템은 호스트; 메모리; 데이터 레코딩 시스템; 및 상기 호스트로부터 전송되는 신호를 드라이빙하고, 드라이빙된 신호를 상기 메모리 및 상기 데이터 레코딩 시스템으로 제공하고, 상기 메모리로부터 전송되는 신호를 드라이빙하고, 드라이빙된 신호를 상기 호스트 및 상기 데이터 레코딩 시스템으로 제공하는 드라이빙 모듈을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 시스템은 호스트; 메모리; 데이터 레코딩 시스템; 상기 호스트로부터 전송되는 제 1 신호를 드라이빙하고, 드라이빙된 제 1 신호를 상기 메모리 및 상기 데이터 레코딩 시스템으로 제공하는 제 1 드라이빙 모듈; 및 상기 호스트로부터 전송되는 제 2 신호를 드라이빙하고, 드라이빙된 제 2 신호를 상기 메모리 및 상기 데이터 레코딩 시스템으로 제공하고, 상기 메모리로부터 전송되는 제 2 신호를 드라이빙하고, 드라이빙된 제 2 신호를 상기 호스트 및 상기 데이터 레코딩 시스템으로 제공하는 제 2 드라이빙 모듈을 포함할 수 있다.
본 발명의 실시예에 따른 전자 장치는 프로세서; 신호 캡쳐 보드; 및 상기 신호 캡쳐 보드 상에 장착되는 메모리를 포함하고, 상기 신호 캡쳐 보드는 상기 프로세서로부터 전송되는 제 1 신호를 드라이빙하고, 드라이빙된 제 1 신호를 상기 메모리 모듈 및 모니터링 단자로 제공하는 제 1 드라이빙 모듈; 및 상기 프로세서로부터 전송된 제 2 신호를 드라이빙하고, 드라이빙된 제 2 신호를 상기 메모리 및 상기 모니터링 단자로 제공하고, 상기 메모리로부터 전송된 상기 제 2 신호를 드라이빙하고, 드라이빙된 제 2 신호를 상기 프로세서 및 상기 모니터링 단자로 제공하는 제 2 드라이빙 모듈을 포함할 수 있다.
본 발명의 실시예에 따른 전자 장치는 메인 보드; 상기 메인 보드 상에 장착되는 프로세서; 상기 메인 보드 상에 장착되는 신호 캡쳐 보드; 및 상기 신호 캡쳐 보드 상에 장착되는 메모리 모듈을 포함하고, 상기 신호 캡쳐 보드는 상기 프로세서로부터 전송되는 제 1 신호를 드라이빙하고, 드라이빙된 제 1 신호를 상기 메모리 모듈 및 모니터링 단자로 제공하는 제 1 드라이빙 모듈; 및 상기 프로세서로부터 전송된 제 2 신호를 드라이빙하고, 드라이빙된 제 2 신호를 상기 메모리 모듈 및 상기 모니터링 단자로 제공하고, 상기 메모리 모듈로부터 전송된 상기 제 2 신호를 드라이빙하고, 드라이빙된 제 2 신호를 상기 프로세서 및 상기 모니터링 단자로 제공하는 제 2 드라이빙 모듈을 포함할 수 있다.
본 발명의 실시예에 따른 전자 장치는 프로세서; 상기 프로세서 상에 적층되는 신호 캡쳐 보드; 및 상기 신호 캡쳐 보드 상에 적층되는 메모리를 포함하고, 상기 신호 캡쳐 보드는 상기 프로세서로부터 전송되는 제 1 신호를 드라이빙하고, 드라이빙된 제 1 신호를 상기 메모리 모듈 및 모니터링 단자로 제공하는 제 1 드라이빙 모듈; 및 상기 프로세서로부터 전송된 제 2 신호를 드라이빙하고, 드라이빙된 제 2 신호를 상기 메모리 모듈 및 상기 모니터링 단자로 제공하고, 상기 메모리 모듈로부터 전송된 상기 제 2 신호를 드라이빙하고, 드라이빙된 제 2 신호를 상기 프로세서 및 상기 모니터링 단자로 제공하는 제 2 드라이빙 모듈을 포함할 수 있다.
본 발명의 실시예는 반도체 시스템의 동작 성능을 유지하면서, 반도체 시스템의 동작 상태를 용이하게 모니터링 및 테스트할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 2는 도 1에 도시된 제 1 드라이빙 모듈의 구성을 보여주는 도면,
도 3a 및 3b는 도 1에 도시된 제 2 드라이빙 모듈의 구성을 보여주는 도면,
도 4 및 5는 본 발명의 실시예에 따른 전자 장치의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 전자 장치의 구성을 보여주는 도면,
도 7a 및 7b는 본 발명의 실시예에 따른 전자 장치의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 반도체 시스템(1)은 호스트(110), 메모리(120), 복수의 드라이빙 모듈(131, 132) 및 데이터 레코딩 시스템(140)을 포함할 수 있다. 상기 호스트(110)와 메모리(120)는 데이터 통신을 수행할 수 있다. 상기 호스트(110)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor)를 포함할 수 있다. 또한 어플리게이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩(System On Chip)의 형태로 구현될 수 있다. 상기 메모리(120)는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 호스트(110)와 메모리(120)는 복수의 버스를 통해 서로 연결될 수 있다. 도 1에서, 상기 호스트와 메모리는 제 1 및 제 2 버스(151, 152)를 통해 연결되는 것을 예시하였으나, 버스의 개수를 한정하려는 의도는 아니다. 상기 제 1 버스(151)는 제 1 신호(S1)를 전송하고, 상기 제 2 버스(152)는 제 2 신호(S2)를 전송할 수 있다. 상기 제 1 신호(S1)는 상기 호스트(110)로부터 상기 메모리(120)로 제공될 수 신호일 수 있다. 예를 들어, 상기 제 1 신호(S1)는 커맨드 신호, 어드레스 신호, 클럭 신호, 리퀘스트 중 하나 이상을 포함할 수 있다. 상기 제 2 신호(S2)는 상기 호스트(110)로부터 상기 메모리(120)로 제공되거나 상기 메모리(120)로부터 상기 호스트(110)로 제공될 수 있는 신호일 수 있다. 예를 들어, 상기 제 2 신호(S2)는 데이터 및 데이터 스트로브 신호 중 하나 이상을 포함할 수 있다.
상기 복수의 드라이빙 모듈은 제 1 드라이빙 모듈(131) 및 제 2 드라이빙 모듈(132)을 포함할 수 있다. 상기 제 1 드라이빙 모듈(131)은 상기 제 1 버스(151)와 연결되고, 상기 제 2 드라이빙 모듈(132)은 상기 제 2 버스(152)와 연결될 수 있다. 상기 제 1 드라이빙 모듈(131)은 상기 호스트(110)로부터 전송되는 신호를 드라이빙하고, 드라이빙된 신호를 상기 메모리(120) 및 상기 데이터 레코딩 시스템(140)으로 제공할 수 있다. 상기 제 1 드라이빙 모듈(131)은 상기 제 1 신호(S1)를 드라이빙하고, 드라이빙된 신호를 상기 메모리(120) 및 상기 데이터 레코딩 시스템(140)으로 제공할 수 있다. 상기 제 2 드라이빙 모듈(132)은 상기 호스트(110)로부터 전송된 신호를 드라이빙하고, 드라이빙된 신호를 상기 메모리(120) 및 상기 데이터 레코딩 시스템(140)으로 제공하고, 상기 메모리(120)로부터 전송된 신호를 드라이빙하고, 드라이빙된 신호를 상기 호스트(110) 및 상기 데이터 레코딩 시스템(140)으로 제공할 수 있다. 상기 제 2 드라이빙 모듈(132)은 상기 호스트(110)로부터 전송되는 상기 제 2 신호(S2)를 드라이빙하고, 드라이빙된 신호를 상기 메모리(120) 및 상기 데이터 레코딩 시스템(140)으로 제공할 수 있고, 상기 메모리(120)로부터 전송되는 제 2 신호(S2)를 드라이빙하고, 드라이빙된 신호를 상기 호스트(110) 및 상기 데이터 레코딩 시스템(140)으로 제공할 수 있다.
상기 호스트(110) 및 메모리(120)는 고속 데이터 통신을 수행할 수 있다. 따라서, 상기 제 1 및 제 2 버스(151, 152)를 통해 전송되는 제 1 및 제 2 신호(S1, S2)는 고주파수 및 낮은 진폭을 가질 수 있다. 상기 제 1 및 제 2 드라이빙 모듈(131, 132)은 상기 제 1 및 제 2 버스(151, 152)를 통해 전송되는 제 1 및 제 2 신호(S1, S2)를 드라이빙하여 상기 메모리(120), 상기 호스트(110) 및 상기 데이터 레코딩 시스템(140)으로 제공할 수 있다. 따라서, 상기 호스트(110)와 메모리(120) 사이에서 전송되는 상기 제 1 및 제 2 신호(S1, S2)의 강도를 유지시키면서 상기 제 1 및 제 2 신호(S1, S2)를 모니터링할 수 있다.
상기 데이터 레코딩 시스템(140)은 상기 호스트(110)와 메모리(120) 사이에서 전송되는 신호를 저장하고, 상기 신호를 모니터링할 수 있다. 상기 데이터 레코딩 시스템(140)은 상기 제 1 및 제 2 드라이빙 모듈(131, 132)로부터 출력되는 신호를 수신하여 상기 호스트(110)와 메모리(120) 사이에서 전송되는 상기 제 1 및 제 2 신호(S1, S2)를 모니터링할 수 있다. 상기 데이터 레코딩 시스템(140)은 예를 들어, SODIMM(Small Outline Dual In-line Memory Module)과 같은 데이터 저장 영역과 FPGA(Field Programmable Gate Array)와 같은 프로그래머블 연상 장치를 포함할 수 있다. 상기 데이터 레코딩 시스템(140)은 상기 제 1 및 제 2 드라이빙 모듈(131, 132)로부터 출력되는 신호를 FPGA를 통해 SODIMM에 저장하고, SODIMM에 저장된 데이터를 리드 및/또는 연산하여 상기 호스트(110)와 메모리(120) 사이에서 전송되는 신호에 대한 모니터링 및/또는 분석을 수행할 수 있다.
도 1에서, 상기 호스트(110)는 트레이닝부(111)를 더 포함할 수 있다. 상기 트레이닝부(111)는 상기 제 1 및 제 2 드라이빙 모듈(131, 132)에 의해 발생된 지연 시간을 보상할 수 있다. 상기 호스트(110)와 메모리(120) 사이에 상기 제 1 및 제 2 드라이빙 모듈(131, 132)이 연결됨으로써, 상기 제 1 및 제 2 버스(151, 152)를 통해 전송되는 제 1 및 제 2 신호(S1, S2)는 지연될 수 있다. 따라서, 상기 트레이닝부(111)는 상기 호스트(110)와 메모리(120) 사이에서 트레이닝 동작을 수행할 수 있다. 예를 들어, 상기 트레이닝부(111)는 상기 메모리(120)의 피드백을 통해 상기 제 2 버스(152)를 통해 상기 메모리(120)로부터 전송되는 제 2 신호(S2)의 수신 타이밍을 조절하는 트레이닝 동작을 수행할 수 있다.
도 2는 도 1에 도시된 제 1 드라이빙 모듈(131)의 구성을 보여주는 도면이다. 도 2에서, 상기 제 1 드라이빙 모듈(131)은 리드라이버(210)를 포함할 수 있다. 상기 리드라이버(210)는 상기 호스트(110)로부터 전송된 신호를 드라이빙하고 드라이빙된 신호를 상기 메모리(120) 및 상기 데이터 레코딩 시스템(140)으로 출력할 수 있다. 상기 리드라이버(210)는 단방향 리피터일 수 있고, 상기 리드라이버는 원 인풋 투 아웃풋(One-input Two-output) 리피터일 수 있다. 예를 들어, 상기 리드라이버(210)는 RDIMM(Registered Dual In0line Memory Module) 또는 LRDIMM(Load Reduced Dual In-line Memory Module)에서 사용되는 RCD(Register Clock Driver)를 이용하여 구현될 수 있으나, 이에 한정하는 것은 아니다. 상기 리드라이버(210)는 주문형 반도체 장치(Application Specific Integrated Circuit, ASIC)로 제조될 수 있다.
도 3a 및 3b는 도 1에 도시된 제 2 드라이빙 모듈(132)의 구성을 보여주는 도면이다. 도 3a에서, 제 2 드라이빙 모듈(132)은 제 1 리드라이버(310), 제 2 리드라이버(320) 및 제 3 리드라이버(330)를 포함할 수 있다. 상기 제 1 리드라이버(310)는 상기 호스트(110)와 상기 제 2 및 제 3 리드라이버(320, 330) 사이에 연결될 수 있다. 상기 제 2 리드라이버(320)는 상기 메모리(120)와 상기 제 1 및 제 3 리드라이버(310, 330) 사이에 연결될 수 있다. 상기 제 3 리드라이버(330)는 상기 제 1 및 제 2 리드라이버(310, 320)와 상기 데이터 레코딩 시스템(140) 사이에 연결될 수 있다. 상기 제 1 리드라이버(310)는 상기 호스트(110)로부터 전송된 신호를 드라이빙하고, 드라이빙된 신호를 상기 제 2 리드라이버(320) 및 상기 제 3 리드라이버(330)로 출력할 수 있다. 또한, 상기 제 1 리드라이버(310)는 상기 제 2 리드라이버(320)로부터 출력된 신호를 드라이빙하고, 드라이빙된 신호를 상기 호스트(110)로 출력할 수 있다. 상기 제 2 리드라이버(320)는 상기 메모리(120)로부터 전송된 신호를 드라이빙하고, 드라이빙된 신호를 상기 제 1 리드라이버(310) 및 상기 제 3 리드라이버(330)로 출력할 수 있다. 또한, 상기 제 2 리드라이버(320)는 상기 제 1 리드라이버(310)로부터 출력된 신호를 드라이빙하고, 드라이빙된 신호를 상기 메모리(120)로 출력할 수 있다. 상기 제 1 및 제 2 리드라이버(310, 320)는 양방향 리피터일 수 있다. 상기 제 3 리드라이버(330)는 단방향 리피터일 수 있다. 상기 제 2 드라이빙 모듈(132)은 도 3b와 같이, 리드라이버 회로(340)로 구현될 수 있다. 상기 리드라이버 회로(340)는 상기 호스트(110), 상기 메모리(120) 및 상기 데이터 레코딩 시스템(140) 사이에 연결된 주문형 반도체 장치로 제조될 수도 있다.
도 4 및 도 5는 본 발명의 실시예에 따른 전자 장치의 구성을 보여주는 도면이다. 상기 전자 장치는 컴퓨터 장치일 수 있다. 상기 전자 장치 메인 보드(401), 프로세서(410), 메모리 모듈(420) 및 신호 캡쳐 보드(430)을 포함할 수 있다. 상기 메인 보드(401)는 전자 장치를 구성하는 부품을 장착하기 위한 기판으로서, 마더 보드(Mother Board)로 언급될 수 있다. 상기 메인 보드(401)는 상기 프로세서(410)가 장착될 수 있는 슬롯(도시하지 않음) 및 상기 메모리 모듈(420)이 장착될 수 있는 슬롯(402)을 포함할 수 있다. 상기 메인 보드(401)는 상기 프로세서(410)와 상기 메모리 모듈(420)을 전기적으로 연결하기 위한 배선(403)을 포함할 수 있다. 상기 프로세서(410)는 상기 메인 보드(401) 상에 장착될 수 있다. 상기 메모리 모듈(420)은 예를 들어, UDIMM, DIMM, RDIMM, LRDIMM, SODIMM 등을 포함할 수 있다.
일반적으로, 상기 메모리 모듈(420)은 상기 메인 보드(401)의 슬롯(402)을 통해 상기 메인 보드(401) 상에 장착될 수 있다. 본 발명의 실시예에서, 상기 신호 캡쳐 보드(430)는 상기 메모리 모듈(420) 대신 상기 슬롯(402)을 통해 상기 메인 보드(401) 상에 장착될 수 있다. 또한, 상기 메모리 모듈(420)은 상기 신호 캡쳐 보드(430) 상에 장착될 수 있다. 상기 메모리 모듈(420)은 하부 면이 수 연결자(male connector) 형태로 구성될 수 있다. 상기 신호 캡쳐 보드(430)의 하부 면은 수 연결자(male connector) 형태로 구성되고, 상기 신호 캡쳐 보드(430)는 상기 메인 보드(401) 상의 슬롯(402)에 장착될 수 있다. 상기 신호 캡쳐 보드(430)의 상부 면은 암 연결자(female connector) 형태로 구성되고, 상기 메모리 모듈(420)은 상기 신호 캡쳐 보드(430) 상에 장착될 수 있다. 따라서, 상기 신호 캡쳐 보드(430)는 상기 프로세서(410)와 상기 메모리 모듈(420) 사이에 연결될 수 있다.
상기 신호 캡쳐 보드(430)는 제 1 드라이빙 모듈(431), 제 2 드라이빙 모듈(432) 및 모니터링 단자(433)를 포함할 수 있다. 상기 제 1 드라이빙 모듈(431)은 상기 프로세서(410)로부터 전송된 신호를 드라이빙하고, 드라이빙된 신호를 상기 메모리 모듈(420) 및 상기 모니터링 단자(433)로 제공할 수 있다. 상기 제 2 드라이빙 모듈(432)은 상기 프로세서(410)로부터 전송된 신호를 드라이빙하고, 드라이빙된 신호를 상기 메모리 모듈(420) 및 상기 모니터링 단자(433)로 제공할 수 있고, 상기 메모리 모듈(420)로부터 전송된 신호를 드라이빙하고, 드라이빙된 신호를 상기 프로세서(410) 및 상기 모니터링 단자(433)로 제공할 수 있다. 도시하지는 않았지만, 상기 모니터링 단자(433)는 케이블을 통해 데이터 레코딩 시스템과 연결될 수 있다.
상기 전자 장치에서, 상기 신호 캡쳐 보드(430)는 상기 프로세서(410)와 상기 메모리 모듈(420) 사이에 연결되어 상기 프로세서(410)와 상기 메모리 모듈(420) 사이에서 전송되는 신호를 모니터링할 수 있다. 또한, 상기 제 1 및 제 2 드라이빙 모듈(431, 432)은 상기 프로세서(410)로부터 상기 메모리 모듈(420)로 전송되는 신호 및 상기 메모리 모듈(420)로부터 상기 프로세서(410)로 전송되는 신호를 드라이빙하므로, 상기 신호의 강도를 유지하면서 상기 신호의 모니터링을 가능하게 한다. 일 실시예에서, 상기 프로세서(410)는 트레이닝부(도시하지 않음.)를 포함할 수 있다. 상기 트레이닝부(410)는 상기 제 1 및 제 2 드라이빙 모듈(431, 432)에 의해 발생된 지연 시간을 보상하기 위해 상기 프로세서(410) 및 상기 메모리 모듈(420) 사이에서 트레이닝 동작을 수행할 수 있다.
도 6은 본 발명의 실시예에 따른 전자 장치의 구성을 보여주는 도면이다. 도 6에서, 상기 전자 장치는 프로세서(610), 메모리(620) 및 신호 캡쳐 보드(630)를 포함할 수 있다. 일반적으로, 상기 프로세서(610)는 상기 메모리(620)와 연결될 수 있다. 본 발명의 실시예에서, 상기 신호 캡쳐 보드(630)는 상기 프로세서(610)와 연결되고, 상기 메모리(620)는 상기 신호 캡쳐 보드(630) 상에 장착될 수 있다. 즉, 상기 메모리(620)는 상기 신호 캡쳐 보드(630)를 통해 상기 프로세서(610)와 연결될 수 있다. 상기 신호 캡쳐 보드(630)는 드라이빙 모듈(631)을 포함하고, 상기 메모리(620)가 장착될 수 있는 수단을 포함할 수 있다. 상기 드라이빙 모듈(631)은 도 1 내지 도 5에 도시된 드라이빙 모듈 중 하나 이상을 포함할 수 수 있다. 상기 드라이빙 모듈(631)은 상기 호스트(610)로부터 상기 메모리(620)로 전송되는 신호를 드라이빙하고, 드라이빙된 신호를 상기 메모리(620) 및 상기 모니터링 단자(633)로 제공할 수 있고, 상기 메모리(620)로부터 상기 호스트(610)로 전송되는 신호를 드라이빙하고, 드라이빙된 신호를 상기 호스트(610) 및 상기 모니터링 단자(633)로 제공할 수 있다. 상기 모니터링 단자(633)는 케이블을 통해 데이터 레코딩 시스템과 연결될 수 있다. 일 실시예에서, 상기 호스트(610)는 상기 드라이빙 모듈(633)에 의해 발생되는 지연 시간을 보상하기 위해 트레이닝부를 포함할 수 있다.
도 7a 및 7b는 본 발명의 실시예에 따른 전자 장치의 구성을 보여주는 도면이다. 도 7a 및 7b에서, 상기 전자 장치는 모바일 전자 장치일 수 있다. 도 7a에서, 상기 전자 장치는 프로세서(710A), 메모리 모듈(720A), 신호 캡쳐 보드(730A) 및 기판(740A)을 포함할 수 있다. 상기 프로세서(710A)는 어플리케이션 프로세서일 수 있다. 일반적으로, 상기 메모리 모듈(720A)은 상기 기판(740A)을 통해 상기 프로세서(710A) 상에 적층될 수 있고, 또는 그 반대일 수 있다. 본 발명의 실시예에서, 상기 신호 캡쳐 보드(730A)는 상기 기판(740A)을 통해 상기 프로세서(710A) 상에 적층될 수 있고, 상기 메모리 모듈(720A)은 상기 신호 캡쳐 보드(730A) 상에 적층될 수 있다. 상기 신호 캡쳐 보드(730A)는 상기 메모리 모듈(720A)이 적층될 수 있는 어떠한 수단을 포함할 수 있다. 상기 신호 캡쳐 보드(730A)는 도 1 내지 도 6에 도시되고 설명된 드라이빙 모듈과 모니터링 단자를 포함할 수 있다. 상기 드라이빙 모듈은 상기 프로세서(710A)로부터 상기 메모리 모듈(720A)로 전송되는 신호를 드라이빙하고, 드라이빙된 신호를 상기 메모리 모듈(720A) 및 상기 모니터링 단자로 제공할 수 있다. 상기 드라이빙 모듈은 상기 메모리 모듈(720A)로부터 상기 프로세서로 전송되는 신호를 드라이빙하고, 드라이빙된 신호를 상기 프로세서 및 상기 모니터링 단자로 제공할 수 있다.
도 7b은 도 7a와 형태가 다른 전자 장치의 구성을 보여주는 도면이다. 도 7b에서, 상기 전자 장치는 패키지 온 패키(Package on Package, POP) 방식으로 구성될 수 있다. 상기 전자 장치는 프로세서(710B), 메모리 모듈(720B), 신호 캡쳐 보드(730B) 및 기판(740B)을 포함할 수 있다. 상기 프로세서(710B)는 상기 기판(740B) 상에 적층될 수 있다. 상기 신호 캡쳐 보드(730B)는 상기 프로세서 상에 적층될 수 있다. 상기 메모리 모듈(720B)은 상기 신호 캡쳐 보드(730B) 상에 적층될 수 있다. 상기 신호 캡쳐 보드(730B)는 도 1 내지 도 6에 도시되고 설명된 드라이빙 모듈과 모니터링 단자를 포함할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (29)

  1. 호스트;
    메모리;
    데이터 레코딩 시스템; 및
    상기 호스트로부터 전송되는 신호를 드라이빙하고, 드라이빙된 신호를 상기 메모리 및 상기 데이터 레코딩 시스템으로 제공하는 드라이빙 모듈을 포함하는 반도체 시스템.
  2. 제 1 항에 있어서,
    상기 드라이빙 모듈은 상기 호스트로부터 전송되는 신호를 드라이빙하여 출력하는 단방향 원 인풋 투 아웃풋 리드라이버를 포함하는 반도체 시스템.
  3. 제 1 항에 있어서,
    상기 호스트는 상기 드라이빙 모듈에 의해 발생되는 지연 시간을 보상하는 트레이닝부를 포함하는 반도체 시스템.
  4. 호스트;
    메모리;
    데이터 레코딩 시스템; 및
    상기 호스트로부터 전송되는 신호를 드라이빙하고, 드라이빙된 신호를 상기 메모리 및 상기 데이터 레코딩 시스템으로 제공하고, 상기 메모리로부터 전송되는 신호를 드라이빙하고, 드라이빙된 신호를 상기 호스트 및 상기 데이터 레코딩 시스템으로 제공하는 드라이빙 모듈을 포함하는 반도체 시스템.
  5. 제 4 항에 있어서,
    상기 드라이빙 모듈은 상기 호스트로부터 전송된 신호를 드라이빙하여 출력하는 제 1 리드라이버;
    상기 제 1 리드라이버로부터 출력된 신호를 드라이빙하여 상기 메모리로 제공하고, 상기 메모리로부터 전송된 신호를 드라이빙하여 출력하는 제 2 리드라이버; 및
    상기 제 1 및 제 2 리드라이버의 출력을 드라이빙하여 상기 데이터 레코딩 시스템으로 제공하는 제 3 리드라이버를 포함하는 반도체 시스템.
  6. 제 4 항에 있어서,
    상기 드라이빙 모듈은 주문형 반도체 장치(Application Specific Integrated Chip, ASIC)인 반도체 시스템.
  7. 제 4 항에 있어서,
    상기 호스트는 상기 드라이빙 모듈에 의해 발생되는 지연 시간을 보상하는 트레이닝부를 포함하는 반도체 시스템.
  8. 호스트;
    메모리;
    데이터 레코딩 시스템;
    상기 호스트로부터 전송되는 제 1 신호를 드라이빙하고, 드라이빙된 제 1 신호를 상기 메모리 및 상기 데이터 레코딩 시스템으로 제공하는 제 1 드라이빙 모듈; 및
    상기 호스트로부터 전송되는 제 2 신호를 드라이빙하고, 드라이빙된 제 2 신호를 상기 메모리 및 상기 데이터 레코딩 시스템으로 제공하고, 상기 메모리로부터 전송되는 제 2 신호를 드라이빙하고, 드라이빙된 제 2 신호를 상기 호스트 및 상기 데이터 레코딩 시스템으로 제공하는 제 2 드라이빙 모듈을 포함하는 반도체 시스템.
  9. 제 8 항에 있어서,
    상기 제 1 신호는 커맨드 신호, 어드레스 신호, 클럭 신호 중 하나를 포함하는 반도체 시스템.
  10. 제 8 항에 있어서,
    상기 제 2 신호는 데이터 및 데이터 스트로브 신호 중 하나를 포함하는 반도체 시스템.
  11. 제 8 항에 있어서,
    상기 제 1 드라이빙 모듈은 상기 제 1 신호를 드라이빙하여 출력하는 단방향 원 인풋 투 아웃풋 리드라이버를 포함하는 반도체 시스템.
  12. 제 8 항에 있어서,
    상기 제 2 드라이빙 모듈은 상기 호스트로부터 전송된 상기 제 2 신호를 드라이빙하여 출력하는 제 1 리드라이버;
    상기 제 1 리드라이버로부터 출력된 신호를 드라이빙하여 상기 메모리로 제공하고, 상기 메모리로부터 전송된 상기 제 2 신호를 드라이빙하여 출력하는 제 2 리드라이버; 및
    상기 제 1 및 제 2 리드라이버의 출력을 드라이빙하여 상기 데이터 레코딩 시스템으로 제공하는 제 3 리드라이버를 포함하는 반도체 시스템.
  13. 제 8 항에 있어서,
    상기 제 2 드라이빙 모듈은 주문형 반도체 장치(Application Specific Integrated Chip, ASIC)인 반도체 시스템.
  14. 제 8 항에 있어서,
    상기 호스트는 상기 제 1 및 제 2 드라이빙 모듈에 의해 발생되는 지연 시간을 보상하는 트레이닝부를 포함하는 반도체 시스템.
  15. 프로세서;
    신호 캡쳐 보드; 및
    상기 신호 캡쳐 보드 상에 장착되는 메모리를 포함하고,
    상기 신호 캡쳐 보드는 상기 프로세서로부터 전송되는 제 1 신호를 드라이빙하고, 드라이빙된 제 1 신호를 상기 메모리 및 모니터링 단자로 제공하는 제 1 드라이빙 모듈; 및
    상기 프로세서로부터 전송된 제 2 신호를 드라이빙하고, 드라이빙된 제 2 신호를 상기 메모리 및 상기 모니터링 단자로 제공하고, 상기 메모리로부터 전송된 상기 제 2 신호를 드라이빙하고, 드라이빙된 제 2 신호를 상기 프로세서 및 상기 모니터링 단자로 제공하는 제 2 드라이빙 모듈을 포함하는 전자 장치.
  16. 제 15 항에 있어서,
    상기 제 1 신호는 커맨드 신호, 어드레스 신호, 클럭 신호 중 하나를 포함하는 전자 장치.
  17. 제 15 항에 있어서,
    상기 제 2 신호는 데이터 및 데이터 스트로브 신호 중 하나를 포함하는 전자 장치.
  18. 제 15 항에 있어서,
    케이블을 통해 상기 모니터링 단자와 연결되는 데이터 레코딩 시스템을 더 포함하는 전자 장치.
  19. 제 15 항에 있어서,
    상기 프로세서는 상기 제 1 및 제 2 드라이빙 모듈에 의해 발생되는 지연 시간을 보상하는 트레이닝부를 포함하는 전자 장치.
  20. 메인 보드;
    상기 메인 보드 상에 장착되는 프로세서;
    상기 메인 보드 상에 장착되는 신호 캡쳐 보드; 및
    상기 신호 캡쳐 보드 상에 장착되는 메모리 모듈을 포함하고,
    상기 신호 캡쳐 보드는 상기 프로세서로부터 전송되는 제 1 신호를 드라이빙하고, 드라이빙된 제 1 신호를 상기 메모리 모듈 및 모니터링 단자로 제공하는 제 1 드라이빙 모듈; 및
    상기 프로세서로부터 전송된 제 2 신호를 드라이빙하고, 드라이빙된 제 2 신호를 상기 메모리 모듈 및 상기 모니터링 단자로 제공하고, 상기 메모리 모듈로부터 전송된 상기 제 2 신호를 드라이빙하고, 드라이빙된 제 2 신호를 상기 프로세서 및 상기 모니터링 단자로 제공하는 제 2 드라이빙 모듈을 포함하는 전자 장치.
  21. 제 20 항에 있어서,
    상기 제 1 신호는 커맨드 신호, 어드레스 신호, 클럭 신호 중 하나를 포함하는 전자 장치.
  22. 제 20 항에 있어서,
    상기 제 2 신호는 데이터 및 데이터 스트로브 신호 중 하나를 포함하는 전자 장치.
  23. 제 20 항에 있어서,
    케이블을 통해 상기 모니터링 단자와 연결되는 데이터 레코딩 시스템을 더 포함하는 전자 장치.
  24. 제 20 항에 있어서,
    상기 프로세서는 상기 제 1 및 제 2 드라이빙 모듈에 의해 발생되는 지연 시간을 보상하는 트레이닝부를 포함하는 전자 장치.
  25. 프로세서;
    상기 프로세서 상에 적층되는 신호 캡쳐 보드; 및
    상기 신호 캡쳐 보드 상에 적층되는 메모리를 포함하고,
    상기 신호 캡쳐 보드는 상기 프로세서로부터 전송되는 제 1 신호를 드라이빙하고, 드라이빙된 제 1 신호를 상기 메모리 모듈 및 모니터링 단자로 제공하는 제 1 드라이빙 모듈; 및
    상기 프로세서로부터 전송된 제 2 신호를 드라이빙하고, 드라이빙된 제 2 신호를 상기 메모리 모듈 및 상기 모니터링 단자로 제공하고, 상기 메모리 모듈로부터 전송된 상기 제 2 신호를 드라이빙하고, 드라이빙된 제 2 신호를 상기 프로세서 및 상기 모니터링 단자로 제공하는 제 2 드라이빙 모듈을 포함하는 전자 장치.
  26. 제 25 항에 있어서,
    상기 제 1 신호는 커맨드 신호, 어드레스 신호, 클럭 신호 중 하나를 포함하는 전자 장치.
  27. 제 25 항에 있어서,
    상기 제 2 신호는 데이터 및 데이터 스트로브 신호 중 하나를 포함하는 전자 장치.
  28. 제 25 항에 있어서,
    케이블을 통해 상기 모니터링 단자와 연결되는 데이터 레코딩 시스템을 더 포함하는 전자 장치.
  29. 제 25 항에 있어서,
    상기 프로세서는 상기 제 1 및 제 2 드라이빙 모듈에 의해 발생되는 지연 시간을 보상하는 트레이닝부를 포함하는 전자 장치.
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