JP4524759B2 - 混合された非同期メモリ動作および同期メモリ動作のための検出回路 - Google Patents

混合された非同期メモリ動作および同期メモリ動作のための検出回路 Download PDF

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Description

本発明は、全体として、集積回路に関し、さらに具体的には、メモリ装置中の非同期および同期メモリ動作を検出するための回路に関する。
（発明の背景）
擬似静的メモリと呼ばれるメモリ装置のクラスは、典型的には、静的ランダム・アクセス・メモリ（ＳＲＡＭ）装置と機能的に等価なメモリ装置であるが、従来の動的ランダム・アクセス・メモリ（ＤＲＡＭ）セルに基づくメモリ・コアを持っている。一般的に、これらのメモリ装置は、従来のＳＲＡＭを動作させるのと同じ方法で動作可能である。当業界では公知のように、両タイプのメモリ・セル間の主たる相違点は、ＤＲＡＭメモリ・セルには、記憶データを維持するのに定期的なリフレッシュが必要なのに対して、ＳＲＡＭメモリ・セルにはその必要がない点である。したがって、擬似静的メモリ装置は、ＤＲＡＭメモリ・コアの必要なリフレッシュ動作を行わせる内部リフレッシュ回路を含む。しかしながら、リフレッシュ動作は、ユーザにとって透過的であるため、装置がリフレッシュ動作を必要としないかに見える。
定期的なリフレッシュ動作を実施する必要があるためにＤＲＡＭメモリ・コアを使うことには、ＳＲＡＭメモリ・コアに対して不利であるように映るけれども、他の点においては、著しい利点が存在する。例えば、ＤＲＡＭメモリ・アレーのためのメモリ密度は、ＳＲＡＭメモリ・アレーのためのものより非常に大きくすることができる。ＤＲＡＭメモリ・セルの場合、転送ゲートが一つだけと、記憶装置、通常はキャパシタとが、一ビットのデータを記憶するのに必要である。対照的に、従来のＳＲＡＭメモリ・セルは、メモリ・セルにつき６個ものトランジスタを有する可能性がある。加えて、ＤＲＡＭメモリ・セルの単純構造および小型寸法のおかげで製造工程があまり複雑にならない。したがって、ＳＲＡＭメモリ・セルに比べて低い製造コストしか要しない。転じて、ＤＲＡＭメモリ・コアを使うメモリ装置は、同等のメモリ容量を有するＳＲＡＭメモリ装置よりかなり安くなる。
ＤＲＡＭメモリ・コアを機能的にＳＲＡＭ装置と等価なメモリ装置に集積する努力の中で、両タイプのメモリ間の動作的な相違を考慮する必要がある。例えば、一つの差異は、前述のように、ＤＲＡＭメモリ・セルには、定期的にリフレッシュする必要があり、そうしなければメモリ・セル中に記憶されたデータが失われてしまう。この結果、追加的な回路が、リフレッシュ動作を支援するためにメモリ装置中に含まれる必要があるが、リフレッシュの透過性をユーザに対して維持すべきである。
ＳＲＡＭメモリ・コアとＤＲＡＭメモリ・コアとの間の別の相違は、従来のＤＲＡＭメモリ・コアに対するメモリ・アクセス動作が一旦始まると、全体のアクセス・サイクルが完了しないと、データが失われてしまうことである。すなわち、ＤＲＡＭアクセス・サイクルは、活性化されるアレー中のメモリ・セルの行で始まり、活性化された行に対するメモリ・セルのそれぞれの充電状態が検知され、増幅される。列を入力／出力線に接続することによって、特定のメモリ・セルが選択される。このため、活性化された行と選択された列との交差点にあるメモリ・セルがアクセスされる。このとき、データが特定のメモリ・セルから読み取り可能または書込み可能となる。読み／書き動作に続いて、メモリ・セルの行が非活性化されることにより、初期的に検知され、増幅された充電状態が、メモリ・セルのそれぞれのキャパシタによって記憶される。一般的に知られているように、メモリ・セルの充電状態を検知するプロセスは、破壊的である。充電状態を増幅し、行を適切に非活性化することによってＤＲＡＭアクセス・サイクルが、完了しない限り、活性化された行のメモリ・セル中に記憶されたデータは失われてしまう。
対照的に、従来の非同期ＳＲＡＭメモリ装置にとっては、ＳＲＡＭ検知動作は非破壊的であり、従来のＤＲＡＭメモリ装置のようなアクセス・サイクルと同じタイプのものを有しない。したがって、ランダム・アクセス・メモリ・アドレスは、タイミングの制限なしにＳＲＡＭメモリ装置に行使され、データは常に、その後の一定時間中に戻ることが期待されている。この時間は、通常、アドレス・アクセス時間ｔＡＡと呼ばれる。
ＳＲＡＭメモリ・コアを有するメモリ装置とＤＲＡＭメモリを有するものとのさらなる別の相違点は、ＤＲＡＭメモリ・コアのためのアクセス時間がＳＲＡＭメモリ・コアのためのアクセス時間より、概して、長いことである。ＤＲＡＭメモリ・コアの非同期アクセスは、アクセス・サイクルを完了させるのに時間が必要なので、有効なデータを提供するのにより多くの時間を必要とする。従来のＤＲＡＭ装置は、平均アクセス時間を減らすのに、ページ・アクセス・モードのようなアドバンスド・アクセス・モードをしばしば提供するが、それにもかかわらず、有効なメモリ・アドレスが、各データ・アクセスのために提供されねばならない。その結果、メモリ装置の最小アクセス時間は、有効で安定したメモリ・アドレスを提供するためのセットアップ時間によって制限されるであろう。これは、比較的長い時間を取りうる場合もある。
同期ＤＲＡＭ（ＳＤＲＡＭ）装置は、周期的クロック信号により動作し、パイプラインド・アーキテクチャを有し、非同期ＤＲＡＭ装置より短い平均アクセス時間を提供する。ＳＤＲＡＭ装置のためのメモリ・アクセス時間は、概して、より低い。というのは、当業界では周知のように、内部メモリ動作のパイプラインによって、様々なステージのＤＲＡＭメモリ・アクセス動作を並列に実行することができるからである。このことは、新しいメモリ・コマンドが前のメモリ・コマンドの完了に先立って開始されることを可能にする。その結果、従来のＳＤＲＡＭ装置は、それらの非同期ＤＲＡＭカウンタパートが再現することのできない動作モードを提供することができる。例えば、ＳＤＲＡＭ装置は、初期メモリ・アクセス後、第一メモリ・ロケーション用以外のどのメモリ・アドレスも提供する必要なく、新しいデータがクロック信号の周期毎に出力されうるデータ・バースト・モードを有する。すなわち、スターティング・メモリ・ロケーションに記憶されたデータがアクセスされ、その後、シーケンシャル・メモリ・ロケーションからのデータが、さらなるメモリ・アドレスを提供する必要なくアクセスされる。
前述の不利にもかかわらず、多くの例において、先に述べた利点のためにＤＲＡＭメモリ・コアを有するメモリ装置を使うことが、依然として望ましい。したがって、ＳＲＡＭの非同期機能性をもたらすメモリ装置中で使用可能な回路を持つことが望ましく、これによってＤＲＡＭメモリ・コアにアクセスするスケジュールされたイベントに対応する。さらに、多くのアプリケーションにおいて、この回路が非同期または同期メモリ・アクセス動作が、メモリ装置に非同期または同期メモリ・アクセス動作を待てと指示するフラッグまたは専用の制御信号を使用することなく要求されるかどうかを自動的に検出することが望ましい。このように、上記のような回路を有するメモリ装置が、既存タイプの従来のメモリ装置とのコンパニオン装置として使用されうる。
（発明の要約）
本発明は、メモリ・アドレス信号、制御信号およびクロック信号を受信するメモリ装置用のメモリ・アクセス・モードを検出し、開始するメモリ・アクセス・モード検出回路への道を示すものである。メモリ・アクセス・モード検出回路は、メモリ・アドレス信号、制御信号およびクロック信号を受信するモード検出回路を含む。このモード検出回路は、メモリ・アドレス信号または制御信号の第一コンビネーションの受信に応答して第一モード検出信号を生成する。これは、非同期アクセス・リクエストを指示することができる。メモリ・アクセス・モード検出回路中にさらに含まれる遅延回路は、モード検出回路に接続され、第一モード検出信号の受信後、ある時間遅延を以って遅れた第一モード検出信号を生成し、第一モード・アクセス動作を開始する。このモード検出回路は、さらに第二モード検出信号を生成し、制御信号の第二コンビネーションおよびアクティブ・クロック信号の受信に応答して第二モード・メモリ・アクセス動作を開始する。これによって、同期アクセス・リクエストが指示されうる。第二モード検出信号を受信するのに応えて、遅延回路は、その時間遅延をリセットし、遅れた第一モード検出信号を生成しない。これによって、非同期アクセスを取り消し、その代わり同期アクセスを開始する。
本発明の別の側面において、メモリ・アドレス信号、制御信号およびクロック信号を受信するメモリ装置中のメモリ・アクセス動作を開始するための方法が、提供される。第一モード検出パルスが、第一モード・メモリ・アクセス動作を示す、メモリ・アドレス信号または制御信号のコンビネーションの受信に伴って生成される。これによって、非同期アクセスが表わされうる。第一モード・メモリ・アクセス動作を開始する第一モード活性化パルスが、第一モード検出パルスに続く時間遅延を以って生成される。第二モード検出パルスが、第二モード・メモリ・アクセス動作を示す、クロック信号および制御信号の第二コンビネーションの受信に応じて生成される。これによって、同期トランズアクションが表わされうる。第二モード検出パルスは、その後、遅れた第一モード検出パルスの生成を抑制し、第二モード・メモリ・アクセス動作を開始するために使用される。
（発明の詳細な説明）
次に示す本発明の典型的な実施形態の詳細な説明においては、添付図面を参照する。図面は本明細書の一部を形成し、図中、本発明が実施されうる具体的・典型的な実施形態が図示によって示される。他の例においては、公知の回路、制御信号、およびタイミング・プロトコルは、本発明を不必要に混乱させることを避けるために、詳細には示していない。これらの実施形態は、十分詳しく説明されているので、当業者であれば本発明を実施することができる。他の実施形態は、本発明の精神または範囲から逸脱することなく、利用されうるし、修正されうる。次の詳細な説明は、したがって、限定的な意味で解釈されるべきものではなく、本発明の範囲は、添付の特許請求の範囲によってのみ規定されるべきものである。
図１は、本発明の一実施形態による非同期／同期検出回路１００を示す。検出回路１００は、機能的にＳＲＡＭと等価なメモリ装置中で使用されうるが、ＤＲＡＭメモリ・コアを使用する。下でさらに詳しく説明するように、本発明によってもたらされる著しい利益は、同期／非同期動作の自動的検出である。検出回路１００はまた、メモリ装置が同期的に動作することを可能にする。検出回路１００に含まれているのは、アドレス信号ＡＤＤＲ＜０：ｎ＞および制御信号が提供される非同期モード検出回路１１０である。図１で示すとおり、非同期モード検出回路１１０に提供される制御信号は、チップ・有効に信号ＣＥ＊、アドレス・バリッド信号ＡＤＶ＊、出力有効に信号ＯＥ＊、およびライト・有効に信号ＷＥ＊のような従来の制御信号を含む。アステリスク“＊”は、それぞれの制御信号がアクティブ・ロー信号であること、すなわち、この信号はＬＯＷロジック・レベルにおいて活性であると考えられることを示す。ＡＤＤＲ＜０：ｎ＞信号およびＣＥ＊、ＡＤＶ＊、ＯＥ＊およびＷＥ＊信号は、従来からのものであり、当業者に公知のものである。
検出回路１００中にさらに含まれているものは、ＣＥ＊，ＡＤＶ＊，ＯＥ＊およびＷＥ＊を受信する同期モード検出回路１２０である。同期モード検出回路１２０はまた、同期モード検出回路１２０により使用される周期的なクロック信号ＣＬＫを受信し、メモリ装置の動作を同期化する。例えば、同期モード検出回路１２０は、ＣＬＫ信号の立ち上がりエッジ、ＣＬＫ信号の立ち下がりエッジ、またはいくつかの実施形態においては、ＣＬＫ信号の立ち上がりエッジおよび立ち下がりエッジの両方のような、ＣＬＫ信号の遷移に応答してＣＥ＊，ＡＤＶ＊，ＯＥ＊およびＷＥ＊の論理的状態をラッチする制御信号ラッチ（示さず）を含む。非同期モード検出回路１１０および同期モード検出回路１２０は、当業者に公知の従来からのものである。
これまでに述べた制御信号は、例示のために提示したものであって、別の制御信号も、本発明の範囲から逸脱せずに、非同期モード検出回路１１０および同期モード検出回路１２０に提供可能であることが理解されよう。
検出回路１００中にはまた、リフレッシュ・タイマ１３０が含まれる。リフレッシュ回路１３０は、パルスＰＵＬＳＥ＿ＡＳＹＮＣを非同期モード検出回路１１０から、パルスＰＵＬＳＥ＿ＳＹＮＣを同期制御回路１１０から受信するように接続される。下にさらに詳しく説明するように、リフレッシュ・タイマ１３０は、非同期モード検出回路１１０からの最終の（すなわち、最近の）ＰＵＬＳＥ＿ＡＳＹＮＣパルスの立ち下がりエッジからｔｄの時間遅延を以って、出力パルスＰＵＬＳＥ＿ＯＵＴを生成する。しかしながら、時間遅延ｔｄが終わる前にＰＵＬＳＥ＿ＳＹＮＣパルスが生成された場合には、ＰＵＬＳＥ＿ＯＵＴパルスがリフレッシュ・タイマ１３０から生成されないように、リフレッシュ・タイマ１３０が、リセットされ、非活性化される。二入力ブール論理ＯＲゲート１４０が、ＰＵＬＳＥ＿ＯＵＴパルスおよびＰＵＬＳＥ＿ＳＹＮＣパルスをリフレッシュ・タイマ１３０および同期モード検出回路１２０のそれぞれから受信するように接続される。ＤＲＡＭメモリ・コア（示さず）中のアクセス動作を開始させるために、従来のＤＲＡＭ活性化回路１５０に活性化パルスＡＣＴ＿ＰＵＬＳＥを提供するように、ＯＲゲート１４０の出力が接続される。
バックグラウンドを介して、メモリ・アクセス動作が、従来のＳＲＡＭ装置中で、ＳＲＡＭ装置を活性化（ＬＯＷロジック・レベル）ＣＥ＊信号で有効にしメモリ・アドレスを行使することによって開始される。いくつかのアプリケーションでは、ＡＤＶ＊信号がＳＲＡＭにメモリ・アドレスが有効であることを指示するために使用され、メモリ動作を開始するためにラッチされうる。アクセスのタイプ、すなわち、読み取り動作または書き込み動作が実施されるかどうかは、他の制御信号のロジック・レベルで制御される。例えば、読み取り動作は、通常、メモリ・アドレスが行使されるときにＨＩＧＨロジック状態を有するＷＥ＊信号に応答して実施される。対照的に、書き込み動作は、メモリ・アドレスが行使されるときにＬＯＷロジック状態を有するＷＥ＊信号に応答して実施される。ＳＲＡＭ装置のための読み取り動作に関しては、行使されたメモリ・アドレスが最小時間有効に保持された一定時間後に、読み取りデータがメモリ装置から戻されることになっている。読み取りデータが戻るのに要求する最大時間は、通常、アドレス・アクセス時間ｔＡＡと呼ばれる。アクセス動作完了前に新しいアドレスが行使されると、前のアクセス動作が中止され、新しいアクセス動作が、新しく行使されたアドレスのメモリ・ロケーションのために開始される。
前に論じたように、従来のＤＲＡＭメモリ・コアにおいては、ＤＲＡＭメモリ・コア中のメモリ・ロケーションをアクセスすることは、破壊的な動作であった。すなわち、メモリの行がアクセスされると、その行のメモリ・セルによって記憶されたデータは基本的に消去され、メモリ・アクセス・サイクルの終了に先立ってメモリ・セルにデータを書き戻す必要がある。その結果、従来のＤＲＡＭメモリ・コアは、メモリ・アクセス動作がＳＲＡＭ装置中で開始されうる非同期的なやり方をしているために、ＳＲＡＭ装置のやり方でアクセスされるメモリ装置中での使用に適していないというのが通常のケースである。すなわち、前に述べた、メモリ・アクセス動作の完了前に新しいメモリ・アドレスを行使する状況は、従来のＳＲＡＭメモリ・コアによって容易に受容れられるけれども、これは従来のＤＲＡＭメモリ・コアでのケースではない。前に説明したように、従来のＤＲＡＭメモリ・コアに対するアクセス動作の破壊的な性質は、開始されたメモリ・アクセス動作を完了させること、またはデータを喪失の危険にさらすことを余儀なくさせる。検出回路１００は、ＤＲＡＭメモリ・コアの従来のＳＲＡＭメモリ・インタフェースとの使用を受容れるのに使うことができる。
検出回路１００は、一方、ＳＲＡＭアクセス動作を開始するために従来使われたランダムにスケジュールされたアドレス遷移を、従来のＤＲＡＭメモリ・コアに適したスケジュールされたイベントに変換するために、従来のＤＲＡＭメモリ・コアを有するメモリ装置中で使用できる。検出回路１００はさらに、ＳＲＡＭアドレス・インタフェースのやり方で非同期的に、且つ従来の同期ＤＲＡＭ装置の利点を提供するために同期的にアクセスされる従来のＤＲＡＭメモリ・コアを有するメモリ装置のためのメカニズムを提供する。検出回路１００の動作は、従来のＳＲＡＭアドレス・インタフェースの非同期アクセス動作とその後に続く同期メモリ・アクセス動作の点、および非同期アクセス動作のあと直ちに同期アクセス動作が続くメモリ・アクセス動作の点に関して論じられよう。非同期メモリ・アクセス動作から同期メモリ・アクセス動作への遷移を含むメモリ・アクセス動作は、混合モード動作と呼ぶことができる。本発明の実施形態は、混合モード動作中では自動的に遷移を検出する。すなわち、非同期メモリ・アクセス動作および同期メモリ・アクセス動作の検出は、メモリ装置に非同期メモリ・アクセス動作または同期メモリ・アクセス動作のどちらかを予期するようにメモリ装置に指示をする外部供給されるフラッグを全く使わずに行いうる。
前に論じたように、ＳＲＡＭ装置へのメモリ・アクセスは、メモリ装置をＬＯＷ ＣＥ＊信号で活性化し、メモリ・アドレスを行使することにより開始される。したがって、新しく行使されたメモリ・アドレスおよびＬＯＷ ＣＥ＊信号を受信すれば、非同期モード検出回路１１０は、時間遅延ｔｄを開始するためにリフレッシュ・タイマ１３０に提供されるＰＵＬＳＥ−ＳＹＮＣパルスを生成する。時間ｔｄが費やされた後、リフレッシュ・タイマ１３０は、ＡＣＴ＿ＰＵＬＳＥパルスとしてＤＲＡＭ活性化回路１５０にＯＲゲート１４０を通じて提供されるＰＵＬＳＥ＿ＯＵＴ信号を生成する。ＡＣＴ＿ＰＵＬＳＥパルスの受信に応じて、ＤＲＡＭ活性化回路１５０は、非同期モード検出回路１１０に行使されたメモリ・アドレスに対応するＤＲＡＭメモリ・コア中のメモリ・ロケーションへのアクセス動作を開始する。
以下リフレッシュ・タイマ１３０の値を説明する。非同期モード検出回路１１０は、メモリ・アクセス・サイクルの完了に先立って新しいメモリ・アドレスが行使されているかどうかにかかわらず、新しいメモリ・アドレスの受信に応じてＰＵＬＳＥ＿ＡＳＹＮＣパルスを生成する。リフレッシュ・タイマ１３０が、適当な長さの時間遅延ｔｄを挿入し、前に開始されたメモリ・アクセス動作がすべて完了するのに十分な時間を得ることを確実にする。ｔｄが経過する前にリフレッシュ・タイマ１３０が非同期モード検出回路１１０によって生成されるＰＵＬＳＥ＿ＡＳＹＮＣパルスによってリセットされる場合、時間遅延ｔｄはリセットされて、直近のＰＵＬＳＥ＿ＡＳＹＮＣパルスの受信から遅れｔｄが測定される。メモリ・アクセス動作を完了させるのに十分な長さに時間遅延ｔｄを選択することによって、リフレッシュ・タイマ１３０は、メモリ・アクセス動作を終了前の遮断から確実に守る。すなわち、ｔｄは常にＰＵＬＳＥ＿ＡＳＹＮＣパルスの受信に応じてリセットされるので、リフレッシュ・タイマ１３０は、ＡＣＴ＿ＰＵＬＳＥ（すなわち、ＰＵＬＳＥ＿ＯＵＴパルス）が、時間ｔｄが経過するまでは、メモリ・アドレスの行使に応じてＤＲＡＭ活性化回路１５０に確実に提供されなくなる。時間ｔｄは、前にも述べたように、メモリ・アクセス動作を終了させることができるように選択される。本発明の特定の実施形態において、遅れｔｄは、およそ２５ｎｓであり、この値は、ＤＲＡＭメモリ・コアを使っているメモリ装置に対してまだ６０ｎｓのアクセス時間を持たせることができる。
図２は、リフレッシュ・タイマ１３０（図１）中に含まれうる遅延回路タイマ２２０を示す。遅延回路２２０は、複数の遅延ステージ２４０を含む。各遅延ステージ２４０は、遅延入力およびリセット入力を有し、さらに遅延出力を有する。下でさらに詳しく説明するように、リフレッシュ・タイマ中にさらに含まれるリセット回路（示さず）が、同期モード検出回路１２０からのＰＵＬＳＥ＿ＳＹＮＣパルスの受信に応じて遅延回路タイマ２２０をリセットするのに使われるであろう。なお、リセット回路は、当業者によって設計可能であるため、遅延回路タイマ２２０の記述をいたずらに複雑化させるのを避けるために、遅延回路タイマ２２０に関してリセット回路を論ずることはしないでおく。
動作中、遅延ステージ２４０は、遅延入力に印加された信号と、時間ｔｄｄだけ遅れているということ以外は同じ出力信号を提供する。後続の遅延ステージ２４０は、遅延入力が前の遅延ステージ２４０の遅延出力に接続されるように接続される。遅延ステージのおのおののリセット入力は、ＰＵＬＳＥ＿ＡＳＹＮＣ信号を受信するように接続され、最終の遅延ステージ２４０の遅延出力は、二入力ＮＯＲゲート２５０の第一入力に接続される。ＮＯＲゲート２５０の第二入力は、ＰＵＬＳＥ＿ＳＹＮＣ信号を受信するように接続される。ＮＯＲゲート２５０の出力は、従来型のパルス発生器２５４に、インバータ２５２を通して接続される。パルス発生器２５４は、インバータ２５２による信号出力の立ち下がりエッジに応じてパルスＰＵＬＳＥ＿ＯＵＴを生成する。ＰＵＬＳＥ＿ＯＵＴ信号は、前述のように、ＤＲＡＭ活性化回路１５０にＯＲゲート１４０を通じて提供され、従来のメモリ・コアへのアクセス動作を開始する。
動作中、直近の遅延回路２２０は、ＰＵＬＳＥ＿ＡＳＹＮＣパルスの立ち下がりエッジから時間遅延ｔｄ後に、ＰＵＬＳＥ＿ＯＵＴパルスを生成する。時間遅延ｔｄは、各遅延ステージ２４０の遅れｔｄｄの略合計である。遅延回路２２０の説明を単純化しようとしてきたので、ゲート遅れについてはまったく触れないできたが、ゲート遅れのゆえにいくらかの時間が時間遅延ｔｄに加えられることは明らかである。ＰＵＬＳＥ＿ＡＳＹＮＣパルスの立ち下がりエッジにおいて、遅延回路２２０がＰＵＬＳＥ＿ＡＳＹＮＣパルスを受信すると、遅延回路２２０は、時間遅延ｔｄを数え始める。すなわち、チェーンの第一遅延ステージの間、その遅延出力は、ＰＵＬＳＥ＿ＡＳＹＮＣパルスの立ち下がりエッジの後、ＬＯＷｔｄｄになる。第二遅延ステージ２４０の遅延出力は、第一遅延ステージ２４０の遅延出力の立ち下がりエッジの後、ＬＯＷｔｄｄになる。したがって、ＰＵＬＳＥ＿ＡＳＹＮＣパルスの立ち下がりエッジは、ＮＯＲゲート２５０の入力に印加されるまで、遅延ステージ２４０のチェーンを徐々に伝わっていく。この間、インバータ２５２の出力はＨＩＧＨにとどまってきたことに注目されたい。最終の遅延ステージ２４０の遅延出力がＬＯＷになるまでは、ＰＵＬＳＥ＿ＡＳＹＮＣ信号の立ち下がりエッジの後、インバータ２５２の出力は、ＬＯＷにならない。このことが起こると、パルス発生器２５４は、次に、ＰＵＬＳＥ＿ＯＵＴパルスを生成する。
ｔｄタイミング・カウントが経過する前に第二ＰＵＬＳＥ＿ＡＳＹＮＣパルスが遅延回路２２０によって受信される場合と、タイミング・チェーンの遅延ステージ２４０は、遅延ステージ２４０のそれぞれの遅延出力を、新しいＰＵＬＳＥ＿ＡＳＹＮＣパルスに応答して再びＨＩＧＨをたどらせることによりリセットされる。その結果、ｔｄカウントダウンは、前述のように、ＰＵＬＳＥ＿ＡＳＹＮＣパルスの立ち下がりエッジに応答して再び始まる。その結果として、パルス発生器２５４は、遅延回路２２０に提供されるＰＵＬＳＥ＿ＡＳＹＮＣパルスの立ち下がりエッジのｔｄ後まではＰＵＬＳＥ＿ＯＵＴパルスを生成しない。
遅延回路２２０のさらに詳しい記述が、Ｌｏｖｅｔｔその他による、本発明の譲渡人に譲渡された、同時係属の、擬似静的メモリ装置のための非同期インタフェース回路および方法（ＡＳＹＮＣＨＲＯＮＯＵ ＩＮＴＥＲＦＡＣＥ ＣＩＲＣＵＩＴ ＡＮＤ ＭＥＴＨＯＤ ＦＯＲ Ａ ＰＳＥＵＤＯ−ＳＴＡＫＩＣ ＭＥＭＯＲＹ ＤＥＶＩＣＥ）という表題の２００２年３月１９日出願の米国特許出願第１０／１０２，２２１に提供されているが、リフレッシュ・タイマ１３０は、当業者に公知の図２に示すのとは異なる遅延回路を含みうることが理解されよう。
同期メモリ・アクセス動作に関連して、検出回路１００は、従来のＤＲＡＭメモリ・コアの同期メモリ・アクセス動作を開始するのに使われうる同期モード検出回路１２０を含む。図１に関連して、制御信号のロジック・レベルのコンビネーションおよび同期モード検出回路１２０への周期的クロック信号ＣＬＫの供給が、上記のような動作を開始する。同期モード検出回路１２０は、設計において従来方式であり、適切な同期モード検出回路１２０の設計は、当業者により公知である。制御信号のロジック信号の正しいコンビネーション、およびＣＬＫ信号の供給を受信すれば、同期制御回路は、リフレッシュ・タイマ１３０およびＯＲゲート１４０に提供されるＰＵＬＳＥ＿ＳＹＮＣパルスを生成する。合成されるＰＵＬＳＥ＿ＳＹＮＣパルスは、ＡＣＴ＿ＰＵＬＳＥとして、ＤＲＡＭ活性化回路１５０にＯＲゲート１４０を通じて提供され、ＤＲＡＭメモリ・コアへのメモリ・アクセスを開始する。同期モード検出回路１２０は、同期メモリ・アクセス動作を遂行するために、図１に示すＰＵＬＳＥ＿ＳＹＮＣパルスに加えて、内部制御信号（示さず）を提供することが理解されよう。しかしながら、内部制御信号は、性質上従来方式であり、本発明をいたずらに混乱させることを避けるために示していない。
本発明の特定の実施形態において、同期メモリ・アクセス動作を開始するために使用可能な制御信号の一例として、ＣＥ＊とＷＥ＊信号がロジックＬＯＷにあり、ＯＥ＊信号がＨＩＧＨロジック・レベルにあり、アクティブＣＬＫ信号が同期制御回路に提供されるとき、同期メモリ書き込み動作が要請される。要請されたメモリ・アドレスは行使される。また、ＡＤＶ＊信号はＬＯＷとなり、メモリ・アドレスが有効であって、アドレス・バッファ（示さず）によってラッチされるべきであることを指示する。同期メモリ書き込み動作の開始の後、ＡＤＶ＊とＷＥ＊信号は、ＨＩＧＨロジック・レベルに戻ることができる。バースト書き込み動作は、ＣＥ＊信号がＬＯＷロジック・レベルにある限り、且つアクティブＣＬＫ信号が同期モード検出回路１２０に提供される限り、継続しうる。
前に述べたように、同期モード検出回路１２０によって生成されたＰＵＬＳＥ＿ＳＹＮＣパルスは、リフレッシュ・タイマ１３０およびＯＲゲート１４０に提供される。下に説明するように、ＰＵＬＳＥ＿ＳＹＮＣパルスは、ＰＵＬＳＥ＿ＯＵＴパルスがリフレッシュ・タイマによって生成される前にリフレッシュ・タイマ１３０をリセットするために提供される。これに対して、ＯＲゲート１４０に同期モード検出回路１２０によって提供されるＰＵＬＳＥ＿ＳＹＮＣパルスは、同期メモリ・アクセス動作を直ぐ開始するためにＡＣＴ＿ＰＵＬＳＥパルスとして使用される。
混合モード動作中の検出回路１００の動作について、図３のタイミング・ダイアグラムを参照して説明する。タイミング・ダイアグラムは、非同期メモリ読み取り動作から同期メモリ書き込み動作に遷移する間に検出回路１００に加えられる様々な信号の相対的なタイミングを示す。図３のタイミング・ダイアグラムは、一例として提供されており、本発明の範囲が特定の実施形態に限定されるものと解釈すべきではない。
非同期メモリ・アクセス・サイクルは、ＬＯＷロジック・レベルＣＥ＊信号（すなわち、チップ・有効に）を提供し、メモリ・アドレス入力が有効であることを指示するためにメモリ・アドレスを行使し、ＡＤＶ＊信号ＬＯＷをストローブすることによって時刻Ｔ０において開始される。非同期モード検出回路１１０（図１）は、メモリ・アドレスの行使に応じてＰＵＬＳＥ＿ＡＳＹＮＣパルスを生成し、これがリフレッシュ・タイマ１３０の時間遅延ｔｄ３３０を開始する。図３のタイミング・ダイアグラム中に示すように、時間遅延ｔｄ３３０は、およそ２５ｎｓである。時間遅延ｔｄ３３０が経過したとき、ＰＵＬＳＥ＿ＯＵＴパルスが、リフレッシュ・タイマ１３０によって時刻Ｔ１において生成され、ＯＲゲート１４０を通してＤＲＡＭ活性化回路１５０に、ＤＲＡＭメモリ・コア中のメモリ・アクセス動作を開始するＡＣＴ＿ＰＵＬＳＥパルスとして提供される。時間ｔＡＡ、すなわち、メモリ装置のための最小アクセス時間が経過した後、ＯＥ＊信号（すなわち、出力有効に）を時刻Ｔ２でロジックＬＯＷレベルに変えることによって該信号をアクティブにする。これに応えて、有効読み取りデータ３４０が、メモリ装置の入力／出力（ＩＯ）端子において提供される。時刻Ｔ３において、ＩＯ端子は、ＯＥ＊信号をＨＩＧＨロジック・レベルに戻すことによって高インピーダンス状態に置かれ、メモリ装置は、ＣＥ＊信号をＨＩＧＨロジック・レベルに変えることによって、スタンドバイ状態に置かれる。時刻Ｔ３は、非同期メモリ・アクセス・サイクルの終わりを表わす。
図３に示す本実施形態において、非同期メモリ・アクセス・モードから同期メモリ・アクセス・モードへの遷移は、ＣＥ＊信号がＬＯＷに向かう時刻Ｔ４のあとのＣＬＫ信号の立ち上がりエッジで起きる。下にさらに詳しく論じるように、ＣＥ＊信号が時刻Ｔ４においてアクティブになるとき、非同期アクセス・メモリ動作は、ＡＤＶ＊信号と一緒にＣＬＫ信号の立ち上がりエッジが検出されるまで、遂行されることになっている。その時、非同期メモリ・アクセス動作はキャンセルされ、同期メモリ・アクセス動作が代わって開始される。時間遅延ｔｄ３３０がおよそ２５ｎｓの場合、時刻Ｔ４でＣＥ＊信号がアクティブになる時刻、およびＣＬＫ信号の立ち上がりエッジが検出される時刻から最大時間２５ｎｓが経過しうるということが当業者に理解されるであろう。上記以外の場合は、すでに開始されることになっている非同期メモリ・アクセス動作が、ＤＲＡＭメモリ・コア中で同期メモリ・アクセス動作の前に始まるであろう。
時刻Ｔ４において、メモリ装置は、ＣＥ＊信号のロジック・レベルをＬＯＷに変えることによって有効にする。加えて、書き込み動作は、ＷＥ＊信号ＬＯＷをストローブすることによって指示される。メモリ・アドレスはまた行使され、ＡＤＶ＊信号は、ＬＯＷをストローブして、アドレス入力が有効であるということを信号する。時刻Ｔ５において、ＤＲＡＭメモリ・コア中で同期書き込み動作が開始される。そのとき、ＣＬＫ信号の立ち上がりエッジに応じて、同期モード検出回路１２０（図１）が、活性ＣＥ＊信号およびＷＥ＊信号を検出し、ＰＵＬＳＥ＿ＳＹＮＣパルスを生成する。これはＯＲゲート１４０を通じてＤＲＡＭ活性化回路１５０に提供される。メモリ・アドレスは、同様にＣＬＫ信号の立ち上がりエッジでラッチされる。時刻Ｔ６において、ＡＤＶ＊およびＷＥ＊は、ＨＩＧＨロジック・レベルに戻され、一方で、ＣＥ＊信号はＬＯＷロジック・レベルにとどまり、要請された同期メモリ書き込み動作が終了すべきでないことを指示する。
非同期検出回路１１０、はまたＣＥ＊、ＡＤＶ＊およびアドレス信号を受信するが、この回路は、時刻Ｔ４において、メモリ装置を有効にする一部として、ＰＵＬＳＥ＿ＡＳＹＮＣパルスを生成する。ＰＵＬＳＥ＿ＡＳＹＮＣパルスは、時刻Ｔ４にアクティブになるＣＥ＊信号に応じて生成され、非同期メモリ・アクセス動作がリフレッシュ・タイマ１３０（図１）上で開始される。非同期メモリ・アクセス動作がＤＲＡＭメモリ・コア中でＰＵＬＳＥ＿ＯＵＴパルスによって時間遅延ｔｄの経過後に開始される前に、時刻Ｔ５に同期検出回路１２０によって生成されるＰＵＬＳＥ＿ＡＳＹＮＣパルスは、待機中の非同期メモリ・アクセス動作をキャンセルする。ＰＵＬＳＥ＿ＡＳＹＮＣパルスは、メモリ・アドレスの行使に応じて自動的に生成される。その結果、リフレッシュ・タイマは時間遅延を開始する。したがって、前に論じたように時刻Ｔ５で開始されるＰＵＬＳＥ＿ＯＵＴパルスの生成と、それによる同期メモリ書き込み動作の遮断を防ぐためには、リフレッシュ・タイマ１３０がリセットされ、同期モード検出回路１２０によって生成されるＰＵＬＳＥ＿ＳＹＮＣパルスによって無効になる。その結果、ＰＵＬＳＥ＿ＯＵＴパルスは、リフレッシュ・タイマ１３０によって決して生成されない。
時刻Ｔ７において、ＩＯ端末にある書込みデータ３６０がラッチされ、時刻Ｔ５でラッチされるメモリ・アドレスに対応するＤＲＡＭメモリ・コア中のロケーションに書き込まれる。前に論じたように、ＣＥ＊信号がＬＯＷロジック・レベルにとどまる間、同期メモリ書き込み動作は続くであろう。同期メモリ・アクセス動作は、ＣＥ＊信号をＨＩＧＨロジック・レベルに戻すことによって終了されうるし、非同期メモリ・アクセス動作への遷移は、ＣＬＫ信号を無効にすることによって達成される。
図４は、本発明の一実施形態によるメモリ装置５００の部分を示す。メモリ装置５００は、従来のＤＲＡＭメモリ・アレー５０２を含む非同期擬似静的ＳＲＡＭである。メモリ装置５００は、非同期的にも、同期的にも動作しうる。メモリ装置５００は、様々なメモリ動作を遂行するために、メモリ装置５００内で内部制御信号を生成するコマンド・バス５０８を通じてメモリ・コマンドを受信するコマンド・デコーダ５０６を含む。コマンド・バス５０８はまた、本発明の一実施形態による非同期／同期検出回路５１２に接続される。コマンド・バス５０８を介して受信される信号の例には、前述のように、ＣＥ＊，ＡＤＶ＊，ＯＥ＊およびＷＥ＊信号が含まれる。なお、コマンド・バス５０８を介してメモリ装置５００に提供される特定の信号への変更が、本発明の範囲から逸脱することにはならないということは、当業者によって理解されるであろう。行および列アドレス信号が、アドレス・バス５２０を通じて、メモリ装置５００のアドレス・バッファ５１０へ、また同様に検出回路５１２へ提供される。
前述のとおり、検出回路５１２は、ＡＣＴ＿ＰＵＬＳＥパルスを生成し、メモリ・アレー５０２へのアクセス動作を開始する。ＡＣＴ＿ＰＵＬＳＥパルスは、前に述べたように、ＤＲＡＭ活性化回路１５０に提供されるが（図１）、図４に示すように、コマンド・デコーダ５０６に提供され、図５中のメモリ・アクセス動作を開始する。なお、ＡＣＴ＿ＰＵＬＳＥパルスは、本発明の範囲を逸脱することなく、従来のメモリ装置の代替的または追加的ブロックに提供されうるということが理解されよう。
行アドレス・デコーダ５２４および列アドレス・デコーダ５２８による復号のために、行および列アドレスが、それぞれ、アドレス・バッファ５１０によって提供される。メモリ・アレー読み取り／書き込み回路５３０は、アレー５０２に接続され、読み取りデータをデータ出力バッファ５３４に入力出力データ・バス５４０を介して提供する。書き込みデータは、メモリ・アレーにデータ入力バッファ５４４および読み取り／書き込み回路５３０を通してメモリ・アレー５０２に印加される。コマンド制御器５０６は、コマンド・バス５０８に印加されたメモリ・コマンドに応答し、メモリ・アレー５０２上で様々な動作を行う。とりわけ、コマンド制御器５０６は、メモリ・アレー５０２からデータを読み取り、およびメモリ・アレーへデータを書き込むための内部制御信号を生成するために使用される。メモリ・アレー５０２から読み込まれたデータは、出力バッファ５３４に転送され、データ入力／出力（ＩＯ）線５５０上に提供される。書き込み動作中、アドレスされたメモリ・セルはアクセスされ、データ入力バッファ５４４へのＩＯ線５５０上に提供されたデータはメモリ・アレー５０２中に記憶される。
図５は、図４のメモリ装置５００を含むコンピュータ回路を含むコンピュータ・システム６００のブロック・ダイヤグラムである。コンピュータ回路６０２は、具体的な計算またはタスクを行うために、具体的なソフトウェアを実行するというような様々な計算機能を果たす。加えて、コンピュータ・システム６００は、コンピュータ回路６０２に接続された一つ以上の入力装置６０４、例えば、キーボード、を含み、オペレータがコンピュータ・システムにインタフェースできるようにする。通常、コンピュータ・システム６００はまた、コンピュータ回路６０２に接続された一つ以上の出力装置６０６を含み、このような出力装置は、通常、ディスプレイ装置である。また、一つ以上のデータ記憶装置６０８がコンピュータ回路６０２に、通常、接続され、データを記憶したり、取り出したりする。記憶装置の例には、ハードディスクおよび非揮発性メモリが含まれる。コンピュータ・システム６００はまた、無線通信リンク６１０を含み、コンピュータ回路は無線媒体を介してデータを送信および受信できる。コンピュータ回路６０２は、通常、適正なアドレス、データ、および制御バスを通じてメモリ装置５００に接続され、メモリへのデータの書き込みおよびデータの読み取りを提供する。
本発明の具体的な実施形態が説明の目的のために記載されたが、様々な変更が本発明の精神および範囲から逸脱することなくなされうるということが上記記載から理解されよう。例えば、図１で述べた本発明の実施形態は、ＡＣＴ＿ＰＵＬＳＥパルスをＤＲＡＭ活性化回路１５０に提供し、リフレッシュ・タイマ１３０からのＰＵＬＳＥ＿ＯＵＴパルス、または同期モード検出回路１２０からのＰＵＬＳＥ＿ＳＹＮＣパルスのどちらかに基づいて、メモリ・アクセス動作を開始する二入力ＯＲゲート１４０を含む。一方、本発明の代替的な一実施形態においては、ＯＲ回路１４０が含まれておらず、ＰＵＬＳＥ＿ＯＵＴおよびＰＵＬＳＥ＿ＳＹＮＣパルスがＤＲＡＭ活性化回路に提供されて、非同期メモリ・アクセス動作または同期メモリ・アクセス動作のいずれかを、それぞれ開始する。さらに、図１の実施形態は、非同期モード検出１１０、同期モード検出回路１２０、リフレッシュ・タイマ１３０、ＯＲゲート１４０およびＤＲＡＭ活性化回路１５０のための個別の機能ブロックを示す。しかしながら、様々な機能ブロックが、図１に示すのとは異なるアレンジメントに組合され、それでも本発明の範囲内にとどまりうるということが当業者には理解されよう。したがって、本発明は、添付の特許請求の範囲以外によっては限定されない。
図１は、本発明の一実施形態による非同期／同期検出回路の機能的ブロック図である。 図２は、図１の検出回路中に使用可能な遅延回路の一実施形態の機能的ブロック図である。 図３は、図１の検出回路に与えられる様々な信号を示す信号タイミング図である。 図４は、本発明の一実施形態による非同期／同期検出回路を含むメモリ装置の部分の機能的ブロック図である。 図５は、図４のメモリ装置を含むコンピュータ・システムの機能的ブロック図である。

Claims (50)

  1. メモリ・アドレス信号および制御信号を受信するメモリ装置中のメモリ・アクセス動作を開始するためのモード検出回路であって、前記モード検出回路が、
    メモリ・アドレス信号および制御信号を受信可能な第一モード検出回路であって、第一コンビネーションの制御信号およびメモリ・アドレス信号の受信に応じて、第一モード検出信号を生成可能な第一モード検出回路、
    前記制御信号およびクロック信号を受信するために接続された第二モード検出回路であって、第二コンビネーションの制御信号およびアクティブ・クロック信号の受信に応じて、第二モード検出信号を生成可能な第二モード検出回路、
    前記第一モード検出回路および前記第二モード検出回路に接続され、第一モード活性化信号を出力可能な遅延回路であって、前記遅延回路が最後に受信した前記第一モード検出信号の受信のあと時間遅延を以って前記第一モード活性化信号を生成可能であり、さらに前記第二モード検出信号の受信に応じて前記第一モード活性化信号の生成を抑制する遅延回路、および
    前記遅延回路および前記第二モード検出回路にそれぞれ接続された出力回路であって、前記第一モード活性化信号または前記第二モード検出信号の受信に応じてメモリ・アクセス動作を開始する活性化信号を出力端子に提供可能な出力回路、を含むモード検出回路。
  2. 請求項１のモード検出回路であって、前記第一モード検出信号、前記第二モード検出信号、前記第一モード活性化信号、および前記活性化信号が、第一モード検出パルス、第二モード検出パルス、第一モード活性化パルスおよび活性化パルスを含むモード検出回路。
  3. 請求項１のモード検出回路であって、前記出力回路が二入力ＯＲゲートを含むモード検出回路。
  4. 請求項１のモード検出回路であって、前記第一モード検出回路が、非同期メモリ・アクセス動作を指示する第一コンビネーションの制御信号の受信に応じて第一モード検出信号を生成するモード検出回路。
  5. 請求項１のモード検出回路であって、前記第二モード検出回路が、同期メモリ・アクセス動作を指示する第二コンビネーションの制御信号の受信に応じて第二モード検出信号を生成するモード検出回路。
  6. 請求項１のモード検出回路であって、前記遅延回路が、
    前記第一モード検出信号を受信するように前記第一モード検出回路に接続された第一遅延ステージ、および前記第一モード活性化信号が提供される出力を有する最終遅延ステージを有する遅延ステージのチェーンであって、各遅延ステージが第一および第二入力および出力を有し、前記第一または第二入力のどちらかに印加される信号の立ち下がりエッジをステージ時間遅延によって該出力を遅れて伝播する遅延ステージのチェーン、および
    前記遅延ステージのチェーンに接続されたリセット回路であって、前記第一モード活性化信号の出力を前記第二モード検出信号の受信に応じて妨げるために前記遅延ステージのチェーンを無効にするリセット回路、
    を含むモード検出回路。
  7. メモリ・アドレス信号および制御信号を受信するマルチ・モード・メモリ装置のためのメモリ・アクセス・モード回路であって、前記メモリ・アクセス・モード回路が、
    第一メモリ・アクセス・モードを検出し、それに応じて第一モード検出パルスを生成する第一モード検出回路、
    第二メモリ・アクセス・モードを検出し、それに応じて第二モード検出パルスを生成する第二モード検出回路、
    最終の前記第一モード検出パルスの受信後、時間遅延を以って遅れた第一モード検出パルスを生成するように前記第一モード検出回路に接続された遅延回路であって、前記第二モード検出パルスの受信に応じて前記遅延時間をリセットするように前記第二モード検出回路にさらに接続された遅延回路、および
    前記遅延回路および前記第二モード検出回路に接続されたメモリ・アクセス活性化回路であって、前記メモリ・アクセス活性化回路が第一メモリ・アクセス動作を前記遅れた第一モード検出パルスの受信に応じて活性化し、第二メモリ・アクセス動作を前記第二モード検出パルスの受信に応じて活性化するメモリ・アクセス活性化回路、
    を含むメモリ・アクセス・モード回路。
  8. 請求項７のメモリ・アクセス・モード回路であって、前記第一モード検出回路が、前記制御信号および前記メモリ・アドレス信号を受信する非同期モード検出回路を含み、前記非同期モード検出回路がメモリ・アドレス信号または非同期モード・アクセス動作を指示する制御信号コンビネーションのどちらかの受信に応じて前記第一モード検出パルスを生成する、メモリ・アクセス・モード回路。
  9. 請求項７のメモリ・アクセス・モード回路であって、前記第二モード検出回路が、前記制御信号およびクロック信号を受信する同期モード検出回路を含み、前記同期モード検出回路がアクティブ・クロック信号および同期モード・アクセス動作を指示する制御信号コンビネーションの受信に応じて前記第二モード検出パルスを生成する、メモリ・アクセス・モード回路。
  10. 請求項７のメモリ・アクセス・モード回路であって、前記第一メモリ・アクセス動作が、非同期メモリ・アクセス動作であり、前記第二メモリ・アクセス動作が同期メモリ・ア
    クセス動作である、メモリ・アクセス・モード回路。
  11. 請求項７のメモリ・アクセス・モード回路であって、前記遅延回路が、
    前記第一モード検出パルスを受信するように前記第一モード検出回路に接続された第一遅延ステージおよび前記遅れた第一モード検出パルスが提供される出力を有する最終遅延ステージを有する遅延ステージのチェーンであって、各遅延ステージが、第一および第二入力および出力を有し、且つ、前記第一または第二入力のどちらかに印加される信号の立ち下がりエッジをその出力への伝播からステージ時間遅延だけ遅らせる遅延ステージのチェーン、および
    前記第二モード検出回路および前記遅延ステージのチェーンに接続されたリセット回路であって、前記リセット回路が、前記遅延ステージのチェーンを前記第二モード検出パルスの受信に応じて前記遅れた第一モード検出パルスの出力を妨げるために無効にするリセット回路、
    を含むメモリ・アクセス・モード回路。
  12. メモリ・アドレス信号、制御信号およびクロック信号を受信するメモリ装置のためのメモリ・アクセス・モード検出回路であって、前記メモリ・アクセス・モード検出回路が、
    前記メモリ・アドレス信号、前記制御信号、およびクロック信号を受信可能なモード検出回路であって、前記モード検出回路が前記メモリ・アドレス信号および第一コンビネーションの制御信号の受信に応じて第一モード検出信号を生成可能であり、第二コンビネーションの制御信号およびアクティブ・クロック信号への受信に応じて第二メモリ・アクセス動作を開始するための第二モード検出信号を生成するモード検出回路、および
    第一モード・メモリ・アクセス動作を開始するために、前記第一モード検出信号の受信後、ある時間遅延を以て遅れた第一モード検出信号を生成可能に前記モード検出回路に接続され、前記第二モード検出信号の受信に応じて、前記遅れた第一モード活性化信号の生成を妨げるために前記時間遅延をリセットする遅延回路、
    を含むメモリ・アクセス・モード検出回路。
  13. 請求項１２のメモリ・アクセス・モード検出回路であって、前記第一モード・メモリ・アクセス動作が、非同期メモリ・アクセス動作であり、且つ前記第二モード・メモリ・アクセス動作が、同期メモリ・アクセス動作であるメモリ・アクセス・モード検出回路。
  14. 請求項１２のメモリ・アクセス・モード回路であって、前記モード検出回路が、
    前記制御信号が受信される制御信号ノード、および前記メモリ・アドレス信号が受信されるアドレス信号ノードを有する非同期モード検出回路であって、メモリ・アドレス信号または非同期モード・アクセス動作を指示する制御信号コンビネーションの中のどちらかの受信に応じて前記第一モード検出信号を生成する前記非同期モード検出回路、および
    前記制御信号が受信される制御信号ノードおよびクロック信号が受信されるクロック・ノードを有する同期モード検出回路であって、アクティブ・クロック信号および同期モード・アクセス動作を指示する制御信号のコンビネーションの受信に応じて前記第二モード検出信号を生成する前記同期モード検出回路、
    を含むメモリ・アクセス・モード回路。
  15. 請求項１２のメモリ・アクセス・モード検出回路であって、前記遅延回路が、
    前記第一モード検出信号を受信するように前記モード検出回路に接続された第一遅延ステージ、および前記遅れた第一モード検出信号が提供される出力を有する最終遅延ステージを有する遅延ステージのチェーンであって、各遅延ステージが第一および第二入力ならびに出力を有し、第一または第二入力の中のどちらかに印加される信号の立ち下がりエッジをその出力への伝播からステージ時間遅延だけ遅らせる遅延ステージのチェーン、および
    前記モード検出回路および前記遅延ステージのチェーンに接続されたリセット回路であって、前記リセット回路が、前記第二モード検出信号の受信に応じて前記遅れた第一モード検出信号の出力を妨げるように前記遅延ステージのチェーンを無効にするリセット回路、
    を含むメモリ・アクセス・モード検出回路。
  16. メモリ・アドレス信号、制御信号およびクロック信号を受信するメモリ装置であって、前記メモリ装置が、
    揮発性メモリ・セルのアレー、
    前記メモリ・アレーにアクセスするように前記揮発性メモリ・セルのアレーに接続されたメモリ・アレー・アクセス回路、および
    前記メモリ・アドレス信号、前記制御信号および前記クロック信号を受信可能なメモリ・アクセス・モード検出回路を含み、前記メモリ・アクセス・モード検出回路が、
    前記メモリ・アドレス信号、前記制御信号、および前記クロック信号を受信可能なモード検出回路であって、前記モード検出回路が前記メモリ・アドレス信号および第一コンビネーション制御信号の受信に応じて第一モード・メモリ・アクセス動作を開始するために第一モード検出信号を生成可能であり、第二コンビネーションの制御信号およびアクティブ・クロック信号への受信に応じて第二モード・メモリ・アクセス動作を開始するための第二モード検出信号を生成可能なモード検出回路、および
    前記モード検出回路に接続され、前記第一モード検出信号の受信後に時間遅延を以って遅れた第一信号を生成し、前記第二モード検出信号の受信に応じて前記時間遅延をリセットし、第二モード・アクセス動作を開始するために第二モード活性化信号を生成可能な遅延回路、を含む、
    メモリ装置。
  17. 請求項１６のメモリ装置であって、前記第一モード・メモリ・アクセス動作が、非同期メモリ・アクセス動作であり、且つ前記第二モード・メモリ・アクセス動作が非同期メモリ・アクセス動作であるメモリ装置。
  18. 請求項１６のメモリ装置であって、前記メモリ・アクセス・モード検出回路の前記モード検出回路が、
    前記制御信号が受信される制御信号ノード、および前記メモリ・アドレス信号が受信されるアドレス信号ノードを有する非同期モード検出回路であって、メモリ・アドレス信号または非同期モード・アクセス動作を指示する制御信号コンビネーションの中のどちらかの受信に応じて、前記第一モード検出信号を生成する前記非同期モード検出回路、および
    制御信号が受信される制御信号ノード、およびクロック信号が受信されるクロック・ノードを有する同期モード検出回路であって、アクティブ・クロック信号、および同期モード・アクセス動作を指示する制御信号コンビネーションの受信に応じて前記第二モード検出信号を生成する前記同期モード検出回路、
    を含むメモリ装置。
  19. 請求項１６のメモリ装置であって、前記メモリ・アクセス・モード検出回路の前記遅延回路が、
    前記第一モード検出信号を受信するように前記モード検出回路に接続された第一遅延ステージ、および前記遅れた第一モード検出信号が提供される出力を有する最終遅延ステージを有する遅延ステージのチェーンであって、各遅延ステージが第一および第二入力ならびに出力を有し、第一または第二入力の中のどちらかに印加される信号の立ち下がりエッジをその出力への伝播からステージ時間遅延だけ遅らせる遅延ステージのチェーン、および
    前記モード検出回路および前記遅延ステージのチェーンに接続されたリセット回路であって、前記リセット回路が、前記第二モード検出信号の受信に応じて前記遅れた第一モード検出信号の出力を妨げるように前記遅延ステージのチェーンを無効にするリセット回路、
    を含むメモリ装置。
  20. 請求項１６のメモリ装置であって、前記揮発性メモリ・セルのアレーが、ＤＲＡＭメモリ・セルのアレーを含み、前記ＤＲＡＭメモリ・セルのアレーへのアクセスがアクセス・イベントのシーケンスを含むアクセス・サイクルの終了によって制限される、メモリ装置。
  21. 請求項２０のメモリ装置であって、前記メモリ・アレー・アクセス回路が、前記アクセス・イベントのシーケンスにしたがって、前記ＤＲＡＭメモリ・セルのアレーにアクセスするためのＤＲＡＭアレー・アクセス回路を含むメモリ装置。
  22. メモリ・アドレス信号、制御信号およびクロック信号を受信するメモリ装置であって、前記メモリ装置が、
    揮発性メモリ・セルのアレー、
    前記メモリ・アレーにアクセスするために前記揮発性メモリ・セルのアレーに接続されたメモリ・アレー・アクセス回路、および
    前記メモリ・アドレス信号、前記制御信号、および前記クロック信号を受信可能なメモリ・アクセス・モード検出回路、
    を含むメモリ装置であって、前記メモリ・アクセス・モード検出回路が、
    第一メモリ・アクセス・モードを検出し、それに応じて第一モード検出パルスを生成可能な第一モード検出回路、
    第二メモリ・アクセス・モードを検出し、それに応じて第二モード検出パルスを生成可能な第二モード検出回路、
    最終の前記第一モード検出パルスの受信後、時間遅延を以って遅れた第一モード検出パルスを生成可能に前記第一モード検出回路に接続された遅延回路であって、前記遅延回路がさらに前記第二モード検出回路に接続されて遅延回路を前記第二モード検出パルスの受信に応じてリセット可能な遅延回路、および
    前記遅延回路および前記第二モード検出回路に接続されたメモリ・アクセス活性化回路であって、前記メモリ・アクセス活性化回路が、第一メモリ・アクセス動作を前記遅れた第一モード検出パルスの受信に応じて活性化可能であり、且つ、第二メモリ・アクセス動作を前記第二モード検出パルスの受信に応じて活性化可能なメモリ・アクセス活性化回路、
    を含むメモリ装置。
  23. 請求項２２のメモリ装置であって、前記メモリ・アクセス・モード回路の第一モード検出回路が、制御信号が受信される制御信号ノード、およびメモリ・アドレス信号が受信されるアドレス信号ノードを有する非同期モード検出回路を含み、前記非同期モード検出回路が、メモリ・アドレス信号または非同期モード・アクセス動作を指示する制御信号コンビネーションの中のどちらかの受信に応じて前記第一モード検出パルスを生成する非同期モード検出回路を含む、メモリ装置。
  24. 請求項２２のメモリ装置であって、前記メモリ・アクセス・モード回路の第二モード検出回路が、制御信号が受信される制御信号ノード、およびクロック信号が受信されるクロック・ノードを有する同期モード検出回路を含み、前記同期モード検出回路が、アクティブ・クロック信号および同期モード・アクセス動作を指示する制御信号コンビネーションの受信に応じて前記第二モード検出パルスを生成する、メモリ装置。
  25. 請求項２２のメモリ装置であって、前記第一メモリ・アクセス動作が非同期メモリ・アクセス動作であり、且つ前記第二メモリ・アクセス動作が同期メモリ・アクセス動作である、メモリ装置。
  26. 請求項２２のメモリ装置であって、前記メモリ・アクセス・モード回路の前記遅延回路が、
    前記第一モード検出パルスを受信するように前記第一モード検出回路に接続された第一遅延ステージおよび前記遅れた第一モード検出パルスが提供される出力を有する最終遅延ステージを有する遅延ステージチェーンであって、各遅延ステージが、第一および第二入力および出力を有し、且つ、前記第一または第二入力のどちらかに印加される信号の立ち下がりエッジをその出力への伝播からステージ時間遅延だけ遅らせる遅延ステージのチェーン、および
    前記第二モード検出回路および前記遅延ステージのチェーンに接続されたリセット回路であって、前記リセット回路が、前記第二モード検出パルスの受信に応じて前記遅れた第一モード検出パルスの出力を妨げるように前記遅延ステージのチェーンを無効にするリセット回路、
    を含むメモリ装置。
  27. 請求項２２のメモリ装置であって、前記揮発性メモリ・セルのアレーが、ＤＲＡＭメモリ・セルのアレーを含み、それへのアクセスがアクセス・イベントのシーケンスを含むアクセス・サイクルの終了によって制限される、メモリ装置。
  28. 請求項２７のメモリ装置であって、前記メモリ・アレー・アクセス回路が、前記アクセス・イベントのシーケンスにしたがって、前記ＤＲＡＭメモリ・セルのアレーにアクセスするためのＤＲＡＭアレー・アクセス回路を含むメモリ装置。
  29. コンピュータ・システムであって、
    データ入力装置、
    データ出力装置、
    前記データ入力および出力装置に接続されたプロセッサ、および
    前記プロセッサに接続されたメモリ装置、
    を含むコンピュータ・システムであって、前記メモリ装置がメモリ・アドレス信号、制御信号およびクロック信号を受信し、前記メモリ装置が、
    揮発性メモリ・セルのアレー、
    前記揮発性メモリ・セルのアレーに前記メモリ・アレーにアクセスするために接続されたメモリ・アレー・アクセス回路、および
    前記メモリ・アドレス信号、前記制御信号および前記クロック信号を受信可能なメモリ・アクセス・モード検出回路、
    を含み、前記メモリ・アクセス・モード検出回路が、
    前記メモリ・アドレス信号、前記制御信号、および前記クロック信号を受信可能なモード検出回路であって、前記モード検出回路が前記メモリ・アドレス信号および第一コンビネーションの制御信号の受信に応じて第一モード・メモリ・アクセス動作を開始するために第一モード検出信号を生成可能であり、第二コンビネーションの制御信号およびアクティブ・クロック信号の受信に応じて第二モード・メモリ・アクセス動作を開始するために第二モード検出信号を生成可能なモード検出回路、および
    前記モード検出回路に接続され、前記第一モード検出信号の受信後に、ある時間遅延を以って遅延した前記第一モード検出信号を生成可能であり、さらに前記第二モード検出信号の受信に応じて、前記時間遅延をリセット可能であり、第二モード・アクセス動作を開始するために前記第二モード活性化信号を生成する遅延回路、を含むメモリ・アクセス・モード検出回路、
    を含むメモリ装置を含むコンピュータ・システム。
  30. 請求項２９のコンピュータ・システムであって、前記メモリ装置の前記第一モード・メモリ・アクセス動作が非同期メモリ・アクセス動作であり、且つ前記第二モード・メモリ・アクセス動作が同期メモリ・アクセス動作である、コンピュータ・システム。
  31. 請求項２９のコンピュータ・システムであって、前記メモリ装置の前記モード検出回路が、
    前記制御信号が受信される制御信号ノード、および前記メモリ・アドレス信号が受信されるアドレス信号ノードを有する非同期モード検出回路であって、メモリ・アドレス信号または非同期モード・アクセス動作を指示する制御信号コンビネーションの中のどちらかの受信に応じて、前記第一モード検出信号を生成する前記非同期モード検出回路、および
    制御信号が受信される制御信号ノード、およびクロック信号が受信されるクロック・ノードを有する同期モード検出回路であって、アクティブ・クロック信号、および同期モード・アクセス動作を指示する制御信号コンビネーションの受信に応じて前記第二モード検出信号を生成する前記同期モード検出回路、
    を含むコンピュータ・システム。
  32. 請求項２９のコンピュータ・システムであって、前記メモリ装置の前記遅延回路が、
    前記第一モード検出信号を受信するように前記モード検出回路に接続された第一遅延ステージ、および前記遅れた第一モード検出信号が提供される出力を有する最終遅延ステージを有する遅延ステージのチェーンであって、各遅延ステージが第一および第二入力ならびに出力を有し、第一または第二入力の中のどちらかに印加される信号の立ち下がりエッジをその出力への伝播からステージ時間遅延だけ遅らせる遅延ステージのチェーン、および
    前記モード検出回路および前記遅延ステージのチェーンに接続されたリセット回路であって、前記リセット回路が、前記第二モード検出信号の受信に応じて前記遅れた第一モード検出信号の出力を妨げるように前記遅延ステージのチェーンを無効にするリセット回路、
    を含むコンピュータ・システム。
  33. 請求項２９のコンピュータ・システムであって、前記揮発性メモリ・セルのアレーが、ＤＲＡＭメモリ・セルのアレーを含み、前記ＤＲＡＭメモリ・セルのアレーへのアクセスがアクセス・イベントのシーケンスを含むアクセス・サイクルの終了によって制限される、コンピュータ・システム。
  34. 請求項３３のコンピュータ・システムであって、前記メモリ装置の前記メモリ・アレー・アクセス回路が、前記アクセス・イベントのシーケンスにしたがって、前記ＤＲＡＭメモリ・セルのアレーにアクセスするためのＤＲＡＭアレー・アクセス回路を含むコンピュータ・システム。
  35. コンピュータ・システムであって、
    データ入力装置、
    データ出力装置、
    前記データ入力および出力装置に接続されたプロセッサ、および
    前記プロセッサに接続されたメモリ装置、
    を含むコンピュータ・システムであって、前記メモリ装置がメモリ・アドレス信号、制御信号およびクロック信号を受信し、前記メモリ装置が、
    揮発性メモリ・セルのアレー、
    前記揮発性メモリ・セルのアレーに前記メモリ・アレーにアクセスするために接続されたメモリ・アレー・アクセス回路、および
    前記メモリ・アドレス信号、前記制御信号および前記クロック信号を受信可能なメモリ・アクセス・モード検出回路、
    を含み、前記メモリ・アクセス・モード検出回路が、
    第一メモリ・アクセス・モードを検出し、それに応じて第一モード検出パルスを生成するための第一モード検出回路、
    第二メモリ・アクセス・モードを検出し、それに応じて第二モード検出パルスを生成するための第二モード検出回路、
    最終の前記第一モード検出パルスの受信後、ある時間遅延を以って遅れた第一モード検出パルスを生成するように前記第一モード検出回路に接続された遅延回路であって、前記遅延回路がさらに前記第二モード検出回路に接続されて遅延回路を前記第二モード検出パルスの受信に応じてリセットする遅延回路、および
    前記遅延回路および前記第二モード検出回路に接続されたメモリ・アクセス活性化回路であって、前記メモリ・アクセス活性化回路が、第一メモリ・アクセス動作を前記遅れた第一モード検出パルスの受信に応じて活性化し、且つ、第二メモリ・アクセス動作を前記第二モード検出パルスの受信に応じて活性化するメモリ・アクセス活性化回路、
    を含むコンピュータ・システム。
  36. 請求項３５のコンピュータ・システムであって、前記メモリ装置の前記第一モード検出回路が、制御信号およびメモリ・アドレス信号を受信する非同期モード検出回路を含み、前記非同期モード検出回路が、前記メモリ・アドレス信号または非同期モード・アクセス動作を指示する制御信号コンビネーションの中のどちらかの受信に応じて前記第一モード検出パルスを生成する、コンピュータ・システム。
  37. 請求項３５のコンピュータ・システムであって、前記メモリ装置の第二モード検出回路が、制御信号が受信される制御信号およびクロック信号を受信する同期モード検出回路を含み、前記同期モード検出回路が、アクティブ・クロック信号および同期モード・アクセス動作を指示する制御信号コンビネーションの受信に応じて前記第二モード検出パルスを生成する、コンピュータ・システム。
  38. 請求項３５のコンピュータ・システムであって、前記メモリ装置の前記第一メモリ・アクセス動作が非同期メモリ・アクセス動作であり、且つ前記第二メモリ・アクセス動作が同期メモリ・アクセス動作である、コンピュータ・システム。
  39. 請求項３５のコンピュータ・システムであって、前記メモリ装置の前記遅延回路が、
    前記第一モード検出パルスを受信するように前記第一モード検出回路に接続された第一遅延ステージ、および前記遅れた第一モード検出パルスが提供される出力を有する最終遅延ステージを有する遅延ステージのチェーンであって、各遅延ステージが第一および第二入力ならびに出力を有し、第一または第二入力の中のどちらかに印加される信号の立ち下がりエッジをその出力への伝播からステージ時間遅延だけ遅らせる遅延ステージのチェーン、および
    前記第二モード検出回路および前記遅延ステージのチェーンに接続されたリセット回路であって、前記リセット回路が、前記第二モード検出パルスの受信に応じて前記遅れた第一モード検出パルスの出力を妨げるように前記遅延ステージのチェーンを無効にするリセット回路、
    を含む、コンピュータ・システム。
  40. 請求項３５のコンピュータ・システムであって、前記揮発性メモリ・セルのアレーが、ＤＲＡＭメモリ・セルのアレーを含み、前記ＤＲＡＭメモリ・セルのアレーへのアクセスがアクセス・イベントのシーケンスを含むアクセス・サイクルの終了によって制限される
    、コンピュータ・システム。
  41. 請求項４０のコンピュータ・システムであって、前記メモリ装置の前記メモリ・アレー・アクセス回路が、前記アクセス・イベントのシーケンスにしたがって、前記ＤＲＡＭメモリ・セルのアレーにアクセスするためのＤＲＡＭアレー・アクセス回路を含む、コンピュータ・システム。
  42. メモリ・アドレス信号、制御信号およびクロック信号を受信するメモリ装置においてメモリ・アクセス動作を開始する方法であって、前記方法が、
    メモリ・アドレス信号または第一モード・メモリ・アクセス動作を指示する制御信号コンビネーションの受信に応じて第一モード検出パルスを、生成するステップ、
    前記第一モード・メモリ・アクセス動作を開始する第一モード活性化パルスを生成するために、最終の前記生成された第一モード検出パルスを時間遅延を以って遅らせるステップ、
    クロック信号および第二モード・メモリ・アクセス動作を指示する前記制御信号の第二コンビネーションの受信に応じて第二モード検出パルスを、生成するステップ、
    前記遅れた第一モード検出パルスの前記生成を抑制するステップ、および
    前記第二モード・メモリ・アクセス動作を前記第二モード検出パルスに応じて開始するステップ、
    を含む方法。
  43. 請求項４２の方法であって、メモリ・アドレス信号または第一モード・メモリ・アクセス動作を指示する制御信号コンビネーションの受信に応じて第一モード検出パルスを、生成するステップが、メモリ・アドレス信号または非同期メモリ・アクセス動作を指示する制御信号コンビネーションの受信に応じて第一モード検出パルスを生成するステップを含む方法。
  44. 請求項４２の方法であって、クロック信号および第二モード・メモリ・アクセス動作を指示する第二コンビネーションの前記制御信号の受信に応じて第二モード検出パルスを生成するステップが、前記クロック信号および同期メモリ・アクセス動作を指示する第二コンビネーションの前記制御信号の受信に応じて第二モード検出パルスを、生成するステップを含む方法。
  45. 請求項４２の方法であって、
    前記第一モード・メモリ・アクセス動作を開始する前記第一モード活性化パルスを生成するために、最終の前記生成された第一モード検出パルスを時間遅延を以って遅らせるステップが、前記第一モード検出パルスの前記立ち下がりエッジに基づいて遅れシーケンスを開始するステップ、および前記遅れシーケンスの終了に先立って任意の新しい第一モード検出パルスの前記立ち下がりエッジに応じて前記遅れシーケンスをリセットするステップ、および前記遅れシーケンスを前記第一モード検出パルスの前記立ち下がりエッジから再開するステップを含み、前記遅れた第一モード検出パルスの前記生成を抑制するステップが、前記遅れシーケンスをリセットし、前記第一モード活性化パルスの生成を妨げるステップを含む方法。
  46. 請求項４２の方法であって、前記第二モード・アクセス動作を前記第二モード検出パルスに応じて開始するステップが、同期ＤＲＡＭメモリ・アクセス・サイクルを開始するステップを含む方法。
  47. ＤＲＡＭメモリ・セル・コアを有するメモリ装置においてメモリ・アクセス動作を活性化し、メモリ・アドレス信号、制御信号、およびクロック信号を受信する方法であって、
    前記方法が、
    前記メモリ・アドレス信号または第一モード・メモリ・アクセス動作を指示する第一コンビネーションの制御信号の受信に応じて、前記最終メモリ・アドレス信号または前記第一コンビネーションの制御信号の受信後、時間遅延を以って第一モード活性化信号を生成するステップであって、前記時間遅延が前記第一モード・メモリ・アクセス動作が前記ＤＲＡＭメモリ・セル・コア中で終了することができるように十分長いものとするステップ、および
    アクティブ・クロック信号、および第二モード・メモリ・アクセス動作を指示する第二コンビネーションの制御信号の受信に応じて、前記ＤＲＡＭメモリ・セル・コア中で前記第二モード・メモリ・アクセス動作を開始するために第二モード活性化信号を生成し、前記第一モード活性化信号の生成を妨げるステップ、
    を含む方法。
  48. 請求項４７の方法であって、前記メモリ・アドレス信号または前記第一モード・メモリ動作を指示する前記第一コンビネーネーションの制御信号の受信に応じて第一モード活性化信号を生成するステップが、前記メモリ・アドレス信号、または非同期メモリ・アクセス動作を指示する制御信号コンビネーションの受信に応じて前記第一モード活性化信号を生成するステップを含む方法。
  49. 請求項４７の方法であって、アクティブ・クロック信号および第二モード・メモリ・アクセス動作を指示する第二コンビネーションの制御信号の受信に応じて第二モード活性化信号を生成するステップが、前記アクティブ・クロック信号および同期メモリ・アクセス動作を指示する第二コンビネーションの制御信号の受信に応じて第二モード活性化信号を生成するステップを含む方法。
  50. 請求項４７の方法であって、最終の前記メモリ・アドレス信号または前記第一コンビネーションの制御信号の受信後、時間遅延を以って前記第一モード活性化信号を生成するステップが、
    前記メモリ・アドレス信号または前記第一コンビネーションの制御信号における遷移の検出に応じて遷移検出パルスを生成するステップ、
    前記遷移検出パルスの前記立ち下がりエッジに基づいて遅れシーケンスを開始するステップ、
    前記遅れシーケンスの終了に先立って生成される新しい遷移検出パルスの前記立ち下がりエッジに応じて前記遅れシーケンスをリセットし、前記遅れシーケンスを前記新しい遷移検出パルスの前記立ち下がりエッジから再開するステップ、および
    第一モード活性化シーケンスを前記遅れシーケンスの終了に応じて生成するステップ、を含む方法。
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