CN116564377A - 内存设备命令总线训练中的延时确定方法和装置 - Google Patents
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Abstract
本申请提供一种内存设备命令总线训练中的延时确定方法和装置，属于存储器技术领域，所述方法包括：S1，控制内存设备进入命令总线训练模式；S2，依次向内存设备发送第一至第四模式的命令/地址信号及对应的芯片选择信号并接收内存设备的反馈信号；S3，判断反馈信号是否为预设值，若否，基于第一预设步长调节第一至第四模式的命令/地址信号的延时，并执行S2；若是，执行S4；S4，基于第二预设步长逐步调节第一至第四模式的命令/地址信号的延时并依次发送给内存设备，基于反馈信号确定存在发生跳变的目标反馈信号时对应的延时值，并基于延时值确定命令/地址总线的目标延时值，能够保证命令总线训练的效率和准确性。
Description
技术领域
本申请涉及存储器技术领域，尤其涉及一种内存设备命令总线训练中的延时确定方法和装置。
背景技术
DDR （Double Data Rate Synchronous Dynamic Random Access Memory，双倍速率同步动态随机存储器）上电后，需要进行命令总线训练以校准CA（Command/Address，命令/地址）信号、CS（chip select，芯片选择）信号和时钟信号CK之间的延时，从而使芯片在高频时可以正确地发送命令。由于DDR上电后CA总线和CS线的延时是未知的，因此需要合理的命令总线训练方案来计算延时。
然而现有的命令总线训练中，往往直接进行延时推动，如果实际延时较小可以训练成功，但如果实际延时过大（例如CA偏离过大）会导致训练失败或训练时间过长，无法保证命令总线训练的效率和准确性。
发明内容
本申请提供一种内存设备命令总线训练中的延时确定方法和装置，以用于解决现有的命令总线训练方式无法保证命令总线训练的效率和准确性的问题。
本申请提供一种内存设备命令总线训练中的延时确定方法，所述方法包括：
步骤S1，控制内存设备进入命令总线训练模式；
步骤S2，通过物理层依次向内存设备发送第一至第四模式的命令/地址信号及对应的芯片选择信号，并接收内存设备的反馈信号；
步骤S3，判断所述第一至第四模式的命令/地址信号对应的反馈信号是否为预设值，若否，基于第一预设步长调节所述第一至第四模式的命令/地址信号的延时，并跳转执行步骤S2；若是，执行步骤S4；
步骤S4，基于第二预设步长逐步调节所述第一至第四模式的命令/地址信号的延时，并通过物理层依次向内存设备发送延时调整后的第一至第四模式的命令/地址信号及对应的芯片选择信号，基于延时调整后的第一至第四模式的命令/地址信号对应的反馈信号确定存在发生跳变的目标反馈信号时对应的延时值，并基于所述延时值确定命令/地址总线的目标延时值。
根据本申请提供的一种内存设备命令总线训练中的延时确定方法，任一模式的命令/地址信号均对应于四个连续的信号区段，对应的芯片选择信号的高电平区间与所述四个连续的信号区段中的第三信号区段匹配，同时，所述芯片选择信号的高电平区间与时钟信号的目标周期匹配。
根据本申请提供的一种内存设备命令总线训练中的延时确定方法，所述基于第一预设步长调节所述第一至第四模式的命令/地址信号的延时，具体包括：
基于所述第一至第四模式的命令/地址信号对应的反馈信号的值确定命令/地址信号的偏移方向及偏移范围；
基于所述命令/地址信号的偏移方向及偏移范围确定所述命令/地址信号的延时修正方向及延时修正范围；
基于所述命令/地址信号的延时修正方向及延时修正范围，按照第一预设步长调节所述第一至第四模式的命令/地址信号的延时。
根据本申请提供的一种内存设备命令总线训练中的延时确定方法，所述基于所述延时值确定命令/地址总线的目标延时值，具体包括：
基于所述延时值确定对应的第一延时位置和第二延时位置；
基于所述第一延时位置和第二延时位置的中间位置，确定命令/地址总线的目标延时值。
根据本申请提供的一种内存设备命令总线训练中的延时确定方法，所述方法还包括：将所述目标延时值写入用于延时控制的目标寄存器中。
根据本申请提供的一种内存设备命令总线训练中的延时确定方法，所述控制内存设备进入命令总线训练模式，具体包括：对模式寄存器中的命令总线训练控制位进行置位操作。
根据本申请提供的一种内存设备命令总线训练中的延时确定方法，所述第一预设步长对应于半个时钟周期，所述第一预设步长为所述第二预设步长的N倍；其中，N为正整数。
根据本申请提供的一种内存设备命令总线训练中的延时确定方法，所述预设值为对应模式的命令/地址信号中的第三信号区段的值。
本申请还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现如上述任一种所述内存设备命令总线训练中的延时确定方法的步骤。
本申请还提供一种计算机程序产品，包括计算机程序，所述计算机程序被处理器执行时实现如上述任一种所述内存设备命令总线训练中的延时确定方法的步骤。
本申请提供的内存设备命令总线训练中的延时确定方法和装置，通过步骤S1，控制内存设备进入命令总线训练模式；步骤S2，通过物理层依次向内存设备发送第一至第四模式的命令/地址信号及对应的芯片选择信号，并接收内存设备的反馈信号；步骤S3，判断所述第一至第四模式的命令/地址信号对应的反馈信号是否为预设值，若否，基于第一预设步长调节所述第一至第四模式的命令/地址信号的延时，并跳转执行步骤S2；若是，执行步骤S4；步骤S4，基于第二预设步长逐步调节所述第一至第四模式的命令/地址信号的延时，并通过物理层依次向内存设备发送延时调整后的第一至第四模式的命令/地址信号及对应的芯片选择信号，基于延时调整后的第一至第四模式的命令/地址信号对应的反馈信号确定存在发生跳变的目标反馈信号时对应的延时值，并基于所述延时值确定命令/地址总线的目标延时值，能够保证命令总线训练的效率和准确性。
附图说明
为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请提供的内存设备命令总线训练中的延时确定方法的流程示意图；
图2是本申请提供的内存设备命令总线训练中的延时确定方法对应的波形示意图；
图3是本申请提供的基于第一预设步长调节延时的流程示意图；
图4是本申请提供的电子设备的结构示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
图1为本申请提供的内存设备命令总线训练中的延时确定方法的流程示意图，如图1所示，该方法包括：
步骤S1，控制内存设备进入命令总线训练模式。
具体的，所述控制内存设备进入命令总线训练模式，具体包括：对模式寄存器中的命令总线训练控制位进行置位操作。可以理解的是，对模式寄存器中的命令总线训练控制位进行置位操作可以通过软件实现，也可以通过硬件实现，本申请实施例对此不作具体限定。
步骤S2，通过物理层依次向内存设备发送第一至第四模式的命令/地址信号及对应的芯片选择信号，并接收内存设备的反馈信号。
具体的，图2是本申请提供的内存设备命令总线训练中的延时确定方法对应的波形示意图，如图2所示，任一模式的命令/地址信号（即CA1[5:0]-CA4[5:0]）均对应于四个连续的信号区段，对应的芯片选择信号的高电平区间与所述四个连续的信号区段中的第三信号区段匹配，同时，所述芯片选择信号的高电平区间与时钟信号的目标周期匹配。可以理解的是，上述不同模式的命令/地址信号及对应的芯片选择信号均是通过用户设置得到的。内存设备会在芯片选择信号为高电平的时候，在时钟信号的上升沿对CA信号进行采样，并将采样值（即反馈信号）通过数据总线反馈给内存控制器。因此，在理想状态（即CA总线和CS线无延迟的情况）下，不同模式命令/地址信号对应的反馈信号应为对应模式命令/地址信号中的第三信号区段的值。基于此，本申请实施例即可基于反馈信号确定CA总线和CS线的延时情况。
步骤S3，判断所述第一至第四模式的命令/地址信号对应的反馈信号是否为预设值，若否，基于第一预设步长调节所述第一至第四模式的命令/地址信号的延时，并跳转执行步骤S2；若是，执行步骤S4。
具体的，基于前述内容可知，所述预设值为对应模式的命令/地址信号中的第三信号区段的值，在CA总线和CS线均无延时的情况下，各模式的命令/地址信号对应的反馈信号应均为对应模式的命令/地址信号中的第三信号区段的值，否则，说明CA总线和CS线中至少一个存在延时。基于此，本申请实施例预先基于不同模式为命令/地址信号对应的四个连续的信号区段设置信号值，以便后续基于反馈信号确定实际延时情况。结合图2可知，第一模式的命令/地址信号对应的四个连续的信号区段的信号值依次为3F-00-00-00；第二模式的命令/地址信号对应的四个连续的信号区段的信号值依次为00-00-3F-00；第三模式的命令/地址信号对应的四个连续的信号区段的信号值依次为3F-00-3F-3F；第二模式的命令/地址信号对应的四个连续的信号区段的信号值依次为3F-3F-00-3F。可以理解的是，由于CA信号为六位的二进制数值，出于方便表示的目的，本申请实施例采用16进制数表示。值得注意的是，本申请实施例中的第一模式至第四模式仅为了区分不同模式的CA信号，并不构成对CA信号内容的限定。同时，在实际的训练过程中，所述第一至第四模式的命令/地址信号的发送顺序可以任意调整，并不会对后续的比对结果造成影响。基于前述原理介绍，结合图2中的示例可知，所述第一至第四模式的命令/地址信号对应的反馈信号应依次为00-3F-3F-00（即预设值）。尤其值得注意的是，命令总线训练的目标是保证命令/地址信号中的第三信号区段的中间位置与时钟信号的某一周期（该周期可以为目标周期，也可以不是）的中间点（即上升沿）对齐。
基于上述原理，图3是本申请提供的基于第一预设步长调节延时的流程示意图，如图3所示，所述基于第一预设步长调节所述第一至第四模式的命令/地址信号的延时，具体包括：
步骤101，基于所述第一至第四模式的命令/地址信号对应的反馈信号的值确定命令/地址信号的偏移方向及偏移范围；
步骤102，基于所述命令/地址信号的偏移方向及偏移范围确定所述命令/地址信号的延时修正方向及延时修正范围；
步骤103，基于所述命令/地址信号的延时修正方向及延时修正范围，按照第一预设步长调节所述第一至第四模式的命令/地址信号的延时。
结合图2可以理解的是，若所述第一至第四模式的命令/地址信号对应的反馈信号的值依次为3F-00-00-3F，则说明CS信号向左偏移或CA信号向右偏移，对应的偏移范围为0.5-1.5个时钟周期；若所述第一至第四模式的命令/地址信号对应的反馈信号的值依次为00-00-3F-3F，则说明CS信号向右偏移或CA信号向左偏移，对应的偏移范围为0.5-1.5个时钟周期，依此类推，本申请实施例即可基于所述第一至第四模式的命令/地址信号对应的反馈信号的值确定命令/地址信号的偏移方向及偏移范围，进而基于所述命令/地址信号的偏移方向及偏移范围确定所述命令/地址信号的延时修正方向及延时修正范围，并基于所述命令/地址信号的延时修正方向及延时修正范围，按照第一预设步长调节所述第一至第四模式的命令/地址信号的延时。值得注意的是，由于实际训练过程中，CS线和CA总线均可能存在延时，但实际仅需对其中一个信号的延时进行调节即可实现前述命令总线训练的目标，基于此，本申请实施例仅调整命令/地址信号的延时以最大限度保证训练效率。
还可以理解的是，通常情况下CS线和CA总线的偏移范围不会超过一个时钟周期，因此，所述第一预设步长对应于半个时钟周期，基于此，能够快速将所述第一至第四模式的命令/地址信号对应的反馈信号调节为预设值，进而快速缩小CA信号延时的排查范围。基于前述示例，假设CA信号实际向左偏移0.6个周期，此时第一至第四模式的命令/地址信号对应的反馈信号的值依次为00-00-3F-3F，基于此即可确定命令/地址信号的偏移方向为向左，偏移范围为0.5-1.5个时钟周期，进而可确定所述命令/地址信号的延时修正方向为向右，延时修正范围为0.5-1.5个时钟周期，基于此，按照第一预设步长调节所述第一至第四模式的命令/地址信号的延时，调节一步之后即可将所述第一至第四模式的命令/地址信号对应的反馈信号调节为预设值。但此时命令/地址信号中的第三信号区段的中间位置显然未与当前时钟周期的中间点对齐，因此，需要进一步进行精细调节，以确保训练结果的准确性。
步骤S4，基于第二预设步长逐步调节所述第一至第四模式的命令/地址信号的延时，并通过物理层依次向内存设备发送延时调整后的第一至第四模式的命令/地址信号及对应的芯片选择信号，基于延时调整后的第一至第四模式的命令/地址信号对应的反馈信号确定存在发生跳变的目标反馈信号时对应的延时值，并基于所述延时值确定命令/地址总线的目标延时值。
具体的，接上述示例，按照第一预设步长调节一步之后即可将所述第一至第四模式的命令/地址信号对应的反馈信号调节为预设值，但此时命令/地址信号中的第三信号区段的中间位置在当前时钟周期的中间点左侧0.1个周期的位置，而此时并不知道命令/地址信号中的第三信号区段的中间位置与当前时钟周期的中间点的相对位置，基于此，本申请实施例进一步基于第二预设步长逐步调节所述第一至第四模式的命令/地址信号的延时，可以理解的是，此处的延时调节包括两个方向，即向左和向右，对于具体先按哪个方向调节，本申请实施例不作限定。以先向左调节为例，当向左调节0.4个周期时，第二模式和第四模式的命令/地址信号对应的反馈信号将发生跳变（第二模式由3F跳变为00，第四模式由00跳变为3F），确定此时对应的延时值为向左0.4周期（可以通过延时值的正负表示方向，例如负表示向左，正表示向右）。此时即需要切换延时调节方向，改为向右调节，同理，当向右调节0.6个周期时，第一模式至第四模式的命令/地址信号对应的反馈信号将发生跳变，确定此时对应的延时值为向右0.6周期，在此基础上，即可基于所述延时值确定命令/地址总线的目标延时值。具体的，所述基于所述延时值确定命令/地址总线的目标延时值，具体包括：
基于所述延时值确定对应的第一延时位置和第二延时位置；
基于所述第一延时位置和第二延时位置的中间位置，确定命令/地址总线的目标延时值。
结合上述示例可以理解的是，所述第一延时位置，即按照第一预设步长调节之后的命令/地址信号向左调节0.4个周期对应的位置，所述第二延时位置，即按照第一预设步长调节之后的命令/地址信号向右调节0.6个周期对应的位置，当然，所述第一延时位置和第二延时位置对应的含义也可以调换。基于此可以理解的是，所述第一延时位置和第二延时位置的中间位置即对应于当前时钟周期的中间点的位置，而该中间位置对应的延时值即对应于向右调节0.1个周期，结合按照第一预设步长向右调节的0.5个周期，命令/地址总线的目标延时值即对应于向右调节0.6个周期。基于此，即可达成前述命令总线训练目标。可以理解的是，所述第一预设步长为所述第二预设步长的N倍；其中，N为正整数。可以理解的是，N的取值可根据实际需要确定。基于此，能够最大限度保证训练结果的准确性。
在上述基础上，所述方法还包括：将所述目标延时值写入用于延时控制的目标寄存器中。基于此，即可在后续工作过程中基于目标寄存器中目标延时值对命令/地址总线的延时进行准确调节。
本申请实施例提供的方法，通过步骤S1，控制内存设备进入命令总线训练模式；步骤S2，通过物理层依次向内存设备发送第一至第四模式的命令/地址信号及对应的芯片选择信号，并接收内存设备的反馈信号；步骤S3，判断所述第一至第四模式的命令/地址信号对应的反馈信号是否为预设值，若否，基于第一预设步长调节所述第一至第四模式的命令/地址信号的延时，并跳转执行步骤S2；若是，执行步骤S4；步骤S4，基于第二预设步长逐步调节所述第一至第四模式的命令/地址信号的延时，并通过物理层依次向内存设备发送延时调整后的第一至第四模式的命令/地址信号及对应的芯片选择信号，基于延时调整后的第一至第四模式的命令/地址信号对应的反馈信号确定存在发生跳变的目标反馈信号时对应的延时值，并基于所述延时值确定命令/地址总线的目标延时值，能够保证命令总线训练的效率和准确性。
图4示例了一种电子设备的实体结构示意图，如图4所示，该电子设备可以包括：处理器201、通信接口202、存储器203和通信总线204，其中，处理器201，通信接口202，存储器203通过通信总线204完成相互间的通信。处理器201可以调用存储器203中的逻辑指令，以执行上述各方法所提供的内存设备命令总线训练中的延时确定方法，所述方法包括：步骤S1，控制内存设备进入命令总线训练模式；步骤S2，通过物理层依次向内存设备发送第一至第四模式的命令/地址信号及对应的芯片选择信号，并接收内存设备的反馈信号；步骤S3，判断所述第一至第四模式的命令/地址信号对应的反馈信号是否为预设值，若否，基于第一预设步长调节所述第一至第四模式的命令/地址信号的延时，并跳转执行步骤S2；若是，执行步骤S4；步骤S4，基于第二预设步长逐步调节所述第一至第四模式的命令/地址信号的延时，并通过物理层依次向内存设备发送延时调整后的第一至第四模式的命令/地址信号及对应的芯片选择信号，基于延时调整后的第一至第四模式的命令/地址信号对应的反馈信号确定存在发生跳变的目标反馈信号时对应的延时值，并基于所述延时值确定命令/地址总线的目标延时值。
此外，上述的存储器203中的逻辑指令可以通过软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器（ROM，Read-Only Memory）、磁碟或者光盘等各种可以存储程序代码的介质。
另一方面，本申请还提供一种计算机程序产品，所述计算机程序产品包括计算机程序，计算机程序可存储在非暂态计算机可读存储介质上，所述计算机程序被处理器执行时，计算机能够执行上述各方法所提供的内存设备命令总线训练中的延时确定方法，所述方法包括：步骤S1，控制内存设备进入命令总线训练模式；步骤S2，通过物理层依次向内存设备发送第一至第四模式的命令/地址信号及对应的芯片选择信号，并接收内存设备的反馈信号；步骤S3，判断所述第一至第四模式的命令/地址信号对应的反馈信号是否为预设值，若否，基于第一预设步长调节所述第一至第四模式的命令/地址信号的延时，并跳转执行步骤S2；若是，执行步骤S4；步骤S4，基于第二预设步长逐步调节所述第一至第四模式的命令/地址信号的延时，并通过物理层依次向内存设备发送延时调整后的第一至第四模式的命令/地址信号及对应的芯片选择信号，基于延时调整后的第一至第四模式的命令/地址信号对应的反馈信号确定存在发生跳变的目标反馈信号时对应的延时值，并基于所述延时值确定命令/地址总线的目标延时值。
又一方面，本申请还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现以执行上述各方法提供的内存设备命令总线训练中的延时确定方法，所述方法包括：步骤S1，控制内存设备进入命令总线训练模式；步骤S2，通过物理层依次向内存设备发送第一至第四模式的命令/地址信号及对应的芯片选择信号，并接收内存设备的反馈信号；步骤S3，判断所述第一至第四模式的命令/地址信号对应的反馈信号是否为预设值，若否，基于第一预设步长调节所述第一至第四模式的命令/地址信号的延时，并跳转执行步骤S2；若是，执行步骤S4；步骤S4，基于第二预设步长逐步调节所述第一至第四模式的命令/地址信号的延时，并通过物理层依次向内存设备发送延时调整后的第一至第四模式的命令/地址信号及对应的芯片选择信号，基于延时调整后的第一至第四模式的命令/地址信号对应的反馈信号确定存在发生跳变的目标反馈信号时对应的延时值，并基于所述延时值确定命令/地址总线的目标延时值。
以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM、磁碟、光盘等，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行各个实施例或者实施例的某些部分所述的方法。
最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。
Claims (10)
1.一种内存设备命令总线训练中的延时确定方法，其特征在于，所述方法包括：
步骤S1，控制内存设备进入命令总线训练模式；
步骤S2，通过物理层依次向内存设备发送第一至第四模式的命令/地址信号及对应的芯片选择信号，并接收内存设备的反馈信号；
步骤S3，判断所述第一至第四模式的命令/地址信号对应的反馈信号是否为预设值，若否，基于第一预设步长调节所述第一至第四模式的命令/地址信号的延时，并跳转执行步骤S2；若是，执行步骤S4；
步骤S4，基于第二预设步长逐步调节所述第一至第四模式的命令/地址信号的延时，并通过物理层依次向内存设备发送延时调整后的第一至第四模式的命令/地址信号及对应的芯片选择信号，基于延时调整后的第一至第四模式的命令/地址信号对应的反馈信号确定存在发生跳变的目标反馈信号时对应的延时值，并基于所述延时值确定命令/地址总线的目标延时值。
2.根据权利要求1所述的内存设备命令总线训练中的延时确定方法，其特征在于，任一模式的命令/地址信号均对应于四个连续的信号区段，对应的芯片选择信号的高电平区间与所述四个连续的信号区段中的第三信号区段匹配，同时，所述芯片选择信号的高电平区间与时钟信号的目标周期匹配。
3.根据权利要求2所述的内存设备命令总线训练中的延时确定方法，其特征在于，所述基于第一预设步长调节所述第一至第四模式的命令/地址信号的延时，具体包括：
基于所述第一至第四模式的命令/地址信号对应的反馈信号的值确定命令/地址信号的偏移方向及偏移范围；
基于所述命令/地址信号的偏移方向及偏移范围确定所述命令/地址信号的延时修正方向及延时修正范围；
基于所述命令/地址信号的延时修正方向及延时修正范围，按照第一预设步长调节所述第一至第四模式的命令/地址信号的延时。
4.根据权利要求3所述的内存设备命令总线训练中的延时确定方法，其特征在于，所述基于所述延时值确定命令/地址总线的目标延时值，具体包括：
基于所述延时值确定对应的第一延时位置和第二延时位置；
基于所述第一延时位置和第二延时位置的中间位置，确定命令/地址总线的目标延时值。
5.根据权利要求4所述的内存设备命令总线训练中的延时确定方法，其特征在于，所述方法还包括：将所述目标延时值写入用于延时控制的目标寄存器中。
6.根据权利要求5所述的内存设备命令总线训练中的延时确定方法，其特征在于，所述控制内存设备进入命令总线训练模式，具体包括：对模式寄存器中的命令总线训练控制位进行置位操作。
7.根据权利要求6所述的内存设备命令总线训练中的延时确定方法，其特征在于，所述第一预设步长对应于半个时钟周期，所述第一预设步长为所述第二预设步长的N倍；其中，N为正整数。
8.根据权利要求7所述的内存设备命令总线训练中的延时确定方法，其特征在于，所述预设值为对应模式的命令/地址信号中的第三信号区段的值。
9.一种电子设备，包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时实现如权利要求1至8任一项所述内存设备命令总线训练中的延时确定方法的步骤。
10.一种非暂态计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1至8任一项所述内存设备命令总线训练中的延时确定方法的步骤。
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2023
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