CN116486894A - 半导体存储装置的测试方法 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 115
- 239000004065 semiconductor Substances 0.000 title claims abstract description 99
- 238000000034 method Methods 0.000 title claims abstract description 43
- 230000002452 interceptive effect Effects 0.000 claims abstract description 199
- 238000010998 test method Methods 0.000 claims abstract description 16
- 238000003860 storage Methods 0.000 claims description 241
- 230000004044 response Effects 0.000 claims description 60
- 230000004913 activation Effects 0.000 claims description 4
- 230000006399 behavior Effects 0.000 description 9
- 230000003213 activating effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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Abstract
本公开提供一种半导体存储装置的测试方法，属于集成电路技术领域。半导体存储装置包括目标物理存储体和干扰物理存储体，该半导体存储装置的测试方法包括：对目标物理存储体进行读写操作，同时对干扰物理存储体执行干扰操作，干扰操作用于对目标物理存储体的读写操作进行干扰；获取并根据从目标物理存储体读出的目标数据，确定干扰物理存储体对目标物理存储体的信号干扰。能够测试半导体存储装置的不同物理存储体之间的信号干扰，避免半导体存储装置在使用过程中出现数据失效的问题，提高了半导体存储装置的出货质量。
Description
技术领域
本公开涉及集成电路技术领域，具体而言，涉及一种半导体存储装置的测试方法。
背景技术
相关技术中，对于后级的自动测试设备（Automatic Test Equipment，ATE）测试，可以对半导体存储装置例如半导体存储芯片的每个物理存储体（rank）中的存储阵列（array，其中包括存储单元（cell））进行不同等级的分级测试。但分级测试时经常有外部信号的干扰，可能会导致产品在使用过程中出现数据失效的问题，无法保证整颗半导体存储芯片的出货质量。
发明内容
本公开的目的在于提供一种半导体存储装置的测试方法，能够测试半导体存储装置的不同rank之间的信号干扰，避免半导体存储装置在使用过程中出现数据失效的问题，提高了半导体存储装置的出货质量。
本公开实施例提供了一种半导体存储装置的测试方法，所述半导体存储装置包括目标物理存储体和干扰物理存储体，所述方法包括：对所述目标物理存储体进行读写操作，同时对所述干扰物理存储体执行干扰操作；所述干扰操作用于对所述目标物理存储体的读写操作进行干扰；获取并根据从所述目标物理存储体读出的目标数据，确定所述干扰物理存储体对所述目标物理存储体的信号干扰。
附图说明
图1是本公开一示例性实施例中的半导体存储装置的测试方法的实现流程示意图。
图2是本公开另一示例性实施例中的半导体存储装置的测试方法的实现流程示意图。
图3是本公开又一示例性实施例中的半导体存储装置的测试方法的实现流程示意图。
图4是本公开再一示例性实施例中的半导体存储装置的测试方法的实现流程示意图。
图5是本公开还一示例性实施例中的半导体存储装置的测试方法的实现流程示意图。
图6是本公开其它一示例性实施例中一种半导体存储装置的测试方法的实现流程示意图。
图7是本公开实施例提供的一种半导体存储装置的测试方法的实现流程示意图。
图8是本公开实施例提供的另外一种半导体存储装置的测试方法的实现流程示意图。
图9是本公开实施例提供的其它一种半导体存储装置的测试方法的实现流程示意图。
图10是本公开一示例性实施例的半导体存储芯片中不同rank之间信号干扰测试的示意图。
图11是本公开另一示例性实施例的半导体存储芯片中不同rank之间信号干扰测试的示意图。
图12是本公开一示例性实施例的一种半导体存储装置的测试装置的组成结构示意图。
具体实施方式
相关技术中，动态随机存取存储器（Dynamic Random Access Memory，DRAM）的测试主要是采用ATE机台在高温和低温的测试环境下进行测试的。测试DRAM所使用的软件测试程序可以由DRAM工程师根据DRAM设计进行独立编写，目的是侦测出不符合半导体标准行业协会(Joint Electron Device Engineering Council，JEDEC)或客户需求的产品。
由于后级ATE测试中仅对半导体存储芯片（半导体存储装置）中的各rank单独进行测试，未对半导体存储芯片中多个rank同时工作的情况进行测试，如此，在半导体存储芯片的多个rank同时工作，rank之间发生信号反射产生信号干扰时，不仅可能导致该类缺陷的半导体存储芯片流入下一生产工序，也可能导致半导体存储芯片在使用过程中出现数据失效的问题。
基于上述技术问题，本公开实施例提供了一种半导体存储装置的测试方法。下面结合附图对本公开实施例提供的半导体存储装置的测试方法进行详细说明。
图1是本公开一示例性实施例中的半导体存储装置的测试方法的实现流程示意图。该半导体存储装置可以包括目标物理存储体和干扰物理存储体。如图1所示，本公开实施例提供的半导体存储装置的测试方法可以包括以下步骤：
步骤S101，对目标物理存储体可以进行读写操作，同时对干扰物理存储体可以执行干扰操作；干扰操作可以用于对所述目标物理存储体的读写操作进行干扰。
在本公开的一些实施例中，半导体存储装置可以包括n个rank，n为大于或等于2的整数，例如，n可以为2或3。
在本公开的一些可能的实施方式中，目标物理存储体可以是n个rank中所选择的待检测的rank，干扰物理存储体可以是n个rank中用于对待检测的rank的读写操作产生信号干扰的至少一个rank。
在一种可能的实施方式中，目标物理存储体可以是n个rank中的任何一个，干扰物理存储体可以是n个rank中除目标物理存储体之外的n-1个rank中的至少一个。例如在n为2的情况下，半导体存储装置可以包括第一物理存储体（本公开用rank0表示）和第二物理存储体（本公开用rank1表示），目标物理存储体可以是rank0，干扰物理存储体可以是rank1。再例如在n为3的情况下，半导体存储装置可以包括rank0、rank1和第三物理存储体（本公开用rank2表示），目标物理存储体可以是rank2，干扰物理存储体可以是rank0和/或rank1。
在本公开的一些实施方式中，读写操作可以包括读操作和写操作，干扰操作可以包括对目标rank的读写操作产生干扰的任何干扰操作。例如，干扰操作可以包括干扰读操作、干扰写操作、断电操作和自刷新操作等中的至少一种。
步骤S102，获取并根据从目标物理存储体读出的目标数据，确定干扰物理存储体对目标物理存储体的信号干扰。
可以理解的是，目标数据可以是从目标物理存储体实际读出的数据，该数据可以和对目标物理存储体写入的数据相同，也可以不相同。
在本公开一些可能的实施方式中，获取并根据从目标物理存储体读出的目标数据，确定干扰物理存储体对目标物理存储体的信号干扰，可以是获取从目标物理存储体读出的目标数据，将目标数据与预先写入该目标物理存储体的数据进行比较，根据比较结果确定干扰物理存储体对目标物理存储体的信号干扰。例如，若比较结果为目标数据与写入该目标物理存储体的数据不相同，则判定该干扰物理存储体对该目标物理存储体存在信号干扰；若比较结果为目标数据与写入该目标物理存储体的数据相同，则判定该干扰物理存储体对该目标物理存储体不存在信号干扰。
本公开实施例中，通过对目标物理存储体进行读写操作，同时对干扰物理存储体执行干扰操作，使得目标物理存储体的读写操作与干扰物理存储体的干扰操作同时进行，实现对读写操作的干扰。然后，通过获取从目标物理存储体读出的目标数据，确定干扰物理存储体对目标物理存储体的信号干扰。从而实现对半导体存储装置的不同rank之间的信号干扰的测试，避免半导体存储装置在使用过程中出现数据失效的问题，提高了半导体存储装置的出货质量。
图2是本公开另一示例性实施例中的半导体存储装置的测试方法的实现流程示意图。该半导体存储装置可以包括目标物理存储体和干扰物理存储体。如图2所示，本公开实施例提供的半导体存储装置的测试方法可以包括以下步骤：
步骤S201：对目标物理存储体可以进行写操作，同时对干扰物理存储体可以执行干扰写操作。
在本公开的一些实施方式中，对目标物理存储体可以进行写操作，同时对干扰物理存储体可以执行干扰写操作，可以是在对rank0中一bank（逻辑存储体）的一地址进行写操作后，对rank1中对应bank的对应地址（可以与rank0中bank的一地址的不同，也可以相同，在下面的举例说明中，以地址不同进行举例说明）也进行写操作，如此重复，完成rank0和rank1中至少部分存储单元的写操作。
步骤S202：对目标物理存储体可以进行读操作，同时对干扰物理存储体可以执行干扰读操作。
在本公开的一些实施方式中，对目标物理存储体可以进行读操作，同时对干扰物理存储体可以执行干扰读操作，可以是在对rank0中一bank的一地址进行读操作后，对rank1中对应bank的对应地址（可以与rank0中bank的一地址的不同，也可以相同）也执行读操作，如此重复，完成rank0和rank1中至少部分存储单元的读操作。
步骤S203：获取并根据从目标物理存储体读出的目标数据，确定干扰物理存储体对目标物理存储体的信号干扰。
本公开实施例中，通过对目标物理存储体进行写操作，同时对干扰物理存储体执行干扰写操作，可以实现干扰写操作对目标物理存储体的写操作的干扰，通过对目标物理存储体进行读操作，同时对干扰物理存储体执行干扰读操作，可以实现干扰读操作对目标物理存储体的读操作的干扰。如此，有利于准确检测干扰物理存储体干扰写操作和干扰读操作测试环境下对目标物理存储体的信号干扰。
图3是本公开又一示例性实施例中的半导体存储装置的测试方法的实现流程示意图。该半导体存储装置可以包括目标物理存储体和干扰物理存储体。目标物理存储体可以包括m个目标逻辑存储体（bank），干扰物理存储体可以包括m个干扰逻辑存储体，m可以为大于或等于1的整数。
如图3所示，本公开实施例提供的半导体存储装置的测试方法可以包括以下步骤：
步骤S301：分别对目标物理存储体的m个目标逻辑存储体和干扰物理存储体中的m个干扰逻辑存储体执行地址交织的写操作和干扰写操作。
可以理解的是，m可以为8或16，以m=8为例，m个目标逻辑存储体和/或m个干扰逻辑存储体均可以表示为bank0、bank1、bank2、bank3、bank4、bank5、bank6、bank7。
在本公开的一些可能的实施方式中，分别对目标物理存储体的m个目标逻辑存储体和干扰物理存储体中的m个干扰逻辑存储体执行地址交织的写操作和干扰写操作，可以是依次分别对目标rank和干扰rank中的bank0至bank（m-1）执行地址交织的写操作和干扰写操作。
这里，地址交织可以是指执行写操作或读操作的存储单元（可以是目标逻辑存储体对应的目标存储单元）和执行干扰写操作或干扰读操作的存储单元（可以是干扰逻辑存储体对应的干扰存储单元）的列地址和/或行地址不同。
可以理解的是，地址交织可以包括行地址交织、列地址交织和行列地址交织。行地址交织可以对应列地址相同，行地址不同。列地址交织可以对应列地址不同，行地址相同。例如，每个目标逻辑存储体和干扰逻辑存储体可以均包括M行和N列，M和N可以均为大于或等于1的整数，行地址交织可以是指执行写操作或读操作的目标存储单元的地址为第1行第1列对应的地址，执行干扰写操作或干扰读操作的干扰存储单元的地址为第M行第1列对应的地址；列地址交织可以是指执行写操作或读操作的目标存储单元的地址为第1行第1列对应的地址，执行干扰写操作或干扰读操作的干扰存储单元的地址为第1行第N列对应的地址；行列地址交织可以是指执行写操作或读操作的目标存储单元的地址为第1行第1列对应的地址，执行干扰写操作或干扰读操作的干扰存储单元的地址为第M行第N列对应的地址。
在一种可能的实施方式中，分别对目标物理存储体的m个目标逻辑存储体和干扰物理存储体中的m个干扰逻辑存储体执行地址交织的写操作和干扰写操作，可以是先对目标rank的bank0的第1行第1列对应的地址进行写操作，再对干扰rank的bank0的第M行第1列对应的地址进行干扰写操作，接着对目标rank的bank0的第2行第16列对应的地址进行写操作，然后对干扰rank的bank0的第（M-1）行第16列对应的地址进行干扰写操作……完成目标rank的bank0和干扰rank的bank0的地址交织写操作和干扰写操作，接着根据bank0执行地址交织的写操作和干扰写操作的方式，对目标rank和干扰rank的bank1至bank7依次执行地址交织的写操作和干扰写操作。
步骤S302：对目标物理存储体的m个目标逻辑存储体和干扰物理存储体中的m个干扰逻辑存储体执行地址交织的读操作和干扰读操作。
在本公开的一些实施方式中，对目标物理存储体的m个目标逻辑存储体和干扰物理存储体中的m个干扰逻辑存储体执行地址交织的读操作和干扰读操作，可以是先对目标rank的bank0的第1行第1列对应的地址进行读操作，再对干扰rank的bank0的第M行第1列对应的地址进行干扰读操作，接着对目标rank的bank0的第2行第16列对应的地址进行读操作，然后对干扰rank的bank0的第（M-1）行第16列对应的地址进行干扰读操作……完成目标rank的bank0和干扰rank的bank0的地址交织读操作和干扰读操作，接着根据bank0执行地址交织的读操作和干扰读操作的方式对目标rank和干扰rank的bank1至bank7依次执行地址交织的写操作和干扰写操作。
步骤S303：获取并根据从目标物理存储体读出的目标数据，确定干扰物理存储体对目标物理存储体的信号干扰。
本公开实施例中，通过对目标物理存储体的m个目标逻辑存储体和干扰物理存储体中的m个干扰逻辑存储体执行地址交织的写操作和干扰写操作，有利于充分实现干扰写操作对目标物理存储体的写操作的干扰，通过对目标物理存储体的m个目标逻辑存储体和干扰物理存储体中的m个干扰逻辑存储体执行地址交织的读操作和干扰读操作，有利于充分实现干扰读操作对目标物理存储体的读操作的干扰。如此，能够更准确检测干扰物理存储体对目标物理存储体的信号干扰。
在本公开的一些实施例中，对目标物理存储体的m个目标逻辑存储体和干扰物理存储体中的m个干扰逻辑存储体执行地址交织的写操作和干扰写操作，可以包括：交替对目标存储单元写入第一测试数据的对应位，对干扰存储单元写入第二测试数据的对应位，直至写完m个目标逻辑存储体的对应目标存储单元和m个干扰逻辑存储体的对应干扰存储单元；其中，目标存储单元对应一个目标逻辑存储体的第一地址；干扰存储单元对应一个干扰逻辑存储体的第二地址；第一地址与第二地址不同。
可以理解的是，第一测试数据可以是根据测试的故障类型确定的，第一测试数据可以包括与M×N个目标存储单元一一对应的M×N位。第二测试数据可以根据期望产生的干扰信号确定的，第二测试数据可以包括与M×N个干扰存储单元一一对应的M×N位。
在一种可能的实施方式中，目标逻辑存储体的对应目标存储单元可以是根据目标逻辑存储体的初始行、初始列、行地址和列地址的递增量，以及M和N的大小确定的。例如，对于M=6，N=6的目标逻辑存储体，初始行为第1行（X（行地址）=0），初始列为第1列（Y（列地址）=0），行地址的递增量为1行，列地址的递增量为1列时，每个目标逻辑存储体的对应目标存储单元可以包括第1行第1列的目标存储体单元（对应X=0，Y=0）、第2行第2列的目标存储单元（对应X=1，Y=1）……第6行第6列的目标存储单元（对应X=5，Y=5）。再例如，对于M=6，N=12的目标逻辑存储体，初始行为第1行，初始列为第1列，行地址的递增量位1行，列地址的递增量为4列时，每个目标逻辑存储体的对应目标存储单元可以包括第1行第1列的目标存储体单元（对应X=0，Y=0）、第2行第4列的目标存储单元（对应X=1，Y=3），第3行第8列的目标存储单元（对应X=2，Y=7）和第4行第12列的目标存储单元（对应X=3，Y=11）。
在一种可能的实施方式中，干扰逻辑存储体的对应干扰存储单元也与目标逻辑存储体的对应目标存储单元的理解相同，也可以是根据干扰逻辑存储体的初始行、初始列、行地址和列地址的递增量，以及M和N的大小确定的，这里不进行详细阐述。
在本公开的实施例中，第一时刻，第一地址可以是第i1行第j1列对应的X=i1-1，Y=j1-1；第二地址可以是第M-i1行第j1列对应的X=M-i1-1，Y=j1-1，第二时刻，第一地址可以是第i1+1行第j1+16列对应的X=i1，Y=j1+15，第二地址可以是第M-（i1+1）行第j1+16列对应的X=M-i1-2，Y=j1+15。i1可以为大于或等于1且小于或等于M的整数，j1可以为大于或等于1且小于或等于N的整数。
本公开实施例中，通过交替对目标存储单元写入第一测试数据的对应位，对干扰存储单元写入第二测试数据的对应位，直至写完m个目标逻辑存储体的对应目标存储单元和m个干扰逻辑存储体的对应干扰存储单元，可以实现干扰物理存储体的干扰写操作下，对目标物理存储体中每个目标逻辑存储体中第一测试数据的对应位的写入。
在本公开的一些实施例中，对目标物理存储体的m个目标逻辑存储体和干扰物理存储体中的m个干扰逻辑存储体执行地址交织的读操作和干扰读操作，可以包括：交替读取目标存储单元上的第一响应数据的对应位，读取干扰存储单元上的第二响应数据的对应位，直至读完m个目标逻辑存储体的对应目标存储单元和m个干扰逻辑存储体的对应干扰存储单元。其中，目标存储单元对应一个目标逻辑存储体的第一地址。干扰存储单元对应一个干扰逻辑存储体的第二地址。第一地址与第二地址不同。
可以理解的是，第一响应数据可以包括与M×N个目标存储单元一一对应的M×N位。第二响应数据可以包括与M×N个干扰存储单元一一对应的M×N位。
获取并根据从目标物理存储体读出的目标数据，确定干扰物理存储体对目标物理存储体的信号干扰，包括：获取从m个目标逻辑存储体的对应目标存储单元读取的第一响应数据的对应位，根据第一响应数据的对应位确定干扰物理存储体对目标物理存储体的信号干扰。
本公开实施例中，通过交替读取目标存储单元上的第一响应数据的对应位，读取干扰存储单元上的第二响应数据的对应位，直至读完m个目标逻辑存储体的对应目标存储单元和m个干扰逻辑存储体的对应干扰存储单元，可以实现干扰物理存储体的干扰读操作下，读取目标物理存储体中每个目标逻辑存储体中第一响应数据的对应位。通过获取从m个目标逻辑存储体的对应目标存储单元读取的第一响应数据的对应位，根据第一响应数据的对应位确定干扰物理存储体对目标物理存储体的信号干扰，如此可以实现测试半导体存储装置的不同rank之间的信号干扰，避免半导体存储装置在使用过程中出现数据失效的问题，提高了半导体存储装置的出货质量。
图4是本公开再一示例性实施例中的半导体存储装置的测试方法的实现流程示意图。该半导体存储装置可以包括目标物理存储体和干扰物理存储体。目标物理存储体可以包括m个目标逻辑存储体，干扰物理存储体可以包括m个干扰逻辑存储体，m可以为大于或等于1的整数。
如图4所示，本公开实施例提供的半导体存储装置的测试方法是对物理存储体（包括目标物理存储体和干扰物理存储体）中的每个逻辑存储体（包括目标逻辑存储体和干扰逻辑存储体）逐一进行读操作和写操作，可以包括以下步骤：
步骤S400：初始化目标物理存储体中的全部目标逻辑存储体和干扰物理存储体中的全部干扰逻辑存储体，确定初始目标逻辑存储体为第k目标逻辑存储体，初始干扰逻辑存储体为第k干扰逻辑存储体，第k目标物理存储体的初始行为第i1行，初始列为第j1列，干扰物理存储体的初始行为第（M-i1）行，初始列为第j1列，k可以为大于或等于1且小于或等于m的整数。
这里，可以确定目标物理存储体中初始时刻的待写入目标逻辑存储体为第k目标逻辑存储体，确定第k目标逻辑存储体中的初始行为i1行，初始列为j1列。干扰物理存储体中初始时刻的待写入干扰逻辑存储体为第k干扰逻辑存储体，确定第k干扰逻辑存储体中的初始行为第（M-i1）行，初始列为j1列。
可以理解的是，初始化的目的可以是激活（active）目标物理存储体中的所有目标逻辑存储体和干扰物理存储体中的所有干扰逻辑存储体，并确定初始时刻的初始逻辑存储体（包括初始目标逻辑存储体和初始干扰逻辑存储体）、初始行和初始列。
步骤S401：向目标物理存储体中的第k目标逻辑存储体的第i1行地址和第j1列地址对应的目标存储单元写入第一测试数据的对应位。
假设目标物理存储体为rank0，且目标物理存储体中的第k目标逻辑存储体可以是rank0中的bank0。由于bank0中的存储阵列包括M行N列，即，bank0可以包括M×N个存储单元，且每个存储单元均对应一个行地址和列地址。
例如，每个bank可以包括64k（千）行，1024列，即，M=64K，N=1024。第i1行地址和第j1列地址可以分别是bank0的存储阵列中第一行第一列的存储单元对应的行地址和列地址（X=0，Y=0）。
在一些可能的实施方式中，第一测试数据可以是第1行全为0，第2行全为1，第3行全为0……第M-1行全为0，第M行全为1的数据阵列对应的数据，第2行第3列（对应X=1，Y=2）对应的第一测试数据的对应位可以为1。
步骤S402：向干扰物理存储体中的第k干扰逻辑存储体的第（M-i1）行地址和第j1列地址写入第二测试数据的对应位。
例如，在第i1行地址和第j1列地址对应X=0，Y=0时，第（M-i1）行地址和第j1列地址可以对应X=FFFF，Y=0。
在一些可能的实施方式中，第二测试数据可以是第1行全为1，第2行全为0，第3行全为1……第M-1行全为1，第M行全为1的数据阵列对应的数据，第1行第2列（对应X=0，Y=1）对应的第二测试数据的对应位可以为1。
步骤S403：使i1每次递增第一预设值，使j1每次递增第二预设值，重复执行上述步骤S401和步骤S402直至写完目标物理存储体中的第k目标逻辑存储体的对应目标存储单元和干扰物理存储体中的第k目标逻辑存储体的对应干扰存储单元。
这里，第一预设值和第二预设值均可以是大于或等于1的整数。第二预设值可以大于第一预设值，也可以小于或等于第一预设值。为了提高检测速度和检测效果，可以根据逻辑存储体的存储阵列的行数和列数，合理设置第一预设值和第二预设值的大小。
在一种可能的实施方式中，第一预设值可以为1，第二预设值可以为16。对应地，i1每次递增1对应X=1，X=2……。j1每次递增16对应Y=16，Y=32，Y=48……。
在本公开的一些实施例中，由于i1每次递增1，j1列地址每次递增16，因此，目标物理存储体中的k个目标逻辑存储体的对应目标存储单元可以包括（X=1，Y=1）、（X=2，Y=16）、（X=3，Y=32）……对应的多个目标存储单元。干扰物理存储体中的k个干扰逻辑存储体的对应干扰存储单元可以包括（X=M-1，Y=1）、（X=M-2，Y=16）、（X=M-3，Y=32）……对应的多个干扰存储单元。
步骤S404：使k每次递增1，重复执行上述步骤S401至步骤S403直至写完目标物理存储体中的所有目标逻辑存储体和干扰物理存储体中的所有干扰逻辑存储体。
步骤S405：关闭目标物理存储体和干扰物理存储体的全部逻辑存储体。
步骤S406：初始化目标物理存储体中的全部目标逻辑存储体和干扰物理存储体中的全部干扰逻辑存储体，确定初始目标逻辑存储体为第k目标逻辑存储体，初始干扰逻辑存储体为第k干扰逻辑存储体。目标物理存储体的初始行为第i1行，初始列为第j1列，干扰物理存储体的初始行为第（M-i1）行，初始列为第j1列。
步骤S407：读取目标物理存储体中的第k目标逻辑存储体的第i1行地址和第j1列地址对应的目标存储单元上第一响应数据的对应位。
步骤S408：读取干扰物理存储体中的第k干扰逻辑存储体的第（M-i1）行地址和第j1列地址对应的干扰存储单元上第二响应数据的对应位。
步骤S409：使i1每次递增第一预设值，使j1每次递增第二预设值，重复执行上述步骤S407和步骤S408直至读完目标物理存储体的第k目标逻辑存储体的对应目标存储单元和干扰物理存储体中的第k干扰逻辑存储体的对应干扰存储单元。
步骤S410：使k每次递增1，重复执行上述步骤S407至步骤S409直至读完目标物理存储体的所有目标逻辑存储体和干扰物理存储体的所有干扰逻辑存储体。
步骤S411：关闭目标物理存储体和干扰物理存储体的全部逻辑存储体。
步骤S412：获取从目标物理存储体中的m个目标逻辑存储体的对应目标存储单元读取的第一响应数据的对应位，根据第一响应数据的对应位确定干扰物理存储体对目标物理存储体的信号干扰。
在本公开的一些实施方式中，将第一响应数据作为从目标物理存储体读出的目标数据，根据第一响应数据的对应位确定干扰物理存储体对目标物理存储体的信号干扰，可以是将第一响应数据的对应位与第一测试数据的对应位进行对比，根据对比结果确定干扰物理存储体对目标物理存储体的信号干扰。
在一些可能的实施方式中，在比对结果为第一响应数据的对应位与第一测试数据的对应位相同的情况下，可以确定干扰物理存储体对目标物理存储体不存在信号干扰。在比对结果为第一响应数据的对应位与第一测试数据的对应位存在至少一位不同的情况下，可以确定干扰物理存储体对目标物理存储体存在信号干扰。当然，也可以根据存在不同位的个数将信号干扰分为不同的等级，以便于对半导体存储装置的优劣进行等级划分。
在本公开的一些实施例中，对目标物理存储体的m个目标逻辑存储体和干扰物理存储体中的m个干扰逻辑存储体执行地址交织的写操作和干扰写操作可以包括：交替同时对m个目标逻辑存储体的目标存储单元写入第一测试数据的对应位，同时对m个干扰逻辑存储体的干扰存储单元写入第二测试数据的对应位，直至同时写完m个目标逻辑存储体的对应目标存储单元和m个干扰逻辑存储体的对应干扰存储单元；其中，目标存储单元对应m个目标逻辑存储体的第一地址；干扰存储单元对应m个干扰逻辑存储体的第二地址；第一地址与第二地址不同。
可以理解的是，该公开实施例中可以是对m个目标逻辑存储体的同一地址对应的目标存储单元同时进行读操作，对m个干扰逻辑存储体的同一地址对应的干扰存储单元同时进行干扰读操作。
本公开实施例中，交替同时对m个目标逻辑存储体的目标存储单元写入第一测试数据的对应位，同时对m个干扰逻辑存储体的干扰存储单元写入第二测试数据的对应位，直至同时写完m个目标逻辑存储体的对应目标存储单元和m个干扰逻辑存储体的对应干扰存储单元。可以实现干扰物理存储体的干扰写操作下，对目标物理存储体中每个目标逻辑存储体中第一测试数据的对应位的写入，由于对物理存储体中的每个逻辑存储体同时进行读操作和写操作，因此，可以在对一个逻辑存储体进行读操作或写操作的时间内，完成对整个物理存储体的读操作或写操作，更节约时间。
对目标物理存储体的m个目标逻辑存储体和干扰物理存储体中的m个干扰逻辑存储体执行地址交织的读操作和干扰读操作，包括：交替同时读取m个目标逻辑存储体的目标存储单元上的第一响应数据的对应位，同时读取m个干扰逻辑存储体的干扰存储单元上的第二响应数据的对应位，直至同时读完m个目标逻辑存储体的对应目标存储单元和m个干扰逻辑存储体的对应干扰存储单元；其中，目标存储单元对应m个目标逻辑存储体的第一地址；干扰存储单元对应m个干扰逻辑存储体的第二地址；第一地址与第二地址不同。
获取并根据从目标物理存储体读出的目标数据，确定干扰物理存储体对目标物理存储体的信号干扰，包括：获取从m个目标逻辑存储体的对应目标存储单元读取的第一响应数据的对应位，根据第一响应数据的对应位确定干扰物理存储体对目标物理存储体的信号干扰。
可以理解的是，该公开实施例中可以是同时读取m个目标逻辑存储体的同一地址对应的目标存储单元，同时读取m个干扰逻辑存储体的同一地址对应的干扰存储单元。
本公开实施例中，通过交替同时读取m个目标逻辑存储体的目标存储单元上的第一响应数据的对应位，同时读取m个干扰逻辑存储体的干扰存储单元上的第二响应数据的对应位，直至同时读完m个目标逻辑存储体的对应目标存储单元和m个干扰逻辑存储体的对应干扰存储单元，可以实现干扰物理存储体的干扰读操作下，读取目标物理存储体中每个目标逻辑存储体中第一响应数据的对应位。通过获取从m个目标逻辑存储体的对应目标存储单元读取的第一响应数据的对应位，根据第一响应数据的对应位确定干扰物理存储体对目标物理存储体的信号干扰，如此可以实现测试半导体存储装置的不同rank之间的信号干扰，避免半导体存储装置在使用过程中出现数据失效的问题，提高了半导体存储装置的出货质量。
图5是本公开还一示例性实施例中的半导体存储装置的测试方法的实现流程示意图。该半导体存储装置可以包括目标物理存储体和干扰物理存储体。目标物理存储体可以包括m个目标逻辑存储体，干扰物理存储体可以包括m个干扰逻辑存储体，m可以为大于或等于1的整数。每个目标逻辑存储体和每个干扰逻辑存储体可以包括M行和N列，M和N可以均为大于或等于1的整数。
如图5所示，本公开实施例提供的半导体存储装置的测试方法是对物理存储体中的每个逻辑存储体同时进行读操作和写操作，可以包括以下步骤：
步骤S500：初始化目标物理存储体中的全部目标逻辑存储体和干扰物理存储体中的全部干扰逻辑存储体，确定初始目标逻辑存储体为每个目标逻辑存储体，初始干扰逻辑存储体为每个干扰逻辑存储体，目标物理存储体的初始行为第i1行，初始列为第j1列，干扰物理存储体的初始行为第（M-i1）行，初始列为第j1列。
步骤S501：同时向目标物理存储体中每个目标逻辑存储体的第i1行地址和第j1列地址对应的目标存储单元写入第一测试数据的对应位。
步骤S502：同时向干扰物理存储体中的每个干扰逻辑存储体的第（M-i1）行地址和第j1列地址对应的干扰存储单元写入第二测试数据的对应位。
步骤S503：使i1每次递增第一预设值，使j1每次递增第二预设值，重复执行上述步骤S501和步骤S502直至写完目标物理存储体中的每个目标逻辑存储体的对应目标存储单元和干扰物理存储体中的每个干扰逻辑存储体的对应干扰存储单元。
步骤S504：关闭目标物理存储体和干扰物理存储体的全部逻辑存储体。
步骤S505：初始化目标物理存储体的全部目标逻辑存储体和干扰物理存储体中的全部干扰逻辑存储体，确定初始目标逻辑存储体为每个目标逻辑存储体，初始干扰逻辑存储体为每个干扰逻辑存储体。目标物理存储体的初始行为第i1行，初始列为第j1列，干扰物理存储体的初始行为第（M-i1）行，初始列为第j1列。
步骤S506：同时读取目标物理存储体中每个目标逻辑存储体的第i1行地址和第j1列地址对应的目标存储单元上第一响应数据的对应位。
步骤S507：同时读取干扰物理存储体中每个干扰逻辑存储体的第（M-i1）行地址和第j1列地址对应的干扰存储单元上第二响应数据的对应位。
步骤S508：使i1每次递增第一预设值，使j1每次递增第二预设值，重复执行上述步骤S506和步骤S507直至读完目标物理存储体中的每个目标逻辑存储体的对应目标存储单元和干扰物理存储体中的每个干扰逻辑存储体的对应干扰存储单元。
步骤S509：关闭目标物理存储体和干扰物理存储体的全部逻辑存储体。
步骤S510：获取从目标物理存储体中的每个目标逻辑存储体的对应目标存储单元读取的第一响应数据的对应位，根据第一响应数据的对应位确定干扰物理存储体对目标物理存储体的信号干扰。
图6是本公开其它一示例性实施例中一种半导体存储装置的测试方法的实现流程示意图。该半导体存储装置可以包括目标物理存储体和干扰物理存储体。目标物理存储体可以包括m个目标逻辑存储体，干扰物理存储体可以包括m个干扰逻辑存储体，m可以为大于或等于1的整数。
如图6所示，本公开实施例提供的半导体存储装置的测试方法可以包括以下步骤：
步骤S601：分别向目标物理存储体和干扰物理存储体发送上电命令，以使目标物理存储体和干扰物理存储体进入工作状态。
可以理解的是，上电命令可以是接收外部触发的半导体存储装置的电源上电命令。在半导体存储装置处于上电状态的情况下，半导体存储装置中的目标物理存储体和干扰物理存储体也处于上电状态。
步骤S602：分别向目标物理存储体和干扰物理存储体发送激活命令，以激活目标物理存储体的m个目标逻辑存储体和干扰物理存储体中的m个干扰逻辑存储体。
可以理解的是，激活命令可以用于指示将目标物理存储体和干扰物理存储体中的m个逻辑存储体中的待写入行的数据放入灵敏放大器（Sense Amplifier，SA），以便于进行读写操作。
步骤S603：对目标物理存储体的m个目标逻辑存储体和干扰物理存储体中的m个干扰逻辑存储体执行地址交织的写操作和干扰写操作。
步骤S604：遍历写完m个目标逻辑存储体的对应目标存储单元和m个干扰逻辑存储体的对应干扰存储单元之后，分别向目标物理存储体和干扰物理存储体发送关闭命令，以关闭目标物理存储体的m个目标逻辑存储体和干扰物理存储体中的m个干扰逻辑存储体。
可以理解的是，关闭命令可以包括预充电（Precharge）命令，预充电命令可以用于指示将目标物理存储体的m个目标逻辑存储体和干扰物理存储体中的m个干扰逻辑存储体中的当前存储体中的目标行电连接的位线电位预充至预设电位，例如1/2Vcc，Vcc可以表示逻辑高电平“1”对应的电压。
步骤S605：对目标物理存储体的m个目标逻辑存储体和干扰物理存储体中的m个干扰逻辑存储体执行地址交织的读操作和干扰读操作。
步骤S606：获取并根据从目标物理存储体读出的目标数据，确定干扰物理存储体对目标物理存储体的信号干扰。
本公开实施例中，通过分别向目标物理存储体和干扰物理存储体发送上电命令，可以使得目标物理存储体和干扰物理存储体进入工作状态。在半导体存储装置处于上电状态的情况下，半导体存储装置中的目标物理存储体和干扰物理存储体也处于上电状态。通过分别向目标物理存储体和干扰物理存储体发送激活命令，可以激活目标物理存储体和干扰物理存储体中的所有逻辑存储体。如此，为对目标物理存储体的m个目标逻辑存储体和干扰物理存储体中的m个干扰逻辑存储体执行地址交织的写操作和干扰写操作做好准备工作。同时，在遍历写完m个目标逻辑存储体的对应目标存储单元和m个干扰逻辑存储体的对应干扰存储单元之后，分别向目标物理存储体和干扰物理存储体发送关闭命令，可以关闭目标物理存储体和干扰物理存储体中的m个逻辑存储体，以便于后续进行其它操作。
在本公开的一些实施例中，目标物理存储体的写操作对应的第一测试数据与干扰写操作对应的第二测试数据可以互为反相信号。
本公开实施例中，由于目标物理存储体的写操作对应的第一测试数据与干扰写操作对应的第二测试数据互为反相信号，因此，第一测试数据的对应位与第二测试数据的对应位也互为反相信号，在通过第一测试数据和第二测试数据对目标物理存储体和干扰物理存储体执行地址交织的读写操作的情况下，可以通过干扰物理存储体产生最大程度的干扰信号，以便于确定干扰物理存储体对目标物理存储体的信号干扰。
图7是本公开实施例提供的一种半导体存储装置的测试方法的实现流程示意图。
如图7所示，该半导体存储装置的测试方法可以包括以下步骤：
步骤S701：向干扰物理存储体发送指示执行断电操作的断电指令，以使干扰物理存储体进入断电状态；断电操作可以用于对目标物理存储体的写操作和读操作进行干扰。
步骤S702：在干扰物理存储体处于断电状态时，对目标物理存储体中的m个目标逻辑存储体执行写操作和读操作。
步骤S703：获取并根据从目标物理存储体读出的目标数据，确定干扰物理存储体对目标物理存储体的信号干扰。
本公开实施例中，通过向干扰物理存储体发送指示执行断电操作的断电指令，在干扰物理存储体处于断电状态时，对目标物理存储体中的m个逻辑存储体执行写操作和读操作，能够实现断电操作对目标物理存储体的写操作和读操作的干扰，有利于准确检测干扰物理存储体处于断电状态时对目标物理存储体的信号干扰。
在本公开的一些实施例中，在干扰物理存储体处于断电状态时，对目标物理存储体中的m个目标逻辑存储体执行写操作和读操作包括：在干扰物理存储体处于断电状态时，依次向目标物理存储体的每个目标逻辑存储体的第一地址对应的目标存储单元写入第一测试数据的对应位，直至写完m个目标逻辑存储体的对应目标存储单元；依次读取目标物理存储体的每个目标逻辑存储体的第一地址对应的目标存储单元上的第一响应数据的对应位，直至读完m个目标逻辑存储体的对应目标存储单元。
获取并根据从目标物理存储体读出的目标数据，确定干扰物理存储体对目标物理存储体的信号干扰，包括：获取从每个目标逻辑存储体的对应目标存储单元读取的第一响应数据的对应位，根据第一响应数据的对应位确定干扰物理存储体对目标物理存储体的信号干扰。
本公开实施例中，在干扰物理存储体处于断电状态时，依次向目标物理存储体的每个目标逻辑存储体的第一地址对应的目标存储单元写入第一测试数据的对应位，直至写完m个目标逻辑存储体的对应目标存储单元，可以实现在断电干扰下，对目标物理存储体中每个目标逻辑存储体中第一测试数据的对应位的写入。通过依次读取目标物理存储体的每个目标逻辑存储体的第一地址对应的目标存储单元上的第一响应数据的对应位，直至读完m个目标逻辑存储体的对应目标存储单元，可以实现在断电干扰下，读取目标物理存储体中每个目标逻辑存储体中第一响应数据的对应位。
图8是本公开实施例提供的另外一种半导体存储装置的测试方法的实现流程示意图。
如图8所示，该半导体存储装置的测试方法可以包括以下步骤：
步骤S801：向目标物理存储体发送激活命令，以激活目标物理存储体中的m个目标逻辑存储体。
步骤S802：向干扰物理存储体发送指示执行断电操作的断电指令，以使干扰物理存储体进入断电状态；断电操作可以用于对目标物理存储体的写操作和读操作进行干扰。
步骤S803：在干扰物理存储体处于断电状态时，向目标物理存储体中第k目标逻辑存储体的第i1行地址和第j1列地址对应的存储单元写入第一测试数据的对应位。
这里，k可以为大于或等于1且小于或等于m的整数，i1可以为大于或等于1且小于或等于M的整数，j1可以为大于或等于1且小于或等于N的整数。
步骤S804：使i1每次递增第一预设值，使j1每次递增第二预设值，重复执行上述S803直至写完目标物理存储体中的每个目标逻辑存储体的对应目标存储单元。
步骤S805：向目标物理存储体发送关闭命令，以关闭目标物理存储体中的m个目标逻辑存储体。
步骤S806：向目标物理存储体发送激活命令，以激活目标物理存储体中的m个目标逻辑存储体。
步骤S807：读取目标物理存储体中第k目标逻辑存储体的第i1行地址和第j1列地址对应的存储单元上第一响应数据的对应位。
步骤S808：使i1每次递增第一预设值，使j1每次递增第二预设值，重复执行上述S807直至读完目标物理存储体中的每个目标逻辑存储体的对应目标存储单元。
步骤S809：向目标物理存储体发送关闭命令，以关闭目标物理存储体中的m个目标逻辑存储体。
步骤S810：获取从目标物理存储体中的每个目标逻辑存储体的对应目标存储单元读取的第一响应数据的对应位，根据第一响应数据的对应位确定干扰物理存储体对目标物理存储体的信号干扰。
在一种可能的实施方式中，在干扰物理存储体处于断电状态时，也可以对目标物理存储体中的m个目标逻辑存储体同时执行写操作和读操作。这里对目标物理存储体中的m个目标逻辑存储体同时执行写操作和读操作的方式与图5中的相关步骤相似，这里不进行具体描述。
图9是本公开实施例提供的其它一种半导体存储装置的测试方法的实现流程示意图。
如图9所示，该半导体存储装置的测试方法可以包括以下步骤：
步骤S901：向干扰物理存储体发送指示执行自刷新操作的自刷新指令，以使干扰物理存储体进入自刷新状态。
这里，自刷新操作可以用于对目标物理存储体的写操作和读操作进行干扰。
步骤S902：在干扰物理存储体处于自刷新状态时，对目标物理存储体中的m个目标逻辑存储体执行写操作和读操作。
步骤S903：获取并根据从目标物理存储体读出的目标数据，确定干扰物理存储体对目标物理存储体的信号干扰。
本公开实施例中，通过向干扰物理存储体发送指示执行自刷新操作的自刷新指令，在干扰物理存储体处于自刷新状态时，对目标物理存储体中的m个目标逻辑存储体执行写操作和读操作，能够实现自刷新操作对目标物理存储体的写操作和读操作的干扰，有利于准确检测干扰物理存储体处于自刷新状态时对目标物理存储体的信号干扰。
在本公开的一些可能实施方式中，在干扰物理存储体处于自刷新状态时，既可以对目标物理存储体中的m个目标逻辑存储体逐一执行写操作和读操作（可以参见图4和图8所示的相关步骤），也可以对目标物理存储体中的m个目标逻辑存储体同时执行写操作和读操作（可以参见图5所示的相关步骤），这里不进行具体描述。
在本公开的一些实施方式中，半导体存储装置可以为堆叠型存储芯片，干扰物理存储体与目标物理存储体相邻或不相邻。
可以理解的是，半导体存储装置中可以包括大于或等于2个的物理存储体，因此，在选择其中一个待测试的物理存储体作为目标物理存储体的情况下，至少存在一个干扰物理存储体。
本公开实施例中，堆叠型存储芯片中的干扰物理存储体与目标物理存储体相邻或不相邻，均可以通过干扰物理存储体对目标物理存储体进行干扰，有利于实现干扰检测。
图10是本公开一示例性实施例的半导体存储芯片中不同rank之间信号干扰测试的示意图。
如图10所示，半导体存储芯片中可以包括第一物理存储体rank0和第二物理存储体rank1两个物理存储体。选择rank0作为待测试的目标物理存储体，选择rank1作为干扰物理存储体。
其中，对rank0的测试包括第1测试模式①、第2测试模式②和第3测试模式③。每个测试模式下均对rank0中的每个bank中对应存储单元进行一次写操作和一次读操作。
第1测试模式①对应仅对rank0中的bank的存储阵列的第一方向斜箭头位置上的存储单元进行写操作或读操作，同时对rank1中的bank的存储阵列的第二方向斜箭头位置上的存储单元也进行写操作或读操作。这里，第一方向和第二方向可以为相反方向。且第一方向和第二方向是根据读操作和写操作对应的列地址递增量确定的。第1测试模式①对应的示例性部分程序布局可参见下表1。
表1
通过表1可知，rank0和rank1同时上电进入工作状态后的写操作顺序为：首先，激活rank0中的bank 0~7，激活rank1中的bank 0~7（参见序号1和序号2对应的操作）；然后，写rank0中X=0，Y=0的地址，写rank1中X=FFFF，Y=0的地址（地址交织），又回到rank0，写rank0中X=1，Y=16的地址，回到rank1，写rank1中X=FFFE，Y=16的地址。以此类推，rank0的X地址递增每次加1，Y地址递增每次加16，rank1的X地址递减每次减1，Y地址递增每次加16，直至写完rank0和rank1的对应地址。最后关闭（Precharge）rank0和rank 1的bank 0~7（未在表1中示出）。
写操作之后的读操作的顺序为：首先，激活rank0中的bank 0~7，激活rank1中的bank 0~7（参见序号5和序号6对应的操作）；然后，读取rank0中X=0，Y=0的地址，读取rank1中X=FFFF，Y=0的地址，又回到读取rank0中X=1，Y=16的地址，回到读取rank1中X=FFFE，Y=16的地址。以此类推，rank0的X递增每次加1，Y递增每次加16，rank1的X递减每次减1，Y递增每次加16直至读完rank0和rank1的对应地址。然后关闭rank0和rank1的bank 0~7（未在表1中示出）。
第2测试模式②对应仅对rank0中的bank的存储阵列的第一方向斜箭头位置上的存储单元进行写操作或读操作，同时rank1一直处于断电模式。第2测试模式②对应的示例性部分程序布局可参见下表2。
表2
通过表2可知，rank1进入断电状态后一直处于断电状态，rank0上电进入工作状态后的写操作顺序为：首先，激活rank0中的bank 0~7（参见序号2和序号3对应的操作）；然后，先写rank0中X=0，Y=0的地址（参见序号4对应的操作），再写rank0中X=1，Y=16的地址（参见序号5对应的操作）。以此类推，rank0的X递增每次加1，Y递增每次加16，直至写完rank0的对应地址。最后关闭（Precharge）rank0的bank 0~7（参见序号5对应的操作）。
写操作之后的读操作的顺序为：首先，激活rank0中的bank 0~7（参见序号6和序号7对应的操作）；然后，先读取rank0中X=0，Y=0的地址（参见序号8对应的操作），再读取rank0中X=1，Y=16的地址（参见序号9对应的操作）。以此类推，rank0的X地址递增每次加1，Y地址递增每次加16，rank1的X递减每次减1，Y递增每次加16直至读完rank0的对应地址。然后关闭rank0的bank 0~7（参见序号9对应的操作）。
第3测试模式③对应仅对rank0中的bank的存储阵列的第一方向斜箭头位置上的存储单元进行写操作或读操作，同时rank1一直处于自刷新模式。第3测试模式③对应的示例性部分程序布局可参见下表3。
表3
通过表3可知，rank1进入自刷新状态后一直处于自刷新状态，在rank1处于自刷新状态的同时，rank0上电进入工作状态后的写操作顺序和表2对应相同，写操作之后的读操作的顺序也和表2对应相同。在对rank0读写完成之后，rank1可以退出自刷新模式。
同时，图10中的1000表示对rank中的每个bank进行一次读写测试。
图11是本公开另一示例性实施例的半导体存储芯片中不同rank之间信号干扰测试的示意图。
如图11所示，半导体存储芯片中可以包括第一物理存储体rank0、第二物理存储体rank1和第三物理存储体rank2三个物理存储体。选择rank0作为待测试的目标物理存储体，选择rank1和rank2作为干扰物理存储体。
图11中对rank0的测试也包括和图10相同的第1测试模式①、第2测试模式②和第3测试模式③。不同仅在于，第1测试模式①、第2测试模式②和第3测试模式③中，用于产生干扰的物理存储体不仅包括rank1，还包括rank2。
可以理解的是，本公开实施例中还可以选择rank1作为目标物理存储体，对应地，选择rank0和rank2作为干扰物理存储体，或者，选择rank2作为目标物理存储体，对应地，选择rank0和rank1作为干扰物理存储体，这里不进行具体展示。
本公开的上述实施例提出的半导体存储装置的测试方法，可以通过半导体存储装置的测试装置来执行，该半导体存储装置的测试装置可以包括控制器，其中，控制器可以是单片机、微控制单元（Microcontroller Unit，MCU）、数字信号处理器（Digital SignalProcessor，DSP）、现场可编程门在阵列（Field-Programmable Gate Array，FPGA）、复杂可编程逻辑器件（Complex Programmable Logic Device，CPLD）等控制单元，这里不进行具体限定。
在上述公开的实施例的基础上，本公开实施例还提供了一种半导体存储装置的测试装置。
图12是本公开一示例性实施例的一种半导体存储装置的测试装置的组成结构示意图。
如图12所示，本公开的半导体存储装置的测试装置120可以包括：操作模块1201和确定模块1202。
操作模块1201可以用于对目标物理存储体进行读写操作，同时对干扰物理存储体执行干扰操作；干扰操作可以用于对目标物理存储体的读写操作进行干扰。
确定模块1202可以用于获取并根据从目标物理存储体读出的目标数据，确定干扰物理存储体对目标物理存储体的信号干扰。
在本公开的一些实施例中，读写操作可以包括读操作和写操作，干扰操作可以包括干扰读操作和干扰写操作；操作模块1201可以用于对目标物理存储体进行写操作，同时对干扰物理存储体执行干扰写操作；对目标物理存储体进行读操作，同时对干扰物理存储体执行干扰读操作。
在本公开的一些实施例中，目标物理存储体包括m个目标逻辑存储体，干扰物理存储体包括m个干扰逻辑存储体，m可以为大于或等于1的整数；操作模块1201可以用于分别对目标物理存储体的m个目标逻辑存储体和干扰物理存储体中的m个干扰逻辑存储体执行地址交织的写操作和干扰写操作；对目标物理存储体的m个目标逻辑存储体和干扰物理存储体中的m个干扰逻辑存储体执行地址交织的读操作和干扰读操作。
在本公开的一些实施例中，操作模块1201可以用于交替对目标存储单元写入第一测试数据的对应位，对干扰存储单元写入第二测试数据的对应位，直至写完m个目标逻辑存储体的对应目标存储单元和m个干扰逻辑存储体的对应干扰存储单元；其中，目标存储单元对应一个目标逻辑存储体的第一地址；干扰存储单元对应一个干扰逻辑存储体的第二地址；第一地址与第二地址不同。
在本公开的一些实施例中，操作模块1201可以用于交替读取目标存储单元上的第一响应数据的对应位，读取干扰存储单元上的第二响应数据的对应位，直至读完m个目标逻辑存储体的对应目标存储单元和m个干扰逻辑存储体的对应干扰存储单元；其中，目标存储单元对应一个目标逻辑存储体的第一地址；干扰存储单元对应一个干扰逻辑存储体的第二地址；第一地址与第二地址不同；确定模块1202可以用于获取从m个目标逻辑存储体的对应目标存储单元读取的第一响应数据的对应位，根据第一响应数据的对应位确定干扰物理存储体对目标物理存储体的信号干扰。
在本公开的一些实施例中，操作模块1201可以用于交替同时对m个目标逻辑存储体的目标存储单元写入第一测试数据的对应位，同时对m个干扰逻辑存储体的干扰存储单元写入第二测试数据的对应位，直至同时写完m个目标逻辑存储体的对应目标存储单元和m个干扰逻辑存储体的对应干扰存储单元；其中，目标存储单元对应m个目标逻辑存储体的第一地址；干扰存储单元对应m个干扰逻辑存储体的第二地址；第一地址与第二地址不同。
在本公开的一些实施例中，操作模块1201可以用于交替同时读取m个目标逻辑存储体的目标存储单元上的第一响应数据的对应位，同时读取m个干扰逻辑存储体的干扰存储单元上的第二响应数据的对应位，直至同时读完m个目标逻辑存储体的对应目标存储单元和m个干扰逻辑存储体的对应干扰存储单元；其中，目标存储单元对应m个目标逻辑存储体的第一地址；干扰存储单元对应m个干扰逻辑存储体的第二地址；第一地址与第二地址不同；确定模块1202可以用于获取从m个目标逻辑存储体的对应目标存储单元读取的第一响应数据的对应位，根据第一响应数据的对应位确定干扰物理存储体对目标物理存储体的信号干扰。
在本公开的一些实施例中，半导体存储装置的测试装置120还可以包括：第一发送模块，可以用于分别向目标物理存储体和干扰物理存储体发送上电命令，以使目标物理存储体和干扰物理存储体进入工作状态；分别向目标物理存储体和干扰物理存储体发送激活命令，以激活目标物理存储体的m个目标逻辑存储体和干扰物理存储体中的m个干扰逻辑存储体；第二发送模块，可以用于遍历写完m个目标逻辑存储体的对应目标存储单元和m个干扰逻辑存储体的对应干扰存储单元之后，分别向目标物理存储体和干扰物理存储体发送关闭命令，以关闭目标物理存储体的m个目标逻辑存储体和干扰物理存储体中的m个干扰逻辑存储体。
在本公开的一些实施例中，目标物理存储体的写操作对应的第一测试数据可以与干扰写操作对应的第二测试数据互为反相信号。
在本公开的一些实施例中，半导体存储装置可以为堆叠型存储芯片，干扰物理存储体与目标物理存储体可以相邻或不相邻。
在本公开的一些实施例中，所述目标物理存储体包括m个目标逻辑存储体，读写操作可以包括读操作和写操作干扰操作可以包括断电操作，m为大于或等于1的整数；操作模块1201可以用于向干扰物理存储体发送指示执行断电操作的断电指令，以使干扰物理存储体进入断电状态；在干扰物理存储体处于断电状态时，对目标物理存储体中的m个目标逻辑存储体执行写操作和读操作。
在本公开的一些实施例中，操作模块1201可以用于在干扰物理存储体处于断电状态时，依次向目标物理存储体的每个目标逻辑存储体的第一地址对应的目标存储单元写入第一测试数据的对应位，直至写完m个目标逻辑存储体的对应目标存储单元；依次读取目标物理存储体的每个目标逻辑存储体的第一地址对应的目标存储单元上的第一响应数据的对应位，直至读完m个目标逻辑存储体的对应目标存储单元；确定模块1202可以用于获取从每个目标逻辑存储体的对应目标存储单元读取的第一响应数据的对应位，根据第一响应数据的对应位确定干扰物理存储体对目标物理存储体的信号干扰。
在本公开的一些实施例中，半导体存储装置的测试装置120还可以包括：第三发送模块，可以用于向目标物理存储体发送激活命令，以激活目标物理存储体中的m个目标逻辑存储体；第四发送模块，可以用于向目标物理存储体发送关闭命令，以关闭目标物理存储体中的m个逻辑体。
在本公开的一些实施例中，所述目标物理存储体包括m个目标逻辑存储体，读写操作可以包括读操作和写操作，m为大于或等于1的整数，干扰操作可以包括自刷新操作；操作模块1201可以用于向干扰物理存储体发送指示执行自刷新操作的自刷新指令，以使干扰物理存储体进入自刷新状态；在干扰物理存储体处于自刷新状态时，对目标物理存储体中的m个目标逻辑存储体执行写操作和读操作。
本公开实施例还提供了一种电子设备。该公开实施例的电子设备，可以包括：一个或多个处理器；存储器，可以配置为存储一个或多个程序，当一个或多个程序被一个或多个处理器执行时，使得电子设备实现上述半导体存储装置的测试方法。
本公开的示例性实施方式还提供了一种计算机可读存储介质，可以实现为一种程序产品的形式，其包括程序代码，当程序产品在电子设备上运行时，程序代码用于使电子设备执行本说明书上述“示例性方法”部分中描述的根据本公开各种示例性实施方式的步骤。
在一种可选的实施方式中，该程序产品可以实现为便携式紧凑盘只读存储器（CD-ROM）并包括程序代码，并可以在电子设备，例如个人电脑上运行。然而，本公开的程序产品不限于此，在本文件中，可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。
程序产品可以采用一个或多个可读介质的任意组合。可读介质可以是可读信号介质或者可读存储介质。可读存储介质例如可以为但不限于电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。可读存储介质的更具体的例子（非穷举的列表）包括：具有一个或多个导线的电连接、便携式盘、硬盘、随机存取存储器（RAM）、只读存储器（ROM）、可擦式可编程只读存储器（EPROM或闪存）、光纤、便携式紧凑盘只读存储器（CD-ROM）、光存储器件、磁存储器件、或者上述的任意合适的组合。
Claims (10)
1.一种半导体存储装置的测试方法，其特征在于，所述半导体存储装置包括目标物理存储体和干扰物理存储体，所述方法包括：
对所述目标物理存储体进行读写操作，同时对所述干扰物理存储体执行干扰操作；所述干扰操作用于对所述目标物理存储体的读写操作进行干扰；
获取并根据从所述目标物理存储体读出的目标数据，确定所述干扰物理存储体对所述目标物理存储体的信号干扰。
2.根据权利要求1所述的方法，其特征在于，所述读写操作包括读操作和写操作，所述干扰操作包括干扰读操作和干扰写操作；
其中，所述对所述目标物理存储体进行读写操作，同时对所述干扰物理存储体执行干扰操作，包括：
对所述目标物理存储体进行写操作，同时对所述干扰物理存储体执行干扰写操作；
对所述目标物理存储体进行读操作，同时对所述干扰物理存储体执行干扰读操作。
3.根据权利要求2所述的方法，其特征在于，所述目标物理存储体包括m个目标逻辑存储体，所述干扰物理存储体包括m个干扰逻辑存储体，m为大于或等于1的整数；
其中，所述对所述目标物理存储体进行写操作，同时对所述干扰物理存储体执行干扰写操作，包括：
分别对所述目标物理存储体的m个目标逻辑存储体和所述干扰物理存储体中的m个干扰逻辑存储体执行地址交织的写操作和干扰写操作；
其中，所述对所述目标物理存储体进行读操作，同时对所述干扰物理存储体执行干扰读操作，包括：
对所述目标物理存储体的m个目标逻辑存储体和所述干扰物理存储体中的m个干扰逻辑存储体执行地址交织的读操作和干扰读操作。
4.根据权利要求3所述的方法，其特征在于，所述分别对所述目标物理存储体的m个目标逻辑存储体和所述干扰物理存储体中的m个干扰逻辑存储体执行地址交织的写操作和干扰写操作，包括：
交替对目标存储单元写入第一测试数据的对应位，对干扰存储单元写入第二测试数据的对应位，直至写完所述m个目标逻辑存储体的对应目标存储单元和所述m个干扰逻辑存储体的对应干扰存储单元；
其中，所述目标存储单元对应一个目标逻辑存储体的第一地址；所述干扰存储单元对应一个干扰逻辑存储体的第二地址；所述第一地址与第二地址不同。
5.根据权利要求3所述的方法，其特征在于，所述对所述目标物理存储体的m个目标逻辑存储体和所述干扰物理存储体中的m个干扰逻辑存储体执行地址交织的读操作和干扰读操作，包括：
交替读取目标存储单元上的第一响应数据的对应位，读取干扰存储单元上的第二响应数据的对应位，直至读完所述m个目标逻辑存储体的对应目标存储单元和所述m个干扰逻辑存储体的对应干扰存储单元；
其中，所述目标存储单元对应一个目标逻辑存储体的第一地址；所述干扰存储单元对应一个干扰逻辑存储体的第二地址；所述第一地址与第二地址不同；
所述获取并根据从所述目标物理存储体读出的目标数据，确定所述干扰物理存储体对所述目标物理存储体的信号干扰，包括：获取从所述m个目标逻辑存储体的对应目标存储单元读取的所述第一响应数据的对应位，根据所述第一响应数据的对应位确定所述干扰物理存储体对所述目标物理存储体的信号干扰。
6.根据权利要求3所述的方法，其特征在于，所述分别对所述目标物理存储体的m个目标逻辑存储体和所述干扰物理存储体中的m个干扰逻辑存储体执行地址交织的写操作和干扰写操作，包括：
交替同时对所述m个目标逻辑存储体的目标存储单元写入第一测试数据的对应位，同时对所述m个干扰逻辑存储体的干扰存储单元写入第二测试数据的对应位，直至同时写完所述m个目标逻辑存储体的对应目标存储单元和所述m个干扰逻辑存储体的对应干扰存储单元；
其中，所述目标存储单元对应m个目标逻辑存储体的第一地址；所述干扰存储单元对应m个干扰逻辑存储体的第二地址；所述第一地址与第二地址不同。
7.根据权利要求3所述的方法，其特征在于，所述对所述目标物理存储体的m个目标逻辑存储体和所述干扰物理存储体中的m个干扰逻辑存储体执行地址交织的读操作和干扰读操作，包括：
交替同时读取m个目标逻辑存储体的目标存储单元上的第一响应数据的对应位，同时读取m个干扰逻辑存储体的干扰存储单元上的第二响应数据的对应位，直至同时读完m个目标逻辑存储体的对应目标存储单元和m个干扰逻辑存储体的对应干扰存储单元；
其中，所述目标存储单元对应m个目标逻辑存储体的第一地址；所述干扰存储单元对应m个干扰逻辑存储体的第二地址；所述第一地址与第二地址不同；
所述获取并根据从所述目标物理存储体读出的目标数据，确定所述干扰物理存储体对所述目标物理存储体的信号干扰，包括：获取从m个目标逻辑存储体的对应目标存储单元读取的所述第一响应数据的对应位，根据所述第一响应数据的对应位确定所述干扰物理存储体对所述目标物理存储体的信号干扰。
8.根据权利要求3所述的方法，其特征在于，在分别对所述目标物理存储体的m个目标逻辑存储体和所述干扰物理存储体中的m个干扰逻辑存储体执行地址交织的写操作和干扰写操作之前，所述方法还包括：
分别向所述目标物理存储体和所述干扰物理存储体发送上电命令，以使所述目标物理存储体和所述干扰物理存储体进入工作状态；
分别向所述目标物理存储体和所述干扰物理存储体发送激活命令，以激活m个目标逻辑存储体和m个干扰逻辑存储体；
在分别对所述目标物理存储体的m个目标逻辑存储体和所述干扰物理存储体中的m个干扰逻辑存储体执行地址交织的写操作和干扰写操作之后，所述方法还包括：
遍历写完m个目标逻辑存储体的对应目标存储单元和m个干扰逻辑存储体的对应干扰存储单元之后，分别向所述目标物理存储体和所述干扰物理存储体发送关闭命令，以关闭m个目标逻辑存储体和m个干扰逻辑存储体。
9.根据权利要求1所述的方法，其特征在于，所述目标物理存储体包括m个目标逻辑存储体，所述读写操作包括读操作和写操作，所述干扰操作包括断电操作，m为大于或等于1的整数；
其中，所述对所述目标物理存储体进行读写操作，同时对所述干扰物理存储体执行干扰操作，包括：
向所述干扰物理存储体发送指示执行所述断电操作的断电指令，以使所述干扰物理存储体进入断电状态；
在所述干扰物理存储体处于所述断电状态时，对所述目标物理存储体中的m个目标逻辑存储体执行写操作和读操作。
10.根据权利要求1所述的方法，其特征在于，所述目标物理存储体包括m个目标逻辑存储体，所述读写操作包括读操作和写操作，所述干扰操作包括自刷新操作，m为大于或等于1的整数；
其中，所述对所述目标物理存储体进行读写操作，同时对所述干扰物理存储体执行干扰操作，包括：
向所述干扰物理存储体发送指示执行所述自刷新操作的自刷新指令，以使所述干扰物理存储体进入自刷新状态；
在所述干扰物理存储体处于所述自刷新状态时，对所述目标物理存储体中的m个目标逻辑存储体执行写操作和读操作。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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|---|---|
| CN116486894A true CN116486894A (zh) | 2023-07-25 |
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| Country | Link |
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| CN (1) | CN116486894B (zh) |
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