TW202213668A - 邏輯模擬裝置及邏輯模擬程式 - Google Patents

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Abstract

[課題] 提供可重現對電阻變化型記憶體元件的資料寫入、或從電阻變化型記憶體元件的資料讀出的邏輯模擬裝置及邏輯模擬程式。 [解決手段] 本揭露之一側面所述之邏輯模擬裝置，係具備有被設在2個端子之間的電阻變化型記憶體元件之動作模型。動作模型係具有：用來保持資料所需之暫存器部、真理值表、判斷部。在真理值表中係被規定有：2個端子之訊號值、與對暫存器部的資料寫入及從暫存器部的資料讀出之關係。判斷部，係基於往2個端子所被輸入的訊號值、與真理值表，而進行關於資料寫入及資料讀出之判斷。

Description

邏輯模擬裝置及邏輯模擬程式
本揭露係有關於邏輯模擬裝置及邏輯模擬程式。
在設計含有複數個電阻變化型記憶體元件的記憶體電路之際，為了驗證對已被指定之位址之電阻變化型記憶體元件的正確存取，會進行將記憶體電路予以模型化的模擬(例如參照專利文獻1)。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特開2012-243149號公報
[發明所欲解決之課題]
可是，在邏輯模擬裝置中，將電阻變化型記憶體元件以電阻之邏輯元件來加以表現的情況下，只能夠將電阻變化型記憶體元件之訊號位準以0與1之2狀態來表現。因此，無法重現對電阻變化型記憶體元件的資料寫入、或從電阻變化型記憶體元件的資料讀出，存在有如此問題。因此，提供可重現對電阻變化型記憶體元件的資料寫入、或從電阻變化型記憶體元件的資料讀出的邏輯模擬裝置及邏輯模擬程式，係為人們所需求。 [用以解決課題之手段]
本揭露之一側面所述之邏輯模擬裝置，係具備有被設在2個端子之間的電阻變化型記憶體元件之動作模型。該動作模型係具有：用來保持資料所需之暫存器部、真理值表、判斷部。在真理值表中係被規定有：2個端子之訊號值、與對暫存器部的資料寫入及從暫存器部的資料讀出之關係。判斷部，係基於往2個端子所被輸入的訊號值、與真理值表，而進行關於資料寫入及資料讀出之判斷。
本揭露之一側面所述之邏輯模擬程式，係為被設在2個端子之間的電阻變化型記憶體元件之邏輯模擬程式，其係令電腦基於被規定有2個端子之訊號值、與對用來保持資料之暫存器部的資料寫入及從暫存器部的資料讀出之關係的真理值表，和已被輸入至2個端子的訊號值，而進行關於資料寫入及資料讀出之判斷。
在本揭露之一側面所述之邏輯模擬裝置及邏輯模擬程式中，係基於已被輸入至2個端子的訊號值、與真理值表，而進行關於資料寫入及資料讀出之判斷。藉此，例如，即使在電阻變化型記憶體元件之兩端施加有訊號的情況下，仍不會發生像是電阻之邏輯元件般的訊號碰撞。
以下，關於實施本揭露所需之形態，參照圖式來詳細說明本發明的實施形態。此外，於本說明書及圖式中，關於實質上具有同一機能構成的構成要素，係標示同一符號而省略重複說明。 1.第1實施形態(動作模型) 在BL與SL之間設有電阻變化型記憶體元件之例子…圖1~圖4 2.第1實施形態的變形例(動作模型) 變形例A：在資料保持部中設有選擇部的例子…圖5、圖6 變形例B：BL與SL顛倒的例子…圖7、圖8 3.第2實施形態(動作模型) 還設有WL的例子…圖9~圖11 4.第2實施形態的變形例(動作模型) 變形例C：對寫入/讀出設有等待時間的例子…圖12 變形例D：以Weak進行輸出的例子…圖13 變形例E：設有複數個電阻變化元件的例子…圖14~圖16 變形例F：BL與SL顛倒的例子…圖17、圖18 5.適用例(資訊處理系統) 將上記動作模型適用於資訊處理系統的例子…圖19、圖20
＜1.第1實施形態＞ [構成] 圖1係表示本揭露的第1實施形態所述之動作模型100之機能區塊之一例。動作模型100，是相當於本揭露的「邏輯模擬裝置」之一部分的一具體例或是「邏輯模擬程式」之一部分的一具體例。動作模型100，係被設在2個端子(位元線BL及源極線SL)之間。動作模型100係為，將電阻變化型記憶體元件以邏輯元件來加以表現的模型。動作模型100係例如，如圖1所示，具備電阻變化型記憶體元件110、和真理值表120。
動作模型100是相當於本揭露的「邏輯模擬裝置」之一部分的一具體例的情況下，電阻變化型記憶體元件110，係藉由實現電阻變化型記憶體元件110之機能的硬體而被構成；真理值表120係被儲存在例如：DRAM (Dynamic RandomAccess Memory)等之揮發性記憶體、或EEPROM(Electrically ErasableProgrammable Read-Only Memory)或快閃記憶體等之非揮發性記憶體中。動作模型100是相當於本揭露的「邏輯模擬程式」之一部分的一具體例的情況下，動作模型100係例如，被儲存在DRAM等之揮發性記憶體、或EEPROM或快閃記憶體等之非揮發性記憶體中，藉由CPU(Central Processing Unit)將動作模型100予以載入，而由CPU來實現動作模型100之機能。
電阻變化型記憶體元件110，係被設在位元線BL及源極線SL之間。電阻變化型記憶體元件110係例如，具有：寫入動作部111、資料保持部112及讀出動作部113。
寫入動作部111，係控制對資料保持部112的資料寫入。寫入動作部111係例如，如圖1所示，含有寫入判斷部111A而被構成。寫入判斷部111A上，係被連接有位元線BL及源極線SL。寫入判斷部111A，係基於已被輸入至位元線BL及源極線SL的訊號值、與真理值表120，而進行關於對資料保持部112(後述之暫存器部112A)的資料寫入之判斷。寫入判斷部111A，係基於已被輸入至位元線BL及源極線SL的資料、與真理值表120，而判斷為這是對資料保持部112(暫存器部112A)的資料寫入時，將用來將已被輸入至源極線SL的訊號值寫入至資料保持部112(暫存器部112A)所需之控制訊號Trg1，輸出至資料保持部112(暫存器部112A)。
圖2係為真理值表120之一具體例。真理值表120係為被規定有：位元線BL及源極線SL之訊號值、對暫存器部112A的資料寫入及從暫存器部112A的資料讀出之關係的資料。真理值表120中係例如，如圖2所示，被規定有「1write」動作、「0write」動作及「read」動作之3種類的動作模式。
在「1write」動作中係被規定了，源極線SL之訊號值變成「1」，且位元線BL之訊號值變成「0」時，對暫存器部112A寫入「1」來作為暫存器值。在「1write」動作已被執行時，從電阻變化型記憶體元件110往源極線SL係會輸出「Hi-z」(相當於高阻抗的值)。
在「0write」動作中係被規定了，源極線SL之訊號值變成「0」，且位元線BL之訊號值變成「1」時，對暫存器部112A寫入「0」來作為暫存器值。在「0write」動作已被執行時，從電阻變化型記憶體元件110往源極線SL係會輸出「Hi-z」。
在「read」動作中係被規定了，源極線SL之訊號值變成「Hi-z」，且位元線BL之訊號值變成「0」時，從暫存器部112A讀出「1」或「0」來作為暫存器值。「read」動作已被執行時，從電阻變化型記憶體元件110往源極線SL係會讀出暫存器值(「1」或「0」)。
寫入判斷部111A係判斷，已被輸入至位元線BL及源極線SL的資料(訊號值)，是符合於真理值表120中所被規定之複數個動作模式之哪一者。寫入判斷部111A，其結果為，係將相應於符合動作模式的控制，對資料保持部112(暫存器部112A)進行之。寫入判斷部111A係例如，源極線SL之訊號值變成「1」，且位元線BL之訊號值變成「0」時，判斷為「1write」動作已被指定，將用來對暫存器部112A寫入已被輸入至源極線SL的資料(訊號值)(=「1」)來作為暫存器值所需之控制訊號Trg1，輸出至暫存器部112A。寫入判斷部111A係例如，源極線SL之訊號值變成「0」，且位元線BL之訊號值變成「1」時，判斷為「0write」動作已被指定，將用來對暫存器部112A寫入已被輸入至源極線SL的資料(訊號值)(=「0」)來作為暫存器值所需之控制訊號Trg1，輸出至暫存器部112A。寫入判斷部111A係例如，源極線SL之訊號值變成「Hi-z」，且位元線BL之訊號值變成「0」時，判斷為「read」動作已被指定，而不將控制訊號Trg1輸出至暫存器部112A，而是將例如，較暫存器部112A中被使用於控制訊號Trg1之偵測的閾值還低的定電壓，予以輸出。
資料保持部112，係依照寫入判斷部111A所做的控制，而將源極線SL之訊號值加以保持。資料保持部112係例如，如圖1所示，含有暫存器部112A而被構成。暫存器部112A上，係被連接有源極線SL。暫存器部112A，係以從寫入判斷部111A所被輸入的控制訊號Trg1為觸發，而收取源極線SL之訊號值，當作暫存器值而加以記憶。暫存器部112A，係在「1write」動作、或「0write」動作之時，對讀出動作部113，輸出「Hi-z」。暫存器部112A，係在「read」動作之時，對讀出動作部113，輸出暫存器值。
讀出動作部113係例如，如圖1所示，含有輸出開關113A及讀出判斷部113B而被構成。輸出開關113A，係被連接至暫存器部112A之輸出端與源極線SL，隨應於來自讀出判斷部113B的控制訊號Trg2，而進行暫存器部112A之輸出端與源極線SL之斷續。
讀出判斷部113B，係控制往源極線SL的資料讀出。讀出判斷部113B上，係被連接有位元線BL及源極線SL。讀出判斷部113B，係基於已被輸入至位元線BL及源極線SL的訊號值、與真理值表120，而進行關於從暫存器部112A往源極線SL的資料讀出之判斷。讀出判斷部113B，係基於已被輸入至位元線BL及源極線SL的資料、與真理值表120，而判斷為資料讀出已被指定時，將用來從暫存器部112A往源極線SL讀出暫存器值所需之控制訊號Trg2，輸出至輸出開關113A。輸出開關113A，係一旦被從讀出判斷部113B，輸出用來讀出暫存器值所需之控制訊號Trg2，就將暫存器部112A之輸出端與源極線SL予以連接。
讀出判斷部113B係判斷，已被輸入至位元線BL及源極線SL的資料(訊號值)，是符合於真理值表120中所被規定之複數個動作模式之哪一者。讀出判斷部113B，其結果為，係將相應於符合動作模式的控制，對輸出開關113A進行之。
讀出判斷部113B係例如，源極線SL之訊號值變成「1」，且位元線BL之訊號值變成「0」時，判斷為這是「1write」動作，將用來斷開輸出開關113A所需之控制訊號Trg2，輸出至輸出開關113A。此時，輸出開關113A係變成斷開，因此暫存器部112A之輸出端(電阻變化型記憶體元件110之輸出端)，係對於源極線SL而呈現開路。
讀出判斷部113B係例如，源極線SL之訊號值變成「0」，且位元線BL之訊號值變成「1」時，判斷為這是「0write」動作，將用來斷開輸出開關113A所需之控制訊號Trg2，輸出至輸出開關113A。此時，輸出開關113A係變成斷開，因此暫存器部112A之輸出端(電阻變化型記憶體元件110之輸出端)，係對於源極線SL而呈現開路。
讀出判斷部113B係例如，源極線SL之訊號值變成「Hi-z」，且位元線BL之訊號值變成「0」時，判斷為這是「read」動作，將用來導通輸出開關113A所需之控制訊號Trg2，輸出至輸出開關113A。此時，輸出開關113A係變成導通，因此暫存器部112A之輸出端(電阻變化型記憶體元件110之輸出端)，係被連接至源極線SL。其結果為，往源極線SL，係有暫存器部112A中所被保持的暫存器值(「1」或「0」)被讀出。
圖3係表示動作模型100中的訊號波形之一例。假設源極線SL之訊號值係呈「0」→「1」→「0」→「1」週期性地變化，位元線BL之訊號值係呈「0」→「1」→「0」→「1」，相對於源極線SL之訊號值之週期而錯開半週期而變化。例如，位元線BL之訊號值為「0」之時，在源極線SL之訊號值從「0」變化成「1」的時序(t1)上，「1write」就被寫入判斷部111A所偵測。此時，源極線SL之訊號值(=「1」)係被寫入至暫存器部112A。例如，位元線BL之訊號值為「1」之時，在源極線SL之訊號值從「1」變化成「0」的時序(t2)上，「0write」就被寫入判斷部111A所偵測。此時，源極線SL之訊號值(=「0」)係被寫入至暫存器部112A。
例如，源極線SL之訊號值為「0」之時，在位元線BL之訊號值從「0」變化成「1」的時序(t3)上，「0write」就被寫入判斷部111A所偵測。此時，源極線SL之訊號值(=「0」)係被寫入至暫存器部112A。例如，源極線SL之訊號值為「1」之時，在位元線BL之訊號值從「1」變化成「0」的時序(t4)上，「1write」就被寫入判斷部111A所偵測。此時，源極線SL之訊號值(=「1」)係被寫入至暫存器部112A。
圖4係表示動作模型100中的動作之一例。動作模型100係判斷，源極線SL之訊號值與位元線BL之訊號值的排他性邏輯和是否為「1」(步驟S101)。其結果為，上記的排他性邏輯和為「1」之時，動作模型100係將輸出開關113A設成開路(步驟S102)。此時，動作模型100，係將源極線SL之訊號值，寫入至暫存器部112A(步驟S103)。另一方面，上記的排他性邏輯和並非1之時，動作模型100係將輸出開關113A設成閉路(步驟S104)。接下來，動作模型100係判斷，源極線SL之訊號值是否為「Hi-z」，且位元線BL之訊號值是否為「0」(步驟S105)。其結果為，源極線SL之訊號值並非「Hi-z」、或位元線BL之訊號值並非「0」之時，動作模型100就結束動作。另一方面，源極線SL之訊號值是「Hi-z」，且位元線BL之訊號值是「0」之時，動作模型100係將暫存器部112A之值(暫存器值)讀出至源極線SL(步驟S106)，並結束動作。
[效果] 接著，說明動作模型100之效果。
在設計含有複數個電阻變化型記憶體元件的記憶體電路之際，為了驗證對已被指定之位址之電阻變化型記憶體元件的正確存取，會進行將記憶體電路予以模型化的模擬。可是，在邏輯模擬裝置中，將電阻變化型記憶體元件以電阻之邏輯元件來加以表現的情況下，只能夠將電阻變化型記憶體元件之訊號位準以「0」與「1」之2狀態來表現。因此，無法重現對電阻變化型記憶體元件的資料寫入、或從電阻變化型記憶體元件的資料讀出，存在有如此問題。
另一方面，在本實施形態中，係基於已被輸入至位元線BL及源極線SL的訊號值、與真理值表120，而進行關於資料寫入及資料讀出之判斷。藉此，例如，即使在電阻變化型記憶體元件110之兩端施加有訊號的情況下，仍不會發生像是電阻之邏輯元件般的訊號碰撞。因此，於邏輯模擬中，可重現對電阻變化型記憶體元件的資料寫入、或從電阻變化型記憶體元件的資料讀出。
又，在本實施形態中，係在基於已被輸入至位元線BL及源極線SL的訊號值、與真理值表120，而判斷為資料寫入已被指定時，已被輸入至源極線SL的訊號值，就被當成暫存器值而被寫入至暫存器部112A。藉此，例如，即使在電阻變化型記憶體元件110之兩端施加有訊號的情況下，仍不會發生像是電阻之邏輯元件般的訊號碰撞。因此，於邏輯模擬中，可重現對電阻變化型記憶體元件的資料寫入。
又，本實施形態中，基於已被輸入至位元線BL及源極線SL的訊號值、與真理值表120，而判斷為資料讀出已被指定時，暫存器部112A中所被保持之暫存器值，就被輸出至源極線SL。藉此，例如，即使在電阻變化型記憶體元件110之兩端施加有訊號的情況下，仍不會發生像是電阻之邏輯元件般的訊號碰撞。因此，於邏輯模擬中，可重現從電阻變化型記憶體元件的資料讀出。
＜2.第1實施形態所涉及之變形例＞ [變形例A] 於上記實施形態中，例如，如圖5所示，選擇部112B亦可被設在資料保持部112中。選擇部112B，係控制對暫存器部112A輸入的訊號值。選擇部112B上係被連接有：源極線SL、和暫存器部112A之輸出端。選擇部112B，係基於源極線SL之訊號值、與暫存器部112A之輸出值，而控制對暫存器部112A輸入的訊號值。選擇部112B，係藉由從寫入判斷部111A所被輸入的控制訊號Trg1，而控制要將源極線SL之訊號值、和暫存器部112A之輸出值之哪一者，當作要對暫存器部112A輸入的訊號值。例如，藉由控制訊號Trg1而源極線SL被選擇的情況下，選擇部112B，係將源極線SL之訊號值，對暫存器部112A進行輸入(寫入)。例如，暫存器部112A之輸出值被選擇的情況下，選擇部112B，係將暫存器部112A之輸出的訊號值，對暫存器部112A進行輸入(寫入)。
選擇部112B係例如，以從寫入判斷部111A所被輸入的控制訊號Trg1為觸發，而將源極線SL之訊號值、與暫存器部112A之輸出值予以收取，基於已收取的2個值，而控制對暫存器部112A輸入的訊號值。例如，源極線SL之訊號值、和暫存器部112A之輸出值為彼此互異的情況下，選擇部112B，係將源極線SL之訊號值，對暫存器部112A進行輸入(寫入)。例如，源極線SL之訊號值、和暫存器部112A之輸出值為彼此相等的情況下，選擇部112B，係不進行對暫存器部112A之輸入(寫入)。藉此，對暫存器部112A之寫入係被省略。
在本變形例中，寫入判斷部111A，係不只進行關於資料寫入之判斷，還會進行源極線SL及位元線BL之哪一方之訊號值有產生變化之判斷。寫入判斷部111A，係在判斷為源極線SL及位元線BL之任意一方之訊號值有發生變化時，將用來控制對暫存器部112A的資料寫入所需之控制訊號Trg3，輸出至暫存器部112A。
圖6係表示本變形例所述之動作模型100中的訊號波形之一例。假設源極線SL之訊號值係呈「0」→「1」→「0」→「1」週期性地變化，位元線BL之訊號值係呈「0」→「1」→「0」→「1」，相對於源極線SL之訊號值之週期而錯開半週期而變化。例如，位元線BL之訊號值為「0」之時，源極線SL之訊號值從「0」變化成「1」的時序(t1)上，「1write」就被寫入判斷部111A所偵測。此時，控制訊號Trg1係從寫入判斷部111A被輸出至選擇部112B，控制訊號Trg3係從寫入判斷部111A被輸出至暫存器部112A。其結果為，源極線SL之訊號值係從選擇部112B被輸出至暫存器部112A，源極線SL之訊號值係被寫入至暫存器部112A。
例如，位元線BL之訊號值為「1」之時，在源極線SL之訊號值從「1」變化成「0」的時序(t2)上，「0write」就被寫入判斷部111A所偵測。此時，控制訊號Trg1係從寫入判斷部111A被輸出至選擇部112B，控制訊號Trg3係從寫入判斷部111A被輸出至暫存器部112A。其結果為，源極線SL之訊號值係從選擇部112B被輸出至暫存器部112A，源極線SL之訊號值係被寫入至暫存器部112A。
例如，源極線SL之訊號值為「0」之時，在位元線BL之訊號值從「0」變化成「1」的時序(t3)上，「0write」就被寫入判斷部111A所偵測。此時，控制訊號Trg1係從寫入判斷部111A被輸出至選擇部112B，控制訊號Trg3係從寫入判斷部111A被輸出至暫存器部112A。其結果為，源極線SL之訊號值係從選擇部112B被輸出至暫存器部112A，源極線SL之訊號值係被寫入至暫存器部112A。
例如，源極線SL之訊號值為「1」之時，在位元線BL之訊號值從「1」變化成「0」的時序(t4)上，「1write」就被寫入判斷部111A所偵測。此時，控制訊號Trg1係從寫入判斷部111A被輸出至選擇部112B，控制訊號Trg3係從寫入判斷部111A被輸出至暫存器部112A。其結果為，源極線SL之訊號值係從選擇部112B被輸出至暫存器部112A，源極線SL之訊號值係被寫入至暫存器部112A。
如此，在本變形例中，和上記實施形態同樣的寫入控制係被進行。因此，在本變形例中，可獲得和上記實施形態同樣的效果。
[變形例B] 上記實施形態及其變形例中，源極線SL與位元線BL亦可顛倒。例如，如圖7所示，於上記實施形態中，源極線SL與位元線BL亦可顛倒。此時，取代真理值表120，改為設置真理值表121。
圖8係為真理值表121之一具體例。真理值表121係為被規定有：位元線BL及源極線SL之訊號值、對暫存器部112A的資料寫入及從暫存器部112A的資料讀出之關係的資料。真理值表121中係例如，如圖8所示，被規定有「1write」動作、「0write」動作及「read」動作之3種類的動作模式。
在「1write」動作中係被規定了，源極線SL之訊號值變成「1」，且位元線BL之訊號值變成「0」時，對暫存器部112A寫入「1」來作為暫存器值。在「1write」動作已被執行時，從電阻變化型記憶體元件110往位元線BL係會輸出「Hi-z」。
在「0write」動作中係被規定了，源極線SL之訊號值變成「0」，且位元線BL之訊號值變成「1」時，對暫存器部112A寫入「0」來作為暫存器值。在「0write」動作已被執行時，從電阻變化型記憶體元件110往位元線BL係會輸出「Hi-z」。
在「read」動作中係被規定了，源極線SL之訊號值變成「0」，且位元線BL之訊號值變成「Hi-z」時，從暫存器部112A讀出「1」或「0」來作為暫存器值。「read」動作已被執行時，從電阻變化型記憶體元件110往位元線BL係會讀出暫存器值(「1」或「0」)。
在本變形例中，寫入判斷部111A係判斷，已被輸入至位元線BL及源極線SL的資料(訊號值)，是符合於真理值表121中所被規定之複數個動作模式之哪一者。寫入判斷部111A，其結果為，係將相應於符合動作模式的控制，對資料保持部112(暫存器部112A)進行之。寫入判斷部111A係例如，源極線SL之訊號值變成「1」，且位元線BL之訊號值變成「0」時，判斷為「1write」動作已被指定，將用來對暫存器部112A寫入已被輸入至源極線SL的資料(訊號值)(=「1」)來作為暫存器值所需之控制訊號Trg1，輸出至暫存器部112A。寫入判斷部111A係例如，源極線SL之訊號值變成「0」，且位元線BL之訊號值變成「1」時，判斷為「0write」動作已被指定，將用來對暫存器部112A寫入已被輸入至源極線SL的資料(訊號值)(=「0」)來作為暫存器值所需之控制訊號Trg1，輸出至暫存器部112A。寫入判斷部111A係例如，源極線SL之訊號值變成「0」，且位元線BL之訊號值變成「Hi-z」時，判斷為「read」動作已被指定，而不將控制訊號Trg1輸出至暫存器部112A，而是將例如，較暫存器部112A中被使用於控制訊號Trg1之偵測的閾值還低的定電壓，予以輸出。
在本變形例中，輸出開關113A係例如，如圖7所示，係被連接至暫存器部112A之輸出端與位元線BL，隨應於來自讀出判斷部113B的控制訊號Trg2，而進行暫存器部112A之輸出端與位元線BL之斷續。
在本變形例中，讀出判斷部113B，係控制往位元線BL的資料讀出。讀出判斷部113B上，係被連接有位元線BL及源極線SL。讀出判斷部113B，係基於已被輸入至位元線BL及源極線SL的訊號值、與真理值表121，而進行關於從暫存器部112A往位元線BL的資料讀出之判斷。讀出判斷部113B，係基於已被輸入至位元線BL及源極線SL的資料、與真理值表121，而判斷為資料讀出已被指定時，將用來從暫存器部112A往位元線BL讀出暫存器值所需之控制訊號Trg2，輸出至輸出開關113A。輸出開關113A，係一旦被從讀出判斷部113B，輸出用來讀出暫存器值所需之控制訊號Trg2，就將暫存器部112A之輸出端與位元線BL予以連接。
讀出判斷部113B係判斷，已被輸入至位元線BL及源極線SL的資料(訊號值)，是符合於真理值表121中所被規定之複數個動作模式之哪一者。讀出判斷部113B，其結果為，係將相應於符合動作模式的控制，對輸出開關113A進行之。
讀出判斷部113B係例如，源極線SL之訊號值變成「1」，且位元線BL之訊號值變成「0」時，判斷為這是「1write」動作，將用來斷開輸出開關113A所需之控制訊號Trg2，輸出至輸出開關113A。此時，輸出開關113A係變成斷開，因此暫存器部112A之輸出端(電阻變化型記憶體元件110之輸出端)，係對於位元線BL而呈現開路。
讀出判斷部113B係例如，源極線SL之訊號值變成「0」，且位元線BL之訊號值變成「1」時，判斷為這是「0write」動作，將用來斷開輸出開關113A所需之控制訊號Trg2，輸出至輸出開關113A。此時，輸出開關113A係變成斷開，因此暫存器部112A之輸出端(電阻變化型記憶體元件110之輸出端)，係對於位元線BL而呈現開路。
讀出判斷部113B係例如，源極線SL之訊號值變成「0」，且位元線BL之訊號值變成「Hi-z」時，判斷為這是「read」動作，將用來導通輸出開關113A所需之控制訊號Trg2，輸出至輸出開關113A。此時，輸出開關113A係變成導通，因此暫存器部112A之輸出端(電阻變化型記憶體元件110之輸出端)，係被連接至位元線BL。其結果為，往位元線BL，係有暫存器部112A中所被保持的暫存器值(「1」或「0」)被讀出。
如此，在本變形例中，相較於上記實施形態，雖然讀出的配線係為不同，但是可進行和上記實施形態同樣的寫入控制及讀出控制。因此，在本變形例中，可獲得和上記實施形態同樣的效果。
＜3.第2實施形態＞ [構成] 圖9係表示本揭露的第2實施形態所述之動作模型200之機能區塊之一例。動作模型200，是相當於本揭露的「邏輯模擬裝置」之一部分的一具體例或是「邏輯模擬程式」之一部分的一具體例。動作模型200，係和上記實施形態同樣地，被設在2個端子(位元線BL及源極線SL)之間。動作模型200係為，將電阻變化型記憶體元件以邏輯元件來加以表現的模型。動作模型200係例如，如圖9所示，被連接至異於2個端子(位元線BL及源極線SL)的控制端子(字組線WL)，藉由字組線WL之訊號值，而控制成進行資料寫入或是資料讀出的選擇狀態、與電阻變化型記憶體元件之非選擇狀態。例如，字組線WL之訊號值為「1」之時，資料寫入及資料讀出之其中一方之動作會被進行，字組線WL之訊號值為「0」之時，電阻變化型記憶體元件係變成非選擇，資料寫入及資料讀出皆不被進行。
動作模型200係例如，如圖9所示，具備電阻變化型記憶體元件210、和真理值表220。動作模型200是相當於本揭露的「邏輯模擬裝置」之一部分的一具體例的情況下，電阻變化型記憶體元件210，係藉由實現電阻變化型記憶體元件210之機能的硬體而被構成；真理值表220係被儲存在例如：DRAM等之揮發性記憶體、或EEPROM或快閃記憶體等之非揮發性記憶體中。動作模型200是相當於本揭露的「邏輯模擬程式」之一部分的一具體例的情況下，動作模型200係例如，被儲存在DRAM等之揮發性記憶體、或EEPROM或快閃記憶體等之非揮發性記憶體中，藉由CPU將動作模型200予以載入，而由CPU來實現動作模型200之機能。
電阻變化型記憶體元件210，係被設在位元線BL及源極線SL之間。電阻變化型記憶體元件210係例如，具有：寫入動作部211、資料保持部212及讀出動作部213。
寫入動作部211，係控制對資料保持部212的資料寫入。寫入動作部211係例如，如圖9所示，含有寫入判斷部211A而被構成。寫入判斷部211A上，係被連接有位元線BL、源極線SL及字組線WL。寫入判斷部211A，係基於已被輸入至位元線BL、源極線SL及字組線WL的訊號值、與真理值表220，而進行關於對資料保持部212(後述之暫存器部212A)的資料寫入之判斷。寫入判斷部211A，係基於已被輸入至位元線BL、源極線SL及字組線WL的資料、與真理值表220，而判斷為這是對資料保持部212(暫存器部212A)的資料寫入時，將用來將已被輸入至源極線SL的訊號值寫入至資料保持部212(暫存器部212A)所需之控制訊號Trg1，輸出至資料保持部212(暫存器部212A)。
圖10係為真理值表220之一具體例。真理值表220係為被規定有：位元線BL、源極線SL及字組線WL之訊號值、對暫存器部212A的資料寫入及從暫存器部212A的資料讀出之關係的資料。真理值表220中係例如，如圖10所示，被規定有「1write」動作、「0write」動作、「read」動作及「非選擇」動作之4種類的動作模式。
在「1write」動作中係被規定了，源極線SL之訊號值變成「1」，且位元線BL之訊號值變成「0」，且字組線WL之訊號值變成「1」時，對暫存器部212A寫入「1」來作為暫存器值。在「1write」動作已被執行時，從電阻變化型記憶體元件210往源極線SL係會輸出「Hi-z」。
在「0write」動作中係被規定了，源極線SL之訊號值變成「0」，且位元線BL之訊號值變成「1」，且字組線WL之訊號值變成「1」時，對暫存器部212A寫入「0」來作為暫存器值。在「0write」動作已被執行時，從電阻變化型記憶體元件210往源極線SL係會輸出「Hi-z」。
在「read」動作中係被規定了，源極線SL之訊號值變成「Hi-z」，且位元線BL之訊號值變成「0」，且字組線WL之訊號值變成「1」時，從暫存器部212A讀出「1」或「0」來作為暫存器值。「read」動作已被執行時，從電阻變化型記憶體元件210往源極線SL係會讀出暫存器值(「1」或「0」)。
在「非選擇」動作中係被規定了，字組線WL之訊號值變成「0」時，資料寫入及資料讀出之任一者皆不進行，源極線SL係變成「Hi-z」。
寫入判斷部211A係判斷，已被輸入至位元線BL、源極線SL及字組線WL的資料(訊號值)，是符合於真理值表220中所被規定之複數個動作模式之哪一者。寫入判斷部211A，其結果為，係將相應於符合動作模式的控制，對資料保持部212(暫存器部212A)進行之。寫入判斷部211A係例如，源極線SL之訊號值變成「1」，且位元線BL之訊號值變成「0」，且字組線WL之訊號值變成「1」時，判斷為「1write」動作已被指定，將用來對暫存器部212A寫入已被輸入至源極線SL的資料(訊號值)(=「1」)來作為暫存器值所需之控制訊號Trg1，輸出至暫存器部212A。寫入判斷部211A係例如，源極線SL之訊號值變成「0」，且位元線BL之訊號值變成「1」，且字組線WL之訊號值變成「1」時，判斷為「0write」動作已被指定，將用來對暫存器部212A寫入已被輸入至源極線SL的資料(訊號值)(=「0」)來作為暫存器值所需之控制訊號Trg1，輸出至暫存器部212A。
寫入判斷部211A係例如，源極線SL之訊號值變成「Hi-z」，且位元線BL之訊號值變成「0」，且字組線WL之訊號值變成「1」時，判斷為「read」動作已被指定，而不將控制訊號Trg1輸出至暫存器部212A，而是將例如，較暫存器部212A中被使用於控制訊號Trg1之偵測的閾值還低的定電壓，予以輸出。寫入判斷部211A係例如，字組線WL之訊號值變成「0」時，判斷為「非選擇」動作已被指定，而不將控制訊號Trg1輸出至暫存器部212A，而是將例如，較暫存器部212A中被使用於控制訊號Trg1之偵測的閾值還低的定電壓，予以輸出。
資料保持部212，係依照寫入判斷部211A所做的控制，而將源極線SL之訊號值加以保持。資料保持部212係例如，如圖9所示，含有暫存器部212A而被構成。暫存器部212A上，係被連接有源極線SL。暫存器部212A，係以從寫入判斷部211A所被輸入的控制訊號Trg1為觸發，而收取源極線SL之訊號值，當作暫存器值而加以記憶。暫存器部212A，係在「1write」動作、或「0write」動作之時，對讀出動作部213，輸出「Hi-z」。暫存器部212A，係在「read」動作之時，對讀出動作部213，輸出暫存器值。暫存器部212A，係在「非選擇」動作之時，對讀出動作部213，輸出「Hi-z」。
讀出動作部213係例如，如圖9所示，含有輸出開關213A及讀出判斷部213B而被構成。輸出開關213A，係被連接至暫存器部212A之輸出端與源極線SL，隨應於來自讀出判斷部213B的控制訊號Trg2，而進行暫存器部212A之輸出端與源極線SL之斷續。
讀出判斷部213B，係控制往源極線SL的資料讀出。讀出判斷部213B上，係被連接有位元線BL、源極線SL及字組線WL。讀出判斷部213B，係基於已被輸入至位元線BL、源極線SL及字組線WL的訊號值、與真理值表220，而進行關於從暫存器部212A往源極線SL的資料讀出之判斷。讀出判斷部213B，係基於已被輸入至位元線BL、源極線SL及字組線WL的資料、與真理值表220，而判斷為資料讀出已被指定時，將用來從暫存器部212A往源極線SL讀出暫存器值所需之控制訊號Trg2，輸出至輸出開關213A。輸出開關213A，係一旦被從讀出判斷部213B，輸出用來讀出暫存器值所需之控制訊號Trg2，就將暫存器部212A之輸出端與源極線SL予以連接。
讀出判斷部213B係判斷，已被輸入至位元線BL、源極線SL及字組線WL的資料(訊號值)，是符合於真理值表220中所被規定之複數個動作模式之哪一者。讀出判斷部213B，其結果為，係將相應於符合動作模式的控制，對輸出開關213A進行之。
讀出判斷部213B係例如，源極線SL之訊號值變成「1」，且位元線BL之訊號值變成「0」，且字組線WL之訊號值變成「1」時，判斷為這是「1write」動作，將用來斷開輸出開關213A所需之控制訊號Trg2，輸出至輸出開關213A。此時，輸出開關213A係變成斷開，因此暫存器部212A之輸出端(電阻變化型記憶體元件210之輸出端)，係對於源極線SL而呈現開路。
讀出判斷部213B係例如，源極線SL之訊號值變成「0」，且位元線BL之訊號值變成「1」，且字組線WL之訊號值變成「1」時，判斷為這是「0write」動作，將用來斷開輸出開關213A所需之控制訊號Trg2，輸出至輸出開關213A。此時，輸出開關213A係變成斷開，因此暫存器部212A之輸出端(電阻變化型記憶體元件210之輸出端)，係對於源極線SL而呈現開路。
讀出判斷部213B係例如，源極線SL之訊號值變成「Hi-z」，且位元線BL之訊號值變成「0」，且字組線WL之訊號值變成「1」時，判斷為這是「read」動作，將用來導通輸出開關213A所需之控制訊號Trg2，輸出至輸出開關213A。此時，輸出開關213A係變成導通，因此暫存器部212A之輸出端(電阻變化型記憶體元件210之輸出端)，係被連接至源極線SL。其結果為，往源極線SL，係有暫存器部212A中所被保持的暫存器值(「1」或「0」)被讀出。
讀出判斷部213B係例如，字組線WL之訊號值變成「0」時，判斷為這是「非選擇」動作，將用來斷開輸出開關213A所需之控制訊號Trg2，輸出至輸出開關213A。此時，輸出開關213A係變成斷開，因此暫存器部212A之輸出端(電阻變化型記憶體元件210之輸出端)，係對於源極線SL而呈現開路。
圖11係表示動作模型200中的動作之一例。動作模型200係判斷，字組線WL之訊號值是否為「1」(步驟S201)。其結果為，在字組線WL之訊號值並非「1」時，動作模型200係將輸出開關113A設成開路(步驟S202)。其結果為，源極線SL之訊號值係變成Hi-z(步驟S203)，而結束動作。
另一方面，字組線WL之訊號值為「1」之時，動作模型200係判斷，源極線SL之訊號值與位元線BL之訊號值的排他性邏輯和是否為「1」(步驟S204)。其結果為，上記的排他性邏輯和並非「1」之時，動作模型200係將輸出開關113A設成閉路(步驟S205)。接下來，動作模型200係判斷，源極線SL之訊號值是否為「Hi-z」，且位元線BL之訊號值是否為「0」(步驟S206)。其結果為，源極線SL之訊號值並非「Hi-z」、或位元線BL之訊號值並非「0」之時，動作模型200就結束動作。另一方面，源極線SL之訊號值是「Hi-z」，且位元線BL之訊號值是「0」之時，動作模型200係將暫存器部112A之值(暫存器值)讀出至源極線SL(步驟S207)，並結束動作。
於上記步驟S04中，上記的排他性邏輯和為「1」之時，動作模型200係將輸出開關113A設成開路(步驟S208)。接下來，動作模型200，係將源極線SL之訊號值，寫入至暫存器部112A來作為暫存器值(步驟S209)，結束動作。
[效果] 接著，說明動作模型200之效果。
在本實施形態中，係基於已被輸入至位元線BL、源極線SL及字組線WL的訊號值、與真理值表220，而進行關於資料寫入、資料讀出及非選擇之判斷。藉此，例如，即使在電阻變化型記憶體元件210之兩端施加有訊號的情況下，仍不會發生像是電阻之邏輯元件般的訊號碰撞。因此，於邏輯模擬中，可重現對電阻變化型記憶體元件的資料寫入、從電阻變化型記憶體元件的資料讀出、及電阻變化型記憶體元件的非選擇。
又，在本實施形態中，係在基於已被輸入至位元線BL、源極線SL及字組線WL的訊號值、與真理值表220，而判斷為資料寫入已被指定時，已被輸入至源極線SL的訊號值，就被當成暫存器值而被寫入至暫存器部212A。藉此，例如，即使在電阻變化型記憶體元件210之兩端施加有訊號的情況下，仍不會發生像是電阻之邏輯元件般的訊號碰撞。因此，於邏輯模擬中，可重現對電阻變化型記憶體元件的資料寫入。
又，本實施形態中，基於已被輸入至位元線BL、源極線SL及字組線WL的訊號值、與真理值表220，而判斷為資料讀出已被指定時，暫存器部212A中所被保持之暫存器值，就被輸出至源極線SL。藉此，例如，即使在電阻變化型記憶體元件210之兩端施加有訊號的情況下，仍不會發生像是電阻之邏輯元件般的訊號碰撞。因此，於邏輯模擬中，可重現從電阻變化型記憶體元件的資料讀出。
＜4.第2實施形態的變形例＞ [變形例C] 圖12係表示上記第2實施形態所述之動作模型200中的動作之一變形例。動作模型200係判斷，字組線WL之訊號值是否為「1」(步驟S301)。其結果為，在字組線WL之訊號值並非「1」時，動作模型200係將輸出開關213A設成開路(步驟S302)。其結果為，源極線SL之訊號值係變成「Hi-z」(步驟S303)，而結束動作。
另一方面，字組線WL之訊號值為「1」之時，動作模型200(讀出判斷部213B)，係從字組線WL之訊號值變成「1」之時起等待經過所定之時間(Read Wait時間)(步驟S304)。一旦經過Read Wait時間，則動作模型200係判斷，源極線SL之訊號值是否為「Hi-z」，且位元線BL之訊號值是否為「0」(步驟S305)。其結果為，源極線SL之訊號值並非「Hi-z」、或位元線BL之訊號值並非「0」之時，動作模型200就結束動作。另一方面，源極線SL之訊號值為「Hi-z」，且位元線BL之訊號值為「0」時，動作模型200係將輸出開關213A設成閉路(步驟S306)。接下來，動作模型200，係將暫存器部212A之值(暫存器值)讀出至源極線SL(步驟S307)，結束動作。
字組線WL之訊號值為「1」之時，動作模型200係判斷，源極線SL之訊號值與位元線BL之訊號值的排他性邏輯和是否為「1」(步驟S308)。其結果為，上記的排他性邏輯和並非「1」之時，動作模型200係結束動作。另一方面，上記的排他性邏輯和為「1」之時，動作模型200(寫入判斷部211A)，係從判斷了上記的排他性邏輯和為「1」之時起等待經過所定之時間(Write Wait時間)(步驟S309)。一旦經過Write Wait時間，則動作模型200係判斷，源極線SL之訊號值是否為「Hi-z」，且位元線BL之訊號值是否為「0」(步驟S310)。其結果為，源極線SL之訊號值並非「Hi-z」、或位元線BL之訊號值並非「0」之時，動作模型200就結束動作。另一方面，源極線SL之訊號值為「Hi-z」，且位元線BL之訊號值為「0」時，動作模型200係將輸出開關213A設成開路(步驟S311)。接下來，動作模型200，係將源極線SL之訊號值，寫入至暫存器部212A來作為暫存器值(步驟S312)，結束動作。
如此，在本變形例中，係基於字組線WL之訊號值，而控制將暫存器部212A中所被保持之暫存器值往源極線SL輸出的時序。藉此，就可重現讀出之際的，對暫存器部212A的存取時間。又，在本變形例中，係基於源極線SL及位元線BL之訊號值，而控制對暫存器部212A的寫入時序。藉此，就會在寫入狀態持續某個時間之後，將寫入資料寫入至暫存器部212A。其結果為，就可避免因短脈衝之累積而產生寫入動作的誤動作。
[變形例D] 圖13係表示上記第2實施形態所述之動作模型200中的動作之一變形例。動作模型200係判斷，字組線WL之訊號值是否為「1」(步驟S401)。其結果為，在字組線WL之訊號值並非「1」時，動作模型200係將輸出開關213A設成開路(步驟S402)。其結果為，源極線SL之訊號值係變成「Hi-z」(步驟S403)，而結束動作。
另一方面，字組線WL之訊號值為「1」之時，動作模型200係將輸出開關213A設成閉路(步驟S404)。接下來，動作模型200，係將暫存器部212A之值(暫存器值)以Weak讀出至源極線SL(步驟S405)其後，動作模型200係判斷，源極線SL之訊號值與位元線BL之訊號值的排他性邏輯和是否為「1」(步驟S406)。其結果為，上記的排他性邏輯和並非「1」之時，動作模型200係結束動作。另一方面，上記的排他性邏輯和為「1」之時，動作模型200，係將源極線SL之訊號值，寫入至暫存器部212A來作為暫存器值(步驟S407)，結束動作。
如此，在本變形例中，暫存器部212A中所被保持之暫存器值，係往源極線SL以weak而被輸出。因此，於邏輯模擬中，可重現從電阻變化型記憶體元件的以weak的資料讀出。
[變形例E] 圖14、圖15、圖16，係表示上記第2實施形態所述之動作模型200的機能區塊之一變形例。在本變形例中，動作模型200係具備複數個電阻轉換型記憶體元件210。
圖14中係例示了，動作模型200是具備有2個電阻轉換型記憶體元件210的情況。在圖14的動作模型200中，針對每一電阻轉換型記憶體元件210，而被分配有一組配線(源極線SL及位元線BL)、與真理值表220，對複數個電阻轉換型記憶體元件210是分配了共通的字組線WL。
圖15中係例示了，動作模型200是具備有2個電阻轉換型記憶體元件210的情況。在圖15的動作模型200中，係對複數個電阻轉換型記憶體元件210分配了共通的一組配線(源極線SL及位元線BL)，然後，針對每一電阻轉換型記憶體元件210，分配了字組線WL、與真理值表220。
圖16中係例示了，動作模型200是具備有被配置成矩陣狀(m×n)的複數個電阻轉換型記憶體元件210的情況。在圖16的動作模型200中，針對在行方向上被排列配置的複數個電阻轉換型記憶體元件210之每一者，而被分配有一組配線(源極線SL及位元線BL)、與真理值表220，對在行方向上被排列配置的複數個電阻轉換型記憶體元件210是分配了共通的字組線WL。在圖16的動作模型200中，係還對在列方向上被排列配置的複數個電阻轉換型記憶體元件210而被分配有共通的一組配線(源極線SL及位元線BL)，針對在列方向上被排列配置的複數個電阻轉換型記憶體元件210之每一者，係被分配有字組線WL。
如此，在本變形例中，係在動作模型200中設有複數個電阻轉換型記憶體元件210。藉此，可將記憶胞陣列，以動作模型200來加以重現。
[變形例F] 上記第2實施形態及其變形例中，源極線SL與位元線BL亦可顛倒。例如，如圖17所示，於上記第2實施形態中，源極線SL與位元線BL亦可顛倒。此時，取代真理值表220，改為設置真理值表221。
圖18係為真理值表221之一具體例。真理值表221係為被規定有：位元線BL、源極線SL及字組線WL之訊號值、對暫存器部212A的資料寫入及從暫存器部212A的資料讀出之關係的資料。真理值表221中係例如，如圖18所示，被規定有「1write」動作、「0write」動作、「read」動作及「非選擇」動作之4種類的動作模式。
在「1write」動作中係被規定了，源極線SL之訊號值變成「1」，且位元線BL之訊號值變成「0」，且字組線WL之訊號值變成「1」時，對暫存器部212A寫入「1」來作為暫存器值。在「1write」動作已被執行時，從電阻變化型記憶體元件210往位元線BL係會輸出「Hi-z」。
在「0write」動作中係被規定了，源極線SL之訊號值變成「0」，且位元線BL之訊號值變成「1」，且字組線WL之訊號值變成「1」時，對暫存器部212A寫入「0」來作為暫存器值。在「0write」動作已被執行時，從電阻變化型記憶體元件210往位元線BL係會輸出「Hi-z」。
在「read」動作中係被規定了，位元線BL之訊號值變成「Hi-z」，且源極線SL之訊號值變成「0」，且字組線WL之訊號值變成「1」時，從暫存器部212A讀出「1」或「0」來作為暫存器值。「read」動作已被執行時，從電阻變化型記憶體元件210往位元線BL係會讀出暫存器值(「1」或「0」)。
在「非選擇」動作中係被規定了，字組線WL之訊號值變成「0」時，從暫存器部212A讀出暫存器值。但是，在「read」動作已被執行時，從電阻變化型記憶體元件210往位元線BL係會輸出「Hi-z」。
在本變形例中，寫入判斷部211A係判斷，已被輸入至位元線BL、源極線SL及字組線WL的資料(訊號值)，是符合於真理值表220中所被規定之複數個動作模式之哪一者。寫入判斷部211A，其結果為，係將相應於符合動作模式的控制，對資料保持部212(暫存器部212A)進行之。寫入判斷部211A係例如，源極線SL之訊號值變成「1」，且位元線BL之訊號值變成「0」，且字組線WL之訊號值變成「1」時，判斷為「1write」動作已被指定，將用來對暫存器部212A寫入已被輸入至源極線SL的資料(訊號值)(=「1」)來作為暫存器值所需之控制訊號Trg1，輸出至暫存器部212A。寫入判斷部211A係例如，源極線SL之訊號值變成「0」，且位元線BL之訊號值變成「1」，且字組線WL之訊號值變成「1」時，判斷為「0write」動作已被指定，將用來對暫存器部212A寫入已被輸入至源極線SL的資料(訊號值)(=「0」)來作為暫存器值所需之控制訊號Trg1，輸出至暫存器部212A。
寫入判斷部211A係例如，位元線BL之訊號值變成「Hi-z」，且源極線SL之訊號值變成「0」，且字組線WL之訊號值變成「1」時，判斷為「read」動作已被指定，而不將控制訊號Trg1輸出至暫存器部212A，而是將例如，較暫存器部212A中被使用於控制訊號Trg1之偵測的閾值還低的定電壓，予以輸出。寫入判斷部211A係例如，字組線WL之訊號值變成「0」時，判斷為「非選擇」動作已被指定，而不將控制訊號Trg1輸出至暫存器部212A，而是將例如，較暫存器部212A中被使用於控制訊號Trg1之偵測的閾值還低的定電壓，予以輸出。
在本變形例中，輸出開關213A係例如，如圖17所示，係被連接至暫存器部212A之輸出端與位元線BL，隨應於來自讀出判斷部213B的控制訊號Trg2，而進行暫存器部212A之輸出端與位元線BL之斷續。
在本變形例中，讀出判斷部213B，係控制往位元線BL的資料讀出。讀出判斷部213B上，係被連接有位元線BL、源極線SL及字組線WL。讀出判斷部213B，係基於已被輸入至位元線BL、源極線SL及字組線WL的訊號值、與真理值表221，而進行關於從暫存器部212A往位元線BL的資料讀出之判斷。讀出判斷部213B，係基於已被輸入至位元線BL、源極線SL及字組線WL的資料、與真理值表221，而判斷為資料讀出已被指定時，將用來從暫存器部212A往位元線BL讀出暫存器值所需之控制訊號Trg2，輸出至輸出開關213A。輸出開關213A，係一旦被從讀出判斷部213B，輸出用來讀出暫存器值所需之控制訊號Trg2，就將暫存器部212A之輸出端與位元線BL予以連接。
讀出判斷部213B係判斷，已被輸入至位元線BL、源極線SL及字組線WL的資料(訊號值)，是符合於真理值表221中所被規定之複數個動作模式之哪一者。讀出判斷部213B，其結果為，係將相應於符合動作模式的控制，對輸出開關213A進行之。
讀出判斷部213B係例如，源極線SL之訊號值變成「1」，且位元線BL之訊號值變成「0」，且字組線WL之訊號值變成「1」時，判斷為這是「1write」動作，將用來斷開輸出開關213A所需之控制訊號Trg2，輸出至輸出開關213A。此時，輸出開關213A係變成斷開，因此暫存器部212A之輸出端(電阻變化型記憶體元件210之輸出端)，係對於位元線BL而呈現開路。
讀出判斷部213B係例如，源極線SL之訊號值變成「0」，且位元線BL之訊號值變成「1」，且字組線WL之訊號值變成「1」時，判斷為這是「0write」動作，將用來斷開輸出開關213A所需之控制訊號Trg2，輸出至輸出開關213A。此時，輸出開關213A係變成斷開，因此暫存器部212A之輸出端(電阻變化型記憶體元件210之輸出端)，係對於位元線BL而呈現開路。
讀出判斷部213B係例如，源極線SL之訊號值變成「0」，且位元線BL之訊號值變成「Hi-z」，且字組線WL之訊號值變成「1」時，判斷為這是「read」動作，將用來導通輸出開關213A所需之控制訊號Trg2，輸出至輸出開關213A。此時，輸出開關213A係變成導通，因此暫存器部212A之輸出端(電阻變化型記憶體元件210之輸出端)，係被連接至位元線BL。其結果為，往位元線BL，係有暫存器部212A中所被保持的暫存器值(「1」或「0」)被讀出。
讀出判斷部213B係例如，字組線WL之訊號值變成「0」時，判斷為這是「非選擇」動作，將用來斷開輸出開關213A所需之控制訊號Trg2，輸出至輸出開關213A。此時，輸出開關213A係變成斷開，因此暫存器部212A之輸出端(電阻變化型記憶體元件210之輸出端)，係對於位元線BL而呈現開路。
如此，在本變形例中，相較於上記第2實施形態，雖然讀出的配線係為不同，但是可進行和上記第2實施形態同樣的寫入控制及讀出控制。因此，在本變形例中，可獲得和上記實施形態同樣的效果。
＜5.適用例＞ 圖19係表示，適用了上記各實施形態及其變形例所述之動作模型100、200的資訊處理系統的機能區塊之一例。此資訊處理系統係具備主機電腦300及記憶部400。記憶部400係具備：記憶體控制器500、1或複數個記憶胞陣列單元600及電源部700。此外，圖19中係例示，1個記憶胞陣列單元600被配設的樣子。記憶部400係相當於本揭露的「邏輯模擬裝置」「邏輯模擬程式」之一具體例。
(主機電腦300) 主機電腦300係控制記憶部400。具體而言，主機電腦300，係發行用以指定存取目的地之邏輯位址的指令，然後將該指令或資料，供給至記憶部400。主機電腦300，係將從記憶部400所輸出的資料，予以收取。此處，指令，係用來控制記憶部400所需，包含例如：用來指示資料之寫入處理的寫入指令、用來指示資料之讀出處理的讀取指令。又，邏輯位址，係在主機電腦300所定義的位址空間中，由主機電腦300存取記憶部400之際的存取單位之每一領域所被指派的位址。
(記憶體控制器500) 記憶體控制器500係控制1或複數個記憶胞陣列單元600。記憶體控制器500，係從主機電腦300，收取用來指定邏輯位址的寫入指令。又，記憶體控制器500，係依照寫入指令，來執行資料的寫入處理。該寫入處理中，邏輯位址係被轉換成實體位址，對該實體位址寫入資料。此處，實體位址，係對記憶體控制器500存取1或複數個記憶胞陣列單元600之際的每一存取單位，於1或複數個記憶胞陣列單元600中所被指派的位址。記憶體控制器500，係一旦收取用來指定邏輯位址的讀取指令，則將該邏輯位址轉換成實體位址，從該實體位址讀出資料。然後，記憶體控制器500，係將已讀出之資料當作讀取資料而輸出至主機電腦300。
(電源部700) 電源部700係對1或複數個記憶胞陣列單元600供給所望的電壓。電源部700，係例如對後述的行驅動器22，供給寫入時或讀出時所使用的電壓等。電源部700，係例如對後述的列驅動器23，供給寫入時或讀出時所使用的電壓等。
(記憶胞陣列單元600) 接著，說明記憶胞陣列單元600。圖20係表示記憶胞陣列單元600的機能區塊之一例。記憶胞陣列單元600，係由例如半導體晶片所構成。記憶胞陣列單元600係具有例如：記憶胞陣列60及驅動部70。驅動部70係例如，與記憶體控制器500之間交換指令、寫入資料及讀取資料等。驅動部70係例如，依照寫入指令，而對記憶胞陣列60將資料予以寫入，並依照讀取指令，而從記憶胞陣列60將資料予以讀出。
(記憶胞陣列60) 記憶胞陣列60，係具有複數個記憶胞MC。記憶胞MC係例如，藉由上記第2實施形態所述之動作模型200而被構成。
記憶胞陣列60係具有例如：複數條字組線WL、複數條位元線BL、在字組線WL與位元線BL彼此對向之每一位置上分別被配置1個的複數個記憶胞MC、和複數條源極線SL。在記憶胞陣列60中，可對藉由來自外部之位址輸入而被指定的記憶胞MC，寫入資料。又，可將藉由位址輸入而被指定的記憶胞MC中所被記憶之資料，予以讀出。
(驅動部70) 接著，說明驅動部70。驅動部70係例如，如圖20所示，具有：位址控制部71、字組線選擇部72、指令控制部73、寫入控制部74、源極線/位元線選擇部75及讀出控制部76。
位址控制部71，係將從位址線所被輸入之行位址所相應的控制訊號，輸出至字組線選擇部72，同時，將從位址線所被輸入之列位址所相應的控制訊號，輸出至源極線/位元線選擇部75。位址控制部71，係對字組線選擇部72及源極線/位元線選擇部75輸出，用來控制變更輸出電壓之時序的訊號。字組線選擇部72係含有：在進行寫入或讀出之動作之際，以寫入或讀出之動作上所必須之所定之電壓來驅動各字組線WL的電路。字組線選擇部72，係被連接至記憶胞陣列60的各字組線WL，將從位址線所被輸入之行位址所相應的字組線WL，加以選擇。字組線選擇部72，係對已選擇之字組線WL，將寫入或讀出之動作上所必須之所定之電壓，予以輸出。
源極線/位元線選擇部75係含有：在進行寫入動作之際，將寫入資料的記憶胞MC上所被連接之位元線BL及源極線SL以寫入動作上所必須之所定之電壓進行驅動的電路。源極線/位元線選擇部75，係還含有：在進行資料讀出動作之際，將讀出資料的記憶胞MC上所被連接的位元線BL及源極線SL以不會發生資料抹寫的所定之電壓進行驅動的電路。
源極線/位元線選擇部75，係被連接至記憶胞陣列60的各位元線BL及各源極線SL，藉由從位址線所被輸入的列位址，而選擇對應的位元線BL及源極線SL。源極線/位元線選擇部75，係對已選擇之位元線BL及源極線SL，輸出寫入或讀出之動作上所必須之所定之電壓。
指令控制部73，係隨應於從記憶體控制器500所被輸入之指令，來控制字組線選擇部72、寫入控制部74及讀出控制部76。指令控制部73，係對寫入控制部74指示，將從記憶體控制器500所被輸入之輸入資料Din在所定之時序上輸出至源極線/位元線選擇部75，並對字組線選擇部72指示，在所定之時序上掃描記憶胞陣列60。寫入控制部74，係將輸入資料Din，在所定之時序上，輸出至源極線/位元線選擇部75。指令控制部73，係還對讀出控制部76指示，將資料從記憶胞陣列60予以讀出。讀出控制部76，係將從記憶胞陣列60所讀出的資料，當作輸出資料Dout而輸出至記憶體控制器500。
在本適用例中，上記各實施形態及其變形例所述之動作模型100、200，係被適用於資訊處理系統。藉此，於邏輯模擬中，可重現對電阻變化型記憶體元件的資料寫入、或從電阻變化型記憶體元件的資料讀出。
若依據本揭露之一側面所述之邏輯模擬裝置及邏輯模擬程式，則由於是基於已被輸入至2個端子的訊號值、與真理值表，而進行關於資料寫入及資料讀出之判斷，因此例如，即使在電阻變化型記憶體元件之兩端施加了訊號的情況下，仍不會發生像是電阻之邏輯元件般的訊號碰撞。因此，可重現對電阻變化型記憶體元件的資料寫入、或從電阻變化型記憶體元件的資料讀出。
此外，本說明書中所記載的效果，係僅止於例示。本揭露的效果，並不限定於本說明書中所記載的效果。本揭露係亦可具有，本說明書中所記載之效果以外之效果。
又，例如，本揭露係亦可採取如下之構成。 (1) 一種邏輯模擬裝置，係 具備被設在2個端子之間的電阻變化型記憶體元件之動作模型； 前記動作模型係具有： 用來保持資料所需之暫存器部；和 真理值表，係被規定了：前記2個端子之訊號值、與對前記暫存器部的資料寫入及從前記暫存器部的資料讀出之關係；和 判斷部，係基於往前記2個端子所被輸入的訊號值、與前記真理值表，而進行關於前記資料寫入及前記資料讀出之判斷。 (2) 如(1)所記載之邏輯模擬裝置，其中， 前記判斷部，係在基於往前記2個端子所被輸入的訊號值、與前記真理值表，而判斷為前記資料寫入是已被指定時，將往前記2個端子之其中任一方所被輸入的前記訊號值，當作暫存器值而寫入至前記暫存器部。 (3) 如(2)所記載之邏輯模擬裝置，其中， 前記判斷部，係基於已被輸入之控制訊號，而控制將前記訊號值當作暫存器值而保存至前記暫存器部的時序。 (4) 如(1)至(3)之任1項所記載之邏輯模擬裝置，其中， 前記判斷部，係基於往前記2個端子所被輸入的訊號值、與前記真理值表，而判斷為前記資料讀出是已被指定時，將前記暫存器中所被保持之暫存器值，輸出至前記2個端子之其中任一方。 (5) 如(4)所記載之邏輯模擬裝置，其中， 前記判斷部，係基於已被輸入之控制訊號，而控制將前記暫存器中所被保持之暫存器值輸出至前記2個端子之其中任一方的時序。 (6) 如(4)所記載之邏輯模擬裝置，其中， 前記判斷部，係將前記暫存器中所被保持之暫存器值，總是向前記2個端子之其中任一方以weak而進行輸出。 (7) 一種邏輯模擬程式，係為被設在2個端子之間的電阻變化型記憶體元件之邏輯模擬程式，其係 令電腦基於被規定有前記2個端子之訊號值、與對用來保持資料之暫存器部的資料寫入及從前記暫存器部的資料讀出之關係的真理值表，和已被輸入至前記2個端子的訊號值，而進行關於前記資料寫入及前記資料讀出之判斷。
60:記憶胞陣列 70:驅動部 71:位址控制部 72:字組線選擇部 73:指令控制部 74:寫入控制部 75:源極線/位元線選擇部 76:讀出控制部 100,200:動作模型 110,210:電阻變化型記憶體元件 111,211:寫入動作部 111A,211A:寫入判斷部 112,212:資料保持部 112A,212A:暫存器部 112B:選擇部 113,213:讀出動作部 113A,213A:輸出開關 113B,213B:讀出判斷部 120,121,220,221:真理值表 300:主機電腦 400:記憶部 500:記憶體控制器 600:記憶胞陣列單元 700:電源部 BL,BL0,BL1:位元線 SL,SL0,SL1:源極線 WL,WL1,WL2:字組線
[圖1]本揭露的第1實施形態所述之動作模型之機能區塊之一例的圖示。 [圖2]圖1的動作模型中的真理值表之一例的圖示。 [圖3]圖1的動作模型中的訊號波形之一例的圖示。 [圖4]圖1的動作模型中的動作之一例的圖示。 [圖5]圖1的動作模型之機能區塊之一變形例的圖示。 [圖6]圖5的動作模型中的訊號波形之一例的圖示。 [圖7]圖1的動作模型之機能區塊之一變形例的圖示。 [圖8]圖7的動作模型中的真理值表之一例的圖示。 [圖9]本揭露的第2實施形態所述之動作模型之機能區塊之一例的圖示。 [圖10]圖9的動作模型中的真理值表之一例的圖示。 [圖11]圖9的動作模型中的動作之一例的圖示。 [圖12]圖9的動作模型中的動作之一變形例的圖示。 [圖13]圖9的動作模型中的動作之一變形例的圖示。 [圖14]圖9的動作模型之機能區塊之一變形例的圖示。 [圖15]圖9的動作模型之機能區塊之一變形例的圖示。 [圖16]圖9的動作模型之機能區塊之一變形例的圖示。 [圖17]圖9的動作模型之機能區塊之一變形例的圖示。 [圖18]圖17的動作模型中的真理值表之一例的圖示。 [圖19]具備圖1、圖5、圖7、圖9、圖14、圖15、圖16、圖17之動作模型的資訊處理系統之概略構成例的圖示。 [圖20]圖19的記憶胞陣列單元的機能區塊之一例的圖示。
100:動作模型
110:電阻變化型記憶體元件
111:寫入動作部
112:資料保持部
113:讀出動作部
111A:寫入判斷部
112A:暫存器部
113A:輸出開關
113B:讀出判斷部
120:真理值表
BL:位元線
SL:源極線
Trg1,Trg2:控制訊號

Claims (7)

  1. 一種邏輯模擬裝置，係 具備被設在2個端子之間的電阻變化型記憶體元件之動作模型； 前記動作模型係具有： 用來保持資料所需之暫存器部；和 真理值表，係被規定了：前記2個端子之訊號值、與對前記暫存器部的資料寫入及從前記暫存器部的資料讀出之關係；和 判斷部，係基於往前記2個端子所被輸入的訊號值、與前記真理值表，而進行關於前記資料寫入及前記資料讀出之判斷。
  2. 如請求項1所記載之邏輯模擬裝置，其中， 前記判斷部，係在基於往前記2個端子所被輸入的訊號值、與前記真理值表，而判斷為前記資料寫入是已被指定時，將往前記2個端子之其中任一方所被輸入的前記訊號值，當作暫存器值而寫入至前記暫存器部。
  3. 如請求項2所記載之邏輯模擬裝置，其中， 前記判斷部，係基於已被輸入之控制訊號，而控制將前記訊號值當作暫存器值而保存至前記暫存器部的時序。
  4. 如請求項1所記載之邏輯模擬裝置，其中， 前記判斷部，係基於往前記2個端子所被輸入的訊號值、與前記真理值表，而判斷為前記資料讀出是已被指定時，將前記暫存器中所被保持之暫存器值，輸出至前記2個端子之其中任一方。
  5. 如請求項4所記載之邏輯模擬裝置，其中， 前記判斷部，係基於已被輸入之控制訊號，而控制將前記暫存器中所被保持之暫存器值輸出至前記2個端子之其中任一方的時序。
  6. 如請求項4所記載之邏輯模擬裝置，其中， 前記判斷部，係將前記暫存器中所被保持之暫存器值，總是向前記2個端子之其中任一方以weak而進行輸出。
  7. 一種邏輯模擬程式，係為被設在2個端子之間的電阻變化型記憶體元件之邏輯模擬程式，其係 令電腦基於被規定有前記2個端子之訊號值、與對用來保持資料之暫存器部的資料寫入及從前記暫存器部的資料讀出之關係的真理值表，和已被輸入至前記2個端子的訊號值，而進行關於前記資料寫入及前記資料讀出之判斷。
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