JPH03201296A

JPH03201296A - Ｒａｍの制御方式

Info

Publication number: JPH03201296A
Application number: JP2126726A
Authority: JP
Inventors: Noburo Tanimura; 谷村　信朗; Hiroshi Fukuda; 宏福田; Kiyobumi Uchibori; 内堀　清文
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1990-05-18
Filing date: 1990-05-18
Publication date: 1991-09-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、モノリシック半導体集積回路で構成された
スタティック型ＲＡＭ　（ランダム・アクセス・メモリ
）に関する。

例えば、ＭＯＳＦＥＴ　（Ｍ縁ゲート型電界効果トラン
ジスタ）で構成されたスタティック型ＲＡＭにおいては
、書込動作に要する時間は、読出動作に比べて大幅に短
い。すなわち、書込時では、大きな信号レベルの書込デ
ータを受ける書込アンプでメモリセルに書込みを行なう
。

これに対して読出時では、メモリセルの微小信号を増幅
しなければならないからである。

そして、メモリの動作サイクルは、上記遅い方の読出動
作で規定されることの結果、書込動作時において時間的
余裕が生じる。本願発明者は、このことに着目して、外
部端子の削減を図ることを考えた。

したがって、この発明の目的は、外部端子の削減を図っ
たスタティック型ＲＡＭを提供することにある。

この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。

第１図は、この発明の一実施例のＭＯＳスタティック型
ＲＡＭの回路を示している。

同図のＲＡＭは、公知の半導体集積回路技術によって１
つの半導体基板上において形成される。

端子ＡＸ□ないしＡＸｋ、ＡＹ□ないしＡＹ、。

ＤＯＵ？、　ζコ、　ＷＥ　／　Ｄ　ｉ　ｎ　、　ＶＤ
Ｄ及びＧＮＤは、その外部端子とされる０図示のＲＡＭ
は、その電源端子ＶＤＤと接地端子ＧＮＤとの間に外部
電源装置８から電源電圧が供給されることによって動作
させられる。

同図において、１はメモリアレイであり、メモリセル１
ａないしｌｄ、ワード線Ｗ工ないしＷｍ及びデータ線Ｄ
ｏ、　’ｒ５Ｔ＞ないしＤｎ、「がら構成されている。

特に制限されないが、１ａを代表として詳細に示されて
いるように、邸動ＭＯ３ＦＥＴＱ工、Ｑ２と、負荷高抵
抗Ｒ工、Ｒ２で構成されたスタティック型フリップフロ
ップ回路と、このスタティック型フリップフロップ回路
の入出力端子と一対のデータ線Ｄ０．Ｄ、との間にそれ
ぞれ設けられた伝送ゲートＭＯ８ＦＥＴＱ、、Ｑ、とで
構成されている。上記メモリセルは、抵抗Ｒ□とＲ２の
接続点に電源端子ＶＤＤに供給される電源電圧が供給さ
れることによってデータを保持する。

上記抵抗Ｒ工、Ｒ８は、データ保持状態におけるメモリ
セルの消費電力を減少させるため、例えば数メグオーム
ないし数ギガオームのような高抵抗値にされる。上記抵
抗Ｒ□、Ｒ２は、メモリセルの占有面積を減少させるた
め、例えば、ＭＯＳＦＥＴを形成する半導体基板の表面
に比較的厚い厚さのフィールド絶縁膜を介して形成され
た比較的高比抵抗のポリシリコン層から構成されている
。

上記メモリセル１ａないしｌｄは、図示のようにマトリ
ックス状に配置される。すなわち、同じ行に配置された
メモリセルｌａ、ｌｃ及びｌｂ。

１ｄ等の選択端子としての伝送ゲートＭＯ８ＦＥＴのゲ
ートは、ワードＳＷ工、Ｗｍに接続されている。同じ列
に配置されたメモリセルｌａ、ｌｂ及びｌｃ、ｌｄ等の
一対の入出力端子は、一対のデータ線Ｄ１．Ｄ、＆びＤ
ｎ、Ｄｎにそれぞれ接続されている。

これらの各列に対応するデータ線は、それぞれカラムス
イッチとしての伝送ゲートＭＯ８ＦＥＴＱ、、Ｑよ。お
よびＱ□８．Ｑ１□を介して共通データ線ＣＤ、ＣＤに
接続されている。

上記ワード線Ｗ□ないしＷｍは、Ｘアドレスデコーダ回
路２の出力端子に接続され、Ｘアドレスデコーダ回路２
によって選択される。

一方、カラムスイッチとしてのＭＯ８ＦＥＴＱ、、Ｑ□
。及びＱ工□、Ｑ８２のゲートは、それぞれＹアドレス
デコーダ回路３の出力端子に接続され、Ｙアドレスデコ
ーダ回路３によって選択される。

上記Ｘアドレスデコーダ回路２には、アドレスバッファ
回路ＢＸ工ないしＢＸｋを介して、アドレス入力端子Ａ
Ｘ、ないしＡＸ、に供給されたアドレス信号が供給され
る。

上記Ｙアドレステコ−１回路３には、同様にアドレスバ
ッファ回路ＢＹよないしＢＹ、を介してアドレス入力端
子ＡＭ□ないしＡＹ、に供給されたアドレス信号が供給
される。

一対の共通データ線ＣＤ、ｒ−は、一方においてセンス
アンプ４の一対の入力端子に接続され、他方において、
伝送ゲートＭＯ８ＦＥＴＱよ、。

Ｑ　１４を介して書込回路６の出力端子に接続されてい
る。

センスアンプ４の出力信号は、出力バッファ回路５の入
力端子に伝えられる。

センスアンプ４は、チップ選択端子４に供給されるチッ
プ選択信号が回路の接地電位のようなロウレベルにされ
ると、これに応じて制御回路７から供給される信号Ｃ８
がハイレベルにされることによって活性化される。

上記出カバソファ回路５は、実質的に出力端子ブローテ
ィング状態を含む３状態回路から構成される。制御回路
８から出力される上記信号Ｃ８がロウレベルなら、上記
出カバソファ回路５の出力端子Ｄ　ｏｕｔはフローティ
ング状態とされる。

上記信号Ｃ８がハイレベルなら、上記出カバソファ回路
５の出力端子り。ＵＴは、上記センスアンプ４からの出
力レベルに対応したロウレベル又はハイレベルにされる
。

この実施例では、外部端子の削減を図るために外部端子
Ｗ　Ｅ　／　Ｄ　ｉ　ｎにより、読出／書込信号と入力
データ信号とが時系列的に多重化されて供給される。そ
して特に制限されないが、後述するようにチップ選択信
号を用いて書込回路６に供給つされる読出／書込信号Ｗ
Ｅ’　と入力データ信号Ｄｉｎ’　とが再生される。

この多重化信号を再生する一実施例回路が、第２図に示
されている。

上記外部端子Ｗ　Ｅ　／　Ｄ　ｉ　ｎから供給された信
号は、一方において伝送ゲートＭＯ８ＦＥＴＱ工、を通
して、ラッチ回路Ｆ／Ｆの入力端子に取り込まれ、他方
において、そのまま入力データ信号Ｄｉｎとして用いら
れる。上記伝送ゲートＭＯ８ＦＥＴＱ工、のゲートには
、外部端子（１−から供給されたチップ選択信号が印加
されており、この信号のロウレベルの立ち下りに同期し
てＭＯ８ＦＥＴＱよｓがオフして、サンプリングが行な
われる。また、ラッチ回路Ｆ／Ｆは、上記信号Ｃ８で活
性化され、このｍ　号Ｃ８のハイレベルの立ち上りに同
期して、上記取り込んだ信号レベルの反転信号を出力し
、上記ＭＯ５ＦＥＴＱ□ｓｒ　Ｑ□、のゲートに伝えら
れる読出／書込制御信号ＷＥ’　を形成する。

この動作を、第３図のタイミング図に従って説明する。

書込動作の場合、チップ選択信号ε１の立ち下がり前に
、多重化された信号Ｗ　Ｅ　／　Ｄ　ｉ　ｎがロウレベ
ルににされる。したがって、チップ選択信号Ｃ８がロウ
レベルにされることによって、ＭＯ８ＦＥＴＱ□、がオ
フ直前のロウレベル信号をラッチ回路Ｆ／Ｆが取り込む
ものである。そして、内部チップ選択信号Ｃ８の立ち上
りに同期して、ラッチ回路Ｆ／Ｆは、取り込んだ信号レ
ベルと反対のレベルであるハイレベルの信号ＷＥ’　を
出力する。

したがって、ＭＯ８ＦＥＴＱ、３．Ｑ工、がオンして書
込回路６の出力端子と共通データ線ＣＤ、σ万が接続さ
れることになる。このとき、多重化された信号ＷＥ／Ｄ
ｉｎをそのまま書込データとした場合には、ロウレベル
（Ｏ”）の書込みが行なわれ、開示のようにハイレベル
に変化されると、ハイレベル（“１″）の書込みが行な
われる。

すなわち、同図において、多重化信号を実線で示すよう
に書込動作サイクル終了前に所定の時間もってハイレベ
ルに変化されると、“１″書き込みが行なわれ、同図点
線で示すようにロウレベルのままとすると、１１０１１
書込みが行なわれる。

なお、読み出し時では、チップ選択信号ζ茗が立ち下り
時において、多重化信号ＷＥ／Ｄｉｎがハイレベルのま
まとされるので、ラッチ回路Ｆ／Ｆで形成された信号Ｗ
Ｅ’　がロウレベルのままとなるので、ＭＯ８ＦＥＴＱ
よ８．Ｑよ、がオンすることがないので、通常の読み出
し動作を行なう。

この実施例では、書込み時において、前述のように最初
ＪＩ　ＯＩ＋書込みを行ない、後にＩＩ　Ｉ　ＩＩに書
込みを行なうことによって最終的に１１１　ｎ書込みを
行なうようにするものであるが、前述のように書込みに
要する時間が短いため、読みだし動作時間で規定される
動作サイクル間に、上記の２回書込みを行なうだけの十
分な時間的余裕があるので問題はない。

したがって、上記信号の時系列的な多重化によって、外
部端子の削減を図ることができる。

これにより、同一の外部端子の下で、記憶容量を２倍に
することができる。また、外部端子の削減により、同一
の記憶容量の下に、より小型のパッケージに実装できる
。さらに、外部端子の削減により、比較的大きな占有面
積を必要とするポンディングパッドが削減できるため、
ＩＣチップの高密度化を図ることができる。さらに、ワ
イヤボンディング等の組立工数の削減が図られる等種々
の利点が生じる。

この発明は、前記実施例に限定されない。

多重化された読出／書込制御信号をサンプリング保持す
るためのタイミング信号は、アドレス信号に基づいて形
成するものであってもよい。

また、書込データも、上記同様に適当なタイミングでサ
ンプリングして得るものであってもよい。

この発明は、ＭＯＳスタティック型ＲＡＭの他バイポー
ラトランジスタで構成されたスタティック型ＲＡＭにも
同様に適用できる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すＭＯＳスタテイッ
ク型ＲＡＭの回路図、第２図は、その要部一実施例を示す回路図、第３図は、
その動作を説明するためのタイミング図である。１・・・メモリアレイ、２・・・Ｘアドレスデコーダ回
路、３・・・Ｙアドレスデコーダ回路、４・・・センス
アンプ、５・・・出カバソファ回路、６・・・書込回路
、７・・・制御回路、８・・・外部電源装置。

Claims

【特許請求の範囲】１、チップ選択後のメモリセルの動作を制御するための
制御信号とデータ信号とが多重化されて伝送される共通
の外部端子を持ってなるＲＡＭの制御方式であって、チップ選択用信号のチップ非選択レベルからチップ選択
レベルへの移行に応じて上記共通の外部端子の信号を制
御信号としてサンプリング保持するようになし、上記サンプリング保持の制御信号によって上記共通の外
部端子と上記メモリとの間のデータ信号の伝送を制御す
るようにしてなる、ことを特徴とするＲＡＭの制御方式。