DE69124022T2

DE69124022T2 - Halbleiterspeicheranordnung

Info

Publication number: DE69124022T2
Application number: DE69124022T
Authority: DE
Inventors: Yuki Hashimoto; Shinya Takahashi; Takayuki Tanaka; Toshiharu Watanabe
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1990-07-23
Filing date: 1991-07-23
Publication date: 1997-08-14
Anticipated expiration: 2011-07-24
Also published as: EP0468463A3; KR920003309A; JP2963504B2; EP0468463B1; DE69124022D1; KR960011555B1; US5255223A; EP0468463A2; JPH0482081A

Description

GEBIET DER ERFINDUNG

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung wie eine Speichervorrichtung mit wahlfreiem Zugriff (DRAM) in CMOS-Ausführung (Komplementär-MOS-Transistor-Ausföhrung) und insbesondere eine Haibleiterspeichervorrichtung, die eine Funktion aufweist, alle gespeicherten Informationen simultan auf den physikalischen Pegel "0" zu löschen.

HINTERGRUND DER ERFINDUNG

Eine konventionelle Halbleiterspeichervorrichtung dieses Typs ist in FIG. 1 gezeigt. Ihr Aufbau wird nun unter Bezugnahme auf die Zeichnungen beschrieben.
Fig. 1 ist ein Schaltplan, der ein Beispiel für den Aufbau eines Speicherzellen- Abfühlverstärkers eines DRAM nach dem Stand der Technik zeigt.
In diesem DRAM gibt es eine Vielzahl von Paaren von Bitleitungen (von denen nur zwei, BL1a und BL1b, gezeigt sind), und eine Vielzahl von Wortleitungen (von denen nur zwei, WL1 und WL2, gezeigt sind), und an deren Schnittpunkten sind Speicherzellen (von denen nur zwei, 10-1 und 10-2, gezeigt sind) vom Ein-Transistor-Typ angeschlossen. Jede der Speicherzellen 10-1 und 10-2 enthält einen Anreicherungstyp-N-Kanal-MOSFET (NMOS-Transistor) 11 und einen Kondensator 12. Die Gates der NMOS-Transistoren 11 sind mit den Wortleitungen WL1 und WL2 verbunden, die Drains und Sources der NMOS-Transistoren 11 sind zwischen den Bitleitungen BL1a und BL1b und den Speicherknoten Nm verbunden, und die Kondensatoren 12 sind zwischen den Speicherknoten Nm und einem Knoten mit einem festen Potential V&sub0; (z.B. Vcc/2) verbunden.
Quer über jedem Paar Bitleitungen BL1a und BL1b sind ein erster und ein zweiter Abfühlverstärker 21 und 22 verbunden. Der erste und der zweite Abfühlverstärker 21 und 22 werden durch ein Potential auf den gemeinsamen Knoten Nsn und Nsp der Abfühlverstärker aktiviert. Der erste Abfühlverstärker 21 besteht aus einem Flipflop mit zwei NMOS-Transistoren 21a und 21b. Der zweite Abfühlverstärker 22 besteht aus einem Flipflop mit zwei Anreicherungstyp-P-Kanal-MOSFETs (PMOS- Transistoren) 22a und 22b.
Zwischen den jeweiligen Paaren von Bitleitungen BL1a und BL1b sind Bitleitungs- Ausgleichsteile 23 verbunden. Jeder Ausgleichsteil 23 wird durch ein Ausgleichssignal EQ (z.B. die Stromversorgungsspannung Vcc) aktiviert, das die Bitleitungen BL1a und BL1b auf ein Potential auf einem Stromversorgungsknoten Nv setzt (z.B. Vcc/2), und enthält zwei NMOS-Transistoren 23a und 23b, die in Reihe zwischen den Bitleitungen BL1a und BL1b verbunden sind und durch das Ausgleichssignal EQ ein- und ausgeschaltet werden.
Zwischen den gemeinsamen Knoten Nsn und Nsp der Abfühlverstärker und dem Stromversorgungsknoten Nv liegen Vorladeteile 24 für die gemeinsamen Knoten, die durch das Ausgleichssignal EQ eingeschaltet werden, um die gemeinsamen Knoten Nsn und Nsp vorzuladen. Der Vorladeteil 24 enthält NMOS-Transistoren 24a und 24b, die durch das Ausgleichssignal EQ ein- und ausgeschaltet werden, und der NMOS-Transistor 24a ist zwischen dem Stromversorgungsknoten Nv und dem gemeinsamen Knoten Nsn verbunden, während der NMOS-Transistor 24b zwischen dem Stromversorgungsknoten Nv und dem gemeinsamen Knoten Nsp verbunden ist.
Mit dem Stromversorgungsknoten Nv ist ein Bezugspotentialgenerator 25 verbunden. Der Bezugspotentialgenerator 25 erzeugt ein Bezugspotential, z.B. 1/2 des von außerhalb des DRAM zugeführten Stromversorgungspotentials Vcc, und führt es dem Stromversorgungsknoten Nv zu.
Der Lesebetrieb und der Schreibbetrieb von Fig. 1 werden nun unter Bezugnahme auf Fig. 2 beschrieben.
Zuerst wird der Lesebetrieb beschrieben.
Während der Bereitschaftsphase (im Bereitschaftsmodus) ist das Ausgleichssignal EQ hochpegelig (=Vcc), sind die NMOS-Transistoren 23a und 23b eingeschaltet und sind die Bitleitungen BL1a und BL1b auf Vcc/s geladen, einem Potential gleich dem auf dem Stromversorgungsknoten Nv. In Übereinstimmung mit dem Ausgleichssignal EQ werden die NMOS-Transistoren 24a und 24b in den Vorladeteilen 24 eingeschaltet, und die gemeinsamen Knoten Nsn und Nsp der Abfühlverstärker werden ebenfalls auf Vcc/2 geladen, einem Potential gleich dem auf dem Stromversorgungsknoten Nv. Die Wortleitungen WL1 und WL2 sind auf dem Erdpotential Vss, so daß die NMOS-Transistoren 11 in den Speicherzellen 10-1 und 10-2 Aus sind, und die Speicherknoten Nm halten die Informationen. Für die weitere Erläuterung nehme man an, daß während der Lesebetriebsphase zum Beispiel die Wortleitung WL1 ausgewählt und auf Vcc+Vth geladen wird (Vth stellt die Schwellenspannung des NMOS-Transistors dar) und die Daten "1" (=Vcc) auf dem Speicherknoten Nm in der Speicherzelle 10-1 gelesen werden.
Wird im Betrieb zum Auslesen der Speicherzelle 10-1 die Wortleitung WL1 auf Vcc+Vth geladen, nachdem sich das Ausgleichssignal EQ auf den tiefen Pegel (=Vss) geändert hat, wird der NMOS-Transistor 11 in der Speicherzelle 10-1 eingeschaltet, werden die Bitleitung BL1a und der Speicherknoten Nm miteinander verbunden, wird die Bitleitung BL1a auf Vcc/s+α angehoben und wird die Bitleitung BL1b auf Vcc/2 gehalten.
Durch Entladen des gemeinsamen Knotens Nsn der Abfühlverstärker vom Pegel Vcc/2 auf den Pegel Vss wird der erste Abfühlverstärker 21 aktiviert. Gleichzeitig wird der gemeinsame Knoten Nsp der Abfühlverstärker vom Pegel Vcc/2 auf den Pegel Vcc geladen, um den zweiten Abfühlverstärker 22 zu aktivieren. Die Potentialdifferenz a zwischen den Bitleitungen BL1a und BL1b wird dadurch verstärkt. Als Folge wird die Leitung BL1b auf den Pegel Vss entladen und wird die Bitleitung BL1a auf den Pegel Vcc geladen. Als Folge befindet sich die Bitleitung BL1a im Zeitpunkt der Beendigung des Abfühlverstärkerbetriebs auf dem Pegel Vcc, die Bitleitung BL1b befindet sich auf dem Pegel Vss, und der Speicherknoten Nm wird durch den NMOS-Transistor 11 in der Speicherzelle 10-1 wieder auf den Pegel Vcc geladen.
Die auf die Bitleitungen BL1a und BL1b gelesenen Speicherinformationen werden durch ein Übertragungs-Gatter, das von einem nicht gezeigten Spaltendecoder ausgewählt wird, auf einen Datenbus geleitet, die Informationen auf dem Datenbus werden durch einen Ausgangspuffer nach außen übertragen, und das Lesen ist somit beendet.
In der nachfolgenden Bereitschaftsphase wird die Wortleitung WL1 auf den Pegel Vss entladen, wird der NMOS-Transistor 11 in der Speicherzelle 10-1 ausgeschaltet und wird der Speicherknoten Nm in den Haltezustand gebracht. Danach wird das Ausgleichssignal EQ auf den hohen Pegel (=Vcc) angehoben, die NMOS-Transistoren 23a, 23b, 24a und 24b werden eingeschaltet, und die Bitleitungen BL1a und BL1b und die gemeinsamen Knoten Nsn und Nsp der Abfühlverstärker werden wieder auf Vcc/2 geladen, um für den nächsten Betriebszyklus bereit zu sein.
Während des Schreibbetriebs werden in dem in Fig. 2 gezeigten Lesebetrieb nicht gezeigte externe Schreibinformationen durch einen Eingangspuffer auf den Datenbus übertragen, und die informationen auf dem Datenbus werden durch das vom Spaltendecoder ausgewählte Übertragungs-Gatter auf die Bitleitungen BL1a und BL1b übertragen, wobei die Information auf der Bitleitung BL1a durch den NMOS- Transistor 11 in der Speicherzelle 10-1 auf den Speicherknoten Nm geschrieben wird. Die Information von außen wird in der Speicherzelle 10-1 gespeichert.
Wenn bei diesem konventionellen DRAM-Typ der Benutzer im Zeitpunkt der Verwendung des DRAM alle Informationen löschen möchte, die vorher gespeichert wurden (lösche die Informationen in den Speicherzellen auf die physikalische "0"), war es bisher notwendig, die physikalische "0" bitweise zu schreiben oder zu warten, bis sich die Informationen in den Speicherzellen aufgrund der natürlichen Eigenentladung der Speicherzellen auf die physikalische "0" ändern. Das bitweise Schreiben der physikalischen "0" ist jedoch zeitaufwendig, und das Steuerungsverfahren ist kompliziert. Warten bis zur natürlichen Entladung nimmt ebenfalls Zeit in Anspruch, und der als nächstes vorzunehmende Zugriff wird verzögert.
Die EP-A-0 360 526 offenbart eine Halbleiterspeichervorrichtung mit einer Blitzschreibfunktion. Der Halbleiter, der Wortleitungen, Bitleitungen und Speicherzellen enthält, die zwischen den Wortleitungen und den Bitleitungen verbunden sind, enthält eine Blitzschreibmodus-Bestimmungseinheit zur Bestimmung eines Blitzschreibmodus in Übereinstimmung mit externen Steuersignalen. Eine interne Adreßgeneratoreinheit, die während dieses Blitzschreibmodus aktiv ist, erzeugt aufeinanderfolgend interne Adreßsignale in Übereinstimmung mit den internen Adreßsignalen von der internen Adreßgeneratoreinheit wählt die Wortleitungs-Auswahleinrichtung aufeinanderfolgend die Wortleitungen aus. Eine Schreibeinheit, die während des Blitzschreibmodus angesteuert wird, schreibt Daten aus einer Voreinstellungsdaten-Generatoreinheit, die Voreinstellungsdaten erzeugt hat, in alle Speicherzellen, die mit den von der Wortleitungs-Auswahleinrichtung ausgewählten Wortleitungen verbunden sind. Dadurch kann der Blitzschreibbetrieb unter Verwendung der internen Adresse und ohne Verwendung einer externen Adresse durchgeführt werden.

ABRISS DER ERFINDUNG

Die vorliegende Erfindung liefert eine Halbleiterspeichervorrichtung, welche die Probleme löst, daß die Initialisierung der Speicherinformationen kompliziert ist und daß die zur Initialisierung benötigte Zeit lang dauert.
Die vorliegende Erfindung ist im Anspruch 1 offenbart. Die Ansprüche 2 bis 14 offenbaren besondere Ausführungsformen der Erfindung.
Um die Probleme zu lösen, liefert die Erfindung in ihrer ersten Ausführungsform eine Halbleiterspeichervorrichtung, enthaltend eine Vielzahl von Speicherzellen, die an den Schnittpunkten einer Vielzahl von Paaren von Bitleitungen und einer Vielzahl von Wortleitungen angeschlossen sind, eine Vielzahl von Abfühlverstärkern, die durch die Potentiale auf den gemeinsamen Knoten aktiviert werden, um die Potentialdifferenzen zwischen den jeweiligen Paaren der Bitleitungen abzufühlen und zu verstärken, einen Ausgleichsteil, der durch das Ausgleichssignal aktiviert wird, um das Potential auf dem Stromversorgungsknoten an die Bitleitungspaare anzulegen, einen Teil zum Zuführen eines Bezugspotentials, zur Erzeugung eines Bezugspotentials und um das Bezugspotential über einen Schaltteil dem Stromversorgungsknoten zuzuführen, und einen Eingabeteil für ein negatives Potential, zum Eingeben eines externen Signals mit einem negativen Potential, zum Ausschalten des Schaitteus und um das externe Signal dem Stromversorgungsknoten zuzuführen.
In ihrer zweiten Ausführungsform verwendet die Erfindung anstelle des Eingabeteils für ein negatives Potential in der ersten Ausführungsform der Erfindung einen Teil zum Zuführen eines negativen Potentials, der imstande ist, selektiv aktiviert oder inaktiviert zu werden, und der, wenn er aktiv ist, ein negatives Potential erzeugt und es dem Stromversorgungsknoten zuführt, und einen Steuerteil, der auf ein Steuersignal reagiert, um den Schaltteil auszuschalten und den Teil zum Zuführen eines negativen Potentials zu aktivieren.
Zu dem Steuerteil kann ein Detektorteil für ein hohes Potential gehören, der das Anlegen eines Signals mit einem hohen Potential an seinen externen Eingangsanschluß detektiert und auf den Nachweis so eines Signals mit einem hohen Potential hin das Steuersignal dem Steuerteil zuführt.
Wenn bei der Halbleiterspeichervorrichtung der wie oben beschrieben gestalteten ersten Ausführungsform der Erfindung das externe Signal mit einem negativen Potential im Zeitpunkt der Bereitschaft in den Eingabeteil für ein negatives Potential eingegeben wird, schaltet der Eingabeteil für ein negatives Potential den Schaltteil in dem Teil zum Zuführen eines Bezugspotentials aus und sperrt das von dem Teil zum Zuführen eines Bezugspotentials zugeführte Bezugspotential, und er führt das eingegebene externe Signal mit dem negativen Potential dem Stromversorgungsknoten zu. Danach wird mittels des durch das Ausgleichssignal aktivierten Ausgleichsteils das negative Potential auf dem Stromversorgungsknoten an das Paar Bitleitungen angelegt, wobei die Wortleitungen auf dem Erdpotential gehalten werden, und alle Speicherzellen, die mit dem Paar Bitleitungen verbunden sind, werden simultan in den physikalischen Zustand "0" versetzt. Die Initialisierung aller Speicherzellen wird auf einfache Weise und in kurzer Zeit erreicht. Nach der Initialisierung wird der Zugriff freigegeben.
Wenn in der zweiten Ausfiihrungsform der Erfindung das Steuersignal in den Steuerteil eingegeben wird, schaltet der Steuerteil den Schaltteil aus und sperrt das von dem Teil zum Zuführen eines Bezugspotentials zugeführte Bezugspotential, und er aktiviert den Teil zum Zuführen eines negativen Potentials. Danach erzeugt der Teil zum Zuführen eines negativen Potentials ein negatives Potential und führt es dem Stromversorgungsknoten zu. Dementsprechend wird auf die gleiche Weise wie in der ersten Ausführungsform der Erfindung das negative Potential auf dem Stromversorgungsknoten an jedes Paar Bitleitungen angelegt, und alle Speicherzellen werden in den physikalischen Zustand "0" versetzt.
Ist der Detektorteil für ein hohes Potential vorgesehen und wird das hohe Potential an den externen Anschluß angelegt, detektiert es der Detektorteil für ein hohes Potential und legt das Steuersignal an den Steuerteil an, der dadurch wie im obigen arbeitet.
Wenn das hohe Potential nicht mehr an den externen Anschluß angelegt wird, wird das Anlegen des Steuersignals an den Steuerteil beendet, und es kann ein normaler Speicherzugriffsbetrieb gestartet werden.
Die oben beschriebenen Probleme werden dadurch gelöst.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Schaltplan, der einen relevanten Teil eines konventionellen DRAM zeigt.
Fig. 2 ist ein Ablaufdiagramm für Fig. 1
Fig. 3 ist ein Schaltplan, der einen relevanten Teil eines DRAM einer Ausführungsform der vorliegenden Erfindung zeigt.
Fig. 4 ist ein Ablaufdiagramm für Fig. 3.
Fig. 5 ist ein Schaltplan, der einen relevanten Teil eines DRAM einer zweiten Ausführungsform der Erfindung zeigt.
Fig. 6 ist ein Ablaufdiagramm für Fig. 5.
Fig. 7 ist ein Schaltplan, der einen relevanten Teil eines DRAM einer dritten Ausführungsform der Erfindung zeigt.
Fig. 8 ist ein Ablaufdiagramm für Fig. 7.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Fig. 3 zeigt eine erste Ausführungsform der Erfindung. Sie ist ein Schaltplan, der ein Beispiel für den Aufbau eines Speicherzellen- und Abfühlverstärker-Systems in einem aus CMOS-Transistoren gebildeten DRAM zeigt. Elemente, die mit denjenigen in Fig. 1 übereinstimmen, sind mit gleichen Bezugszeichen versehen.
Die Unterschiede dieses DRAM gegenüber dem von Fig. 1 ist, daß anstelle des konventionellen Bezugspotentialgenerators 25 ein Teil 30 zum Zuführen eines Bezugspotential und ein Eingabeteil 40 für ein negatives Potential vorgesehen sind, die mit dem Stromversorgungsknoten Nv verbunden sind.
Der Teil 30 zum Zuführen eines Bezugspotentials enthält einen Bezugspotentialgenerator 31, der ein Bezugspotential V31 erzeugt (z.B. Vcc/2), und einen Schaltteil 32 zum Zuführen oder Sperren des Ausgangssignals des Bezugspotentialgenerators 31. Der Schaltteil 32 enthält einen PMOS-Transistor 32a und NMOS-Transistoren 32b und 32c. Der PMOS-Transistor 32a und der NMOS-Transistor 32b sind in Reihe über den Knoten N32 und zwischen dem externen Stromversorgungspotential Vcc und dem externen Eingangsanschluß 41 verbunden, und ihre Gates sind gemeinsam mit dem Knoten N42 verbunden. Der Knoten N32 ist mit dem Gate des NMOS-Transistors 32c verbunden, und die Source und der Drain des NMOS-Transistors 32c sind mit dem Ausgang des Bezugspotentialgenerators 31 und dem Stromversorgungsknoten Nv verbunden.
Der Eingabeteil 40 für ein negatives Potential schaltet den Schaltteil in Reaktion auf das vom externen Eingangsanschluß 41 aus eingegebene externe Signal S41 ein und aus und führt das externe Signal S41 dem Stromversorgungsknoten Nv zu, komplementär zu den Ein/Aus-Betrieb des Schaltteils 32. Der Ausdruck "komplementär" bedeutet, daß das externe Signal S41 zugeführt wird, wenn der Schaltteil 32 Aus ist, und das externe Signal S41 nicht zugeführt wird, wenn der Schaltteil 32 Ein ist. Der Eingabeteil 40 für ein negatives Potential enthält einen externen Eingangsanschluß 41, das CMOS-NICHT-Glied 42 und den NMOS-Transistor 43. Der externe Eingangsanschluß 41 ist mit dem Eingang des NICHT-Gliedes 42 verbunden, und der Drain des NMOS-Transistors 43 ist mit der Source (oder dem Drain) des NMOS-Transistors 32b im Schaltteil 32 verbunden. Der Ausgangsknoten N42 des NICHT-Gliedes 42 ist mit dem Gate des NMOS-Transistors 43 und mit den Gates des PMOS-Transistors 32a und des NMOS-Transistors 32b im Schaltteil 32 verbunden. Die Source des NMOS-Transistors 43 ist mit dem Stromversorgungsknoten Nv und mit der Source (oder dem Drain) des NMOS-Transistors 32c im Schaltteil 32 verbunden.
Der Betrieb des in Fig. 3 gezeigten DRAM wird nun unter Bezugnahme auf Fig. 4 beschrieben.
Das simultane Löschen aller Speicherzellen, das die Erfindung charakterisiert, wird in der Bereitschaftsphase durchgeführt. Dies kann durchgeführt werden, indem das tiefpegelige Signal S41 mit einem negativen Potential (von zum Beispiel -2Vth) an den externen Eingangsanschluß 41 angelegt wird.
Wenn in der Bereitschaftsphase das an den externen Eingangsanschluß 41 im Eingabeteil 40 für ein negatives Potential angelegte externe Signal S41 tiefpegelig (-2Vth) ist, wird der Ausgangsknoten N42 des NICHT-Gliedes 42 hochpegelig. Der NMOS-Transistor 43 wird dann eingeschaltet, und durch den NMOS-Transistor 43 wird der Stromversorgungsknoten Nv auf das gleiche Potential von -2Vth wie der externe Eingangsanschluß 41 eingestellt. Da der Knoten N42 hochpegelig ist, ist der PMOS-Transistor 32a im Schaltteil 32 Aus, ist der NMOS-Transistor 32b Ein, wird der Knoten N32 durch den NMOS-Transistor 32b auf -2Vth eingestellt und ist der NMOS-Transistor 32c im Schaltteil 32 Aus.
Das Potential von -2Vth auf dem Stromversorgungsknoten Nv wird durch die NMOS-Transistoren 23a und 23b und die NMOS-Transistoren 24a und 24b auf die Bitleitungen BL1a und BL1b und die gemeinsamen Knoten Nsn und Nsp der Abfühlverstärker übertragen, die dadurch auf den Pegel -2Vth eingestellt werden. Die Wortleitungen WL1 und WL2 werden auf dem Erdpegel Vss gehalten, so daß der NMOS-Transistor 11 in jeder der Speicherzellen 10-1 und 10-2 eingeschaltet wird und der Speicherknoten Nm in jeder der Speicherzellen 10-1 und 10-2 in den physikalischen Zustand "0" gebracht wird (den Pegel -Vth, der tiefer als der Pegel Vss ist).
Wird als nächstes das an den externen Eingangsanschluß 41 angelegte externe Signal TTL-mäßig (TTL=Transistor-Transistor-Logik) hochpegelig gemacht, wird der Ausgangsknoten N42 des NICHT-Gliedes 42 tiefpegelig gemacht und wird der NMOS-Transistor 43 ausgeschaltet. Danach ist der PMOS-Transistor 32a im Schaltteil 32 Ein und ist der NMOS-Transistor 32b Aus, so daß der Knoten N32 auf den gleichen Pegel wie das externe Stromversorgungspotential Vcc eingestellt wird. Als Folge wird der NMOS-Transistor 32c eingeschaltet, und auf Grund des aus dem Bezugspotentialgenerator 31 ausgegebenen Bezugspotenti als V31 (Vcc/2) wird der Stromversorgungsknoten Nv geladen. Durch die NMOS-Transistoren 23a, 23b, 24a und 24b, die auf Grund des Ausgleichssignals EQ eingeschaltet werden, werden die Bitleitungen BL1a und BL1b und die gemeinsamen Knoten Nsn und Nsp der Abfühlverstärker auf Vcc/2 geladen.
Wenn das externe Signal S41 TTL-mäßig hochpegelig ist, stimmt der Betrieb, der in der Bereitschaftsphase und der Leselschreib-Betriebsphase stattfindet, wenn Vcc/2 an den Stromversorgungsknoten Nv angelegt wird, mit demjenigen des in Fig. 2 gezeigten konventionellen DRAM überein. Gemäß der ersten Ausführungsform können daher, ohne den Betrieb des konventionellen DRAM zu stören, durch Einstellen des externen Signals S41 während der Bereitschaftsphase auf den TTL- mäßig tiefen (-2Vth) Pegel die Speicherknoten Nm in den Speicherzellen 10-1 und 10-2 einfach und schnell in den physikalischen Zustand "0" (=-Vth) versetzt werden.
Fig. 5 ist ein Schaltplan, der ein Beispiel für den Aufbau eines Speicherzellen- und Abfühlverstärker-Systems in einem DRAM einer zweiten Ausführungsform der Erfindung zeigt. Elemente, die mit denjenigen in Fig. 3 übereinstimmen, sind mit gleichen Bezugszeichen versehen.
Der Unterschied dieses DRAM gegenüber dem DRAM von Fig. 3 ist, daß der Eingabeteil 40 für ein negatives Potential in Fig. 3 durch einen Steuerteil 50 und einen Teil 60 zum Zuführen eines negativen Potentials ersetzt ist, und der Ausgang des Teils 60 zum Zuführen eines negativen Potentials ist mit dem Stromversorgungsknoten Nv verbunden.
Der Teil 60 zum Zuführen eines negativen Potentials kann selektiv inaktiviert und inaktiviert werden. Wenn er aktiv ist, erzeugt er ein negatives Potential -2Vth. Im Ausführungsbeispiel oszilliert der Teil 60 zum Zuführen eines negativen Potentials, um das negative Potential zu erzeugen.
Der Steuerteil 50 schaltet den Schaltteil 32 im Teil 30 zum Zuführen eines Bezugspotentials in Übereinstimmung mit dem von außen eingegebenen Steuersignal CS mit dem TTL-mäßig hohen oder tiefen Pegel ein und aus und steuert komplementär dazu die Oszillation des Teils 60 zum Zuführen eines negativen Potentials. Der Steuerteil 50 weist einen Steueranschluß 51 zum Eingeben des Steuersignals CS auf, und mit dem Steueranschluß 51 sind CMOS-NICHT-Glieder 52 und 53 verbunden, die hintereinandergeschaltet sind. Der Ausgangsknoten N52 des NICHT- Gliedes 52 ist mit dem Teil 60 zum Zuführen eines negativen Potentlais verbunden, und der Ausgangsknoten N53 des NICHT-Gliedes 53 ist mit den Gates des PMOS-Transistors 32a und des NMOS-Transistors 32b im Schaltteil 32 und mit dem Teil 60 zum Zuführen eines negativen Potentials verbunden.
Die Oszillation des Teils 60 zum Zuführen eines negativen Potentials wird in Übereinstimmung mit den Potentialen auf den Ausgangsknoten N52 bis N53 auf der Ausgangsseite des Steuerteils 50 gesteuert, und auf Grund der Oszillation wird dem Stromversorgungsknoten Nv ein negatives Potential zugeführt.
Der Teil 60 zum Zuführen eines negativen Potentials ist aus einer Oszillatorschaltung aufgebaut, die einen Ringoszillator 61, der aus drei Stufen von CMOS-NICHT- Gliedern 61a, 61b und 61c besteht, NMOS-Transistoren 62 bis 66 und 68 und einen wie dargestellt verbundenen MOS-Kondensator 67 aufweist, und kann zweipunktgeregelt werden. Insbesondere sind die NICHT-Glieder 61a, 61b und 61c, die den Ringoszillator bilden, in der angegebenen Reihenfolge hintereinandergeschaltet, und der Ausgang des letzten NICHT-Gliedes 61c ist mit dem Eingang des ersten NICHT-Gliedes 61a verbunden. Die Periode der Oszillation ist das Zweifache der Fortpflanzungs-Verzögerungszeit für eine vollständige Runde durch den Ringoszillator.
Der Ausgang des NICHT-Gliedes 61b innerhalb des Ringoszillators 61 ist über den NMOS-Transistor 66 mit dem Erdpotential Vss verbunden, und das Gate des NMOS-Transistors 66 ist mit dem Ausgangsknoten N52 des Steuerteils 50 für die Zweipunktregelung des Ringoszillators 61 verbunden.
Das Ausgangssignal des Ringoszillators 61 wird an einem Knoten N61 erhalten, der durch einen Kopplungskondensator 67 mit einem weiteren Knoten N67 verbunden ist. Der Knoten N67 ist über in Reihe verbundene NMOS-Transistoren 62 und 63 mit dem Erdpotential Vss verbunden. Insbesondere ist der Ausgangsknoten N67 mit dem Drain und dem Gate des NMOS-Transistors 62 verbunden. Die Source des NMOS-Transistors 62 ist mit dem Drain des MOS-Transistors 63 verbunden, dessen Source geerdet ist. Das Gate des NMOS-Transistors 63 ist mit dem Ausgangsknoten N53 des Steuerteils 50 verbunden.
Der Knoten N67 ist über den NMOS-Transistor 68, dessen Gate mit der Source verbunden ist, mit dem Ausgangsknoten N68 des Teils 60 zum Zuführen eines negativen Potentials verbunden. Der Ausgangsknoten N68 ist über die in Reihe verbundenen NMOS-Transistoren 64 und 65 zur Potentialklemmung, deren Gate und Drain miteinander verbunden sind, mit dem Erdpotential Vss verbunden. Der Knoten N65, der mit der Source und dem Gate des NMOS-Transistors 64 verbunden ist, ist mit der Source (oder dem Drain) des NMOS-Transistors 32b innerhalb des Schaltteils 32 verbunden. Der Ausgangsknoten N68 ist mit dem Stromversorgungsknoten Nv verbunden.
Der Kondensator 67 und die Transistoren 62 bis 65 und 68 bilden zusammen eine Pumpschaltung, die auf ein Wechselspannungssignal reagiert, um ein Signal mit einem Gleichspannungspegel jenseits der Potentiale der die Schaltung speisenden Stromversorgung zu erzeugen. Die NMOS-Transistoren 62, 64, 65 und 68 dienen als Gleichrichter, die bestimmte konstante Durchlaß-Spannungsabfälle liefern, wobei ihr Drain als Anode wirkt und ihre Source als Kathode wirkt. Diese Transistoren können daher als Gleichricht-Transistoren bezeichnet werden. Außerdem können die in Reihe verbundenen Transistoren 64 und 65 zusammen "als ein Gleichrichter" angesehen werden. Der Ausdruck "Gleichrichter" und "Gleichrichterschaltung" wie in den beigefügten Patentansprüchen verwendet ist so auszulegen, daß er sowohl eine Schaltung, die aus einem einzigen Gleichricht-Transistor besteht, als auch eine Schaltung umfaßt, die aus mehreren hintereinandergeschalteten Gleichricht-Transistoren besteht. Die Transistoren 63 und 66 andererseits dienen als Schalttransistoren.
Der Betrieb des in Fig. 5 gezeigten DRAM wird nun unter Bezugnahme auf Fig. 6 beschrieben.
Wenn das an den Steueranschluß 51 im Steuerteil 50 angelegte Steuersignal CS TTL-mäßig hochpegelig gemacht wird, wird in der Bereitschaftsphase der Ausgangsknoten N52 tiefpegelig gemacht und wird der Ausgangsknoten N53 hochpegelig gemacht.
Wenn der Ausgangsknoten N52 hochpegelig gemacht wird, wird der PMOS-Transistor 32a innerhalb des Schaittelis 32 ausgeschaltet, wird der NMOS-Transistor 32b eingeschaltet, wird der Knoten N32 über den NMOS-Transistor 32b auf -Vth, den gleichen Pegel wie der Knoten N65, festeingestellt, wird der NMOS-Transistor 32c ausgeschaltet und wird die Zufuhr des vom Bezugsspannungsgenerator 31 ausgegebenen Bezugspotentials V31 gesperrt.
Wenn der Ausgangsknoten N52 tiefpegelig gemacht wird, wird der NMOS-Transistor 66 im Teil 60 zum Zuführen eines negativen Potentials ausgeschaltet, beginnt der Ringoszillator 61 zu oszillieren und werden am Ausgangsknoten N61 des Ringoszillators 61 aufeinanderfolgende Impulse erzeugt, die zwischen dem hohen Pegel (Vcc) und dem tiefen Pegel (Vss) oszillieren.
Da der Ausgangsknoten N53 des Steuerteil 50 hochpegelig gemacht wird, wird der NMOS-Transistor 63, dessen Drain auf das Erdpotential Vss festeingestellt wird, eingeschaltet. Aus diesem Grunde wird das Potential auf dem Ausgangsknoten N67 so beschränkt, daß es nicht höher als die Schwellenspannung Vt62 des NMOS-Transistors 62 ist, und das Potential auf dem Knoten N67 oszilliert zwischen Vt62 und (Vt62-Vcc). Dieses Potential auf dem Knoten N67 wird über den NMOS-Transistor 68 auf den Knoten N68 übertragen, der mit dem Stromversorgungsknoten Nv verbunden ist. Der NMOS-Transistor 68 beschränkt das Potential auf dem Knoten N68 daher tendenziell so, daß es nicht höher als (Vt62-Vcc+Vt68) ist, wobei Vt68 die Schwellenspannung des NMOS-Transistors 68 ist. Andererseits beschränken die in Reihe verbundenen NMOS-Transistoren 64 und 65 das Potential auf dem Ausgangsknoten N68 tendenziell so, daß es nicht tiefer als -(Vt64 + Vt65) ist, wobei Vt64 und Vt65 die Schwellenspannungen der NMOS-Transistoren 64 und 65 sind. Die Gesamtwirkung ist, daß das Potential auf dem Knoten N68 zwischen -(Vt64 + Vt65) und (Vt62-Vcc + Vt68) beschränkt wird. Das tatsächliche Potential auf dem Knoten N68 wird durch die Leitfähigkeiten der NMOS-Transistoren 64, 65, 68 und 62 bestimmt. Wenn die Leitfähigkeiten der NMOS-Transistoren 64 und 65 genügend größer als die Leitfähigkeiten der NMOS-Transistoren 68 und 62 sind, ist das Potential auf dem Knoten N68 im wesentlichen auf-(Vt64 + Vt65) . Wenn Vt64 = Vt65 = Vth, wird das Potential auf dem Knoten N68 auf -2Vth stabilisiert, wie in Fig. 6 dargestellt.
Der Source-Knoten N65 des NMOS-Transistors 64 wird auf -Vt65 oder -Vth stabilisiert.
Der Stromversorgungsknoten Nv kann daher über den Kondensator 67 und durch die Wirkung der NMOS-Transistoren 64 und 65 zur Potentialklemmung schließlich auf -2Vth stabilisiert werden. Als Folge werden die Bitleitungen BL1a und BL1b und die gemeinsamen Knoten Nsn und Nsp der Abfühlverstärker über die NMOS- Transistoren 23a, 23b, 24a und 24b, die auf Grund des Ausgleichssignals EQ Ein sind, auf -2Vth entladen, dem Potential des Stromversorgungsknotens Nv. Die Wortleitungen WL1 und WL2 werden während der Bereitschaft auf dem Erdpotential Vss gehalten, die NMOS-Transistoren 11 in den Speicherzellen 10-1 und 10-2 werden dadurch eingeschaltet, und die Speicherknoten Nm werden schließlich auf -Vth entladen. Der gleiche Vorgang findet in bezug auf alle anderen Speicherzellen statt, so daß die Speicherknoten Nm in den Speicherzellen 10-1 und 10-2 auf den physikalischen Pegel "0" initialisiert werden.
Wird ferner in der Bereitschaftsphase das an den Steueranschluß 51 angelegte Steuersignal CS auf den TTL-mäßig tiefen Pegel geändert, wird der Ausgangsknoten N52 über das NICHT-Glied 52 hochpegelig gemacht und wird der Ausgangsknoten N53 über das NICHT-Glied 53 tiefpegelig gemacht.
Wenn der Ausgangsknoten N52 hochpegelig gemacht wird, wird der NMOS-Transistor 66 eingeschaltet, wird das Ausgangssignal des NICHT-Gliedes 61b im Ringoszillator 61 auf den Pegel Vss festeingestellt, und die Oszillation des Ringoszillators 61 wird beendet. Da der Ausgangsknoten N53 des Steuerteils 50 tiefpegelig ist, ist der PMOS-Transistor 32a Ein und ist der NMOS-Transistor 32b Aus, und der Knoten N32 wird über den PMOS-Transistor 32a auf den Pegel des Stromversorgungspotentials Vcc geladen. Als Folge ist der NMOS-Transistor 32c Ein und wird das vom Bezugspotentialgenerator 31 ausgegebene Bezugspotential V31 (Vcc/s) dem Stromversorgungsknoten Nv zugeführt. Aus diesem Grunde werden die Bitleitungen BL1a und BL1b und die gemeinsamen Knoten Nsn und Nsp der Abfühlverstärker über die NMOS-Transistoren 23a, 23b, 24a und 24b auf den Pegel Vcc/2 eingestellt. Dementsprechend wird ein Betrieb ähnlich dem des konventionellen DRAM durchgeführt.
Ebenso wie in der ersten Ausführungsform ist es in dieser zweiten Ausführungsform durch Eingeben des Steuersignais CS mit dem TTL-mäßig hohen Pegel während der Bereitschaftsphase in den Steueranschluß 51 möglich, die Speicherknoten Nm in den Speicherzellen 10-1 und 10-2 in den physikalischen Zustand "0" zu versetzen, ohne den Betrieb des konventionellen DRAM zu beeinträchtigen.
Fig. 7 ist ein Schaltplan, der Speicherzellen- und Abfühlverstärker-Systeme in einem DRAM einer dritten Ausführungsform der Erfindung zeigt. Elemente, die mit denjenigen in Fig. 5 übereinstimmen, sind mit gleichen Bezugszeichen versehen.
Der Unterschied dieses DRAM gegenüber dem von Fig. 5 ist, daß zu dem Steuerteil 50 ein Detektorteil 70 für ein hohes Potential gehört, von dem der Steuerteil das Steuersignal CS empfängt.
Der Detektorteil 70 für ein hohes Potential detektiert das Anlegen eines Signals S71 mit einem hohen Potential an seinen externen Anschluß 71 und führt auf den Nachweis des Signals S71 mit einem hohen Potential hin das Steuersignal CS dem Steuerteil zu.
Der dargestellte Detektorteil 70 für ein hohes Potential enthält eine Vielzahl von in Reihe verbundenen NMOS-Transistqren 72-1 bis 72-N und 74, deren Gate und Drain jeweils miteinander verbunden sind. Die in Reihe verbundenen NMOS-Transistoren 72-1 bis 72-N und 74 sind quer über dem externen Eingangsanschluß 71 und dem Erdpotential Vss verbunden. Der Drain des NMOS-Transistors 74 und somit die Source des NMOS-Transistors 72-N sind mit dem Ausgangsknoten N73 des Detektorteils 70 für ein hohes Potential verbunden und über einen Widerstand 75 mit dem Erdpotential Vss verbunden. Der Ausgangsknoten N73 ist mit dem Eingangsanschluß 51 des Steuerteils 50 verbunden, und das Steuersignal CS wird daher von dem Detektorteil 70 für ein hohes Potential über diese Knoten N73 und N51 dem Steuerteil 50 zugeführt.
Der Betrieb des in Fig. 7 gezeigten DRAM wird unter Bezugnahme auf Fig. 8 beschrieben.
Die Parameter der NMOS-Transistoren 72-1 bis 72-N und 74 und des Widerstandes werden so eingestellt, daß, wenn das externe Signal S71 mit einem hohen Potential (z.B. 10V), das einen vorbestimmten Pegel übersteigt, in der Bereitschaftsphase an den externen Eingangsanschluß 71 angelegt wird, die in Reihe verbundenen NMOS-Transistoren 72-1 bis 72-N und 74 alle eingeschaltet werden und der Ausgangsknoten N73 für das NICHT-Glied 52 hochpegelig wird. Mit anderen Worten, das an das Steuersignal angelegte Steuersignal CS ist "aktiv" oder hochpegelig. Der oben erwähnte vorbestimmte Pegel wird so eingestellt, daß er höher als das externe Stromversorgungspotential Vcc (z.B. 5V) ist. Das bedeutet, daß der Anschluß 71 während des normalen Lese/Schreib-Betriebs verwendet werden kann, um ein Signal mit dem logischen Pegel (der innerhalb des Bereichs von Vcc bis Vss liegt) einzugeben oder auszugeben.
Im übrigen arbeiten die Systeme von Fig. 7 auf die gleiche Weise wie die Ausführungsform von Fig. 5.
Wird bei dieser Anordnung während der Bereitschaftsphase ein externes Signal S71 mit dem gleichen Pegel wie das externe Stromversorgungspotential Vcc oder weniger an den externen Eingangsanschluß 71 angelegt, wird der NMOS-Transistor 72-N in der Reihenschaltung der NMOS-Transistoren 72-1 bis 72-N und 74 ausgeschaltet und wird der Ausgangsknoten N73 der Reihenschaltung über den Widerstand 75 auf den Pegel Vss festeingestellt. Als Folge ist das Steuersignal CS tiefpegelig.
Der externe Eingangsanschluß 71 ist vorzugsweise ein offener Anschluß, d.h. er ist nicht mit irgendeinem anderen Anschluß nebengeschlossen. Er kann jedoch mit anderen externen Eingangsanschlußstiften eines DRAM nebengeschlossen sein (z.B. einem Adreßanschluß, einem Reihenadreß-Hinweissignalanschluß , einem Spaltenadreß-Hinweissignalanschluß , einem Schreibfreigabesignal-Anschluß und dergleichen).
Die vorliegende Erfindung ist nicht auf die oben beschriebenen Ausführungsformen beschränkt, sondern die Speicherzellen- und Abfühlverstärker-Systeme können anders aufgebaut sein, oder der Teil 30 zum Zuführen eines Bezugspotentials, der Eingabeteil 40 für ein negatives Potential, der Steuerteil 50 und der Detektorteil 70 für ein hohes Potential sowie der Teil 60 zum Zuführen eines negativen Potentials können anders als dargestellt aufgebaut sein. Die vorliegende Erfindung kann daher auch auf andere Halbleiterspeichervorrichtungen als DRAMs angewandt werden. Verschiedene weitere Modifizierungen sind möglich.
Wie im Detail beschrieben wurde, sind gemäß der Ausführungsform von Fig. 3 der Teil zum Zuführen eines Bezugspotentials und der Eingabeteil für ein negatives Potential vorgesehen, und durch Eingeben des externen Signals mit einem negativen Potential wird das Bezugspotential von dem Teil zum Zuführen eines Bezugspotentials gesperrt, und das eingegebene externe Signal wird über den Eingabeteil für ein negatives Potential dem Stromversorgungsknoten zugeführt. Dementsprechend können die Speicherzellen durch Eingeben des externen Signals mit einem negativen Potential einfach und schnell auf den physikalischen Zustand "0" initialisiert werden, und es kann ein wirkungsvolles simultanes Löschen durchgeführt werden.
In der Ausführungsforrn von Fig. 5 sind der Teil zum Zuführen eines Bezugspotentials, der Teil zum Zuführen eines negativen Potentials und der Steuerteil vorgesehen, so daß das Bezugspotential von dem Teil zum Zuführen eines Bezugspotentials durch Eingeben des Steuersignals gesperrt wird und das von dem Teil zum Zuführen eines negativen Potentials erzeugte negative Potential dem Stromversorgungsknoten zugeführt wird, und auf die gleiche Weise wie in der ersten Ausführungsform werden alle Speicherzellen einfach und schnell auf den physikalischen Zustand "0" initialisiert, so daß ein wirkungsvolles simultanes Löschen durchgeführt werden kann.
Gemäß der dritten Ausführungsform von Fig. 7 ist zusätzlich zu dem Teil zum Zuführen eines Bezugspotentials, dem Teil zum Zuführen eines negativen Potentials und dem Steuerteil, die auch in der zweiten Ausführungsform vorgesehen sind, der Detektorteil für ein hohes Potential vorgesehen, so daß das Steuersignal durch Eingeben eines hohen Potentials dem Steuerteil zugeführt wird und dann der Betrieb ähnlich dem in der Ausfiihrungsform von Fig. 5 durchgeführt wird. Wegen des Vorhandenseins des Detektorteils für ein hohes Potential kann ein Anschluß, der während des normalen Lese-Ischreibbetriebs für andere Zwecke verwendet werden kann, außerdem für die Eingabe des Signals mit einem hohen Potential verwendet werden, welches das Löschen aller Speicherzellen befiehlt.

Claims

1. Halbleiterspeichervorrichtung, die folgendes aufweist:

eine Vielzahl von Speicherzellen (10-1, 10-2), die jeweils an den Schnittpunkten einer Vielzahl von Bitleitungen (BL1a, BL1b) und einer Vielzahl von Wortleitungen (WL1, WL2) angeschlossen sind;

eine Vielzahl von Abfühlverstärkern (21, 22), die durch ein Potential auf einem gemeinsamen Knoten (Nsn, Nsp) aktiviert werden, um die Potentialdifferenzen eines jeweiligen Paares der Bitleitungen abzufühlen und zu verstärken, dadurch gekennzeichnet, daß die Halbleiterspeichervorrichtung weiterhin folgendes aufweist:

eine Ausgleichseinrichtung (23), die durch ein Ausgleichssignal (EQ) aktiviert wird, um das Potential auf einem Stromversorgungsknoten (Nv) an die jeweiligen Paare der Bitleitungen anzulegen;

eine Einrichtung zum Zuführen eines Bezugspotentials (30), zur Erzeugung eines Bezugspotentials und um das Bezugspotential über eine Schalteinrichtung (32) dem Stromversorgungsknoten (Nv) zuzuführen; und

eine Einrichtung zum Anlegen eines negativen Potentials (40, 50, 60), zum Anlegen eines negativen Potentials an den Stromversorgungsknoten (Nv), um eine Initialisierung durchzuführen.

2. Vorrichtung nach Anspruch 1, wobei die Einrichtung zum Anlegen eines negativen Potentials folgendes aufweist:

eine Eingabeeinrichtung für ein negatives Potential (40), zum Empfang eines externen Signals (S41) mit einem negativen Potential und zum Ausschalten der Schalteinrichtung (32) und um dem Stromversorgungsknoten (Nv) das externe Signal zuzuführen.

3. Vorrichtung nach Anspruch 1 oder 2, wobei

die Einrichtung zum Zuführen eines Bezugspotentials weiterhin einen Bezugspotentialgenerator (31) zum Zuführen des Bezugspotentials aufweist;

die Schalteinrichtung das Anlegen des Bezugspotentials an den Stromversorgungsknoten (Nv) zuläßt, wenn sie Ein ist, und das Anlegen des Bezugspotentials an den Stromversorgungsknoten sperrt, wenn sie Aus ist.

4. Vorrichtung nach Anspruch 1 oder 2, wobei die Schalteinrichtung folgendes aufweist:

einen ersten MOSFET (32c), der den Bezugspotentialgenerator (31) und den Stromversorgungsknoten (Nv) verbindet;

einen zweiten MOSFET (32a), der Aus ist, wenn das externe Signal aktiv ist, und der Ein ist, wenn das externe Signal inaktiv ist; und

einen dritten MOSFET (32b), der Aus ist, wenn das externe Signal inaktiv ist, und der Ein ist, wenn das externe Signal aktiv ist;

wobei der erste MOSFET Ein ist, wenn der zweite MOSFET Ein ist und der dritte MOSFET Aus ist, und Aus ist, wenn der zweite MOSFET Aus ist und der dritte MOSFET Ein ist.

5. Vorrichtung nach Anspruch 2, wobei die Eingabeeinrichtung für ein negatives Potential einen Invertierer (42), der das externe Signal empfängt und ein Umkehrsignal des Eingangssignals erzeugt, und eine Einrichtung zum Anlegen des Umkehrsignals an die Schalteinrichtung der Einrichtung zum Zuführen eines Bezugspotentials aufweist.

6. Vorrichtung nach Anspruch 4, wobei die Eingabeeinrichtung für ein negatives Potential eine Schalteinrichtung (43) aufweist, die durch das Umkehrsignal eingeschaltet wird, um das Anlegen des externen Signals an den Stromversorgungsknoten (Nv) zuzulassen.

7. Halbleiterspeichervorrichtung gemäß Anspruch 1, wobei die Einrichtung zum Anlegen eines negativen Potentials (40, 50, 60) folgendes aufweist:

eine Einrichtung zum Zuführen eines negativen Potentials (60), die imstande ist, selektiv aktiviert oder inaktiviert zu werden und, wenn sie aktiv ist, dem Stromversorgungsknoten ein negatives Potential zuzuführen; und

eine Steuereinrichtung (50), die ein Steuersignal (CS) empfängt und die, wenn das Steuersignal in einem ersten Zustand ist, die Schalteinrichtung (32) ausschaltet und die Einrichtung zum Zuf(ihren eines negativen Potentials (60) aktiviert und die, wenn das Steuersignal in einem zweiten Zustand ist, die Schalteinrichtung (32) einschaltet und die Einrichtung zum Zuführen eines negativen Potentials (60) inaktiviert.

8. Vorrichtung nach Anspruch 7, wobei die Einrichtung zum Zuführen eines negativen Potentials folgendes aufweist:

einen Ringoszillator (61);

einen Schalttransistor (66), der Ein ist, wenn das Steuersignal in dem zweiten Zustand ist, um das Schwingen des Ringoszillators zu verhindern, und der Aus ist, wenn das Steuersignal in dem ersten Zustand ist, um das Schwingen des Ringoszillators zuzulassen.

9. Vorrichtung nach Anspruch 8, wobei die Einrichtung zum Zuführen eines negativen Potentials (60) weiterhin folgendes aufweist:

einen Kopplungskondensator (67) mit einer ersten Elektrode, die mit einem Ausgangsknoten (N61) des Ringoszillators (61) verbunden ist, und einer zweiten Elektrode;

eine erste Gleichrichterschaltung (62) mit einer Anode, die mit der zweiten Elektrode des Kondensators (67) verbunden ist;

einen Schalttransistor (63) mit einem Drain, der mit der Kathode der ersten Gleichrichterschaltung (62) verbunden ist, und einer geerdeten Source;

eine zweite Gleichrichterschaltung (64, 65) mit einer geerdeten Anode und einer Kathode;

eine dritte Gleichrichterschaltung (68) mit einer Anode, die mit der Kathode der zweiten Gleichrichterschaltung verbunden ist, und einer Kathode, die mit der zweiten Elektrode des Kondensators verbunden ist;

wobei die Kathode der zweiten Gleichrichterschaltung den Ausgangsknoten der Einrichtung zur Erzeugung eines negativen Potentials bildet, der mit dem Stromversorgungsknoten (Nv) verbunden ist.

10. Vorrichtung nach Anspruch 9, wobei

11. Vorrichtung nach Anspruch 10, wobei die Schaltein richtung folgendes aufweist:

12. Vorrichtung nach Anspruch 11, wobei die zweite Gleichrichterschaltung (64, 65) einen ersten Gleichrichter (65) mit einer geerdeten Anode und einer Kathode und einen zweiten Gleichrichter (64) mit einer Anode, die mit der Kathode des ersten Gleichrichters (65) verbunden ist, und mit einer Kathode, die mit dem Stromversorgungsknoten (Nv) verbunden ist, aufweist; und wobei das Potential auf der Kathode des ersten Gleichrichters (65) der zweiten Gleichrichterschaltung (64, 65) verwendet wird, um den ersten MOSFET (32c) der Schalteinrichtung auszuschalten.

13. Vorrichtung nach Anspruch 7, wobei

die Steuereinrichtung (50) einen ersten Invertierer (52), der das Steuersignal (CS) empfängt, und einen zweiten Invertierer (53) aufweist, der das Ausgangssignal des ersten Invertierers (52) empfängt;

der Ringoszillator zum Schwingen gebracht wird, wenn der Ausgang des zweiten Invertierers tiefpegelig ist;

die Schalteinrichtung (32) der Einrichtung zum Zuführen eines Bezugspotentials (30) Aus ist, wenn der Ausgang des zweiten lnvertierers (53) hochpegelig ist; und

der MOSFET (63) Ein ist, wenn der Ausgang des zweiten Invertierers (53) hochpegelig ist.

14. Vorrichtung nach Anspruch 7, die weiterhin folgendes aufweist:

eine Detektoreinrichtung für ein hohes Potential (70), die auf ein Signal reagiert, das ein Potential aufweist, das einen Bereich von unter normalen Lese/Schreib- Betriebsbedingungen angelegten Potentialen übersteigt, um das Steuersignal in den ersten Zustand zu bringen und um das Steuersignal zu anderen Zeiten in den zweiten Zustand zu bringen.