JP2015049928A - デュアルパワーラインを具備するｓｒａｍ及びそれのビットラインプリチャージ方法 - Google Patents

デュアルパワーラインを具備するｓｒａｍ及びそれのビットラインプリチャージ方法 Download PDF

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Abstract

【課題】デュアルパワーラインを具備するＳＲＡＭ及びそれのビットラインプリチャージ方法を提供する。
【解決手段】本発明に係るＳＲＡＭは、第１駆動電圧が提供されて、データを格納するメモリセルと、第２駆動電圧によって駆動され、メモリセルのビットラインに接続され、メモリセルに格納されたデータをセンシングするために、ビットラインをプリチャージする周辺回路と、センシング動作時に、第２駆動電圧のレベルが基準値の以下に低い場合には、ビットラインのプリチャージレベルを調整するように、周辺回路を制御する制御ロジックとを含む。
【選択図】 図１

Description

本発明は、半導体装置に係り、より具体的には、デュアルパワーラインを含むＳＲＡＭ及びそれのビットラインプリチャージ方法に関する。
最近、スマートフォン、タブレットＰＣ、デジタルカメラ、ＭＰ３プレーヤ、ＰＤＡなどのようなモバイル機器の利用が爆発的に増加している。このようなモバイル機器でもマルチメディアの駆動及び各種のデータの処理量が増加することにより、高速プロセッサの採用が拡大している。モバイル機器では、多様なアプリケーションプログラム（Ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｇｒａｍ）が駆動される。様々なアプリケーションプログラムを駆動するため、モバイル機器には、ワーキングメモリ（例えば、ＤＲＡＭ）、不揮発性メモリ、及びアプリケーションプロセッサ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ：以下、ＡＰ）のような半導体装置が使用される。
アプリケーションプロセッサのような半導体装置は、複数の機能ブロック（ＩＰ）を含むシステムオンチップ（以下、ＳｏＣ）で構成することができる。システムオンチップＳｏＣには、キャッシュ又はバッファメモリの用途として使用されているＳＲＡＭが含まれる。モバイル機器では、消費電力の効率のために駆動電圧のレベルを下げる傾向にある。しかし、ＳＲＡＭの場合には、読み出しマージンを確保するためには、メモリセルに提供される電圧のレベルを下げることには限界がある。代わりに、メモリセルを除いた制御ブロックに提供される電圧は、セルに提供される電圧より低く提供することができる。このようなＳＲＡＭの電源供給方式をデュアルパワー供給方式（Ｄｕａｌ ｐｏｗｅｒ ｓｕｐｐｌｙ ｓｃｈｅｍｅ）という。
モバイル機器をはじめ、半導体装置において、安定した電源の提供は、動作の信頼性のための必要不可欠な条件である。しかし、外部からのノイズや工程変動化に起因した不安定性によって、半導体回路の電源電圧は不安定になりうる。特に、ビットラインのプリチャージ電圧の過度な低下は、ＳＲＡＭの読み出しマージンを減少させ、意図しない誤動作を誘発させることがある。
米国特許公開第２０１２／００８１９４９号明細書 米国特許第８，４８８，３９６号明細書
本発明の目的は、システムオンチップ（ＳｏＣ）に含まれるＳＲＡＭのデータの信頼性を高めるための電源回路と、それの駆動方法を提供することにある。
前記目的を達成するために、本発明に係る第１駆動電圧と第２駆動電圧が提供されるＳＲＡＭは、前記第１駆動電圧が提供されて、データを格納するメモリセルと、前記第２駆動電圧によって駆動され、前記メモリセルのビットラインに接続され、前記メモリセルに格納されたデータをセンシングするため、前記ビットラインをプリチャージする周辺回路と、センシング動作の時に、前記第２駆動電圧のレベルが基準値より低い場合には、前記ビットラインのプリチャージレベルを調整するように、前記周辺回路を制御する制御ロジックとを含む。
前記目的を達成するために、メモリセルに提供される第１駆動電圧と、周辺回路に提供され、動作モードに応じて可変する第２駆動電圧が提供されるＳＲＡＭのビットラインプリチャージ方法は、前記第２駆動電圧のレベルが基準値より低くなるか否かを検出する段階と、前記検出の結果に応じて、前記ビットラインを充電するための電圧源ソースとして、前記第１駆動電圧を選択する段階とを含む。
前記目的を達成するために、メモリセルに提供される第１駆動電圧と、周辺回路に提供され、動作モードに応じて可変する第２駆動電圧が提供されるＳＲＡＭのビットラインプリチャージ方法は、前記第２駆動電圧で、前記ビットラインを充電する段階と、前記ビットラインを前記第１駆動電圧を使用して、特定のパルス区間の間プルアップする段階とを含む。
前記目的を達成するために、メモリセルに提供される第１駆動電圧と、周辺回路に提供され、動作モードに応じて可変する第２駆動電圧が提供されるＳＲＡＭのビットラインプリチャージ方法は、前記第１駆動電圧と、前記第２駆動電圧の中からターゲットレベルと電圧差が少ないどちらかを検出する段階と、前記ビットラインを前記検出されたいずれか１つの電圧で充電する段階と、前記ビットラインの電圧を前記第１駆動電圧を使用してプルアップするか、又は接地経路とのスイッチングを通じてプルダウンして、前記ターゲットレベルにシフトする段階とを含む。
前記目的を達成するために、メモリセルに提供される第１駆動電圧と、周辺回路に提供され、動作モードに応じて可変する第２駆動電圧が提供されるＳＲＡＭのビットラインプリチャージ方法は、前記第１駆動電圧を使用して前記ビットラインをプリチャージするためのターゲットレベルの基準電圧を生成する段階と、前記生成された基準電圧を前記ビットラインに伝達して充電する段階とを含む。
前記目的を達成するために、メモリセルに提供される第１駆動電圧と、周辺回路に提供され、動作モードに応じて可変する第２駆動電圧が提供されるＳＲＡＭのビットラインプリチャージ方法は、前記第１駆動電圧又は前記第２駆動電圧で、前記ビットラインを充電する段階と、前記第１駆動電圧を使用して前記ビットラインをプリチャージするためのターゲットレベルの基準電圧を生成する段階と、前記ビットラインに前記基準電圧を供給する段階とを含む。
前記目的を達成するために、メモリセルに提供される第１駆動電圧と、周辺回路に提供され、動作モードに応じて可変する第２駆動電圧が提供されるＳＲＡＭのビットラインプリチャージ方法は、前記第１駆動電圧又は前記第２駆動電圧をダイオード結線されたトランジスタを通じて電圧降下されたコースプリチャージ電圧に前記ビットラインを充電する段階と、前記ビットラインを前記第１駆動電圧を使用して、特定のパルス区間の間プルアップ又はプルダウンしてファインプリチャージ電圧にシフトする段階とを含む。
前記目的を達成するために、メモリセルに提供される第１駆動電圧と、周辺回路に提供され、動作モードに応じて可変する第２駆動電圧が提供されるＳＲＡＭのビットラインプリチャージ方法は、第１駆動電圧を使用してクランプ電圧を生成する段階と、第１駆動電圧と前記ビットラインとの間に位置するトランジスタのゲートを前記クランプ電圧にスイッチングして、前記ビットラインをターゲットレベルに充電する段階とを含む。
以上のような本発明の実施形態によれば、大きい読み出しマージンと低消費電力の特性を有するＳＲＡＭを実現することができる。
本発明の実施形態に係るＳＲＡＭを概略的に示すブロック図。 本発明の第１実施形態に係るＳＲＡＭを示す回路図。 変形された第１実施形態に係るＳＲＡＭを示す回路図。 図２のレベル検出器１３２とパワースイッチ１２１の動作を示す波形図。 図２のレベル検出器１３２とパワースイッチ１２１の動作を示す波形図。 本発明の第２実施形態に係るプリチャージ回路を示す回路図。 図４の回路図において、ビットラインのプリチャージ動作を示す波形図。 本発明の第３実施形態に係るＳＲＡＭ構造を示す図。 図６の回路図において、ビットラインのプリチャージ動作を示す波形図。 パワースイッチをプルアップトランジスタと併合して簡略化したＳＲＡＭの構造を示す図。 本発明の第４実施形態に係るＳＲＡＭ構造を示す回路図。 図９のビットラインプリチャージ動作を簡単に示す電圧波形図。 第５実施形態に係るＳＲＡＭ構造を示す回路図。 図１１のビットラインプリチャージ動作を示す電圧波形図。 本発明の第６実施形態に係るＳＲＡＭを示す回路図。 図１３のＳＲＡＭのセンシング動作を簡略に示す波形図。 本発明の第７実施形態に係るＳＲＡＭを示す回路図。 図１５のＳＲＡＭのセンシング動作を簡略に示す波形図。 本発明の第８実施形態に係るＳＲＡＭの構造を示す回路図。 図１７のＳＲＡＭのビットラインプリチャージ動作を示す波形図。 本発明の第９実施形態に係るＳＲＡＭの構造を示す回路図。 図１９のＳＲＡＭのビットラインプリチャージ動作を示す波形図。 本発明の実施形態に適用される携帯端末を示すブロック図。
上述の一般的な説明及び以下の詳細な説明は例示的であり、請求された発明の付加的な説明が提供されるものとされるべきである。参照符号が本発明の望ましい実施形態に詳細に示されており、その例が参照図面に示されている。図面において、同一の機能を有する構成要素については同一の参照番号を付す。
以下では、半導体装置又は半導体チップが、本発明の特徴及び機能を説明するための例として使用される。しかし、この技術分野に精通した者はここに記載された内容に基づいて、本発明の他の利点及び性能を容易に理解できる。本発明は他の実施形態を介して実現、又は適用可能である。さらに、詳細な説明は、本発明の範囲、技術的思想及び他の目的から逸脱せず、視点及び応用に応じて修正したり、変更することができる。ここで、‘装置’は、システムオンチップＳｏＣの機能ユニットそして／又は１つの半導体装置を意味する。
図１は、本発明の実施形態に係るＳＲＡＭの構成を示すブロック図である。図１を参照すれば、ＳＲＡＭ１００は、セルアレイ１１０と、周辺回路１２０と、制御ロジック１３０とを含んでいる。
セルアレイ１１０は、複数のビットラインＢＬｓとワードラインＷＬｓに接続されているメモリセルを含んでいる。各々のメモリセルは、ワードラインとビットラインとを通じてアクセスされる。各々のメモリセルは、ワードラインＷＬ電圧によってビットライン対ＢＬ、ＢＬＢに接続されている。メモリセルの各々は、ラッチ回路、及びワードラインＷＬ電圧をゲートに提供するパストランジスタを含んでいる。センシング動作の時、ラッチ回路に格納されたデータによってプリチャージされたビットライン対ＢＬ、ＢＬＢの電圧が変化する。このビットライン対ＢＬ、ＢＬＢの電圧差を感知することで、データがセンシングされる。セルアレイ１１０に含まれるメモリセルのラッチ回路に第１駆動電圧ＶＤＤＣＥが提供される。第１駆動電圧ＶＤＤＣＥによってメモリセルの各々のラッチ回路にデータが保持される。
周辺回路１２０は、セルアレイ１１０のワードラインＷＬとビットラインＢＬとを駆動するための種々の制御回路を含む。例えば、周辺回路は、セルアレイ１１０のワードラインを選択するための行デコーダ（Ｒｏｗ ｄｅｃｏｄｅｒ）を含むことができる。周辺回路１２０は、選択された行のメモリセルのビットライン対ＢＬ、ＢＬＢの電圧差を感知するセンスアンプ（Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）や、ビットライン対ＢＬ、ＢＬＢを通じてデータを書き込むための書き込みドライバ（Ｗｒｉｔｅ Ｄｒｉｖｅｒ）を含む。
加えて、本発明の周辺回路１２０は、読み出し動作時に選択されたメモリセルのビットラインをプリチャージするためのプリチャージ回路（Ｐｒｅｃｈａｒｇｅ Ｃｉｒｃｕｉｔ）を含むことができる。プリチャージ回路（Ｐｒｅｃｈａｒｇｅ Ｃｉｒｃｕｉｔ）は、制御ロジック１３０の制御に応じてビットライン対をプリチャージする。本発明の周辺回路１２０は、第２駆動電圧ＶＤＤＰＥを使用して、ビットラインをプリチャージすることができる。そして周辺回路１２０は、ビットラインを最適のレベルＶＢＬ＿ｏＰＴに調整するか、又は最小のプリチャージ電圧ＶＢＬ＿ｌｏｗより高く調整するためのプルアップ／プルダウン回路、シフト回路のような多様な構成をさらに含むことができる。以下、後述する実施形態に基いて詳細に説明する。
制御ロジック１３０は、第１駆動電圧ＶＤＤＣＥ及び第２駆動電圧ＶＤＤＰＥのレベルをモニタリングする。制御ロジック１３０は、第２駆動電圧ＶＤＤＰＥのレベルが許容値を下回る場合に、ビットラインのプリチャージ電圧を特定のレベル（例えば、最小プリチャージ電圧）以上に維持するための電圧制御動作を実行する。例えば、制御ロジック１３０は、第２駆動電圧ＶＤＤＰＥが特定のレベルより低くなる場合に、プリチャージされるビットライン電圧が特定のレベル以下に低下することを遮断することができる。又は、制御ロジック１３０は、第２駆動電圧ＶＤＤＰＥが特定のレベルより低くなっても、プリチャージされるビットラインの電圧を最適のレベルＶＢＬ＿ｏＰＴに調整することができる。
上述の特定のレベルは、読み出し動作時にセンスアンプが、メモリセルに格納されたデータを検出することができる最小プリチャージ電圧とすることができる。最適のレベルＶＢＬ＿ｏＰＴは、特定のレベルより高く、第１駆動電圧ＶＤＤＣＥと第２駆動電圧ＶＤＤＰＥとの間のレベルとすることができる。ビットライン対ＢＬ、ＢＬＢが最適のレベルにプリチャージされれば、センスアンプは、周辺回路１２０に提供される第２駆動電圧ＶＤＤＣＥのレベルに関係なく、メモリセルに格納されたデータを検出することができる。
以上の説明によると、本発明のＳＲＡＭ１００は、周辺回路１２０に提供される第２駆動電圧ＶＤＤＰＥのレベルに関係なく最適レベルのプリチャージ電圧を提供することができる。したがって、デュアルパワー供給方式を使用するＳＲＡＭ１００で読み出しマージンの確保が容易になると期待できる。
図２Ａ及び図２Ｂは、本発明の第１実施形態に係るＳＲＡＭを示す回路図である。図２Ａを参照すれば、ＳＲＡＭ１００は、レベル検出器１３２と、パワースイッチ１２１とを含んでいる。レベル検出器１３２は、制御ロジック１３０の一部の構成とすることができる。そしてＳＲＡＭ１００は、メモリセル１１２とプリチャージ／等化回路１２２ａとセンスアンプ１２４とを含んでいる。ここで、パワースイッチ１２１、プリチャージ／等化回路１２２ａ、そしてセンスアンプ１２４は、周辺回路１２０の一部として提供することができる。しかし、上述した構成は、周辺回路１２０、又は制御ロジック１３０のいずれにも含むことができる。
メモリセル１１２は、４つのトランジスタで構成された１ポートＳＲＡＭセルを例示的に示す。メモリセル１１２は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１からなる第１インバータを含んでいる。メモリセル１１２は、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２で構成される第２インバータを含んでいる。第１インバータの出力は、第２インバータの入力端に接続され、第２インバータの出力端は、第１インバータの入力端に接続されている。そして、メモリセル１１２は、パストランジスタＰＴ１、ＰＴ２によってビットラインとワードラインとに接続されている。パストランジスタＰＴ１、ＰＴ２のゲートは、ワードラインＷＬに接続されている。ワードラインＷＬに選択電圧が印加されれば、パストランジスタＰＴ１、ＰＴ２はターンオンされ、第１インバータと第２インバータとで構成されているメモリセル１１２は、ビットライン対ＢＬ、ＢＬＢに接続される。
メモリセル１１２は、第１駆動電圧ＶＤＤＣＥをセル電圧として使用する。つまり、ＰＭＯＳトランジスタＰ１、Ｐ２の各々の共通ソース端に第１駆動電圧ＶＤＤＣＥが提供される。したがって、メモリセル１１２には、ＳＲＡＭ１００の駆動モードに関係なく、相対的に高い第１駆動電圧ＶＤＤＣＥを供給することができる。
プリチャージ／等化回路１２２ａは、プリチャージ制御信号ＰＣＨＧＢに応答して、ビットライン対ＢＬ、ＢＬＢをプリチャージ及び等化（Ｅｑｕａｌｉｚｅ）させる。プリチャージ／等化回路１２２ａは、パワースイッチ１２１から提供される電圧をビットライン対ＢＬ、ＢＬＢに伝達する。このような機能は、ＰＭＯＳトランジスタＰ３、Ｐ４によって実行される。加えて、プリチャージ／等化回路１２２ａは、ビットライン対ＢＬ、ＢＬＢのレベルを同じ電圧に等化させる。ＰＭＯＳトランジスタＰ５がビットライン対ＢＬ、ＢＬＢを相互接続して等化作用を実行する。プリチャージ／等化回路１２２ａは、プリチャージ制御信号ＰＣＨＧＢに応答してプリチャージ及び等化動作を実行する。
センスアンプ１２４は、ビットライン対ＢＬ、ＢＬＢの電圧変化を感知してメモリセル１１２に格納されたデータをセンシングする。センスアンプ１２４は、ＰＭＯＳトランジスタＰ１１、Ｐ１２とＮＭＯＳトランジスタＮ１１、Ｎ１２とを含んでいる。そしてＰＭＯＳトランジスタＰ１１のドレイン又はＮＭＯＳトランジスタＮ１１のドレインには、センスアンプ１２４の出力端を構成するインバータＩＮＶが接続されている。ＰＭＯＳトランジスタＰ１１、Ｐ１２の共通ゲートは、ＰＭＯＳトランジスタＰ１２のドレイン又はＮＭＯＳトランジスタＮ１２のドレインに接続されている。そしてＮＭＯＳトランジスタＮ１１、Ｎ１２の共通ソースはセンスアンプ１２４を活性化するための選択トランジスタＮ１３によって選択的に接地される。センスアンプイネーブル信号ＳＡＥが活性化されれば、ＮＭＯＳトランジスタＮ１１、Ｎ１２の共通ソースが接地され、第２駆動電圧ＶＤＤＰＥのレベルが特定の電圧より低くなっても、センスアンプ１２４は、ビットライン対ＢＬ、ＢＬＢの電圧差に基づいて、センシング動作を実行する。
ここで、センスアンプ１２４は、第２駆動電圧ＶＤＤＰＥを電源として使用することができる。つまり、ＰＭＯＳトランジスタＰ１１、Ｐ１２の共通ソースに第２駆動電圧ＶＤＤＰＥを印加することができる。第２駆動電圧ＶＤＤＰＥのレベルは、ＳＲＡＭ１００の動作モードに応じて変えることができる。例えば、第２駆動電圧ＶＤＤＰＥは、低速動作モードでのレベルより高い高速動作モードでのレベルを有することができる。第２駆動電圧ＶＤＤＰＥは、このような動作モードに関係なく、第１駆動電圧ＶＤＤＣＥより低い。
第２駆動電圧ＶＤＤＰＥは、高い駆動速度を提供するための動作モードでは、相対的に高くすることができる。また、第２駆動電圧ＶＤＤＰＥは、消費電力を低減するための動作モードでは、相対的に低いレベルで提供することができる。つまり、高速モードでは、第２駆動電圧ＶＤＤＰＥが上昇してセンスアンプ１２４のセンシング速度が高くなる。一方、低速モードでは、第２駆動電圧ＶＤＤＰＥを相対的に低くすることができる。
第２駆動電圧ＶＤＤＰＥのレベルが過度に低くなれば、センシング動作時の読み出しマージンが減少しうる。ビットライン対ＢＬ、ＢＬＢにプリチャージされる電圧のレベルが十分ではなくなる可能性があるからである。これにより、センスアンプ１２４がビットライン対ＢＬ、ＢＬＢのレベルの変化をラッチする速度と精度が減少することになる。しかし、本発明のレベル検出器１３２は、第２駆動電圧ＶＤＤＰＥのレベルが基準電圧Ｖｒｅｆより低くなるか否かを検出して選択信号ＳＥＬを生成する。基準電圧Ｖｒｅｆは、例えば、第１駆動電圧ＶＤＤＣＥより２５０ｍＶ低いレベルと定めることができる。また、レベル検出器１３２は、第１駆動電圧ＶＤＤＣＥと第２駆動電圧ＶＤＤＰＥのレベルの差を基準電圧Ｖｒｅｆと比較することもできる。
パワースイッチ１２１は、選択信号ＳＥＬに応答して、第１駆動電圧ＶＤＤＣＥと第２駆動電圧ＶＤＤＰＥのうちのいずれか１つをプリチャージ電圧としてプリチャージ／等化回路１２２ａに伝達する。パワースイッチ１２１は、第２駆動電圧ＶＤＤＰＥのレベルが基準電圧Ｖｒｅｆより高い場合には、プリチャージ電圧で第２駆動電圧ＶＤＤＰＥをプリチャージ／等化回路１２２ａに伝達する。しかし、パワースイッチ１２１は、第２駆動電圧ＶＤＤＰＥが基準電圧Ｖｒｅｆより低くなる場合には、プリチャージ電圧で第１駆動電圧ＶＤＤＣＥを提供する。このようなスイッチング動作のために電源スイッチ１２１は、ＰＭＯＳトランジスタＰ２１、Ｐ２２とインバータＩＮＶとを含むことができる。
以上では、第２駆動電圧ＶＤＤＰＥのレベルの変化に関係なく、安定したプリチャージ電圧を提供するためのレベル検出器１３２とパワースイッチ１２１を説明した。レベル検出器１３２とパワースイッチ１２１によってプリチャージ動作時にビットライン対ＢＬ、ＢＬＢのレベルを、最小許容電圧ＶＢＬ＿ｌｏｗ以上に維持することができる。
図２Ｂを参照すれば、ＳＲＡＭ１００は、選択信号ＳＥＬに応答して、第１駆動電圧ＶＤＤＣＥと第２駆動電圧ＶＤＤＰＥのうちのいずれか１つを選択するパワースイッチ１２１を含んでいる。しかし、ＳＲＡＭ１００は、図２Ａで示したレベル検出器１３２は含まなくてもよい。ここで、メモリセル１１２、パワースイッチ１２１、プリチャージ／等化回路１２２ａ、センスアンプ１２４は、図２Ａのそれらと同じであるので、これらに対する説明は省略する。
パワースイッチ１２１は、選択信号ＳＥＬに応答して、第１駆動電圧ＶＤＤＣＥと第２駆動電圧ＶＤＤＰＥのうちのいずれか１つをプリチャージ電圧でプリチャージ／等化回路１２２ａに伝達する。選択信号ＳＥＬは、レベル検出器１３２のような別途の構成を通じて生成することができるが、ＳＲＡＭ１００やＳＲＡＭ１００を含むシステムオンチップＳｏＣの動作モード設定値を参照して生成してもよい。例えば、システムオンチップＳｏＣの場合、相対的に低性能で動作する低電圧モード選択信号（Ｌｏｗ ｖｏｌｔａｇｅ ｍｏｄｅ ｓｅｌｅｃｔｉｏｎ ｓｉｇｎａｌ）を参照して、選択信号ＳＥＬを生成することができる。つまり、低電圧で駆動されるモードで、第２駆動電圧ＶＤＤＰＥが選択されるように選択信号ＳＥＬが生成される。
図３Ａ及び図３Ｂは、図２Ａ又は図２Ｂの選択信号ＳＥＬによるパワースイッチ１２１の動作を示す波形図である。図３Ａは、第２駆動電圧ＶＤＤＰＥと第１駆動電圧ＶＤＤＣＥとの差ΔＶ１が基準値Ｖｒｅｆと同一、又は小さい場合を示す。図３Ｂは、第２駆動電圧ＶＤＤＰＥと第１駆動電圧ＶＤＤＣＥとの差ΔＶ２が基準値Ｖｒｅｆより大きい場合を示す。
図３Ａを参照すれば、第２駆動電圧ＶＤＤＰＥと第１駆動電圧ＶＤＤＣＥとの差は、基準値Ｖｒｅｆより小さいか、又は同じであるので、選択信号ＳＥＬは、ハイレベルＨに提供される。例えば、レベル検出器１３２は、第２駆動電圧ＶＤＤＰＥと第１駆動電圧ＶＤＤＣＥとの差ΔＶ１が基準値Ｖｒｅｆより小さい場合に、ハイレベルＨの選択信号ＳＥＬを提供することができる。又は、システムオンチップＳｏＣの動作モードを参照して、選択信号ＳＥＬが提供される場合には、高性能動作モードで選択信号ＳＥＬは、ハイレベルＨに入力される。
プリチャージ動作が開始されるＴ０の時点で、パワースイッチ１２１によって第２駆動電圧ＶＤＤＰＥがビットライン対ＢＬ、ＢＬＢに伝達される。つまり、プリチャージ制御信号ＰＣＨＧＢがローレベルＬに活性化されれば、プリチャージ／等化回路１２２ａが活性化され、ビットライン対ＢＬ、ＢＬＢの電圧ＶＢＬ／ＶＢＬＢは、第２駆動電圧ＶＤＤＰＥ又は第２駆動電圧ＶＤＤＰＥに近似なレベルに充電される。ここで、Ｔ０時点前のビットライン対ＢＬ、ＢＬＢの電圧ＶＢＬ／ＶＢＬＢは定義しない（Ｄｏｎ’ｔ ｃａｒｅ）とする。
図３Ｂを参照すれば、第２駆動電圧ＶＤＤＰＥと第１駆動電圧ＶＤＤＣＥとの差ΔＶ２は、基準値Ｖｒｅｆより大きいと仮定する。したがって、選択信号ＳＥＬは、相対的に高い第１駆動電圧ＶＤＤＣＥを、ビットラインをプリチャージするためのソースとして選択するためにローレベルＬに設定される。又は、システムオンチップＳｏＣの動作モードを参照して、選択信号ＳＥＬが提供される場合には、低性能の動作モードで選択信号ＳＥＬは、ローレベルＬに提供される。プリチャージ／等化回路１２２ａが非活性化の状態Ｔ０である時点前のビットライン対ＢＬ、ＢＬＢの電圧ＶＢＬ／ＶＢＬＢは定義しない（Ｄｏｎ’ｔ ｃａｒｅ）とする。
プリチャージ動作が開始されるＴ０の時点で、パワースイッチ１２１によって第１駆動電圧ＶＤＤＣＥがビットライン対ＢＬ、ＢＬＢに伝達される。プリチャージ制御信号ＰＣＨＧＢがローレベルＬに活性化されれば、プリチャージ／等化回路１２２ａが活性化され、ビットライン対ＢＬ、ＢＬＢの電圧ＶＢＬ／ＶＢＬＢは、第１駆動電圧ＶＤＤＣＥ又は第１駆動電圧ＶＤＤＣＥに近似なレベルに充電される。最終的には、第２駆動電圧ＶＤＤＰＥのレベルが過度に低くなっても、本発明のプリチャージ方法によってビットライン対ＢＬ、ＢＬＢのプリチャージ電圧は最小許容電圧ＶＢＬ＿ｌｏｗの以上に維持することができる。
以上で説明した図３Ａ及び図３Ｂの簡略なタイミング図を通じて、本発明のＳＲＡＭのビットラインプリチャージ電圧が安定したレベルに維持できることを説明した。つまり、デュアルパワーラインを有するＳＲＡＭにおいて、周辺回路１２０（図１参照）を駆動するための第２駆動電圧ＶＤＤＰＥが基準値の以下に低下しても、ビットライン対ＢＬ、ＢＬＢのプリチャージ電圧は最小許容電圧ＶＢＬ＿ｌｏｗより高くすることが可能である。したがって、読み出し動作時に発生する読み出しディスターブ（Ｒｅａｄ ｄｉｓｔｕｒｂａｎｃｅ）を減らすことができ、読み出しマージンを向上させることができる。
ここで、第１駆動電圧ＶＤＤＣＥと第２駆動電圧ＶＤＤＰＥが供給される場合について、本発明の利点を説明したが、本発明はこれに限定されない。つまり、駆動電圧の供給方法に関係なく、ビットライン対ＢＬ、ＢＬＢのプリチャージ電圧は、様々な方法に応じて最適のレベルに制御することができる。このような実施形態は、後述する図面を参照して具体的に説明する。
図４は、本発明の第２実施形態に係るプリチャージ回路を示す回路図である。図４を参照すれば、本発明の周辺回路１２０は、プリチャージ動作時にビットライン対ＢＬ、ＢＬＢのレベルをシフト（Ｓｈｉｆｔ）させるためのプリチャージ／等化回路１２２ｂとシフト回路１２５とを含んでいる。ここで、メモリセル１１２とセンスアンプ１２４は、上述の図２のそれらと実質的に同一であるので、説明は省略する。
プリチャージ／等化回路１２２ｂは、プリチャージ制御信号ＰＣＨＧに応答して、ビットライン対ＢＬ、ＢＬＢに第２駆動電圧ＶＤＤＰＥをスイッチングするＰＭＯＳトランジスタＰ３、Ｐ４を含んでいる。そしてプリチャージ／等化回路１２２ｂは、等化信号ＥＱに応答して、ビットライン対ＢＬ、ＢＬＢをショートさせるＰＭＯＳトランジスタＰ５を含んでいる。
シフト回路１２５は、プルアップ信号ＶＳＦＴ＿ＰＵに応答して、プリチャージ動作時にビットライン対ＢＬ、ＢＬＢのレベルをプルアップさせるためのＰＭＯＳトランジスタＰ６、Ｐ７を含んでいる。特に、シフト回路１２５に含まれるＰＭＯＳトランジスタＰ６、Ｐ７の各々のソース（Ｓｏｕｒｃｅ）には、第１駆動電圧ＶＤＤＣＥが提供される。ＰＭＯＳトランジスタＰ６、Ｐ７の各々のドレイン（Ｄｒａｉｎ）は、各々ビットライン対ＢＬ、ＢＬＢに接続されている。ビットラインプリチャージ動作区間でＰＭＯＳトランジスタＰ６、Ｐ７は、プルアップ信号ＶＳＦＴ＿ＰＵに応答して、ビットライン対ＢＬ、ＢＬＢの電圧をプルアップさせることができる。
プリチャージ動作時にビットライン対ＢＬ、ＢＬＢは、第２駆動電圧ＶＤＤＰＥによって一次的にプリチャージされる。そして、シフト回路１２５によってビットライン対ＢＬ、ＢＬＢは、より高いプリチャージ電圧にシフト又はプルアップすることができる。このような構造を通じてビットライン対ＢＬ、ＢＬＢのプリチャージ電圧が最小許容電圧ＶＢＬ＿ｌｏｗより低くなることを防止することができる。
図５は、図４の回路図でビットラインのプリチャージ動作を簡単に示す波形図である。図５を参照すれば、第２駆動電圧ＶＤＤＰＥが最小許容電圧ＶＢＬ＿ｌｏｗより低くても、センシング動作時にビットライン対ＢＬ、ＢＬＢは、最小許容電圧ＶＢＬ＿ｌｏｗより高い電圧にプリチャージされる。
Ｔ０の時点で、ビットラインに対するプリチャージ動作が開始される。まず、プリチャージ制御信号ＰＣＨＧと等化信号ＥＱがローレベルＬに活性化されれば、周辺回路１２０の電源として提供される第２駆動電圧ＶＤＤＰＥがビットライン対ＢＬ、ＢＬＢに伝達される。ビットライン対ＢＬ、ＢＬＢは、プリチャージ／等化回路１２２ｂによって第２駆動電圧ＶＤＤＰＥのレベルに充電されて維持される。しかし、第２駆動電圧ＶＤＤＰＥのレベルは、最小許容電圧ＶＢＬ＿ｌｏｗより低いレベルを有する。
Ｔ１の時点で、ビットライン対ＢＬ、ＢＬＢは、シフト回路１２５によって第２駆動電圧ＶＤＤＰＥより高いレベルにプルアップされ始める。このために、プリチャージ制御信号ＰＣＨＧはハイレベルＨに非活性化され、ビットライン対ＢＬ、ＢＬＢは、第２駆動電圧ＶＤＤＰＥと電気的に遮断される。しかし、等化信号ＥＱは、シフト区間Ｔ１〜Ｔ２の間はまだローレベル‘Ｌ’を維持する。加えて、シフト回路１２５を活性化するためのプルアップ信号ＶＳＦＴ＿ＰＵがローレベルＬに活性化され、ＰＭＯＳトランジスタＰ６、Ｐ７はターンオンされる。そして、第１駆動電圧ＶＤＤＣＥがビットライン対ＢＬ、ＢＬＢに供給される。このようなビットライン対ＢＬ、ＢＬＢに対するプルアップ動作は、Ｔ２時点まで実行される。プルアップ動作によって、ビットライン対ＢＬ、ＢＬＢのプリチャージ電圧のレベルは、最小許容電圧ＶＢＬ＿ｌｏｗより高くなることができる。
Ｔ２の時点で、読み出し動作のためにワードラインＷＬがハイレベルＨに遷移する。そして、パストランジスタＰＴ１、ＰＴ２がターンオンされる。パストランジスタＰＴ１、ＰＴ２によってメモリセル１１２に格納されたデータは、ビットライン対ＢＬ、ＢＬＢに伝達される。ビットライン対ＢＬ、ＢＬＢは、予めプリチャージ／等化回路１２２ｂとシフト回路１２５によって最小許容電圧ＶＢＬ＿ｌｏｗより高いレベルにプリチャージされた状態である。この時、ビットラインＢＬに伝達される論理値は、論理‘Ｌｏｗ’であり、ビットラインＢＬＢに伝達されるデータが論理‘Ｈｉｇｈ’の場合を仮定すれば、ビットラインＢＬＢ電圧の変化はほとんど発生しない。しかし、ビットラインＢＬの電圧は減少する。ビットラインＢＬにプリチャージされた電荷がメモリセル１１２のプルダウン経路を通じて放電されるからである。ビットライン対ＢＬ、ＢＬＢの電圧レベル差が増加する区間をビットラインディベロップＢＬ＿ＤＥＶ区間という。
Ｔ３の時点で、センスアンプイネーブル信号ＳＡＥがハイレベルＨに活性化される。そして、選択トランジスタＮ１３（図２を参照）がターンオンされ、センスアンプ１２４の接地経路が活性化されることによって、センシング動作が開始される。センスアンプ１２４のセンシング動作はビットライン対ＢＬ、ＢＬＢの電位差の検出に基づいて行われる。もし、ビットライン対ＢＬ、ＢＬＢの電位が十分に高くない場合には、ビットライン対ＢＬ、ＢＬＢの電圧変化の速度も遅くなり、センシングマージンも減少することになる。ビットライン対ＢＬ、ＢＬＢの電位差が十分でない場合に、センスアンプ１２４の双安定状態への遷移動作が遅くなる。一方、ビットライン対ＢＬ、ＢＬＢの電位差が十分な場合には、センスアンプ１２４のセンシング動作が迅速に行われる。したがって、センスアンプ１２４のセンシング実行区間が減少することになり、動作速度も高くなる。
Ｔ４の時点で、プリチャージ制御信号ＰＣＨＧ、ワードラインＷＬ、センシングイネーブル信号ＳＡＥがローレベルＬに遷移することになる。これによって、パストランジスタＰＴ１、ＰＴ２がターンオフされ、ビットライン対ＢＬ、ＢＬＢのプリチャージ動作が再開される。
上述の波形図でワードラインＷＬが活性化される時点のビットライン対ＢＬ、ＢＬＢの電圧は、第２駆動電圧ＶＤＤＰＥより高いレベルにプルアップ又はシフトすることができる。したがって、第２駆動電圧ＶＤＤＰＥのレベルが相対的に低くなってもセンシングマージンの減少を遮断することができる。
図６は、本発明の第３の実施形態に係るＳＲＡＭ構造を示す図である。図６を参照すれば、本発明のＳＲＡＭ１００は、パワースイッチ１２１と、プリチャージ／等化回路１２２ｂと、プルアップ／プルダウン回路１２６とを含んでいる。パワースイッチ１２１とプリチャージ／等化回路１２２ｂは、プリチャージ動作時にビットライン対ＢＬ、ＢＬＢのレベルを、第１駆動電圧ＶＤＤＣＥ又は第２駆動電圧ＶＤＤＰＥのうちのいずれか１つにフプリチャージする。パワースイッチ１２１とプリチャージ／等化回路１２２ｂによって第１駆動電圧ＶＤＤＣＥ又は第２駆動電圧ＶＤＤＰＥのうち最適のレベルＶＢＬ＿ｏＰＴにより近いいずれか一つにプリチャージされる。そして、プルアップ／プルダウン回路１２６は、第１駆動電圧ＶＤＤＣＥ又は第２駆動電圧ＶＤＤＰＥのうちのいずれか１つにプリチャージされたビットライン対ＢＬ、ＢＬＢを最適のレベルＶＢＬ＿ｏＰＴにシフト（Ｓｈｉｆｔ）させる。ここで、メモリセル１１２、プリチャージ／等化回路１２２ｂ、センスアンプ１２４は、上述の図２又は図４のそれらと実質的に同一であるので、これらに対する説明は省略する。
ビットライン対ＢＬ、ＢＬＢを第１駆動電圧ＶＤＤＣＥ又は第２駆動電圧ＶＤＤＰＥに、まずプリチャージする理由は、プリチャージ速度を向上させるからである。そして、このような第１駆動電圧ＶＤＤＣＥ又は第２駆動電圧ＶＤＤＰＥのうちのいずれか１つにビットライン対ＢＬ、ＢＬＢを一次的にプリチャージして、接地との電流経路が発生する回路の使用を最小化することができる。つまり、消費電力の節減が可能であることを意味する。
パワースイッチ１２１は、選択信号ＳＥＬに応じて、第１駆動電圧ＶＤＤＣＥと第２駆動電圧ＶＤＤＰＥのうちのいずれか１つをプリチャージ／等化回路１２２ｂに伝達する。ここで、選択信号ＳＥＬは、第１駆動電圧ＶＤＤＣＥと第２駆動電圧ＶＤＤＰＥの中から最適のレベルＶＢＬ＿ｏＰＴとの差が少ないいずれか１つの駆動電圧を選択するように提供される。又は、選択信号ＳＥＬは、低電圧モード選択信号を参照して生成されてもよい。
プルアップ／プルダウン回路１２６は、プルアップ信号ＶＳＦＴ＿ＰＵに応答して、プリチャージ動作時にビットライン対ＢＬ、ＢＬＢのレベルをプルアップさせるためのＰＭＯＳトランジスタＰ６、Ｐ７を含んでいる。プルアップ／プルダウン回路１２６は、プルダウン信号ＶＳＦＴ＿ＰＤに応答して、プリチャージ動作時にビットライン対ＢＬ、ＢＬＢのレベルをプルダウンさせるためのＮＭＯＳトランジスタＮ６、Ｎ７を含んでいる。
プルアップ／プルダウン回路１２６に含まれるＰＭＯＳトランジスタＰ６、Ｐ７の各々のソース（Ｓｏｕｒｃｅ）には、第１駆動電圧ＶＤＤＣＥが提供される。ＰＭＯＳトランジスタＰ６、Ｐ７の各々のドレイン（Ｄｒａｉｎ）は、各々ビットライン対ＢＬ、ＢＬＢに接続されている。ビットラインプリチャージ区間でＰＭＯＳトランジスタＰ６、Ｐ７は、プルアップ信号ＶＳＦＴ＿ＰＵに応答して、ビットライン対ＢＬ、ＢＬＢの電圧をプルアップさせることができる。プルアップ信号ＶＳＦＴ＿ＰＵが活性化されるパルス幅の大きさによってビットライン対ＢＬ、ＢＬＢのプルアップ電圧の大きさが決められるようになる。プルアップ信号ＶＳＦＴ＿ＰＵのパルス幅が広いほど、より高い電圧にビットライン対ＢＬ、ＢＬＢがシフトされる。
プルアップ／プルダウン回路１２６に含まれるＮＭＯＳトランジスタＮ６、Ｎ７の各々のドレイン（Ｄｒａｉｎ）には、各々ビットライン対ＢＬ、ＢＬＢが接続されている。ＮＭＯＳトランジスタＮ６、Ｎ７の各々のソース（Ｓｏｕｒｃｅ）は、プルダウン経路を提供するために、接地に接続されている。ビットラインプリチャージ区間でＮＭＯＳトランジスタＮ６、Ｎ７は、プルダウン信号ＶＳＦＴ＿ＰＤに応答して、ビットライン対ＢＬ、ＢＬＢをプルダウンさせることができる。プルダウン信号ＶＳＦＴ＿ＰＤが活性化されるパルス幅区間でビットライン対ＢＬ、ＢＬＢのプルダウンレベルが制御される。
制御ロジック１３０は、パワースイッチ１２１によって第１駆動電圧ＶＤＤＣＥがビットライン対ＢＬ、ＢＬＢに供給される場合に、プルダウン信号ＶＳＦＴ＿ＰＤを使用して、プリチャージ電圧のレベルを最適のレベルＶＢＬ＿ｏＰＴにシフトすることができる。一方、制御ロジック１３０は、パワースイッチ１２１によって第２駆動電圧ＶＤＤＰＥがビットライン対ＢＬ、ＢＬＢに供給される場合には、プルアップ信号ＶＳＦＴ＿ＰＵを使用して、最適のレベルＶＢＬ＿ｏＰＴにシフトすることができる。
以上での説明によれば、パワースイッチ１２１とプリチャージ／等化回路１２２ｂによってビットライン対ＢＬ、ＢＬＢは、最適のレベルＶＢＬ＿ｏＰＴに近い駆動電圧にプリチャージされる。そして、プルアップ／プルダウン回路１２６を通じてビットライン対ＢＬ、ＢＬＢは、最適のレベルＶＢＬ＿ｏＰＴにシフトされる。このようなプリチャージ方式を通じてビットラインのプリチャージ動作にかかる時間と、消費電力を低減することができる。
図７は、図６の回路でビットラインのプリチャージ動作を簡単に示す波形図である。図７を参照すれば、センシング動作時にビットライン対ＢＬ、ＢＬＢは、第１駆動電圧ＶＤＤＣＥや第２駆動電圧ＶＤＤＰＥのレベルに関係なく、最適のレベルＶＢＬ＿ｏＰＴに高速及び低消費電力で充電可能である。ここで、パワースイッチ１２１に提供される選択信号ＳＥＬは、ハイレベルＨに提供されると仮定する。つまり、第２駆動電圧ＶＤＤＰＥが第１駆動電圧ＶＤＤＣＥより最適のレベルＶＢＬ＿ｏＰＴに近い値を有すると仮定すれば、パワースイッチ１２１によってビットライン対ＢＬ、ＢＬＢは、一時的に第２駆動電圧ＶＤＤＰＥにプリチャージされる。しかし、選択信号ＳＥＬのレベルがローレベルＬである場合には、ビットライン対ＢＬ、ＢＬＢは、一時的に第１駆動電圧ＶＤＤＣＥによってプリチャージされる。
再び、図面を参照すれば、プリチャージＰＲＥＣＨＧ、ビットラインディベロップＢＬ＿ＤＥＶ及びセンシングＳＡ区間の間、選択信号ＳＥＬは、ハイレベルＨに維持される。そしてＴ０の時点で、ビットラインに対するプリチャージ動作が開始される。まず、プリチャージ制御信号ＰＣＨＧと等化信号ＥＱがローレベルＬに活性化される。これによって、第２駆動電圧ＶＤＤＰＥがビットライン対ＢＬ、ＢＬＢに伝達される。ビットライン対ＢＬ、ＢＬＢは、プリチャージ／等化回路１２２ｂによって第２駆動電圧ＶＤＤＰＥのレベルに充電される。しかし、第２駆動電圧ＶＤＤＰＥのレベルは、最適のレベルＶＢＬ＿ｏＰＴより低い。
Ｔ１の時点で、ビットライン対ＢＬ、ＢＬＢは、プルアップ／プルダウン回路１２６によって最適のレベルＶＢＬ＿ｏＰＴにプルアップすることができる。つまり、制御ロジック１３０から提供されるプルアップ信号ＶＳＦＴ＿ＰＵのパルス幅区間Ｔ１〜Ｔ２の間ＰＭＯＳトランジスタＰ６、Ｐ７はターンオンされる。そして、プルアップ／プルダウン回路１２６のプルアップソースである第１駆動電圧ＶＤＤＣＥのノードがビットライン対ＢＬ、ＢＬＢの各々に接続される。このような効果によってビットライン対ＢＬ、ＢＬＢのレベルは、第２駆動電圧ＶＤＤＰＥより上昇するようになる。ビットライン対ＢＬ、ＢＬＢのプルアップレベルは、プルアップ信号ＶＳＦＴ＿ＰＵのパルス幅に応じて制御される。プルアップ信号ＶＳＦＴ＿ＰＵのパルス幅の制御を通じてビットライン対ＢＬ、ＢＬＢのプリチャージ電圧は、最適のレベルＶＢＬ＿ｏＰＴにシフトされる。
Ｔ２の時点で、等化信号ＥＱ、プルアップ信号ＶＳＦＴ＿ＰＵがハイレベルＨに非活性化される。そして、読み出し動作のためにワードラインＷＬがハイレベルＨに遷移する。この時、パストランジスタＰＴ１、ＰＴ２がターンオンされる。パストランジスタＰＴ１、ＰＴ２によってメモリセルに格納されたデータは、ビットライン対ＢＬ、ＢＬＢに伝達される。ビットライン対ＢＬ、ＢＬＢは、予めプリチャージ／等化回路１２２ｂと、最適のレベルＶＢＬ＿ｏＰＴに充電された状態である。この時、メモリセル１１２によってビットラインＢＬに伝達される論理値は、論理‘Ｌｏｗ’であり、ビットラインＢＬＢに伝達されるデータが論理‘Ｈｉｇｈ’の場合を仮定すれば、ビットラインＢＬＢ電圧の変化はほとんど発生しない。しかし、ビットラインＢＬ電圧は、メモリセル１１２に形成される接地経路によって減少することになる。
Ｔ３の時点で、センスアンプイネーブル信号ＳＡＥがハイレベルＨに活性化されれば、センスアンプ１２４の動作が活性化されることによって、センシング動作が開始される。センスアンプ１２４のセンシング動作はビットライン対ＢＬ、ＢＬＢの電位差の検出に基づいて行われる。ビットライン対ＢＬ、ＢＬＢが最適のレベルＶＢＬ＿ｏＰＴに充電された状態でビットラインディベロップメＢＬ＿ＤＥＶが行われるため、センシングが発生する時点で、ビットライン対ＢＬ、ＢＬＢのレベル差は、十分なマージンを持つようになる。
Ｔ４の時点で、プリチャージ制御信号ＰＣＨＧ、ワードラインＷＬ、センシングイネーブル信号ＳＡＥの電圧がローレベルＬに遷移することになれば、パストランジスタＰＴ１、ＰＴ２はターンオフされ、ビットライン対ＢＬ、ＢＬＢのプリチャージ動作が再開される。
以上では、ビットラインプリチャージ区間でビットライン対ＢＬ、ＢＬＢのレベルをプルアップして最適のレベルＶＢＬ＿ｏＰＴに調整する実施形態について説明した。しかし、選択信号ＳＥＬがローレベルＬである場合には、ビットライン対ＢＬ、ＢＬＢを、第１駆動電圧ＶＤＤＣＥに一次的にプリチャージした後、プルダウン動作を通じて最適のレベルＶＢＬ＿ｏＰＴにシフトすることも可能である。
図８は、図６の実施形態を簡略化した変更された実施形態を示す図である。図８を参照すれば、図６の構造でパワースイッチ１２１が排除された構造を示す。ＳＲＡＭ１００は、プリチャージ動作時にビットライン対ＢＬ、ＢＬＢのレベルを制御するためのプリチャージ／等化回路１２２ｂとプルアップ／プルダウン回路１２６とを含んでいる。ここで、メモリセル１１２、プリチャージ／等化回路１２２ｂ、及びセンスアンプ１２４は、上述の図６のそれらと実質的に同一であるので、これらに対する説明は省略する。
パワースイッチ１２１の不在によって、プリチャージ動作時にビットライン対ＢＬ、ＢＬＢに提供されるプリチャージ電圧は、第２駆動電圧ＶＤＤＰＥに固定される。したがって、ビットライン対ＢＬ、ＢＬＢは、一次的に第２駆動電圧ＶＤＤＰＥにプリチャージされた後に、プルアップ／プルダウン回路１２６によって最適のレベルＶＢＬ＿ｏＰＴにプルアップされる。図示しないが、第１駆動電圧ＶＤＤＣＥがプリチャージ／等化回路１２２ｂに提供される固定電圧である場合に、プルアップ／プルダウン回路１２６は、プルダウン動作を通じてビットライン対ＢＬ、ＢＬＢのレベルを最適のレベルＶＢＬ＿ｏＰＴにシフトさせる。
プルアップ／プルダウン回路１２６は、制御信号ＶＳＦＴ＿ＰＵ／ＰＣＨＧ＿ＣＥに応答して、プリチャージ動作時にビットライン対ＢＬ、ＢＬＢのレベルをプルアップさせるためのＰＭＯＳトランジスタＰ６、Ｐ７を含んでいる。ビットラインプリチャージ区間でＰＭＯＳトランジスタＰ６、Ｐ７は、制御信号ＶＳＦＴ＿ＰＵ／ＰＣＨＧ＿ＣＥに応答して、ビットライン対ＢＬ、ＢＬＢの電圧をプルアップさせることができる。特に、制御信ＶＳＦＴ＿ＰＵ／ＰＣＨＧ＿ＣＥのパルス幅によってビットライン対ＢＬ、ＢＬＢは、プルアップ動作だけでなく、第１駆動電圧ＶＤＤＣＥにプリチャージすることも可能である。例えば、制御信号ＶＳＦＴ＿ＰＵ／ＰＣＨＧ＿ＣＥはプリチャージ制御信号ＰＣＨＧと等化信号ＥＱと同じ時点でローレベルＬに活性化することができる。このような制御信号ＶＳＦＴ＿ＰＵ／ＰＣＨＧ＿ＣＥの制御を実現すれば、簡略化された構造を通じてもビットライン対ＢＬ、ＢＬＢのプリチャージ速度の増加が可能である。
以上の図８で説明したＳＲＡＭ１００は、パワースイッチ１２１がなくても、ビットライン対ＢＬ、ＢＬＢの電圧を第１駆動電圧ＶＤＤＣＥ又は第２駆動電圧ＶＤＤＰＥにまずプリチャージし、次いで最適のレベルＶＢＬ＿ｏＰＴにシフトすることができる。したがって、図８のＳＲＡＭ１００は、トランジスタの数を効果的に減らすことができる代案になることができる。
図９は、本発明の第４実施形態に係るＳＲＡＭを示す回路図である。図９を参照すれば、ＳＲＡＭ１００は、ビットライン対ＢＬ、ＢＬＢのプリチャージ電圧ソースとして最適のレベルＶＢＬ＿ｏＰＴを提供することができる。したがって、特定のレベルに充電されたビットライン対ＢＬ、ＢＬＢのプリチャージ電圧をシフト、プルアップ、プルダウンなどのような方式で行う必要がない。このような機能のために、ＳＲＡＭ１００は基準電圧発生器１３３を含んでいる。ここで、メモリセル１１２、プリチャージ／等化回路１２２ａ、そしてセンスアンプ１２４の動作と構成は、上述の図２のそれらと実質的に同一であるので、これらに対する説明は省略する。
基準電圧発生器１３３は、ビットラインのプリチャージ動作時に最適のレベルＶＢＬ＿ｏＰＴを生成する。基準電圧発生器１３３は、第１駆動電圧ＶＤＤＣＥを電源にして電圧降下方法で最適のレベルＶＢＬ＿ｏＰＴを生成することができる。又は、基準電圧発生器１３３は、演算増幅器ＯＰ−Ａｍｐを利用して、最適のレベルＶＢＬ＿ｏＰＴを生成することも可能である。基準電圧発生器１３３によって生成された最適のレベルＶＢＬ＿ｏＰＴは、メモリセル１１２のセンシング動作時にプリチャージ／等化回路１２２ａに提供される。そしてプリチャージ／等化回路１２２ａの活性化に応じてビットライン対ＢＬ、ＢＬＢは、最適のレベルＶＢＬ＿ｏＰＴに充電される。
基準電圧発生器１３３によって提供される最適のレベルＶＢＬ＿ｏＰＴでプリチャージ動作の開始と共に、ビットライン対ＢＬ、ＢＬＢが充電されれば、ビットラインに対するプルアップ、プルダウン、そしてシフトのようなレベルの調整は省略することができる。したがって、高速でビットラインのプリチャージ動作が可能であるので、センシング動作の速度を向上させることができる。しかし、基準電圧発生器１３３によって生成された電源と接地との間の電流経路によって消費電力は増加しうる。
図１０は、図９のビットラインプリチャージ動作を簡単に示す電圧波形図である。図１０を参照すれば、ビットライン対ＢＬ、ＢＬＢを、第１駆動電圧ＶＤＤＣＥや第２駆動電圧ＶＤＤＰＥのレベルに関係なく最適のレベルＶＢＬ＿ｏＰＴに充電することが可能である。
Ｔ０の時点で、ビットラインに対するプリチャージ動作が開始される。プリチャージ制御信号ＰＣＨＧがローレベルＬに活性化されれば、プリチャージ／等化回路１２２ａのＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ５はターンオンされる。これによって、基準電圧発生器１３３によって提供される最適のレベルＶＢＬ＿ｏＰＴがビットライン対ＢＬ、ＢＬＢに伝達される。したがって、Ｔ０時点からビットライン対ＢＬ、ＢＬＢの電位は、最適のレベルＶＢＬ＿ｏＰＴを示す。したがって、ビットライン対ＢＬ、ＢＬＢのプリチャージ電圧を調整するための別途の調整動作は実行する必要がない。
Ｔ１の時点で、プリチャージ制御信号ＰＣＨＧはハイレベルＨに非活性化され、ワードラインＷＬが、ハイレベルＨに活性化されれば、プリチャージ／等化回路１２２ａのＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ５はターンオフされ、基準電圧発生器１３３からの最適のレベルＶＢＬ＿ｏＰＴの供給は遮断される。同時に、選択されたメモリセル１１２とビットライン対ＢＬ、ＢＬＢとを接続するパストランジスタＰＴ１、ＰＴ２がターンオンされる。パストランジスタＰＴ１、ＰＴ２によってメモリセルに格納されたデータは、ビットライン対ＢＬ、ＢＬＢに伝達される。
最適のレベルＶＢＬ＿ｏＰＴにプリチャージされたビットライン対ＢＬ、ＢＬＢの各々のレベルは、メモリセル１１２に格納された論理値に応じて変化する。つまり、ビットラインディベロップＢＬ＿ＤＥＶが進行される。ビットラインディベロップＢＬ＿ＤＥＶによってビットラインＢＬの電圧ＶＢＬは減少し、相補ビットラインＢＬＢの電圧ＶＢＬＢはほとんど変化しない。
Ｔ２の時点で、センスアンプイネーブル信号ＳＡＥがハイレベルＨに活性化されれば、センスアンプ１２４の動作が活性化されることによって、センシング動作が開始される。センスアンプ１２４のセンシング動作はビットライン対ＢＬ、ＢＬＢの電位差の検出に基づいて行われる。ビットライン対ＢＬ、ＢＬＢが最適のレベルＶＢＬ＿ｏＰＴに充電された状態でビットラインディベロップＢＬ＿ＤＥＶが行われるため、センシングが発生する時点（例えば、Ｔ３）でビットライン対ＢＬ、ＢＬＢのレベル差は、読み出しマージンを提供するに十分である。
Ｔ４の時点で、プリチャージ制御信号ＰＣＨＧがローレベルＬに活性化され、ワードラインＷＬのレベルは、ローレベルＬに非活性化される。そしてセンスアンプイネーブル信号ＳＡＥもローレベルＬに非活性化される。これによって、パストランジスタＰＴ１、ＰＴ２がターンオフされ、ビットライン対ＢＬ、ＢＬＢのプリチャージ動作が再開される。
以上では、メモリセルのセンシング動作時にビットライン対ＢＬ、ＢＬＢを最初から最適のレベルＶＢＬ＿ｏＰＴに提供する実施形態について説明した。この場合に、ビットライン対ＢＬ、ＢＬＢの電圧をプルアップするか、又はプルダウンする必要がないので、センシング速度を向上させることができる。
図１１は、第５実施形態に係るＳＲＡＭ構造を示す回路図である。図１１を参照すれば、ＳＲＡＭ１００は、ビットライン対ＢＬ、ＢＬＢに最適のレベルＶＢＬ＿ｏＰＴを提供するための基準電圧発生器１３３とギアシフティング回路（Ｇｅａｒ ｓｈｉｆｔｉｎｇ Ｃｉｒｃｕｉｔ）１２７とを含んでいる。ここで、メモリセル１１２、プリチャージ／等化回路１２２ａ、そしてセンスアンプ１２４の動作と機能は、上述の図９のそれらと実質的に同一であるので、これらに対する説明は省略する。
基準電圧発生器１３３は、ビットラインのプリチャージ動作時に最適のレベルＶＢＬ＿ｏＰＴを生成する。基準電圧発生器１３３は、第１駆動電圧ＶＤＤＣＥを電源にして電圧降下方式で最適のレベルＶＢＬ＿ｏＰＴを生成することができる。又は、基準電圧発生器１３３は、演算増幅器ＯＰ−Ａｍｐを利用して、最適のレベルＶＢＬ＿ｏＰＴを生成してもよい。基準電圧発生器１３３によって生成された最適のレベルＶＢＬ＿ｏＰＴは、メモリセル１１２のセンシング動作時にプリチャージ／等化回路１２２ａに提供される。そしてプリチャージ／等化回路１２２ａのＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ５が活性化されれば、ビットライン対ＢＬ、ＢＬＢは、最適のレベルＶＢＬ＿ｏＰＴに充電される。
しかし、基準電圧発生器１３３は、チップ面積の縮小のために十分な駆動能力を持たないことがある。この場合に、ＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ５が活性化されてもビットライン対ＢＬ、ＢＬＢのシフティングを迅速に進行し難い。加えて、最適のレベルＶＢＬ＿ｏＰＴのレベルは、ノイズ又は干渉によって一定のレベルの維持が困難になる。この場合に、ギアシフティンング回路１２７によってビットライン対ＢＬ、ＢＬＢのプリチャージレベルを補正することができる。
ギアシフティング回路１２７は、プルアップ信号ＶＳＦＴ＿ＰＵとプルダウン信号ＶＳＦＴ＿ＰＤに応答して、ビットライン対ＢＬ、ＢＬＢのレベルをプルアップ又はプルダウンさせる。ギアシフティング回路１２７は、第１駆動電圧ＶＤＤＣＥに接続されるＰＭＯＳトランジスタＰ６、Ｐ７を含んでいる。ＰＭＯＳトランジスタＰ６、Ｐ７は、プルアップ信号ＶＳＦＴ＿ＰＵに応答して、ビットライン対ＢＬ、ＢＬＢの各々のレベルを昇圧することができる。ギアシフティング回路１２７は、接地と接続されるＮＭＯＳトランジスタＮ６、Ｎ７を含んでいる。ＮＭＯＳトランジスタＮ６、Ｎ７は、プルダウン信号ＶＳＦＴ＿ＰＤに応答して、ビットライン対ＢＬ、ＢＬＢの各々のレベルを降圧することができる。
電圧分配方式を使用する基準電圧発生器１３３は、相対的に大きい電流が消費される。しかし、プルアップ又はプルダウン方式で制御されるギアシフティング回路１２７では、第１駆動電圧ＶＤＤＣＥと接地との間に電流経路が形成されない。したがって、電流の消耗が少なく、精度が低い基準電圧発生器１３３を通じてコースプリチャージング（Ｃｏａｒｓｅ ｐｒｅｃｈａｒｇｉｎｇ）を実行することができる。続いて、ギアシフティング回路１２７を通じて、最適のレベルＶＢＬ＿ｏＰＴにビットライン対ＢＬ、ＢＬＢに対するファインプリチャージング（Ｆｉｎｅ ｐｒｅｃｈａｒｇｉｎｇ）を実行することができる。
図１２は、図１１のＳＲＡＭでビットラインプリチャージ動作を簡単に示す電圧波形図である。図１２を参照すれば、ビットライン対ＢＬ、ＢＬＢは、駆動能力が小さい基準電圧発生器１３３の出力電圧にもかかわらず、ギアシフティング回路１２７によって最適のレベルＶＢＬ＿ｏＰＴにプリチャージされることが可能である。
Ｔ０の時点で、ビットラインに対するプリチャージ動作が開始される。プリチャージ制御信号ＰＣＨＧがローレベルＬに活性化されれば、プリチャージ／等化回路１２２ａのＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ５はターンオンされる。そして、基準電圧発生器１３３によって提供される最適のレベルＶＢＬ＿ｏＰＴがビットライン対ＢＬ、ＢＬＢに伝達される。しかし、基準電圧発生器１３３が駆動能力が小さいトランジスタで形成される場合に、ビットライン対ＢＬ、ＢＬＢの駆動能力は十分ではない可能性がある。この場合、ビットライン対ＢＬ、ＢＬＢのプリチャージ電圧は、ギアシフティング回路１２７によって最適のレベルＶＢＬ＿ｏＰＴに補正することができる。つまり、プルアップ信号ＶＳＦＴ＿ＰＵがＴ０の時点でローレベルＬに活性化されれば、ＰＭＯＳトランジスタＰ６、Ｐ７はターンオンされ、第１駆動電圧ＶＤＤＣＥがビットライン対ＢＬ、ＢＬＢに接続される。そして、ビットライン対ＢＬ、ＢＬＢの電圧レベルは、迅速に最適のレベルＶＢＬ＿ｏＰＴに収束する。
Ｔ１の時点で、プルアップ信号ＶＳＦＴ＿ＰＵが非活性化され、ギアシフティング回路１２７の動作が終了すれば、基準電圧発生器１３３が単独でビットライン対ＢＬ、ＢＬＢを最適のレベルＶＢＬ＿ｏＰＴに駆動することになる。予めギアリング区間ＰＣＨＧ＿ＧＳで十分にビットライン対ＢＬ、ＢＬＢが最適のレベルＶＢＬ＿ｏＰＴに近いレベルに充電されているので、区間Ｔ１〜Ｔ２の間に基準電圧発生器１３３の駆動能力だけでビットライン対ＢＬ、ＢＬＢを最適のレベルＶＢＬ＿ｏＰＴに充電するには問題がない。
Ｔ２の時点で、プリチャージ制御信号ＰＣＨＧはハイレベルＨに非活性化され、ワードラインＷＬは、ハイレベルＨに活性化される。これによって、プリチャージ／等化回路１２２ａのＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ５はターンオフされ、基準電圧発生器１３３からの最適のレベルＶＢＬ＿ｏＰＴの供給は遮断される。同時に、選択されたメモリセル１１２とビットライン対ＢＬ、ＢＬＢとを接続するパストランジスタＰＴ１、ＰＴ２はターンオンされる。パストランジスタＰＴ１、ＰＴ２によってメモリセルに格納されたデータは、ビットライン対ＢＬ、ＢＬＢに伝達される。
最適のレベルＶＢＬ＿ｏＰＴにプリチャージされたビットライン対ＢＬ、ＢＬＢの各々のレベルは、メモリセル１１２に格納された論理値に応じて変化する。つまり、ビットラインディベロップＢＬ＿ＤＥＶが行われる。ビットラインディベロップＢＬ＿ＤＥＶによってビットラインＢＬの電圧ＶＢＬは減少し、相補ビットラインＢＬＢの電圧ＶＢＬＢはほとんど変化しない。
Ｔ３の時点で、センスアンプイネーブル信号ＳＡＥがハイレベルＨに活性化され、センスアンプ１２４の動作が活性化されることによって、センシング動作が開始される。センスアンプ１２４のセンシング動作はビットライン対ＢＬ、ＢＬＢの電位差の検出に基づいて行われる。ビットライン対ＢＬ、ＢＬＢが最適のレベルＶＢＬ＿ｏＰＴに充電された状態でビットラインディベロップＢＬ＿ＤＥＶが行われるため、センシングが発生する時点（例えば、Ｔ４）でビットライン対ＢＬ、ＢＬＢのレベル差は、読み出しマージンを提供するに十分である。
Ｔ５の時点で、プリチャージ制御信号ＰＣＨＧがローレベルＬに活性化され、ワードラインＷＬのレベルは、ローレベルＬに非活性化される。そしてセンスイネーブル信号ＳＡＥもローレベルＬに非活性化される。これによって、パストランジスタＰＴ１、ＰＴ２はターンオフされ、ビットライン対ＢＬ、ＢＬＢのプリチャージ動作は再開される。
以上では駆動力が相対的に低い基準電圧発生器１３３ａとギアシフティング回路１２７とを混用して、最適のレベルＶＢＬ＿ｏＰＴにビットライン対ＢＬ、ＢＬＢをプリチャージする方法を説明した。駆動能力が小さい基準電圧発生器１３３ａとギアシフティング回路１２７とを混用する場合に、高電力特性を有するＳＲＡＭ１００を実現することができる。
図１３は、本発明の第６実施形態に係るＳＲＡＭ１００を示す回路図である。図１３を参照すれば、ＳＲＡＭ１００は、メモリセル１１２と、センスアンプ１２４と、プリチャージ／等化回路１２２ｂと、基準電圧発生器１３３と、パワースイッチ１２１と、シフトスイッチ１３５とを含んでいる。パワースイッチ１２１、プリチャージ／等化回路１２２ｂ、メモリセル１１２、センスアンプ１２４の機能は、図６のそれらと実質的に同一であるので、これらに対する説明は省略する。
パワースイッチ１２１とプリチャージ／等化回路１２２ｂは、第１駆動電圧ＶＤＤＣＥ又は第２駆動電圧ＶＤＤＰＥによるビットライン対ＢＬ、ＢＬＢのプリチャージ動作を支援する。加えて、基準電圧発生器１３３とシフトスイッチ１３５は、第１駆動電圧ＶＤＤＣＥ又は第２駆動電圧ＶＤＤＰＥではない基準電圧（ｅｘ、ＶＢＬ＿ｏＰＴ）にビットライン対ＢＬ、ＢＬＢをシフトする。基準電圧発生器１３３は、例えば、最適のレベルＶＢＬ＿ｏＰＴを生成する。そしてシフトスイッチ１３５は、ビットラインプリチャージ動作時に基準電圧発生器１３３から出力される最適のレベルＶＢＬ＿ｏＰＴにビットライン対ＢＬ、ＢＬＢのプリチャージ電圧をシフトさせることができる。つまり、シフトスイッチ１３５は、制御ロジック１３０から提供されるシフト制御信号ＶＳＦＴに応答して、パワースイッチ１２１とプリチャージ／等化回路１２２ｂによって充電されたビットライン対ＢＬ、ＢＬＢのレベルを補正することになる。
図１４は、図１３のＳＲＡＭのセンシング動作を簡略に示す波形図である。図１４を参照すれば、センシング動作時にビットライン対ＢＬ、ＢＬＢは、第２駆動電圧ＶＤＤＰＥによって一次的に充電され、基準電圧発生器１３３の出力電圧レベルにシフトされる。
Ｔ０の時点で、パワースイッチ１２１とプリチャージ／等化回路１２２ｂによるビットラインのプリチャージ動作が開始される。まず、プリチャージ制御信号ＰＣＨＧと等化信号ＥＱがローレベルＬに活性化され、第２駆動電圧ＶＤＤＰＥがビットライン対ＢＬ、ＢＬＢに伝達される。ビットライン対ＢＬ、ＢＬＢは、プリチャージ／等化回路１２２ｂによって第２駆動電圧ＶＤＤＰＥのレベルに充電されて維持される。しかし、第２駆動電圧ＶＤＤＰＥのレベルは、最適のレベルＶＢＬ＿ｏＰＴより低い。
Ｔ１の時点で、ビットライン対ＢＬ、ＢＬＢの電圧は、第２駆動電圧ＶＤＤＰＥから最適のレベルＶＢＬ＿ｏＰＴにシフトされる。このためにプリチャージ制御信号ＰＣＨＧがハイレベルＨに非活性化される。しかし、等化信号ＥＱはまだ低レベルＬを維持する。この時、シフト制御信号ＶＳＦＴがハイレベルＨに活性化されれば、第２駆動電圧ＶＤＤＰＥによる充電動作は終了し、最適のレベルＶＢＬ＿ｏＰＴへのシフティングが開始される。
つまり、シフトスイッチ１３５は、シフト制御信号ＶＳＦＴに応答して、基準電圧発生器１３３から出力される最適のレベルＶＢＬ＿ｏＰＴをビットライン対ＢＬ、ＢＬＢに伝達する。これによって、パワースイッチ１２１とプリチャージ／等化回路１２２ｂによって第２駆動電圧ＶＤＤＰＥのレベルに充電されたビットライン対ＢＬ、ＢＬＢの電圧は、最適のレベルＶＢＬ＿ｏＰＴのレベルにシフトされる。
Ｔ２の時点で、シフト制御信号ＶＳＦＴがローレベルＬに非活性化される。そして、読み出し動作のためにワードラインＷＬがハイレベルＨに遷移する。この時、パストランジスタＰＴ１、ＰＴ２がターンオンされ、ビットライン対ＢＬ、ＢＬＢのディベロップＢＬ＿ＤＥＶが開始される。
Ｔ３の時点で、センスアンプイネーブル信号ＳＡＥがハイレベルＨに活性化される。センスアンプ１２４の動作が活性化されることによって、センシング動作が開始される。センスアンプ１２４のセンシング動作はビットライン対ＢＬ、ＢＬＢの電位差の検出に基づいて行われる。ビットライン対ＢＬ、ＢＬＢが最適のレベルＶＢＬ＿ｏＰＴに充電された状態でビットラインディベロップＢＬ＿ＤＥＶが行われるため、センシングが発生する時点Ｔ４で、ビットライン対ＢＬ、ＢＬＢのレベル差は、十分なマージンを持つようになる。
Ｔ５の時点で、プリチャージ制御信号ＰＣＨＧ、ワードラインＷＬ、センシングイネーブル信号ＳＡＥの電圧がローレベルＬに遷移することになれば、パストランジスタＰＴ１、ＰＴ２はターンオフされ、ビットライン対ＢＬ、ＢＬＢのプリチャージ動作は再開される。
以上では、パワースイッチ１２１による１次的な充電と基準電圧発生器１３３から生成された最適のレベルＶＢＬ＿ｏＰＴへのシフティング動作を説明した。
図１５は、本発明の第７実施形態に係るＳＲＡＭを示す回路図である。図１５を参照すれば、ＳＲＡＭ１００は、メモリセル１１２と、センスアンプ１２４と、プリチャージ／等化回路１２２ｂと、ギアシフティング回路１２７と、基準電圧発生器１３３と、シフトスイッチ１３５とを含んでいる。プリチャージ／等化回路１２２ｂ、メモリセル１１２、センスアンプ１２４の機能は、図１１のそれらと実質的に同一であるので、これらに対する説明は省略する。
プリチャージ／等化回路１２２ｂは、センシング動作の前に、第２駆動電圧ＶＤＤＰＥをビットライン対ＢＬ、ＢＬＢに伝達する。加えて、基準電圧発生器１３３とシフトスイッチ１３５は、第２駆動電圧ＶＤＤＰＥにプリチャージされたビットライン対ＢＬ、ＢＬＢを基準電圧（ｅｘ、ＶＢＬ＿ｏｐＴ）にシフトさせる。基準電圧発生器１３３とシフトスイッチ１３５は、上述の図１３のそれと実質的に同一であるので、これらに対する詳細な説明は省略する。
ギアシフティング回路１２７は、上述の図１３のパワースイッチ１２１の役割に代えることができる。パワースイッチ１２１が存在する場合に、必要に応じて第１駆動電圧ＶＤＤＣＥにビットライン対ＢＬ、ＢＬＢをプリチャージすることができる。しかし、プリチャージ／等化回路１２２ｂによって第２駆動電圧ＶＤＤＰＥが固定的に提供され、基準電圧発生器１３３の駆動能力が十分でない場合には、付加的なシフティング手段が必要になる。
ギアシフティング回路１２７は、プリチャージ動作時にプルアップ信号ＶＳＦＴ＿ＰＵとプルダウン信号ＶＳＦＴ＿ＰＤに応答して、ビットライン対ＢＬ、ＢＬＢのレベルをプルアップ又はプルダウンさせる。ギアシフティング回路１２７は、第１駆動電圧ＶＤＤＣＥと接続されるＰＭＯＳトランジスタＰ６、Ｐ７を含んでいる。ＰＭＯＳトランジスタＰ６、Ｐ７は、プルアップ信号ＶＳＦＴ＿ＰＵに応答して、ビットライン対ＢＬ、ＢＬＢの各々のレベルを昇圧することができる。ギアシフティング回路１２７は、接地と接続されるＮＭＯＳトランジスタＮ６、Ｎ７を含んでいる。ＮＭＯＳトランジスタＮ６、Ｎ７は、プルダウン信号ＶＳＦＴ＿ＰＤに応答して、ビットライン対ＢＬ、ＢＬＢの各々のレベルを降圧することができる。
駆動能力が相対的に小さい基準電圧発生器１３３を通じて、最適のレベルＶＢＬ＿ｏＰＴを生成し、ギアシフティング回路１２７を通じて基準電圧発生器１３３の駆動能力を補完すれば、ビットライン対ＢＬ、ＢＬＢのプリチャージ速度を向上させることができる。
図１６は、図１５のＳＲＡＭのセンシング動作を簡略に示す波形図である。図１６を参照すれば、ビットライン対ＢＬ、ＢＬＢは、第２駆動電圧ＶＤＤＰＥによって一次的に充電され、基準電圧発生器１３３とギアシフティング回路１２７によって最適のレベルＶＢＬ＿ｏＰＴにシフトされる。
Ｔ０の時点で、プリチャージ／等化回路１２２ｂによるビットラインのプリチャージ動作が開始される。まず、プリチャージ制御信号ＰＣＨＧと等化信号ＥＱがローレベルＬに活性化されれば、第２駆動電圧ＶＤＤＰＥがビットライン対ＢＬ、ＢＬＢに伝達される。ビットライン対ＢＬ、ＢＬＢは、プリチャージ／等化回路１２２ｂによって第２駆動電圧ＶＤＤＰＥレベルに充電されて維持される。しかし、第２駆動電圧ＶＤＤＰＥのレベルは、最適のレベルＶＢＬ＿ｏＰＴより低い。
Ｔ１の時点で、ビットライン対ＢＬ、ＢＬＢの電圧は、第２駆動電圧ＶＤＤＰＥから最適のレベルＶＢＬ＿ｏＰＴにシフトされる。このためにプリチャージ制御信号ＰＣＨＧがハイレベルＨに非活性化される。しかし、等化信号ＥＱはまだ低レベルＬを維持する。この時、シフト制御信号ＶＳＦＴがハイレベルＨに、そしてプルアップ信号ＶＳＦＴ＿ＰＵがローレベルＬに活性化されれば、第２駆動電圧ＶＤＤＰＥによる充電動作は終了し、最適のレベルＶＢＬ＿ｏＰＴにプルアップ又はシフティングされる。
Ｔ２の時点で、シフト制御信号ＶＳＦＴがローレベルＬに非活性化される。そして、読み出し動作のためにワードラインＷＬがハイレベルＨに遷移する。この時、パストランジスタＰＴ１、ＰＴ２がターンオンされれば、ビットライン対ＢＬ、ＢＬＢのディベロップが開始される。
Ｔ３の時点で、センスアンプイネーブル信号ＳＡＥがハイレベルＨに活性化されれば、センスアンプ１２４の動作が活性化されることによって、センシング動作が開始される。センスアンプ１２４のセンシング動作はビットライン対ＢＬ、ＢＬＢの電位差の検出に基づいて行われる。ビットライン対ＢＬ、ＢＬＢが最適のレベルＶＢＬ＿ｏＰＴに充電された状態でビットラインディベロップメＢＬ＿ＤＥＶが行われるため、センシングが発生する時点Ｔ４で、ビットライン対ＢＬ、ＢＬＢのレベル差は、十分なマージンを持つようになる。
Ｔ５の時点で、プリチャージ制御信号ＰＣＨＧ、ワードラインＷＬ、センシングイネーブル信号ＳＡＥがローレベルＬに遷移することになれば、パストランジスタＰＴ１、ＰＴ２がターンオフされ、ビットライン対ＢＬ、ＢＬＢのセンシング動作は終了し、プリチャージ動作は再開される。
以上では、第２駆動電圧ＶＤＤＰＥによる一次的な充電と、基準電圧発生器１３３とギアシフティング回路１２７による追加的なシフティング又はプルアップ動作を説明した。この場合、基準電圧発生器１３３の駆動能力が低くても、ビットライン対ＢＬ、ＢＬＢは、最適のレベルＶＢＬ＿ｏＰＴに充電することができる。
図１７は、本発明の第８実施形態に係るＳＲＡＭ１００の構造を示す回路図である。図１７を参照すれば、本発明のＳＲＡＭ１００は、プリチャージ動作時にビットライン対ＢＬ、ＢＬＢのレベルを制御するためのプリチャージ／等化回路１２２ｃと、プルアップ／プルダウン回路１２６とを含んでいる。ここで、メモリセル１１２、プルアップ／プルダウン回路１２６、そしてセンスアンプ１２４は、上述の図１１のそれらと実質的に同一であるので、これらに対する説明は省略する。
プリチャージ／等化回路１２２ｃは、第１駆動電圧ＶＤＤＣＥをビットライン対ＢＬ、ＢＬＢにスイッチングするためのＮＭＯＳトランジスタＮ２３、Ｎ２４を含んでいる。そしてプリチャージ／等化回路１２２ｃは、ビットライン対ＢＬ、ＢＬＢを等化させるためのＰＭＯＳトランジスタＰ５を含んでいる。ＮＭＯＳトランジスタＮ２３、Ｎ２４の各々のゲートには、プリチャージ制御信号ＰＣＨＧが提供される。プリチャージ制御信号ＰＣＨＧがハイレベルＨに活性化されれば、ＮＭＯＳトランジスタＮ２３、Ｎ２４はターンオンされる。この時、ターンオンされたＮＭＯＳトランジスタＮ２３、Ｎ２４の各々はＮ型半導体のドレイン（Ｄｒａｉｎ）とＰ型チャネルとの間に存在するダイオード型の電位障壁を有する。したがって、ＮＭＯＳトランジスタＮ２３、Ｎ２４の各々は、ドレイン（Ｄｒａｉｎ）に提供される第１駆動電圧ＶＤＤＣＥを電位障壁だけ降下された電圧ＶＤＤＣＥ−Ｖｔｈ＝ＶＤｉｏでビットライン対ＢＬ、ＢＬＢに提供する。等化信号ＥＱに応答して、ＰＭＯＳトランジスタＰ５は、ビットライン対ＢＬ、ＢＬＢを等化させる。
ＮＭＯＳトランジスタＮ２３、Ｎ２４によってコースプリチャージ電圧ＶＤＤＣＥ−Ｖｔｈ＝ＶＤｉｏに充電されたビットライン対ＢＬ、ＢＬＢは、プルアップ／プルダウン回路１２６によってファインプリチャージ電圧ＶＢＬ＿ｏＰＴにシフトすることができる。プルアップ／プルダウン回路１２６は、プルアップ信号ＶＳＦＴ＿ＰＵとプルダウン信号ＶＳＦＴ＿ＰＤに応答して、ビットライン対ＢＬ、ＢＬＢのレベルを最適のレベルＶＢＬ＿ｏＰＴに調整することができる。
以上で説明した第８実施形態によれば、ＮＭＯＳトランジスタＮ２３、Ｎ２４は、電源と接地との間の電流経路なしのコースプリチャージ電圧ＶＤＤＣＥ−Ｖｔｈ＝ＶＤｉｏを提供することができる。加えて、第２駆動電圧ＶＤＤＰＥを使用しなくても、最適のレベルＶＢＬ＿ｏＰＴにビットライン対ＢＬ、ＢＬＢをプリチャージすることができるので、簡単なパワールーティング（Ｐｏｗｅｒ ｒｏｕｔｉｎｇ）を提供することができる。
図１８は、図１７のＳＲＡＭのビットラインプリチャージ動作を示す電圧波形図である。図１８を参照すれば、ビットライン対ＢＬ、ＢＬＢは、ダイオード結線されたＮＭＯＳトランジスタＮ２３、Ｎ２４によってコースプリチャージ電圧ＶＤＤＣＥ−Ｖｔｈ＝ＶＤｉｏにプリチャージされた後、最適のレベルＶＢＬ＿ｏＰＴにシフトされる。
Ｔ０の時点で、プリチャージ制御信号ＰＣＨＧがハイレベルＨに活性化されれば、プリチャージ／等化回路１２２ｃのＮＭＯＳトランジスタＮ２３、Ｎ２４はターンオンされ、第１駆動電圧ＶＤＤＣＥは、電位障壁だけ降下されたコースプリチャージ電圧ＶＤＤＣＥ−Ｖｔｈ＝ＶＤｉｏレベルでビットライン対ＢＬ、ＢＬＢに伝達される。
Ｔ１の時点で、プリチャージ制御信号ＰＣＨＧはハイレベルＨに非活性化され、プルアップ信号ＶＳＦＴ＿ＰＵが活性化される。プルアップ信号ＶＳＦＴ＿ＰＵが活性化されるパルス区間の間、ビットライン対ＢＬ、ＢＬＢは、コースプリチャージ電圧ＶＤＤＣＥ−Ｖｔｈ＝ＶＤｉｏから最適のレベルＶＢＬ＿ｏＰＴのレベルにシフトされる。
Ｔ２の時点で、等化信号ＥＱとプルアップ制御信号ＶＳＦＴ＿ＵＰがハイレベルＨに非活性化される。そして、読み出し動作のためにワードラインＷＬがハイレベルＨに遷移する。この時、パストランジスタＰＴ１、ＰＴ２がターンオンされれば、ビットライン対ＢＬ、ＢＬＢのディベロップが開始される。
Ｔ３の時点で、センスアンプイネーブル信号ＳＡＥがハイレベルＨに活性化されれは、センスアンプ１２４の動作が活性化されることによって、センシング動作が開始される。センスアンプ１２４のセンシング動作はビットライン対ＢＬ、ＢＬＢの電位差の検出に基づいて行われる。ビットライン対ＢＬ、ＢＬＢが最適のレベルＶＢＬ＿ｏＰＴに充電された状態でビットラインディベロップメＢＬ＿ＤＥＶが行われるため、センシングが発生する時点Ｔ４で、ビットライン対ＢＬ、ＢＬＢのレベル差は、十分なマージンを持つようになる。
Ｔ５の時点で、プリチャージ制御信号ＰＣＨＧはハイレベルＨに、ワードラインＷＬとセンシングイネーブル信号ＳＡＥは、ローレベルＬに遷移することになる。それでは、パストランジスタＰＴ１、ＰＴ２はターンオフされ、ビットライン対ＢＬ、ＢＬＢのプリチャージ動作は再開される。
以上では、ダイオードのような電圧降下を提供するＮＭＯＳトランジスタＮ２３、Ｎ２４によってビットライン対ＢＬ、ＢＬＢを一次的にプリチャージする方式を説明した。加えて、プルアップ／プルダウン回路１２６によってビットライン対ＢＬ、ＢＬＢは、最適のレベルＶＢＬ＿ｏＰＴにシフトすることができることを説明した。
図１９は、本発明の第９実施形態に係るＳＲＡＭ１００の構造を示す回路図である。図１９を参照すれば、本発明のＳＲＡＭ１００は、プリチャージ動作時にビットライン対ＢＬ、ＢＬＢのレベルを制御するためのプリチャージ／等化回路１２２ｄとクランプ制御部１３６とを含んでいる。ここで、メモリセル１１２、そしてセンスアンプ１２４は、上述の図１７のそれと実質的に同一であるので、これらに対する説明は省略する。
プリチャージ／等化回路１２２ｄは、図１７のプリチャージ／等化回路１２２ｃと構造的には同じである。しかし、ＮＭＯＳトランジスタＮ２３、Ｎ２４のゲートには、クランプ制御部１３６から提供されるクランプ電圧Ｖｃｌｐ＿ｒｅｆが提供される。クランプ電圧Ｖｃｌｐ＿ｒｅｆは、プリチャージ制御信号ＰＣＨＧＢによってスイッチングされてＮＭＯＳトランジスタＮ２３、Ｎ２４のゲートに伝達される。つまり、プリチャージ制御信号ＰＣＨＧＢのローレベルＬ区間でＰＭＯＳトランジスタＰ４０がターンオンされ、ＮＭＯＳトランジスタＮ４０はターンオフされる。この時、クランプ電圧Ｖｃｌｐ＿ｒｅｆがＮＭＯＳトランジスタＮ２３、Ｎ２４のゲートに伝達される。
プリチャージ／等化回路１２２ｄは、第１駆動電圧ＶＤＤＣＥをビットライン対ＢＬ、ＢＬＢにスイッチングするためのＮＭＯＳトランジスタＮ２３、２４を含んでいる。そしてプリチャージ／等化回路１２２ｄは、ビットライン対ＢＬ、ＢＬＢを等化させるためのＰＭＯＳトランジスタＰ５を含んでいる。プリチャージ制御信号ＰＣＨＧＢのローレベルＬ区間でクランプ電圧Ｖｃｌｐ＿ｒｅｆがＮＭＯＳトランジスタＮ２３、Ｎ２４の各々のゲートに提供されれば、ＮＭＯＳトランジスタＮ２３、Ｎ２４はターンオンされ、第１駆動電圧ＶＤＤＣＥによってビットライン対ＢＬ、ＢＬＢのプリチャージが開始される。しかし、ビットライン対ＢＬ、ＢＬＢの電位が増加してシャットオフレベルＶｃｌｐ＿ｒｅｆ−Ｖｔｈまで増加すると、ＮＭＯＳトランジスタＮ２３、Ｎ２４は遮断される。
ここで、ＶｔｈはＮＭＯＳトランジスタＮ２３、２４のしきい値電圧である。つまり、ＮＭＯＳトランジスタＮ２３、Ｎ２４のゲートソース電圧Ｖｇｓがしきい値電圧より低くなれば、ＮＭＯＳトランジスタＮ２３、Ｎ２４を通じたプリチャージは中断される。したがって、ビットライン対ＢＬ、ＢＬＢがプリチャージされる電圧のレベルは、シャットオフレベルＶｃｌｐ＿ｒｅｆ−Ｖｔｈになる。ＮＭＯＳトランジスタＮ２３、Ｎ２４のシャットオフレベルＶｃｌｐ＿ｒｅｆ−Ｖｔｈが最適のレベルＶＢＬ＿ｏＰＴのレベルと一致するように基準電圧発生器１３３ｂを設定することができる。
この場合、クランプされたＮＭＯＳトランジスタＮ２３、Ｎ２４によってビットライン対ＢＬ、ＢＬＢは、最初から最適のレベルＶＢＬ＿ｏＰＴに充電することができる。したがって、ビットライン対ＢＬ、ＢＬＢに対する別途のプルアップやプルダウンのようなレベル調整過程は必要ではない。
以上で説明した第９実施形態によれば、ＮＭＯＳトランジスタＮ２３、Ｎ２４のクランピングを通じて、最初から最適のレベルＶＢＬ＿ｏＰＴにビットライン対ＢＬ、ＢＬＢをプリチャージすることができる。加えて、この場合にも、第２駆動電圧ＶＤＤＰＥを使用しなくても、最適のレベルＶＢＬ＿ｏＰＴにビットライン対ＢＬ、ＢＬＢをプリチャージすることができるので、簡単なパワールーティング（Ｐｏｗｅｒ ｒｏｕｔｉｎｇ）を提供することができる。
図２０は、図１９のＳＲＡＭのビットラインプリチャージ動作を示す電圧波形図である。図２０を参照すれば、ビットライン対ＢＬ、ＢＬＢは、プリチャージ／等化回路１２２ｄの活性化時点から最適のプリチャージ電圧ＶＢＬ＿ｏＰＴ＝Ｖｃｌｐ＿ｒｅｆ−Ｖｔｈにプリチャージすることができる。
Ｔ０の時点で、プリチャージ制御信号ＰＣＨＧＢがローレベルＬに活性化されれば、クランプ制御部１３６の基準電圧発生器１３３ｂで生成されたクランプ電圧Ｖｃｌｐ＿ｒｅｆがプリチャージ／等化回路１２２ｄのＮＭＯＳトランジスタＮ２３、Ｎ２４に提供される。それでは、ビットライン対ＢＬ、ＢＬＢは、最適のプリチャージ電圧ＶＢＬ＿ｏＰＴ＝Ｖｃｌｐ＿ｒｅｆ−Ｖｔｈに充電される。
Ｔ１の時点で、プリチャージ制御信号ＰＣＨＧＢはハイレベルＨに非活性化される。そして、ワードラインＷＬの電圧はハイレベルＨに遷移する。ワードラインＷＬの活性化に応じて、パストランジスタＰＴ１、ＰＴ２がターンオンされれば、ビットライン対ＢＬ、ＢＬＢのディベロップ動作ＢＬ＿ＤＥＶが行われる。
Ｔ２の時点で、センスアンプイネーブル信号ＳＡＥがハイレベルＨに非活性化される。センスアンプ１２４の動作が活性化されることによって、センシング動作が開始される。センスアンプ１２４のセンシング動作はビットライン対ＢＬ、ＢＬＢの電位差の検出に基づいて行われる。ビットライン対ＢＬ、ＢＬＢが最適のレベルＶＢＬ＿ｏＰＴに充電された状態でビットラインのディベロップ動作ＢＬ＿ＤＥＶが行われるため、センシングが発生する時点Ｔ４で、ビットライン対ＢＬ、ＢＬＢのレベル差は、十分なマージンを持つようになる。
Ｔ３の時点で、プリチャージ制御信号ＰＣＨＧＢはローレベルＬに、ワードラインＷＬとセンシングイネーブル信号ＳＡＥは、ローレベルＬに遷移することになれば、パストランジスタＰＴ１、ＰＴ２はターンオフされ、ビットライン対ＢＬ、ＢＬＢのプリチャージ動作が再開される。
以上の図１９及び図２０は、ＮＭＯＳトランジスタＮ２３、Ｎ２４のクランピングによってビットライン対ＢＬ、ＢＬＢが最初から最適のレベルＶＢＬ＿ｏＰＴにプリチャージされる実施形態を説明した。この場合、一つの駆動電圧ＶＤＤＣＥのみをルーティングすればよいので、パワーラインの配置が容易である。加えて、ビットライン対ＢＬ、ＢＬＢに対する別途のプルアップ又はプルダウン操作が不要であるため、センシング速度の向上を期待することができる。
図２１は、本発明の実施形態に適用される携帯端末を示すブロック図である。図２１を参照すれば、本発明の実施形態に係る携帯端末１０００は、イメージ処理部１１００と、無線送受信部１２００と、オーディオ処理部１３００と、イメージファイル生成部１４００と、ＳＲＡＭ１５００と、ユーザインターフェース１６００と、コントローラ１７００とを含んでいる。
イメージ処理部１１００は、レンズ１１１０と、イメージセンサ１１２０と、イメージプロセッサ１１３０と、ディスプレイ部１１４０とを含んでいる。無線送受信部１２００は、アンテナ１２１０と、トランシーバ１２２０と、モデム１２３０とを含んでいる。オーディオ処理部１３００は、オーディオプロセッサ１３１０と、マイク１３２０と、スピーカ１３３０とを含んでいる。
携帯端末１０００には、様々な種類の半導体装置を含むことができる。特に、コントローラ１７００の機能を実行するアプリケーションプロセッサ（Ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ）の場合には低電力、高性能が要求される。このような要求に応じて、コントローラ１７００は、微細化工程に応じて、マルチコアの形態に提供されることもある。コントローラ１７００は、本発明のプリチャージ方式を適用するＳＲＡＭ１７５０を含むことができる。ＳＲＡＭ１７５０は、デュアルパワー方式で駆動されるが、どのような場合にも、安定したプリチャージ動作を実行して、高い信頼性又は接近速度を提供する。
本発明に係るシステムオンチップは、多様な形態のパッケージを利用して実装することができる。例えば、本発明に係るシステムオンチップは、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、ＢＧＡｓ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ）、ＣＳＰｓ（Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ）、ＰＬＣＣ（Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ）、ＰＤＩＰ（Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、ＣＯＢ（Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）、ＣＥＲＤＩＰ（Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、ＭＱＦＰ（Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ）、ＴＱＦＰ（Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ）、ＳＯＩＣ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＳＳＯＰ（Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ）、ＴＱＦＰ（Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ）、ＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）、ＷＦＰ（Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ）、ＷＳＰ（Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ）などのようなパッケージを使用して実装することができる。
以上のように、図面と明細書で最適の実施形態を開示した。ここで特定の用語が使用されたが、これは単に本発明を説明するための目的として使用されており、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されているわけではない。したがって、本技術分野の通常の知識を有する者であれば、これから多様な変形及び均等な他の実施形態が可能であることを理解することができる。したがって、本発明の真の技術的保護範囲は、添付された特許請求の範囲の技術的思想によって決められなければならない。
１１０・・・セルアレイ
１１２・・・メモリセル
１２０・・・周辺回路
１２１・・・パワースイッチ
１２２ａ、１２２ｂ、１２２ｃ・・・プリチャージ／等化回路
１２４・・・センスアンプ
１２５・・・シフト回路
１２６・・・プルアップ／プルダウン回路
１２７・・・ギアシフティング回路
１１１０・・・レンズ
１１２０・・・イメージセンサ
１１３０・・・イメージプロセッサ
１１４０・・・ディスプレイ部
１２１０・・・アンテナ
１２２０・・・トランシーバ
１２３０・・・モデム
１３１０・・・オーディオ処理部
１４００・・・イメージファイル生成部
１５００・・・不揮発性メモリ
１６００・・・ユーザインターフェース
１７００・・・コントローラ
１７５０・・・ＳＲＡＭ

Claims (21)

  1. 第１駆動電圧が提供されて、データを格納するメモリセルと、
    前記メモリセルに接続されるビットライン対と、
    前記第１駆動電圧より低い第２駆動電圧によって駆動され、前記ビットライン対に接続されるセンスアンプと、
    前記第１及び第２駆動電圧の中からプリチャージ電圧を選択し、前記ビットライン対を前記選択されたプリチャージ電圧にプリチャージし、前記プリチャージ電圧をターゲット電圧に調整する制御ロジックとを含むことを特徴とするＳＲＡＭ装置。
  2. 前記第２駆動電圧が特定の電圧より高い場合に、前記制御ロジックは、前記第２駆動電圧を前記プリチャージ電圧に選択し、
    前記第２駆動電圧が、前記特定の電圧より低い場合には、前記制御ロジックは、前記第１駆動電圧を前記プリチャージ電圧に選択することを特徴とする請求項１に記載のＳＲＡＭ装置。
  3. 前記特定電圧は、前記センスアンプが、前記メモリセルに格納されたデータを感知するための最小電圧に対応することを特徴とする請求項２に記載のＳＲＡＭ装置。
  4. 前記第１及び第２駆動電圧の電圧差が特定の電圧差より小さい場合に、前記制御ロジックは、前記第２駆動電圧を前記プリチャージ電圧に選択し、
    前記電圧差が前記特定の電圧差より大きい場合には、前記制御ロジックは、前記第１駆動電圧を前記プリチャージ電圧に選択することを特徴とする請求項１に記載のＳＲＡＭ装置。
  5. 前記特定の電圧差は約２５０ｍＶに対応することを特徴とする請求項４に記載のＳＲＡＭ装置。
  6. 前記制御ロジックは、前記電圧差を検出し、検出の結果に基づいて選択信号を生成するレベル検出器を含み、
    前記選択信号に応じて前記プリチャージ電圧を選択するパワースイッチと、
    前記制御ロジックの制御に応じて前記パワースイッチによって選択された電圧に前記ビットライン対をプリチャージするプリチャージ及び等化回路とを含むことを特徴とする請求項４に記載のＳＲＡＭ装置。
  7. 前記制御ロジックの制御に応じて前記プリチャージ電圧を選択するパワースイッチと、
    前記制御ロジックの制御に応じて前記パワースイッチによって選択された電圧に前記ビットライン対をプリチャージするプリチャージ及び等化回路とを含むことを特徴とする請求項１に記載のＳＲＡＭ装置。
  8. 前記制御ロジックの制御に応じて前記プリチャージ電圧を前記ターゲット電圧に調整するプリチャージ電圧調整回路をさらに含むことを特徴とする請求項１に記載のＳＲＡＭ装置。
  9. 前記プリチャージ電圧調整回路は、前記制御ロジックからのプルアップ又はプルダウン制御信号に応答して、前記第１駆動電圧又は接地電圧を使用して、前記プリチャージ電圧をプルアップ又はプルダウンするプルアップ及びプルダウン回路を含むことを特徴とする請求項８に記載のＳＲＡＭ装置。
  10. 前記プリチャージ電圧調整回路は、前記ターゲット電圧を生成する基準電圧発生器を含み、
    前記制御ロジックは、前記ビットライン対のプリチャージ電圧が、前記ターゲット電圧に調整されるように、前記基準電圧発生器を制御することを特徴とする請求項８に記載のＳＲＡＭ装置。
  11. 前記プリチャージ電圧調整回路は、前記第１駆動電圧を使用して、前記プリチャージ電圧を前記ターゲット電圧に調整するシフト回路を含み、
    前記制御ロジックは、前記プリチャージ電圧が、前記ターゲット電圧に調整されるように、前記シフト回路を制御することを特徴とする請求項８に記載のＳＲＡＭ装置。
  12. 前記プリチャージ電圧調整回路は、
    前記制御ロジックからのプルアップ又はプルダウン制御信号に応答して、前記第１駆動電圧又は接地電圧を使用して、前記プリチャージ電圧をプルアップ又はプルダウンするプルアップ及びプルダウン回路と、
    前記制御ロジックの制御に応じて前記ビットライン対に提供される前記ターゲット電圧を生成する基準電圧発生器とを含み、
    前記プルアップ及びプルダウン回路と、前記基準電圧発生器は、前記ビットライン対のプリチャージ電圧が、前記ターゲット電圧に調整されるように相互作用することを特徴とする請求項８に記載のＳＲＡＭ装置。
  13. 前記制御ロジックは、前記ＳＲＡＭ装置の動作モードに応じて前記プリチャージ電圧を選択することを特徴とする請求項１に記載のＳＲＡＭ装置。
  14. 前記動作モードが高速動作モードに対応する場合に、前記第２駆動電圧が、前記プリチャージ電圧に選択され、
    前記動作モードが低速動作モードに対応する場合には、前記第１駆動電圧が、前記プリチャージ電圧に選択されることを特徴とする請求項１３に記載のＳＲＡＭ装置。
  15. ＳＲＡＭ装置のビットラインプリチャージ方法において、
    第１駆動電圧をメモリセルに提供する段階と、
    前記第１駆動電圧より低い第２駆動電圧をセンスアンプに提供する段階と、
    前記第１駆動電圧と前記第２駆動電圧のうちのいずれか一つをプリチャージ電圧に選択する段階と、
    前記選択されたプリチャージ電圧を前記メモリセルと電気的に接続されたビットライン対に提供する段階と、
    前記センスアンプがセンシング動作を実行する前に、前記プリチャージ電圧をターゲット電圧に調整する段階とを含むことを特徴とするプリチャージ方法。
  16. 前記プリチャージ電圧を選択する段階は、
    前記ＳＲＡＭ装置の動作モードを検出する段階と、
    検出の結果、高速動作モードである場合に、前記第２駆動電圧を前記プリチャージ電圧に選択する段階と、
    検出の結果、低速動作モードである場合には、前記第１駆動電圧を前記プリチャージ電圧に選択する段階とを含むことを特徴とする請求項１５に記載のプリチャージ方法。
  17. 前記プリチャージ電圧を選択する段階は、
    前記第１駆動電圧と前記第２駆動電圧との電圧差を検出する段階と、
    検出の結果、前記電圧差が特定の電圧差より小さい場合に、前記第２駆動電圧を前記プリチャージ電圧に選択する段階と、
    検出の結果、前記電圧差が特定の電圧差より大きい場合には、前記第１駆動電圧を前記プリチャージ電圧に選択する段階とを含むことを特徴とする請求項１５に記載のプリチャージ方法。
  18. 前記プリチャージ電圧を選択する段階は、
    前記第２駆動電圧と特定の電圧とを比較する段階と、
    前記第２駆動電圧が、前記特定の電圧より高い場合に、前記第２駆動電圧を前記プリチャージ電圧に選択する段階と、
    前記第２駆動電圧が、前記特定の電圧より低い場合には、前記第１駆動電圧を前記プリチャージ電圧に選択する段階とを含むことを特徴とする請求項１５に記載のプリチャージ方法。
  19. ビットライン対と、
    前記ビットライン対に接続され、第１駆動電圧が提供されるメモリセルと、
    前記ビットライン対の一側に電気的に接続されるプリチャージ電圧ソースと、
    前記ビットライン上の他側に接続され、前記第１駆動電圧より低い第２駆動電圧が提供されるセンスアンプと、
    前記センスアンプがセンシング動作を実行する前に、前記ビットライン対のプリチャージ電圧がターゲット電圧にプリチャージされるように前記プリチャージ電圧ソースを制御する制御ロジックとを含むことを特徴とするＳＲＡＭ装置。
  20. 前記プリチャージ電圧ソースは、第２駆動電圧と、プルアップ及びプルダウン回路の出力を含み、
    前記制御ロジックは、前記プルアップ及びプルダウン回路にプルアップ及びプルダウン制御信号を提供し、前記第２駆動電圧は、前記ビットライン対の一側と前記プルアップ及びプルダウン回路に電気的に接続されることを特徴とする請求項１９に記載のＳＲＡＭ装置。
  21. 前記プリチャージ電圧ソースは、第１駆動電圧とクランプ制御ユニットとを含み、
    前記第１駆動電圧は、前記ビットライン対の一側に接続され、前記クランプ制御ユニットは、前記制御ロジックの制御に応じて前記第１駆動電圧を降下させるためのＮＭＯＳトランジスタのゲートに電圧を提供し、
    前記電圧は、前記ターゲット電圧と前記ＮＭＯＳトランジスタのしきい値電圧の和に対応することを特徴とする請求項１９に記載のＳＲＡＭ装置。
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