KR20070103921A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR20070103921A KR1020060035844A KR20060035844A KR20070103921A KR 20070103921 A KR20070103921 A KR 20070103921A KR 1020060035844 A KR1020060035844 A KR 1020060035844A KR 20060035844 A KR20060035844 A KR 20060035844A KR 20070103921 A KR20070103921 A KR 20070103921A
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홍창기
윤보언
김호영
임종흔
한상엽
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Abstract

반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 기판 상에 하드 마스크들을 형성하는 것을 구비한다. 상기 하드 마스크들을 식각 마스크로 사용하여 상기 기판을 식각하여 제 1 방향으로 연장된 길이들을 갖고, 이차원적으로 배열된 복수개의 활성 핀들을 한정하는 소자 분리 트렌치를 형성한다. 그리고, 상기 소자 분리 트렌치 및 상기 하드 마스크들 사이의 공간을 채우는 소자 분리막을 형성하고, 상기 소자 분리막을 패터닝하여 상기 제 1 방향을 따라 인접하는 상기 활성 핀들 사이에 홀들을 형성한다. 상기 홀들을 채우는 매립 패턴들을 형성하되, 상기 매립 패턴들은 상기 하드 마스크들 또는 상기 소자 분리막보다 높은 연마 속도를 갖는 물질막으로 형성한다. 상기 하드 마스크들 및 상기 매립 패턴들을 식각 마스크로 사용하여 상기 소자 분리막을 식각하여 상기 매립 패턴들 및 상기 활성 핀들 사이에 상기 활성 핀들의 측벽들을 노출시키는 리세스들을 형성한다. 그리고, 상기 리세스들을 채우며 상기 활성 핀들을 제 2 방향으로 가로지르는 게이트 패턴들을 형성한다.
반도체 소자, 핀 펫

Description

반도체 소자의 제조방법{Method of fabricating semiconductor device}
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자의 평면도이다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 전류 구동 능력을 향상시키고, 전기적으로 관련 없는 활성 핀들의 측벽의 노출을 방지하는 반도체 소자의 제조방법에 관한 것이다.
최근에 반도체 소자는 서브 마이크론 이하의 디자인 룰을 가지고 전기적 특성을 향상시키기 위하여 종래의 평면형 트랜지스터를 대체할 수 있는 소자 구조로서 채널 양쪽에 게이트를 두어 채널의 전위를 효과적으로 조절할 수 있는 핀 펫 소자(Fin-FET Device)가 제안된 바 있다. 핀 펫 소자는 기존의 반도체 공정 기술을 그대로 이용하면서 효과적으로 전류 구동 능력을 향상시킨다. 반도체 메모리 소자의 셀 영역과 같이 일정한 규칙성을 갖도록 이차원적으로 배열된 핀 펫 소자들이 배치된 반도체 소자에서, 상기 핀 펫 소자들은 트렌치 소자분리 기술(trench isolation technique)을 사용하여 형성된 소자 분리막에 의해 절연된 복수개의 활성 핀들에 형성될 수 있다. 이 경우에, 소자 분리막은 상기 활성 핀들 상부 영역의 측벽들을 노출시킬 수 있다. 또한, 상기 핀 펫 소자들을 이용하여 회로를 구성하기 위하여 복수개의 핀 펫 소자들을 하나의 게이트 패턴으로 전기적으로 연결시킬 수 있다. 다시 말하면, 게이트 패턴은 복수개가 제공되며, 하나의 게이트 패턴에 복수개의 핀 펫 소자들이 전기적으로 연결될 수 있다.
또한, 상기 게이트 패턴은 설계 도안의 용이 및 제조공정의 단순화를 위해서 전기적으로 관련 없는 활성 핀들 사이를 지나가도록 형성될 수 있다. 다시 말하면, 전기적으로 관련 있는 활성 영역들 및 전기적으로 관련 없는 활성 영역들 사이를 동시에 지나는 게이트 패턴들이 존재할 수 있다. 이 경우에, 상기 게이트 패턴들은 전기적으로 관련 없는 활성 영역들 사이를 지나면서 상기 활성 영역들의 측벽을 덮고 있다. 그 결과, 상기 게이트 패턴들은 전기적으로 관련 없는 활성 영역들 내에 국부적으로 전기적 포텐셜을 증가시켜서 핀 펫 소자들의 전류 구동 능력을 저하시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 전류 구동 능력을 향상시키고, 전기적으로 관련 없는 활성 핀들의 측벽의 노출을 방지하는 반도체 소자의 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면, 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 기판 상에 하드 마스크들을 형성하는 것을 구비한다. 상기 하드 마스크들을 식각 마스크로 사용하여 상기 기판을 식각하여 제 1 방향으로 연장된 길이들을 갖고, 이차원적으로 배열된 복수개의 활성 핀들을 한정하는 소자 분리 트렌치를 형성한다. 그리고, 상기 소자 분리 트렌치 및 상기 하드 마스크들 사이의 공간을 채우는 소자 분리막을 형성하고, 상기 소자 분리막을 패터닝하여 상기 제 1 방향을 따라 인접하는 상기 활성 핀들 사이에 홀들을 형성한다. 상기 홀들을 채우는 매립 패턴들을 형성하되, 상기 매립 패턴들은 상기 하드 마스크들 또는 상기 소자 분리막보다 높은 연마 속도를 갖는 물질막으로 형성한다. 상기 하드 마스크들 및 상기 매립 패턴들을 식각 마스크로 사용하여 상기 소자 분리막을 식각하여 상기 매립 패턴들 및 상기 활성 핀들 사이에 상기 활성 핀들의 측벽들을 노출시키는 리세스들을 형성한다. 그리고, 상기 리세스들을 채우며 상기 활성 핀들을 제 2 방향으로 가로지르는 게이트 패턴들을 형성한다.
상기 매립 패턴들의 상기 하드 마스크들 또는 상기 소자 분리막에 대한 연마 선택비는 10 이상일 수 있다.
상기 리세스들을 형성하기 전에, 상기 제 2 방향을 따라 상기 매립 패턴들, 상기 하드 마스크들 및 그들 사이의 상기 소자 분리막을 연속하여 노출시키는 라인 형상의 개구부를 갖는 마스크 패턴들을 형성하는 것을 더 포함하되, 상기 마스크 패턴들은 상기 리세스들을 형성하는 동안 상기 식각 마스크로 사용되고, 상기 리세 스들을 형성한 후에 제거할 수 있다.
상기 매립 패턴은 상기 소자 분리막에 대한 식각 선택비가 10 이상인 물질막으로 형성될 수 있다.
상기 하드 마스크는 실리콘 질화물로 형성될 수 있다. 상기 소자 분리막은 실리콘 산화물로 형성될 수 있다. 여기서, 상기 매립막은 폴리실리콘막, 금속막 또는 유기막으로 될 수 있다.
상기 홀들의 하부면은 상기 활성 핀들의 상부면 보다 높거나 실질적으로 동일한 레벨로 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 소자(element) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자의 평면도이다. 도 2 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다. 도 2 내지 도 9에 있어서, 참조 부호 "A"는 도 1의 I-I'선을 따라 절단된 영역을 나타내고, 참조 부호 "B"는 도 1의 II-II'선을 따라 절단된 영역을 나타낸다.
도 1 및 도 2를 참조하면, 활성 영역들 및 상기 활성 영역들에 인접하는 필드 영역을 갖는 기판(100)을 준비한다. 상기 기판(100)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(100)은 에스오아이 기판(SOI substrate) 또는 벌크 기판(bulk substrate)일 수 있다. 상기 기판(100) 상에 제 1 방향(X)으로 연장된 길이들을 갖고, 이차원적으로 배열된 복수개의 활성 핀들(115a)을 형성한다. 상기 기판(100)이 벌크 기판인 경우에, 상기 활성 영역들을 덮으며 상기 필드 영역을 노출시키는 캐핑 마스크들(capping mask)을 형성할 수 있다. 상기 캐핑 마스크들의 각각은 차례로 적층된 패드 산화막들(105) 및 하드 마스크들(110)로 형성될 수 있다. 상기 패드 산화막들(105)은 열산화막으로 형성될 수 있다. 상기 하드 마스크들(110)은 실리콘 질화막으로 형성될 수 있다. 상기 패드 산화막들(105)은 상기 기판(100)과 상기 하드 마스크들(110) 사이의 열팽창계수(thermal expansion coefficient)의 차이에 기인하는 스트레스를 완화시키기 위하여 형성할 수 있다. 상기 하드 마스크들(110)을 식각 마스크로 사용하여 상기 기판(100)을 식각하여 상기 필드 영역의 기판 내에 소자 분리 트렌치(115)를 형성한다. 그 결과, 상기 소자 분리 트렌치(115)에 의해 한정되는 복수개의 활성 핀들(115a)이 형성될 수 있다. 이 경우에, 상기 활성 핀들(115a)은 평면도로 보았을 때, 상기 제 1 방향(X)으로 연장된 길이를 갖고, 이차원적으로 배열되도록 형성될 수 있다. 또한, 상기 활성 핀들(115a)은 반도체 핀들로 형성될 수 있다. 예를 들어, 상기 활성 핀들(115a)은 실리콘 핀들로 형성될 수 있다.
이어서, 도 1 및 도 3을 참조하면, 상기 소자 분리 트렌치(115) 및 상기 하드 마스크들(110) 사이를 채우는 소자 분리막(130)을 형성한다. 상기 소자 분리막(130)은 상기 소자 분리 트렌치(115)를 갖는 기판(100) 상에 절연막을 형성시키고, 상기 절연막을 평탄화시켜 형성된다. 여기서, 상기 소자 분리막(130)은 실리콘 산화막으로 형성될 수 있다. 또한, 상기 소자 분리 트렌치(115)를 형성함으로 인하여 상기 활성 핀들(115a)이 한정되는 경우에, 상기 소자 분리 트렌치(115)와 상기 소자 분리막(130) 사이에 버퍼 산화막(120) 및 라이너 질화막(125)을 형성할 수 있다. 상기 버퍼 산화막(120)은 상기 활성 핀들(115a)을 갖는 반도체 기판을 열 산화시킴으로써 형성할 수 있다. 그리고, 상기 라이너 질화막(125)은 실리콘 질화막으로 형성할 수 있다.
다음으로, 도 1 및 도 4를 참조하면, 상기 제 1 방향(X)을 따라 인접한 상기 하드 마스크들(110) 사이의 상기 소자 분리막(130)을 노출시키는 개구부들(P)을 갖는 포토레지스트 패턴(PR1)을 형성할 수 있다. 계속해서, 상기 개구부들(P)에 의해 노출된 상기 소자 분리막(130)을 부분 식각하여 홀들(135)을 형성한다. 이때, 상기 홀들(135)의 바닥면은 상기 활성 핀들(115a)의 상부면 보다 높거나 실질적으로 동일한 레벨을 가질 수 있다. 이는 후속 공정인 게이트 패턴들을 형성하는 과정에서 상기 게이트 패턴들이 전기적으로 관련없는 상기 활성 핀들 사이에서 상기 활성 핀들의 상부면보다 더 높게 배치되게 하기 위함이다.
이어서, 도 1 및 도 5를 참조하면, 상기 홀들(135)을 갖는 기판(100) 전면에 매립막(140)을 형성한 후, 상기 매립막(140)에 대하여 화학적 기계적 연마(10; CMP, Chemical Mechanical Polishing)를 수행gkse다. 여기서, 상기 하드 마스크들(110) 또는 상기 소자 분리막(130)을 연마 저지막으로 사용하기 위하여 상기 매립막(140)은 상기 하드 마스크들(110) 또는 상기 소자 분리막(130) 보다 높은 연마 속도를 갖는 물질막으로 형성될 수 있다. 상기 매립막(140)의 상기 하드 마스크들(110) 또는 상기 소자 분리막(130)에 대한 연마 선택비(상기 매립막의 연마 속도/상기 하드 마스크들 또는 상기 소자 분리막의 연마 속도)는 10 이상일 수 있다. 이러한 선택비를 가지는 매립막(140)으로는 알루미늄막(Al) 또는 텅스텐막(W) 등의 금속막, 폴리실리콘막 또는 유기막일 수 있다. 이때, 매립막(140)으로 폴리실리콘막, 금속막 또는 유기막을 각각 사용하는 경우, 슬러리(S)는 각각 폴리실리콘용 슬러리, 금속용 슬러리 또는 유기막용 슬러리일 수 있다. 이때, 폴리실리콘용 슬러리는 콜로이달(colloidal) 슬러리 또는 퓸드(fumed) 슬러리일 수 있다. 또한, 금속용 슬러리는 산성 용액에 연마 입자 및 금속 물질을 산화시키는 산화제 등이 함유된다.
이어서, 도 1 및 도 6을 참조하면, 화학적 기계적 연마(도 5의 10 참고)을 수행한 결과, 상기 홀들(135)을 메우는 매립 패턴들(140a)이 형성된다. 여기서, 상기 하드 마스크들(110) 또는 상기 소자 분리막(130)을 연마 저지막으로 사용하여 이들의 상부면에서 화학적 기계적 연마(도 5의 10 참고)가 정지되므로 상기 매립 패턴들(140a)은 상기 하드 마스크들(110)의 상부면과 실질적으로 동일한 레벨을 가 질 수 있다. 또한, 상기 하드 마스크들(110) 또는 상기 소자 분리막(130)이 연마 저지막으로 사용됨으로 인하여 도 1에서 도시된 기판 전부분에서 상기 매립 패턴들(140a)의 두께가 일정하게 될 수 있다.
이어서, 도 1 및 도 7을 참조하면, 제 2 방향(Y)을 따라 상기 매립 패턴들(140a), 상기 하드 마스크들(110) 및 그들 사이의 상기 소자 분리막(130)을 연속하여 노출시키는 라인 형상의 개구부를 갖는 마스크 패턴들(PR2)들을 형성한다. 계속해서, 상기 마스크 패턴들(PR2), 상기 하드 마스크들(110) 및 상기 매립 패턴들(140a)을 식각 마스크로 하여 상기 소자 분리막(130)을 이방성 식각한다. 이렇게 하여, 상기 소자 분리막(130)은 상기 매립 패턴들(140a)과 상기 활성 핀들(115a) 사이 및 상기 활성 핀들(115a) 사이에 소정 간격으로 상기 활성 핀들(115a) 및 상기 매립 패턴들(140a)의 측벽들을 노출시키는 리세스(145)들을 포함한다. 여기서, 실리콘 산화물을 포함하는 상기 소자 분리막(130)을 이방성 식각하는 동안 상기 매립 패턴들(140a)이 식각되지 않도록 진행하기 위하여 상기 매립 패턴들(140a)은 상기 소자 분리막(130)에 비해 높은 내식성을 가질 수 있다. 또한, 상기 마스크 패턴들(PR2)은 포토레지스트 패턴들일 수 있다.
이어서, 도 1 및 도 8을 참조하면, 상기 마스크 패턴들(PR2) 및 상기 매립 패턴들(140a)을 제거한다. 상기 매립 패턴들(140a)은 상기 소자 분리막(130)에 손상을 입히지 않도록 상기 소자 분리막(130)에 대하여 높은 식각 선택비를 가질 수 있다. 상기 매립 패턴들(140a)의 상기 소자 분리막(130)에 대한 식각 선택비는 10 이상일 수 있다. 그리고, 상기 매립 패턴들(140a)을 식각하면서 상기 매립 패턴 들(140a) 하부에 위치된 상기 소자 분리막(130)의 상부면이 리세스(recess)될 수 있다. 그러나, 상기 매립 패턴들(140a)이 동일한 두께를 가지고 있어 도 1에서 도시된 기판의 전부분에서 일부분의 상기 소자 분리막(130) 상부면이 더 리세스되어 상기 활성 핀들(115a)의 측벽이 노출되는 것을 방지하므로 제조시에 불량을 감소시킬 수 있다. 또한, 상기 매립 패턴들(140b)들이 유기막으로 이루어지는 경우 포토레지스트로 이루어진 상기 마스크 패턴들(PR2)을 애슁하면서 동시에 상기 매립 패턴들(140a)을 제거할 수 있다. 게다가, 상기 매립 패턴들(140a)은 상기 하드 마스크들(110)과 별도로 선택적으로 식각되거나 상기 하드 마스크들(110)과 동시에 식각되어 제거될 수 있다.
다음으로, 도 1 및 도 9를 참조하면, 상기 하드 마스크들(110)이 제거된 후, 상기 패드 산화막들(105)을 식각에 의해 제거하여 상기 활성 핀들(115a)의 상부면을 노출시킨다. 이어서, 상기 활성 핀들(115a)의 상부면 및 측벽들을 덮는 게이트 절연막(152)을 형성할 수 있다. 상기 게이트 절연막(152)은 열산화막 또는 고유전막(high-k dielectric layer)으로 형성할 수 있다. 이어서, 상기 게이트 절연막(152)을 갖는 기판 상에 상기 제 2 방향(Y)을 따라 상기 활성 핀들(115a) 상부를 가로지르며 상기 리세스들(145)을 채우는 게이트 라인들(154)을 형성한다. 여기서, 상기 활성 핀들(115a) 상부를 가로지르는 상기 게이트 라인들(154)은 상기 활성 핀들(115a)의 상부면 및 노출된 측벽들을 덮도록 형성한다. 상기 게이트 라인들(154)은 도전성 물질막으로 형성할 수 있다. 예를 들어, 상기 게이트 라인들(154)은 실리콘막 또는 금속 물질막으로 형성할 수 있다.
한편, 상기 게이트 라인들(154)의 상부면들을 덮는 캐핑 패턴들(156)을 형성할 수 있다. 구체적으로, 상기 게이트 절연막(152)을 갖는 기판 상에 게이트 도전막 및 캐핑 절연막을 차례로 형성하고, 상기 캐핑 절연막 및 상기 게이트 도전막을 패터닝하여 차례로 적층된 게이트 라인들(154) 및 캐핑 패턴들(156)을 형성할 수 있다.
상기 게이트 라인들(154)의 측벽들을 덮는 게이트 스페이서들(158)을 형성할 수 있다. 상기 게이트 스페이서들(158)은 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있다. 이로써, 상기 게이트 절연막(152), 상기 게이트 라인들(154), 상기 캐핑 패턴들(156) 및 상기 게이트 스페이들(158)을 포함하는 게이트 패턴들(150)을 형성한다. 여기서, 상기 제 2 방향(Y)을 따라 상기 인접한 활성 핀들(115a) 사이를 지나가는 상기 게이트 패턴들(150)은 상기 활성 핀들(115a)의 상부면보다 높거나 실질적으로 동일한 레벨을 가지는 상기 소자 분리막(130)의 상부면을 지나가게 된다.
상기 게이트 라인들(154) 양측의 상기 활성 핀들(115a) 내에 불순물 영역들(160)을 형성할 수 있다. 상기 불순물 영역들(160) 사이의 상기 활성 핀들(115a)의 소정 영역들은 채널 영역들로 정의할 수 있다.
따라서, 상기 불순물 영역들(160), 상기 불순물 영역들(160) 사이의 채널 영역, 상기 채널 영역 상의 상기 게이트 절연막(152) 및 상기 게이트 라인(154)으로 이루어진 핀 펫(Fin Field Effect Transistor; Fin-FET)을 형성할 수 있다.
본 발명에서, 상기 게이트 패턴들(150)의 각각은 설계의 용이 및 고집적화를 위해서 전기적으로 관련 없는 활성 핀들(115a) 사이를 지나가도록 형성할 수 있다. 또한, 상기 게이트 패턴들(150)의 각각은 회로를 구성하기 위하여 복수개의 활성 핀들(115a) 상부를 가로지르도록 형성할 수 있다.
여기서, 상기 게이트 패턴들(150)의 각각은 전기적으로 관련 없는 활성 핀들(115a) 사이에 있고, 상기 활성 핀들(115a)의 상부면보다 높거나 실질적으로 동일한 레벨을 가지는 소자 분리막(130) 상부면을 지나도록 형성될 수 있다. 그 결과, 상기 소자 분리막(130) 상부를 지나는 상기 게이트 패턴들(150)에 의해 발생할 수 있는 전기장은 상기 소자 분리막(130)에 인접하는 상기 활성 핀들(115a)에 형성된 핀 펫들에 미치는 영향이 최소화될 수 있다. 이에 따라, 상기 소자 분리막(130) 상부를 지나는 상기 게이트 패턴들(150)에 의해 발생할 수 있는 전기장에 의해 전기적으로 관련 없는 활성 핀들(115a) 내에 전기적 포텐셜이 증가하는 것을 억제할 수 있다. 따라서, 핀 펫들의 성능이 열화 되는 것을 억제할 수 있고, 핀 펫들의 전류 구동 능력을 향상시킬 수 있으므로, 반도체 소자의 신뢰성 및 성능을 향상시킬 수 있다.
상술한 바와 같이 이루어진 본 발명에 따르면, 상기 제 1 방향을 따라 인접한 상기 활성 핀들 사이에 있는 상기 소자 분리막의 상부면이 상기 활성 핀들의 상부면보다 높거나 실질적으로 동일한 레벨을 가질 수 있다. 이렇게 하여, 상기 제 2 방향을 따라 상기 인접한 활성 핀들 사이를 지나가는 게이트 패턴들이 상기 활성 핀들보다 더 높게 배치되어 통과하게 됨으로써 상기 게이트 패턴들에 의해 발생되 는 전기장에 의해 전기적으로 관련없는 상기 활성 핀들 내에 전기적 포텐셜이 증가하는 것을 억제할 수 있다. 따라서, 반도체 소자의 전류 구동 구동을 향상시킨다.
또한, 화학적 기계적 연마의 진행시 상기 하드마스크막 또는 상기 소자 분리막은 상기 매립막에 대하여 연마 저지막의 역할을 한다. 그 결과, 상기 모든 매립 패턴들은 두께가 동일하게 형성되어, 상기 매립 패턴들을 제거하는 과정에서 기판의 일부분에서 상기 매립 패턴 하부의 상기 소자 분리막이 과도하게 리세스되어 상기 활성 핀들의 측벽을 노출시키는 불량을 방지한다.

Claims (8)

  1. 기판 상에 하드 마스크들을 형성하고,
    상기 하드 마스크들을 식각 마스크로 사용하여 상기 기판을 식각하여 제 1 방향으로 연장된 길이들을 갖고, 이차원적으로 배열된 복수개의 활성 핀들을 한정하는 소자 분리 트렌치를 형성하고,
    상기 소자 분리 트렌치 및 상기 하드 마스크들 사이의 공간을 채우는 소자 분리막을 형성하고,
    상기 소자 분리막을 패터닝하여 상기 제 1 방향을 따라 인접하는 상기 활성 핀들 사이에 홀들을 형성하고,
    상기 홀들을 채우는 매립 패턴들을 형성하되, 상기 매립 패턴들은 상기 하드 마스크들 또는 상기 소자 분리막 보다 높은 연마 속도를 갖는 물질막으로 형성되고,
    상기 하드 마스크들 및 상기 매립 패턴들을 식각 마스크로 사용하여상기 소자 분리막을 식각하여 상기 매립 패턴들 및 상기 활성 핀들 사이에 상기 활성 핀들의 측벽들을 노출시키는 리세스들을 형성하고,
    상기 리세스들을 채우며 상기 활성 핀들을 제 2 방향으로 가로지르는 게이트 패턴들을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 매립 패턴들의 상기 하드 마스크들 또는 상기 소자 분리막에 대한 연마 선택비는 10 이상인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 리세스들을 형성하기 전에, 상기 제 2 방향을 따라 상기 매립 패턴들, 상기 하드 마스크들 및 그들 사이의 상기 소자 분리막을 연속하여 노출시키는 라인 형상의 개구부를 갖는 마스크 패턴들을 형성하는 것을 더 포함하되,
    상기 마스크 패턴들은 상기 리세스들을 형성하는 동안 식각 마스크들로 사용되고, 상기 리세스들을 형성한 후에 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 매립 패턴들은 상기 소자 분리막에 대한 식각 선택비가 10 이상인 물질막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 하드 마스크는 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 소자 분리막은 실리콘 산화물로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 매립 패턴들은 폴리실리콘막, 금속막 또는 유기막으로 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 홀들의 하부면은 상기 활성 핀들의 상부면 보다 높거나 실질적으로 동일한 레벨로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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