JP2001319889A - 集積回路内ｍｏｓトランジスタ及び活性領域形成方法 - Google Patents
集積回路内ｍｏｓトランジスタ及び活性領域形成方法Info
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Abstract
(57)【要約】
【課題】 従来技術の不都合を回避し、品質を損なわな
い電圧閾値を有するＭＯＳトランジスタを提供する。 【解決手段】 本発明は、半導体基板で絶縁領域に囲ま
れた活性領域の形成方法を提供し、該方法は、基板に活
性領域を囲むトレンチを形成するステップと、トレンチ
を絶縁物質で充填し、活性領域の周辺で基板表面を越え
て延びるエッジを形成するステップと、前記エッジの周
辺にスペーサーを形成するステップと、ドーパントを注
入し、これによりスペーサーの下に位置する領域の注入
が活性領域の残りの部分の注入よりも深くならないよう
にするステップとを含む。
い電圧閾値を有するＭＯＳトランジスタを提供する。 【解決手段】 本発明は、半導体基板で絶縁領域に囲ま
れた活性領域の形成方法を提供し、該方法は、基板に活
性領域を囲むトレンチを形成するステップと、トレンチ
を絶縁物質で充填し、活性領域の周辺で基板表面を越え
て延びるエッジを形成するステップと、前記エッジの周
辺にスペーサーを形成するステップと、ドーパントを注
入し、これによりスペーサーの下に位置する領域の注入
が活性領域の残りの部分の注入よりも深くならないよう
にするステップとを含む。
Description
【０００１】
【発明の属する技術分野】本発明は一般に、活性領域に
形成される少なくとも１つの素子を含む半導体基板上の
集積回路に関する。より詳細には本発明は、絶縁領域に
囲まれた活性領域の形成方法に関する。これらの絶縁領
域は絶縁物質で充填されたトレンチより得ることがで
き、各活性領域は、例えばトランジスタ型装置の制御ゲ
ートなどの絶縁領域から絶縁される導伝層を収容するの
に用いられる。このトランジスタ型装置は、既存のどん
な技術（ＭＯＳ，ＣＭＯＳ，ＢｉＣＭＯＳ）によって形
成されるＭＯＳトランジスタでも可能である。
形成される少なくとも１つの素子を含む半導体基板上の
集積回路に関する。より詳細には本発明は、絶縁領域に
囲まれた活性領域の形成方法に関する。これらの絶縁領
域は絶縁物質で充填されたトレンチより得ることがで
き、各活性領域は、例えばトランジスタ型装置の制御ゲ
ートなどの絶縁領域から絶縁される導伝層を収容するの
に用いられる。このトランジスタ型装置は、既存のどん
な技術（ＭＯＳ，ＣＭＯＳ，ＢｉＣＭＯＳ）によって形
成されるＭＯＳトランジスタでも可能である。
【０００２】
【従来の技術】図１は半導体基板１の横断面図を部分的
かつ概略的に示す図であり、半導体基板上に絶縁された
導伝線が形成される。この導伝線が横型ＭＯＳトランジ
スタのゲート電極であるということは例示であって、限
定されるものではない。
かつ概略的に示す図であり、半導体基板上に絶縁された
導伝線が形成される。この導伝線が横型ＭＯＳトランジ
スタのゲート電極であるということは例示であって、限
定されるものではない。
【０００３】図１において基板１は、絶縁領域２によっ
て境界決定される活性領域５を含む。絶縁領域２は、基
板にトレンチを堀ってそのトレンチを一般にシリコン酸
化物（ＳｉＯ２）のような絶縁物質で充填することによ
り形成されている。点線６に示されるように、基板によ
って確定される高さに関して絶縁物質が溢れるように充
填される。この充填により、絶縁領域２は確定された活
性領域５の表面よりも高い位置に、ほぼ平坦な上面を有
し、ほぼ垂直のエッジにある絶縁領域２の上面の末端は
活性領域５に連なる。このような絶縁領域２の構造は次
に説明するいくつかの従来方法で得ることが可能であ
る。
て境界決定される活性領域５を含む。絶縁領域２は、基
板にトレンチを堀ってそのトレンチを一般にシリコン酸
化物（ＳｉＯ２）のような絶縁物質で充填することによ
り形成されている。点線６に示されるように、基板によ
って確定される高さに関して絶縁物質が溢れるように充
填される。この充填により、絶縁領域２は確定された活
性領域５の表面よりも高い位置に、ほぼ平坦な上面を有
し、ほぼ垂直のエッジにある絶縁領域２の上面の末端は
活性領域５に連なる。このような絶縁領域２の構造は次
に説明するいくつかの従来方法で得ることが可能であ
る。
【０００４】絶縁領域２は、活性領域５と接触する非常
に脆い領域を有する。この脆い領域は、後続のステップ
で様々な犠牲の絶縁物質を取り除く際エッチングしすぎ
るために、活性領域５の周辺で凹部７の原因となる。
に脆い領域を有する。この脆い領域は、後続のステップ
で様々な犠牲の絶縁物質を取り除く際エッチングしすぎ
るために、活性領域５の周辺で凹部７の原因となる。
【０００５】ゲート領域の高さにおいて薄い絶縁層３
が、活性領域５の上部表面と、凹部７によって現れる活
性領域５の周辺部分も同様に覆う。絶縁層３は導伝性物
質、一般にポリシリコン等の層４によって覆われる。導
伝性物質４は絶縁領域２及び活性領域５の上及び凹部７
を充填する。ゲート物質によって凹部７を充填すると問
題が生じる。事実、この凹部が原因でゲート物質によっ
て活性領域５のエッジに湾曲が現れるために、絶縁領域
２のエッジに位置するチャネル領域の電界分布が妨げら
れ、後述するようにトランジスタ動作を妨害する。
が、活性領域５の上部表面と、凹部７によって現れる活
性領域５の周辺部分も同様に覆う。絶縁層３は導伝性物
質、一般にポリシリコン等の層４によって覆われる。導
伝性物質４は絶縁領域２及び活性領域５の上及び凹部７
を充填する。ゲート物質によって凹部７を充填すると問
題が生じる。事実、この凹部が原因でゲート物質によっ
て活性領域５のエッジに湾曲が現れるために、絶縁領域
２のエッジに位置するチャネル領域の電界分布が妨げら
れ、後述するようにトランジスタ動作を妨害する。
【０００６】図２は横型ＭＯＳトランジスタを上部から
見た図である。この場合、点線で特定された範囲内にお
ける直線ＡからＡ´の部分断面図が図１に相当する。活
性領域５は、制御ゲート４の下に位置するチャネル領域
と、ゲートの両側のソース部分及びドレイン部分を含
む。ゲート、ドレイン、ソースそれぞれの接触点は斜線
部分で強調されているが、その位置については本発明の
論題において重要ではない。
見た図である。この場合、点線で特定された範囲内にお
ける直線ＡからＡ´の部分断面図が図１に相当する。活
性領域５は、制御ゲート４の下に位置するチャネル領域
と、ゲートの両側のソース部分及びドレイン部分を含
む。ゲート、ドレイン、ソースそれぞれの接触点は斜線
部分で強調されているが、その位置については本発明の
論題において重要ではない。
【０００７】絶縁層２によって表される凹部７は活性領
域５の全周辺Ｐ上に位置する。ゲートの下に位置する周
辺Ｐの部分はチェックパターン８によって強調されてい
る。図２のＭＯＳトランジスタは２つのトランジスタで
形成されるということが考察できる。２つのトランジス
タとは即ち、基板１の表面に平行な平面ゲートを有する
正常動作の中央トランジスタと、凹部７の上に延びる非
平面ゲートを有し、中央トランジスタの両側で絶縁層２
に沿って位置する動作の悪化した寄生トランジスタであ
る。
域５の全周辺Ｐ上に位置する。ゲートの下に位置する周
辺Ｐの部分はチェックパターン８によって強調されてい
る。図２のＭＯＳトランジスタは２つのトランジスタで
形成されるということが考察できる。２つのトランジス
タとは即ち、基板１の表面に平行な平面ゲートを有する
正常動作の中央トランジスタと、凹部７の上に延びる非
平面ゲートを有し、中央トランジスタの両側で絶縁層２
に沿って位置する動作の悪化した寄生トランジスタであ
る。
【０００８】図３はゲート−ソース電圧Ｖｇｓの関数と
しての、対数座標における、ドレイン−ソース電流Ｉｄ
ｓを示す図である。曲線Ｃ１は中央トランジスタに相当
し、正常な閾値電圧Ｖ１及び正常な漏れ電流Ｉ１ｏｆｆ
（Ｖｇｓ＝０に対する電流Ｉｄｓ）を有する。曲線Ｃ２
は寄生トランジスタに相当し、減少した閾値電圧Ｖ２及
び増加した漏れ電流Ｉ２ｏｆｆを有する。結果として形
成されるＭＯＳトランジスタは曲線Ｃ１及びＣ２の合計
に相当する特性を有するので、その閾値電圧もまた低下
し、とりわけ漏れ電流Ｉｏｆｆは増加する。これによ
り、考察中のトランジスタが属する例えば携帯電話のよ
うに急激に放電しやすいバッテリー電力で動作するチッ
プ等の適用において、極めて重大な問題である漏れ電流
が生じる。
しての、対数座標における、ドレイン−ソース電流Ｉｄ
ｓを示す図である。曲線Ｃ１は中央トランジスタに相当
し、正常な閾値電圧Ｖ１及び正常な漏れ電流Ｉ１ｏｆｆ
（Ｖｇｓ＝０に対する電流Ｉｄｓ）を有する。曲線Ｃ２
は寄生トランジスタに相当し、減少した閾値電圧Ｖ２及
び増加した漏れ電流Ｉ２ｏｆｆを有する。結果として形
成されるＭＯＳトランジスタは曲線Ｃ１及びＣ２の合計
に相当する特性を有するので、その閾値電圧もまた低下
し、とりわけ漏れ電流Ｉｏｆｆは増加する。これによ
り、考察中のトランジスタが属する例えば携帯電話のよ
うに急激に放電しやすいバッテリー電力で動作するチッ
プ等の適用において、極めて重大な問題である漏れ電流
が生じる。
【０００９】更に、活性領域５が狭いために寄生トラン
ジスタの好ましくない効果がますます深刻となる。半導
体産業においてトランジスタのサイズ縮小の傾向が続く
ことを仮定すると、寄生トランジスタの好ましくない効
果のみ増大し、もしゲート幅を縮小すれば動作の正常な
トランジスタは存在さえしなくなり、ＭＯＳトランジス
タは寄生トランジスタのみによって形成されるようにな
ってしまう。
ジスタの好ましくない効果がますます深刻となる。半導
体産業においてトランジスタのサイズ縮小の傾向が続く
ことを仮定すると、寄生トランジスタの好ましくない効
果のみ増大し、もしゲート幅を縮小すれば動作の正常な
トランジスタは存在さえしなくなり、ＭＯＳトランジス
タは寄生トランジスタのみによって形成されるようにな
ってしまう。
【００１０】
【発明が解決しようとする課題】本発明の実施形態は、
従来技術の不都合を回避し、品質を損なわない電圧閾値
を有するＭＯＳトランジスタを提供する。
従来技術の不都合を回避し、品質を損なわない電圧閾値
を有するＭＯＳトランジスタを提供する。
【００１１】
【課題を解決するための手段】本発明の別の実施形態
は、このような構造を得ることが可能な半導体基板にお
ける活性領域の形成方法を提供する。半導体基板に絶縁
領域で囲まれた活性領域を形成する方法において、 ａ）基板に活性領域を囲むトレンチを形成するステップ
と、 ｂ）トレンチを絶縁物質で充填し、活性領域の周辺で基
板表面を越えて延びるエッジを形成するステップと、 ｃ）前記エッジの周辺にスペーサーを形成するステップ
と、 ｄ）ドーパントを注入し、これによりスペーサーの下に
位置する領域の注入が活性領域の残りの部分の注入より
も深くならないようにするステップとを含む。
は、このような構造を得ることが可能な半導体基板にお
ける活性領域の形成方法を提供する。半導体基板に絶縁
領域で囲まれた活性領域を形成する方法において、 ａ）基板に活性領域を囲むトレンチを形成するステップ
と、 ｂ）トレンチを絶縁物質で充填し、活性領域の周辺で基
板表面を越えて延びるエッジを形成するステップと、 ｃ）前記エッジの周辺にスペーサーを形成するステップ
と、 ｄ）ドーパントを注入し、これによりスペーサーの下に
位置する領域の注入が活性領域の残りの部分の注入より
も深くならないようにするステップとを含む。
【００１２】本発明の実施形態によると、スペーサーは
ほぼ垂直のエッジまたはベル形状を有し、その厚さは前
記エッジからの距離が遠くなる程薄くなる。
ほぼ垂直のエッジまたはベル形状を有し、その厚さは前
記エッジからの距離が遠くなる程薄くなる。
【００１３】本発明の実施形態によると、注入ステップ
の後にスペーサーの除去ステップが続く。
の後にスペーサーの除去ステップが続く。
【００１４】本発明の実施形態によると、スペーサーの
除去ステップは、ステップｄ）のドーパントの注入より
も、別の導伝型ドーパントで別の活性領域を注入するス
テップの前または後に行われる。
除去ステップは、ステップｄ）のドーパントの注入より
も、別の導伝型ドーパントで別の活性領域を注入するス
テップの前または後に行われる。
【００１５】本発明の実施形態によると、活性領域の表
面に保護コーティングを形成することで成るステップ
が、トレンチ充填ステップとスペーサー形成ステップ
ｃ）の間に提供される。
面に保護コーティングを形成することで成るステップ
が、トレンチ充填ステップとスペーサー形成ステップ
ｃ）の間に提供される。
【００１６】本発明の実施形態によると、保護コーティ
ングは、基板表面の薄いシリコン酸化物層の熱的成長に
起因する。
ングは、基板表面の薄いシリコン酸化物層の熱的成長に
起因する。
【００１７】本発明の実施形態によると、スペーサーは
シリコン窒化物によって形成される。
シリコン窒化物によって形成される。
【００１８】本発明の実施形態によると、スペーサーは
ポリシリコンによって形成される。
ポリシリコンによって形成される。
【００１９】本発明の実施形態は、絶縁領域と隣り合う
ドープされた有効チャネル領域を含むＭＯＳトランジス
タを提供し、絶縁層と接触するチャネル領域部分に存在
するドーパントは、チャネル領域の残りの部分に存在す
るドーパントよりも表面に近い。
ドープされた有効チャネル領域を含むＭＯＳトランジス
タを提供し、絶縁層と接触するチャネル領域部分に存在
するドーパントは、チャネル領域の残りの部分に存在す
るドーパントよりも表面に近い。
【００２０】本発明の別の実施形態は、このようなトラ
ンジスタを含む集積回路と、その集積回路を含む端末を
含む。
ンジスタを含む集積回路と、その集積回路を含む端末を
含む。
【００２１】本発明の多くの特徴及び利点は、特定の実
施形態の非限定の説明において、添付の図面と関連して
論じられる。
施形態の非限定の説明において、添付の図面と関連して
論じられる。
【００２２】
【発明の実施の形態】明白化の為に、異なる図面におい
て同一要素については同一の符号を付すこととし、更
に、集積回路の表示において通例であるように、図１、
２、４Ａ、４Ｂ、４Ｂ´、４Ｃ及び４Ｄの寸法は一定で
はない。
て同一要素については同一の符号を付すこととし、更
に、集積回路の表示において通例であるように、図１、
２、４Ａ、４Ｂ、４Ｂ´、４Ｃ及び４Ｄの寸法は一定で
はない。
【００２３】本発明の実施形態による方法では第一に、
基板１０に例えばポリシリコンによって形成される活性
領域を絶縁領域１１により確定する（図４Ａ）。
基板１０に例えばポリシリコンによって形成される活性
領域を絶縁領域１１により確定する（図４Ａ）。
【００２４】絶縁領域１１は、基板１０にトレンチを掘
ってそこに絶縁物質を充填することによって形成され
る。絶縁領域１１はどんな従来技術によっても得ること
ができる。後に続くステップの順序は例えば次のように
なる。例えば約２０〜３０ナノメーターの厚さを有する
例えばシリコン窒化物（Ｓｉ３Ｎ４）から成るマスクを
被着する。このマスクを活性領域の位置に残すようにエ
ッチングする。絶縁層の位置にトレンチを掘る。トレン
チを絶縁物質で充填する。マスクの残りの部分の高さに
整列させることによって平坦にする。そしてマスクの残
りを除去する。
ってそこに絶縁物質を充填することによって形成され
る。絶縁領域１１はどんな従来技術によっても得ること
ができる。後に続くステップの順序は例えば次のように
なる。例えば約２０〜３０ナノメーターの厚さを有する
例えばシリコン窒化物（Ｓｉ３Ｎ４）から成るマスクを
被着する。このマスクを活性領域の位置に残すようにエ
ッチングする。絶縁層の位置にトレンチを掘る。トレン
チを絶縁物質で充填する。マスクの残りの部分の高さに
整列させることによって平坦にする。そしてマスクの残
りを除去する。
【００２５】全ての場合において、絶縁物質がトレンチ
を越えて垂直に延びるように絶縁層が形成され、これに
より層の上部表面が活性領域のそれよりも高い位置にな
る。従って、絶縁領域１１は活性領域の周辺において基
板１０の表面を越えて延びるエッジを有することにな
る。
を越えて垂直に延びるように絶縁層が形成され、これに
より層の上部表面が活性領域のそれよりも高い位置にな
る。従って、絶縁領域１１は活性領域の周辺において基
板１０の表面を越えて延びるエッジを有することにな
る。
【００２６】次いで様々な最先端技術の洗浄ステップが
実施され、活性領域を保護するための犠牲層１２が形成
される。例えば層１２は一般に５から１５ｎｍ（例えば
１０ｎｍ）の厚さに及ぶ熱酸化物である。
実施され、活性領域を保護するための犠牲層１２が形成
される。例えば層１２は一般に５から１５ｎｍ（例えば
１０ｎｍ）の厚さに及ぶ熱酸化物である。
【００２７】続いて、絶縁層１１の絶縁物質と犠牲層１
２に関して特にエッチング可能な物質で成る層１３が、
全構造上に被着される。例えば層１３は好ましくはシリ
コン窒化物（Ｓｉ３Ｎ４）で成る絶縁物質であり、後述
の厚さが選択される。層１３の被着後、活性領域周辺の
絶縁層１１のエッジの高さにおいて、層１３の厚さが上
回ることが示されていることに留意されたい。
２に関して特にエッチング可能な物質で成る層１３が、
全構造上に被着される。例えば層１３は好ましくはシリ
コン窒化物（Ｓｉ３Ｎ４）で成る絶縁物質であり、後述
の厚さが選択される。層１３の被着後、活性領域周辺の
絶縁層１１のエッジの高さにおいて、層１３の厚さが上
回ることが示されていることに留意されたい。
【００２８】図４Ｂ及び図４Ｂ´に説明するように、次
のステップでは層１３はエッチングされて領域１１の上
部表面から除去される。このエッチングの際、領域１１
と犠牲層１２の絶縁物質はエッチングストップとして用
いられ、領域１１の上部表面と活性領域の間のエッジの
レベルにおいて、層１３の厚さが厚すぎるので周辺スペ
ーサー１４がその位置に残る。
のステップでは層１３はエッチングされて領域１１の上
部表面から除去される。このエッチングの際、領域１１
と犠牲層１２の絶縁物質はエッチングストップとして用
いられ、領域１１の上部表面と活性領域の間のエッジの
レベルにおいて、層１３の厚さが厚すぎるので周辺スペ
ーサー１４がその位置に残る。
【００２９】図４Ｂに示す実施形態によると、スペーサ
ー１４が領域１１のエッジから活性領域の周辺までその
中心点に向かって細くなるように、層１３のエッチング
が実施される。従って、領域１１のエッジからのびるス
ペーサー１４部分は、垂直な壁面ではなく、ベル形状に
なる。スペーサー１４の下部の厚みを薄く調整するのに
適合するエッチング方法の実施は、当業者であれば知り
得るであろう。また当業者は、エッチング条件及び厚い
絶縁層１３の厚さを選択して、所望の幅を有するスペー
サー１４を得ることも可能である。図４Ｂ´に説明する
ように、形成されたスペーサー１４はほぼ垂直な壁面を
有することも可能であることに留意されたい。
ー１４が領域１１のエッジから活性領域の周辺までその
中心点に向かって細くなるように、層１３のエッチング
が実施される。従って、領域１１のエッジからのびるス
ペーサー１４部分は、垂直な壁面ではなく、ベル形状に
なる。スペーサー１４の下部の厚みを薄く調整するのに
適合するエッチング方法の実施は、当業者であれば知り
得るであろう。また当業者は、エッチング条件及び厚い
絶縁層１３の厚さを選択して、所望の幅を有するスペー
サー１４を得ることも可能である。図４Ｂ´に説明する
ように、形成されたスペーサー１４はほぼ垂直な壁面を
有することも可能であることに留意されたい。
【００３０】図４Ｃに説明するように、次のステップで
は活性領域に注入が実施される。Ｎ−チャネルＭＯＳト
ランジスタの形成に関して説明する実施例において、基
板はＰ型であり、例示の活性領域はＮ型のウェルを有す
る。下方に垂直な矢印が示すように、スペーサー１４が
活性領域周辺に位置する状態で、活性領域に注入が施さ
れ、これによりスペーサーの覆われた領域では、注入さ
れたドーパントは減速し、周辺では基板１０の深くまで
浸透しなくなる。既知の技術によると、少なくとも２回
連続して注入が実施される。即ち、軽くドープされたＮ
型のウェル１５を形成するため、基板１０の領域１１の
下側に達するように第一に高エネルギー注入を実施し、
第二に低エネルギー注入、より詳細には活性領域のドー
ピングを調節するための低エネルギー注入を少なくとも
１回実施する。この第二の注入の結果生じる形状１６
は、スペーサー１４が存在するために周辺において修正
される。形状１６はほぼ有効なチャネル部分に相当す
る。
は活性領域に注入が実施される。Ｎ−チャネルＭＯＳト
ランジスタの形成に関して説明する実施例において、基
板はＰ型であり、例示の活性領域はＮ型のウェルを有す
る。下方に垂直な矢印が示すように、スペーサー１４が
活性領域周辺に位置する状態で、活性領域に注入が施さ
れ、これによりスペーサーの覆われた領域では、注入さ
れたドーパントは減速し、周辺では基板１０の深くまで
浸透しなくなる。既知の技術によると、少なくとも２回
連続して注入が実施される。即ち、軽くドープされたＮ
型のウェル１５を形成するため、基板１０の領域１１の
下側に達するように第一に高エネルギー注入を実施し、
第二に低エネルギー注入、より詳細には活性領域のドー
ピングを調節するための低エネルギー注入を少なくとも
１回実施する。この第二の注入の結果生じる形状１６
は、スペーサー１４が存在するために周辺において修正
される。形状１６はほぼ有効なチャネル部分に相当す
る。
【００３１】スペーサー１４は、異なる型、例えばＰ型
のウェルで別の活性領域を形成する間、その位置を保つ
ことが可能である。別の実施形態によると、スペーサー
１４はＰ型基板においてＮ型のウェルを形成する間の
み、その位置を保つ。
のウェルで別の活性領域を形成する間、その位置を保つ
ことが可能である。別の実施形態によると、スペーサー
１４はＰ型基板においてＮ型のウェルを形成する間の
み、その位置を保つ。
【００３２】図４Ｄに説明するように、次のステップで
はスペーサー１４の除去へと続く。次のステップの順序
は従来技術のとおりである。
はスペーサー１４の除去へと続く。次のステップの順序
は従来技術のとおりである。
【００３３】このようにして、活性領域の周辺で、従
来、領域１１の凹部の形成の原因となる洗浄ステップの
後、ゲート絶縁体１７が生成される。最後に例えばポリ
シリコンのような導伝性物質で成る厚い層１８が、被着
及びエッチングされて構造ゲートを形成する。層１８は
領域１１の凹部を充填する。
来、領域１１の凹部の形成の原因となる洗浄ステップの
後、ゲート絶縁体１７が生成される。最後に例えばポリ
シリコンのような導伝性物質で成る厚い層１８が、被着
及びエッチングされて構造ゲートを形成する。層１８は
領域１１の凹部を充填する。
【００３４】注入領域１６の形状の修正により、本発明
によるトランジスタの動作に及ぼす寄生トランジスタの
影響は著しく軽減される。
によるトランジスタの動作に及ぼす寄生トランジスタの
影響は著しく軽減される。
【００３５】事実、活性領域のドーパント濃度が表面の
濃度に近いので、寄生トランジスタの閾値電圧は上昇
し、ゲート物質が活性領域の周辺の凹部を充填するため
に生じる電圧降下を補償する。従って、本発明によるＭ
ＯＳトランジスタは閾値電圧の降下を示さず、漏れ電流
Ｉｏｆｆは増加しない。一般的に言って、形成されたＭ
ＯＳトランジスタの特徴は悪化せず、実質的に中央トラ
ンジスタに相当する。
濃度に近いので、寄生トランジスタの閾値電圧は上昇
し、ゲート物質が活性領域の周辺の凹部を充填するため
に生じる電圧降下を補償する。従って、本発明によるＭ
ＯＳトランジスタは閾値電圧の降下を示さず、漏れ電流
Ｉｏｆｆは増加しない。一般的に言って、形成されたＭ
ＯＳトランジスタの特徴は悪化せず、実質的に中央トラ
ンジスタに相当する。
【００３６】更に、周辺の寄生トランジスタの好ましく
ない影響が著しく軽減されると同時に、活性領域の寸法
も有効に減少することができる。
ない影響が著しく軽減されると同時に、活性領域の寸法
も有効に減少することができる。
【００３７】本発明の別の利点は、活性領域のドーピン
グ後、基板表面よりも表面がわずかに下に位置する絶縁
層の上部を平坦にすることが可能な点である。従来技術
とは逆に、このように平坦にすることによって生じる活
性領域周辺の絶縁層１１の凹部が増大しても、ドーピン
グの形状が修正されているため、一般的にトランジスタ
の特徴は変更しない。これにより、更に良好な平坦化が
可能であり、集積回路製造の次のステップにおいて効果
的である。
グ後、基板表面よりも表面がわずかに下に位置する絶縁
層の上部を平坦にすることが可能な点である。従来技術
とは逆に、このように平坦にすることによって生じる活
性領域周辺の絶縁層１１の凹部が増大しても、ドーピン
グの形状が修正されているため、一般的にトランジスタ
の特徴は変更しない。これにより、更に良好な平坦化が
可能であり、集積回路製造の次のステップにおいて効果
的である。
【００３８】本発明はもちろん、当業者が容易に考え得
る種々の変更、修正及び改良が可能である。特に前述し
たように、層１３は絶縁物質、好ましくは、シリコン窒
化物で形成されることを仮定する。もし前述した選択可
能なエッチング条件が満たされれば、絶縁物質であろう
と無かろうと、別の物質が選択可能であり、例えばポリ
シリコンやアモルファスシリコンでも良い。
る種々の変更、修正及び改良が可能である。特に前述し
たように、層１３は絶縁物質、好ましくは、シリコン窒
化物で形成されることを仮定する。もし前述した選択可
能なエッチング条件が満たされれば、絶縁物質であろう
と無かろうと、別の物質が選択可能であり、例えばポリ
シリコンやアモルファスシリコンでも良い。
【００３９】更に、本発明の原理はＭＯＳトランジスタ
の形成に適用するように前記に説明してある。しかしな
がら、当業者が一般に留意すべきは、絶縁物質のトレン
チによって確定される活性領域を含んでいれば、本発明
はどんな型の装置の製造にも適用されるという点であ
る。
の形成に適用するように前記に説明してある。しかしな
がら、当業者が一般に留意すべきは、絶縁物質のトレン
チによって確定される活性領域を含んでいれば、本発明
はどんな型の装置の製造にも適用されるという点であ
る。
【００４０】当業者はまた次の方法を知り得る。即ち、
前記の物質を特定の製造過程に適応する方法と、所望の
動作によって様々なドーピングステップ実施の順序を選
択する方法と、所望の動作によって様々な半導体層のド
ーピングレベルを選択する方法である。
前記の物質を特定の製造過程に適応する方法と、所望の
動作によって様々なドーピングステップ実施の順序を選
択する方法と、所望の動作によって様々な半導体層のド
ーピングレベルを選択する方法である。
【００４１】このような変更、修正及び改良は、本開示
の一部を構成するものであり、本発明の趣旨及び範囲に
包含されるものである。従って、以上の説明は単に例示
を目的としたものであって、本発明を限定しようとする
ものではない。本発明は、上記請求の範囲及びその等価
物の定義によってのみ限定される。
の一部を構成するものであり、本発明の趣旨及び範囲に
包含されるものである。従って、以上の説明は単に例示
を目的としたものであって、本発明を限定しようとする
ものではない。本発明は、上記請求の範囲及びその等価
物の定義によってのみ限定される。
【図１】最新技術により形成される活性領域の簡素な部
分断面図を説明する図である。
分断面図を説明する図である。
【図２】横型ＭＯＳトランジスタを上部から説明する図
である。
である。
【図３】図２のトランジスタのゲート−ソース電圧の関
数としての、ドレイン−ソース電流の特性を説明する図
である。
数としての、ドレイン−ソース電流の特性を説明する図
である。
【図４Ａ】本発明による実施形態の簡素な部分断面図を
説明する図である。
説明する図である。
【図４Ｂ】本発明による実施形態の簡素な部分断面図を
説明する図である。
説明する図である。
【図４Ｂ´】本発明による実施形態の簡素な部分断面図
を説明する図である。
を説明する図である。
【図４Ｃ】本発明による実施形態の簡素な部分断面図を
説明する図である。
説明する図である。
【図４Ｄ】本発明による実施形態の簡素な部分断面図を
説明する図である。
説明する図である。
１、１０ 基板 ２、１１ 絶縁領域 ３ 絶縁層 ４ 導伝性物質 ５ 活性領域 ６ 点線 ７ 凹部 ８ チェックパターン １２ 犠牲層 １３ 層 １４ スペーサー １５ 軽くドープされたＮ型のウェル １６ 形状 １７ ゲート絶縁体 １８ 導伝性物質層 Ｐ 周辺 Ｃ１、Ｃ２ 曲線 Ｉｄｓ ドレイン−ソース電流 Ｉｏｆｆ 漏れ電流 Ｉ１ｏｆｆ 正常漏れ電流 Ｉ２ｏｆｆ 増加した漏れ電流 Ｖ１ 正常閾値電圧 Ｖ２ 減少した閾値電圧 Ｖｇｓ ゲート−ソース電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ３０１Ｈ (71)出願人 501129402 コンインクリケ フィリップス エレクト ロニクス ナムローゼ フェンノートシャ ップ ＫＯＮＩＮＫＬＩＪＫＥ ＰＨＩＬＩＰＳ ＥＬＥＣＴＲＯＮＩＣＳ Ｎ．Ｖ. オランダ国， 5621 ベーアー アインド ーヴェン， グローネヴォートゼヴェーク １番地 (72)発明者 ヴァルテール ドゥ コステル フランス国， 38330 サン ナゼール レ エイメ， シュマン デュ ルトゥー ル， 108番地 (72)発明者 マインデルト ルネンボルク フランス国， 38920 クロレ， プラス ドゥ ラ リュシェール， 54番地 (72)発明者 アレン イナール フランス国， 38330 サン ナゼール レ エイメ， ルート ナスィオナル， 683番地 (72)発明者 ヨス ヘレン オランダ国， 6581 ヘーベー マルデ ン， スタルメーステルスラーン 60番地
Claims (11)
- 【請求項１】 半導体基板（１０）に絶縁領域（１１）
で囲まれた活性領域を形成する方法において、 ａ）基板に活性領域を囲むトレンチを形成するステップ
と、 ｂ）トレンチを絶縁物質で充填し、活性領域の周辺で基
板表面を越えて延びるエッジを形成するステップと、 ｃ）前記エッジの周辺にスペーサーを形成するステップ
と、 ｄ）ドーパントを注入し、これによりスペーサーの下に
位置する領域の注入が活性領域の残りの部分の注入より
も深くならないようにするステップとを含むことを特徴
とする、活性領域形成方法。 - 【請求項２】 スペーサー（１４）はほぼ垂直のエッジ
またはベル形状を有し、その厚さは前記エッジからの距
離が遠くなる程薄くなることを特徴とする、請求項１に
記載の活性領域形成方法。 - 【請求項３】 注入ステップの後にスペーサー（１４）
の除去ステップが続くことを特徴とする、請求項１に記
載の活性領域形成方法。 - 【請求項４】 スペーサー（１４）の除去ステップは、
ステップｄ）のドーパントの注入よりも、別の導伝型ド
ーパントで別の活性領域を注入するステップの前または
後に行われることを特徴とする、請求項３に記載の活性
領域形成方法。 - 【請求項５】 活性領域の表面に保護コーティング（１
２）を形成することで成るステップが、トレンチ充填ス
テップとスペーサー形成ステップｃ）の間に提供される
ことを特徴とする、請求項１に記載の活性領域形成方
法。 - 【請求項６】 保護コーティング（１２）は、基板（１
０）表面の薄いシリコン酸化物層の熱的成長に起因する
ことを特徴とする、請求項５に記載の活性領域形成方
法。 - 【請求項７】 スペーサーはシリコン窒化物によって形
成されることを特徴とする、請求項１から６のいずれか
に記載の活性領域形成方法。 - 【請求項８】 スペーサー（１４）はポリシリコンによ
って形成されることを特徴とする、請求項１から６のい
ずれかに記載の活性領域形成方法。 - 【請求項９】 絶縁物質（１１）で充填されたトレンチ
と隣り合うドープされた有効チャネル領域を含むＭＯＳ
トランジスタにおいて、絶縁物質と接触するチャネル領
域部分に存在するドーパントは、チャネル領域の残りの
部分に存在するドーパントよりも表面に近いことを特徴
とする、ＭＯＳトランジスタ。 - 【請求項１０】 請求項９に記載のトランジスタを少な
くとも１つ含む半導体基板上の集積回路。 - 【請求項１１】 請求項１０に記載の集積回路を含む移
動端末。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0004174A FR2807206A1 (fr) | 2000-03-31 | 2000-03-31 | Transistor mos dans un circuit integre et procede de formation de zone active |
| FR0004174 | 2000-03-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001319889A true JP2001319889A (ja) | 2001-11-16 |
Family
ID=8848759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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| EP (1) | EP1139430B1 (ja) |
| JP (1) | JP2001319889A (ja) |
| DE (1) | DE60136026D1 (ja) |
| FR (1) | FR2807206A1 (ja) |
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| KR100741876B1 (ko) * | 2005-07-21 | 2007-07-23 | 동부일렉트로닉스 주식회사 | 디보트가 방지된 트렌치 소자분리막이 형성된 반도체 소자의 제조 방법 |
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| JPH07273330A (ja) * | 1994-03-31 | 1995-10-20 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH11274486A (ja) * | 1998-03-25 | 1999-10-08 | Toshiba Corp | 半導体装置およびその製造方法 |
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|---|---|---|---|---|
| BE666834A (ja) | 1964-07-13 | |||
| DE2641334C2 (de) * | 1976-09-14 | 1985-06-27 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur Herstellung integrierter MIS-Schaltungen |
| DE2842589A1 (de) * | 1978-09-29 | 1980-05-08 | Siemens Ag | Feldeffekttransistor mit verringerter substratsteuerung der kanalbreite |
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| JPH0529310A (ja) * | 1991-07-24 | 1993-02-05 | Nec Corp | 半導体装置の製造方法 |
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| US5424571A (en) * | 1992-03-30 | 1995-06-13 | Sgs-Thomson Microelectronics, Inc. | Sloped spacer for mos field effect devices |
| US5539229A (en) * | 1994-12-28 | 1996-07-23 | International Business Machines Corporation | MOSFET with raised STI isolation self-aligned to the gate stack |
| US6281562B1 (en) * | 1995-07-27 | 2001-08-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device which reduces the minimum distance requirements between active areas |
| US5777370A (en) * | 1996-06-12 | 1998-07-07 | Advanced Micro Devices, Inc. | Trench isolation of field effect transistors |
| US5994202A (en) * | 1997-01-23 | 1999-11-30 | International Business Machines Corporation | Threshold voltage tailoring of the corner of a MOSFET device |
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| US6077748A (en) * | 1998-10-19 | 2000-06-20 | Advanced Micro Devices, Inc. | Advanced trench isolation fabrication scheme for precision polysilicon gate control |
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-
2000
- 2000-03-31 FR FR0004174A patent/FR2807206A1/fr not_active Withdrawn
-
2001
- 2001-03-29 US US09/823,274 patent/US6746935B2/en not_active Expired - Lifetime
- 2001-03-29 EP EP01410032A patent/EP1139430B1/fr not_active Expired - Lifetime
- 2001-03-29 DE DE60136026T patent/DE60136026D1/de not_active Expired - Lifetime
- 2001-03-30 JP JP2001097867A patent/JP2001319889A/ja active Pending
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| JPH04297055A (ja) * | 1991-03-26 | 1992-10-21 | Sharp Corp | 半導体装置の製造方法 |
| JPH07273330A (ja) * | 1994-03-31 | 1995-10-20 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH11274486A (ja) * | 1998-03-25 | 1999-10-08 | Toshiba Corp | 半導体装置およびその製造方法 |
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